KR100494377B1 - 이중 소스 측면 폴리실리콘 선택 게이트 구조 및프로그래밍 방법 - Google Patents

이중 소스 측면 폴리실리콘 선택 게이트 구조 및프로그래밍 방법 Download PDF

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Abstract

직렬의 선택 트랜지스터 및 소스 선택 트랜지스터가 플로팅 게이트 데이터 저장 트랜지스터들의 NAND 스트링의 단부에 직렬로 접속된다. 바람직하게는, 플로팅 게이트들, 직렬 선택 게이트, 및 소스 선택 게이트는 모두 폴리실리콘으로 형성된다. 동일한 터널 산화막층이 플로팅 게이트 데이터 저장 트랜지스터들 뿐 아니라 직렬 선택 트랜지스터 및 소스 선택 트랜지스터에 대한 게이트 산화막으로서 이용된다. 직렬 선택 게이트와 소스 선택 게이트들 내의 2개의 폴리실리콘층들은 서로 접속된다. 직렬 선택 트랜지스터는 NAND 스트링의 마지막 트랜지스터에 결합된다. 소스 선택 트랜지스터는 어레이의 Vss 전압에 결합된다. 다른 NAND 셀을 프로그래밍하는 동안 특정한 NAND 셀의 프로그래밍을 금지하기 위하여, 직렬 선택 트랜지스터의 게이트는 Vcc로 상승되고, 소스 선택 트랜지스터의 게이트는 접지로 유지된다. 직렬로 연결된 2개의 트랜지스터들은 직렬 또는 소스 선택 트랜지스터 내에서 게이트-다이오드 접합 또는 산화막 브레이크다운을 야기시키지 않으면서 NAND 스트링의 단부에서 더 높은 전압을 유지할 수 있다.

Description

이중 소스 측면 폴리실리콘 선택 게이트 구조 및 프로그래밍 방법{DUAL SOURCE SIDE POLYSILICON SELECT GATE STRUCTURE AND PROGRAMMING METHOD}
본 발명은 프로그램가능한 비휘발성 메모리에 관한 것이다. 구체적으로, 본 발명은 높은 프로그래밍 전압을 이용하여 프로그램되고 소거되는 NAND형 플로팅 게이트 메모리 셀 분야에 관한 것이다.
도 1은 메모리 어레이에서 적절하게 이용되는 종래의 NAND형 플래시 메모리 셀(100)을 예시한다. 셀(100)에서, 16개의 플로팅 게이트 저장 트랜지스터들(101-104)이 비트 라인(105)에 직렬로 접속되는바, 이 비트 라인(105)은 셀 내의 개별적인 저장 트랜지스터들을 판독하고 프로그램하는 데에 이용된다. 각 저장 트랜지스터들(101-104)은 폴리실리콘 플로팅 게이트들(105-108)을 구비한다. 이 폴리실리콘 게이트들(105-108)은 이들이 모든 측면들에서 절연층들, 전형적으로 실리콘 산화막으로 둘러싸이기 때문에, 정상 조건하에서 전기적으로 절연된다는 의미에서 “플로팅”된다.
특히, 각 플로팅 게이트들(105-108)은 실리콘 산화막층(109-112)에 의해 대응하는 채널로부터 분리된다. 실리콘의 전도대와 가전자대 간의 에너지차는 약 1.1eV(일렉트론 볼트)이다. 그러나, 실리콘 산화막의 전도대와 가전자대 간의 에너지차는 약 9eV이다. 실리콘 산화막의 전도대와 가전자대 간에 비교적 큰 에너지차가 생기는 정확한 이유는, 실리콘 산화막이 일반적으로 전도성이며 매우 우수한 절연체이기 때문이다. 따라서, 가전자대의 원자 또는 분자 궤도 내의 전자는 그의 궤도를 벗어나 자유 전하 캐리어로서 전도대로 들어가기 위해서는 9eV의 에너지를 얻어야 한다. 실리콘 및 실리콘 산화막이 결합되어 있으며, 실리콘 산화막의 전도대는 실리콘의 전도대를 넘어 약 3.25eV가 된다. 평균 전자는 실온에서 대략 0.025eV의 열 에너지 만을 갖기 때문에, 그리고 개별적인 전자들에 대한 에너지 변동이 충분히 크기 않기 때문에, 실리콘 전도대 내의 전자들이 실리콘 산화막 내의 전도대에 들어가기에 충분한 에너지를 얻을 가능성은 극히 작다. 실리콘과 실리콘 산화막의 접합에는 3.25eV의 전도대 장벽이 항상 존재하기는 하지만, 접합 위 아래의 에너지 레벨들은 전계에 의해 발생되는 전위의 기울기에 의해 직접적으로 영향을 받는다.
예를 들어, 폴리실리콘 게이트는, 실리콘 트랜지스터 디바이스 채널 상에 있는 실리콘 산화막 절연층 위에 존재한다. 폴리실리콘 게이트의 전압을 올려 실리콘 산화막에 수직 전계가 인가될 때, 채널과 실리콘 산화막 접합 상의 수직 거리에서의 실리콘 산화막 내의 전도대 전자들은 하부 채널 내의 전도대 전자들과 동일한 에너지를 갖는다. 전계의 세기가 증가함에 따라, 실리콘 산화막 전도대 전자들이 단지 실리콘 전도대 전자들과 동일한 에너지 만을 갖게 되는 지점과 채널-실리콘 산화막 접합 간의 수직 거리는 감소한다. 충분히 큰 전계로 인해 상기 수직 거리가 충분히 작아지게 되면, 실리콘 채널의 전도대 내의 전자들이 채널로부터 채널-산화막 접합 윗쪽의 산화막 전도대로 수직으로“터널링”될 것이라는 한정된 확률이 존재한다. 전자는 산화막의 전도대 내로 수직으로 터널링된 후, 게이트의 전도대 내로 진행할 수 있다. 상기 설명한 전자 터널링 현상은 파울러/노드하임 터널링(Fowler/Nordheim tunneling)으로 일컬어진다.
이 파울러/노드하임 터널링은, 플래시 메모리 셀(100)의 저장 트랜지스터들중 하나를 프로그램하는 동안, 전자들을 대응하는 디바이스 채널로부터 플로팅 게이트들(105-108)중 하나로 터널링시키는 데에 이용된다. 소거 동작 동안, 파울러/노드하임 터널링은 전자들을 플로팅 게이트들(105-108)로부터 대응하는 디바이스 채널들(109-112)로 터널링시킨다. 전계의 세기는 일반적으로 단위 거리당 전압차이다. 따라서, 지나치게 높은 전압을 필요로 하지 않으면서 터널링을 발생시키기에 충분히 큰 전계를 발생시키기 위해서는, 터널 산화막(109-112)이 매우 얇아야 한다.
도 1은 동일한 워드 라인들(wL0-wL15)과 선택 라인들(SG1 및 SG2)을 공유하는 2개의 NAND형 플래시 메모리 셀들을 예시한다. 플래시 메모리 어레이는, 비트 라인들이 수직으로 되어 있어 많은 수의 셀들이 공유하도록 구성된다. 워드 라인들 및 선택 라인들은 수평으로 되어 있어 많은 수의 셀들에 의해 공유된다. 1개의 특정한 워드 라인과 1개의 특정한 비트 라인을 선택하는 것은 어레이 내의 특정한 저장 트랜지스터를 유일하게 지정하는 것이다. 유일한 선택 라인 및 비트 라인의 각각의 결합은, 몇 개의 저장 트랜지스터들을 갖는 특정한 NAND 플래시 메모리 셀을 특정한다.
전형적인 프로그램 동작은 워드 내에 포함된 모든 저장 트랜지스터들이 1을 포함할 수 있도록, 이전에 소거된 선택된 워드의 모든 비트 라인들을 이용하여 수행된다. 프로그램 동작은 전형적으로 일부 비트 라인 위치들에 0을 기록하면서, 1이 저장되어야 하는 나머지 위치들에 0이 기록되지 못하게 하는 것을 포함한다.
예를 들어, 도 1에 예시된 작은 어레이 부분에서, 워드 라인(wL1)에 해당하는 워드의 프로그래밍에 대해 설명한다. 본 예에서, 저장 트랜지스터(102)에는 1이 프로그램되고 NAND 셀(114) 내의 저장 트랜지스터(113)에 저장된 1은 그대로 유지된다. 이러한 프로그래밍 패턴을 달성하기 위하여, 비트 라인(BIT0)(105)은 0V가 되고 비트 라인(BIT1)(115)은 Vcc가 된다. 비트 선택 게이트 라인(SG1)은 Vcc가 되며, 소스 선택 게이트 라인(SG2)은 접지된다.
비트 라인들이 셋업된 후, 워드 라인들(wL0-wL15)은 0V 이상으로 올라간다. 양의 임계 전압을 갖는 저장 트랜지스터는 0이 되고, 음의 임계 전압은 1을 나타낸다. 워드 라인들(wL0-wL15)이 올라감에 따라, 모든 저장 트랜지스터들(101-104, 118, 113, 119 및 120)은 소정의 저장 트랜지스터에 현재 0 또는 1이 저장되어 있는 지에 상관없이 턴온된다.
이러한 조건들에서, 프로그래밍되는 NAND 셀(100)의 비트 선택 트랜지스터(116)가 턴온되어, NAND 셀(100) 내의 모든 저장 트랜지스터들의 소스들, 드레인들, 및 채널들을 0V로 끌어내린다. 한편, 프로그래밍 금지 NAND 셀(114)의 비트 선택 트랜지스터(117)는 모든 저장 트랜지스터들(118, 113, 119, 120)을 Vcc-VtSG1으로 상승시킨다. 여기서, VtSG1은 비트 선택 게이트(117)의 임계 전압이다.
비선택 워드 라인들(wL0 및 wL2(미도시) 내지 wL15)은 약 10V로 구동된다. 선택 워드 라인(wL1)은 20V 정도의 높은 프로그래밍 전압으로 구동된다. 프로그래밍 금지 NAND 스트링(114)의 채널이 Vcc-VtSG1으로 구동된 후, 비트 선택 트랜지스터(117)는 턴오프되며, 프로그래밍 금지 NAND 셀(114)의 저장 트랜지스터들(118, 113, 119, 120)의 소스들, 드레인들 및 채널들은 일련의 링크된 플로팅 노드들이 된다. 비트 선택 트랜지스터(117)가 턴오프된 후에도 워드 라인들(wL0-wL15)에 접속된 제어 게이트들의 전압이 계속해서 상승하면, 제어 게이트, 플로팅 게이트 및 채널들 간의 용량성 결합은 제어 게이트 전압과 함께 채널 전압을 상승시킨다. 이러한 용량성 결합은, 비트 선택 트랜지스터(117)가 턴오프될 때 캐패시턴스의 음극 판, 즉 채널이 전기적으로 절연된다는 사실에 기인한다. 한쪽 전극이 개방된 회로를 갖는 이상적인 캐패시터의 전압은 변할 수가 없기 때문에, 양극 판의 전압 증가는 또한 음극 판의 전압을 증가시킨다. 제어 게이트는 캐패시터의 양극판이 되며, 채널은 음극판이 된다. 제어 게이트와 채널 간의 용량성 결합으로 인한 채널 전압의 증가때문에, 제어 게이트가 각기 약 18V 및 10V의 프로그래밍 전압까지 올라갔을 때 조차도 채널 전압은 약 8V까지 올라간다. 프로그래밍 금지 저장 트랜지스터의 제어 게이트와 채널 간의 10V 차이는 파울러/노드하임 터널링을 일으킬 정도로 충분히 큰 전계 세기를 발생시키지 못하며, 이에 따라 플로팅 게이트의 전하는 동일 워드 내의 다른 셀들의 프로그래밍에 의해 변경되지 않는다.
워드를 프로그래밍하는 동안, 소스 선택 게이트 제어 신호(SG2)는 0V로 유지되기 때문에, 소스 선택 게이트 트랜지스터들(121 및 122)을 턴오프로 유지한다. 프로그램되는 셀에 있어서, 소스 선택 게이트 트랜지스터(122)의 드레인은 저장 트랜지스터(104)의 소스에 의해 0V로 유지되며, 소스 선택 게이트 트랜지스터(122)의 소스는 접지 레일에 직접 연결된다. 따라서, 프로그램되는 셀(100) 내의 소스 선택 트랜지스터의 게이트 및 소스는 모두 접지에 결합된다.
그러나, 프로그래밍 금지 셀(114) 내의 소스 선택 트랜지스터(121)의 드레인은 워드 라인들(wL1-wL15)의 전압 상승에 의해 약 8V까지 용량적으로 결합된다. 따라서, 소스 선택 트랜지스터(121)는 약 8V의 드레인-기판 전압과 약 8V의 소스-게이트 전압을 갖는다. 도 2는 워드 라인들이 비선택 워드에 대해서는 약 10V로, 그리고 선택 워드에 대해서는 약 18V로 상승된 후의 프로그래밍 금지 셀(114)의 소스 선택 트랜지스터(121)를 예시한다. n+ 드레인 영역(201)은 약 8V의 전위를 갖는다. 도 2에서, 제어 게이트, 금속층들, 절연체, 또는 컨택들과 같은 완전한 구조를 이루는 많은 층들이 도시되지 않았는데, 이는 본 발명의 문제를 이해하는 데에 이들을 포함할 필요가 없기 때문이다. 도 2에 나타내지는 않았지만, 드레인(201)은 또한 저장 트랜지스터(120)의 소스로서 작용한다. n+ 소스(202)는 접지된다. 유사하게, p- 웰(203)은 0V로 유지된다.
드레인(201) 및 p- 웰(203)에 의해 형성된 P-N 접합의 8V 역바이어스때문에, p- 웰 내에는 넓은 공핍 영역(204)이 형성된다. 또한, 역바이어스 P-N 접합의 n+ 드레인측에도 좁은 공핍 영역(205)이 형성된다. n+ 공핍 영역은 p- 공핍 영역(204) 보다 좁은데, 이는 드레인(201)의 도핑 농도가 채널 및 웰(203) 보다 더 높기 때문이다. p- 웰(203)을 0V로 유지하고 소스 선택 트랜지스터(121)의 게이트(206) 또한 0V로 유지함으로써, 반전층이 형성되는 것을 방지하기 때문에, 채널의 전압은 기본적으로는 0V이다. 2개의 공핍 영역들(205 및 204) 사이에서 8V에서 0V의 전압 강하가 일어난다.
역바이어스 P-N 접합에서, 역바이어스의 크기가 증가함에 따라, 공핍 영역의 전계도 증가한다. 어떤 지점에서는, 급속한 전류 증가가 일어날 정도로 전계가 강해져서 접합 브레이크다운이 발생된다. 이러한 역바이어스 P-N 접합 브레이크다운은 2개의 메커니즘들중 하나가 될 수 있다. 제 1 메커니즘은, 공핍 영역들이 상대적으로 좁고, 작은 영역에서 전압 강하가 발생하는 거리가 작기 때문에 전계가 매우 높은 과도핑된 접합들에서 발생하는 제너 브레이크다운이다. 전계가 매우 커져서 전자들은 그들의 결합으로부터 떨어지게 됨으로써, 큰 전류를 운반할 있는 전하 캐리어의 전류-정공쌍을 생성한다. 제 2 메커니즘은, 역바이어스된 공핍 영역을 횡단하는 소수 캐리어들이 전계에 의해 가속되어 큰 에너지를 얻을 때에 일어나는 애벌랜치 브레이크다운이다. 이러한 높은 에너지의 전자와 결합 내의 전자가 충돌하면, 전자의 방출을 일으킨다. 충돌에 의해 형성된 정공 및 전자는 전계에 의해 각각 반대 방향으로 가속되며, 결국 2개 이상의 전자의 방출을 일으킨다. 캐리어들의 애벌랜치는 결과적으로 매우 큰 전류를 발생시킨다.
도 3은 채널의 표면 근처와 p- 공핍 영역내의 P-N 채널-드레인 접합 근처의 지점(207)을 나타낸다. 드레인(201)과 채널 간에 존재하는 8V의 전위는 공핍 영역들(205 및 204) 내에 측면 전계(Eh)(302)를 발생시킨다. 피크 전계는 전형적으로 접합 자체에서 발견된다. 그러나, MOS 트랜지스터의 경우, 수직 전계 성분(Ev)(301)은 n+ 드레인(205)과 상층의 게이트(206) 간의 전압 강하에 의해 발생된다. 수직 전계(Ev)(301)의 크기는 지점(207)에서의 전압 및 게이트 산화막층(128) 두께의 함수이다. 특히, 수직 전계(Ev)는 게이트 산화막층(128)의 두께로 나누어지는 지점(207)의 전압에 거의 비례한다. 따라서, 게이트 산화막층(128)이 얇아지게 되면, 주어진 전압에 대해 수직 전계 성분(Ev)(301)은 비례적으로 더 커지게 된다. 도 3에 도시된 바와 같이, 총 전계의 크기(E)(303)는 수직 전계(Ev)(301)와 측면 전계(Eh)(302)의 벡터합이다.
소스 선택 게이트 트랜지스터(121 및 122)는 공핍 영역들(204 및 205)의 총 전계(E)(303)의 크기가 임계치 이하가 되도록 제조되어야 하는 바, 여기서 상기 임계치에서는 "게이트 다이오드" 접합 브레이크다운이 일어난다. 주어진 드레인 전압 및 도핑 프로파일에 대해, 최대 전계 제한은 게이트 산화막(128)의 최소 두께를 결정한다. 게이트 산화막(128)이 최소 두께 보다 얇으면, 수직 전계 성분(Ev)(301) 및 총 전계(E)(303)는 드레인과 채널 간에 게이트 다이오드 접합 브레이크다운을 야기시키기에 충분할 정도로 커질 것이다. 결과적인 브레이크다운 전류는 소스(202) 및 p- 웰(203)을 통해 기판으로 흘러 프로그래밍 금지 저장 트랜지스터들(118, 113, 119 및 120)의 채널을 방전시키고, 파울러/노드하임을 위한 충분히 큰 전계를 발생시켜, 제어 게이트가 워드 라인(wL1)에 의해 18V 또는 10V로 상승된 저장 트랜지스터(113)의 플로팅 게이트의 전하를 바람직하게 않게 변화시킨다.
상기 설명한 바와 같이, 저장 트랜지스터들(101-104, 113, 118-120)의 플로팅 게이트들과 채널들 간의 터널 산화막층들(109-112 및 123-126)은 높은 전계를 일으킬 수 있도록 충분히 얇아야 하며, 소스 선택 트랜지스터들(122 및 121)의 게이트 산화막층들(127 및 128)은 접합 브레이크다운이 일어나는 것을 방지할 수 있도록 충분히 두꺼워야 한다. 불행히도, 저장 트랜지스터들 내에서 터널링을 일으키기에 충분히 얇은 어떠한 산화물의 두께는 소스 선택 트랜지스터들의 접합 브레이크다운을 일으킬 것이다. 따라서, 종래의 NAND 플래시 메모리 셀은 터널 산화막들 및 선택 게이트들에 대해 다른 산화막 두께를 필요로 한다.
도 2는 종래의 디바이스들에 존재하는 다른 게이트 산화막 두께를 예시한다. 데이터 저장 트랜지스터(120) 내의 터널 산화막층(126)은 소스 선택 트랜지스터(121) 내의 게이트 산화막층(128) 보다 얇다. 종래의 NAND 플래시 메모리 셀들은 저장 트랜지스터들 내에서는 약 90Å의 터널 산화막 두께를, 그리고 선택 트랜지스터들 내에서는 약 180Å의 게이트 산화막 두께를 갖는다.
선택 게이트 트랜지스터들의 산화막 두께가 플로팅 게이트 트랜지스터들의 산화막 두께 보다 더 크기 때문에, 선택 트랜지스터들에 대한 산화막 브레이크다운은 플로팅 게이트 트랜지스터들에 대해서 보다 더 높은 전압에서 일어난다.
불행히도, 동일한 웨이퍼 상에 다른 게이트 산화막 두께를 갖는 트랜지스터들을 제조하기 위해서는, 마스킹 단계 및 식각 단계로 분리되는 적어도 2개의 개별적인 산화물 성장 사이클을 필요로 한다. 소스 선택 게이트들(127 및 128)을 형성하는 비교적 두꺼운 게이트 산화막층이 기판 전체 상에 성장된다. 실질적으로, 비트 선택 트랜지스터들(116 및 117)의 게이트들(129 및 130) 또한 두꺼운 산화막을 이용하여 형성된다. 메모리 어레이 내의 선택 게이트 영역들(127-130)을 보호하기 위하여 포토레지스트 마스크가 증착된다. 이후, 기판의 비보호된 영역으로부터 두꺼운 산화막을 제거하기 위해, 식각 공정이 수행된다. 식각 단계를 수행한 후, 게이트 영역들(127-130)의 상부 표면으로부터 포토레지스트 마스크가 제거된다. 이후, 전체 기판에 걸쳐서 얇은 산화막이 성장된다. 터널 산화막 및 바람직한 영역들 내의 두꺼운 게이트 산화막을 보호하기 위하여 다른 포토레지스트 마스크가 증착된다. 증착된 마스크를 통해 다른 식각 단계를 수행한 다음, 두 번째 마스크는 제거된다.
상기 설명한 종래의 NAND 셀에는 적어도 2개의 문제가 있다. 첫 번째로, 상기 제조 방법은 적어도 2개의 개별적인 포토레지스트 마스크들 및 산화막 성장 사이클을 필요로 하며, 이에 따라 공정이 복잡해지고 비용이 증가한다. 두 번째로, 두꺼운 게이트 산화막의 품질은 제 1 포토레지스트 마스크에 의해 절충된다. 포토레지스트가 산화막층 상에 도포될 때, 포토레지스트는 산화막의 표면을 오염시킨다. 산화막이 제거된다고 할지라도, 산화막 표면 상의 오염은 그대로 유지된다. 오염된 산화막 상에서 후속하는 산화 공정을 수행하게 되면, 산화막 스트레스 및 완전성 문제, 전단(shearing) 가능성, 산화물 내의 불균일성 또는 다른 문제들을 일으킨다. 따라서, 제 1 포토레지스트 마스크로 인한 산화막의 오염은 수율 및 신뢰성을 감소시킨다.
포토레지스트 마스킹에 의해 야기되는 산화막층 표면 상의 오염을 제거하기 위하여, 전형적으로 희생 산화막층이 성장된 다음 에치백된다. 그러나, 이는 NAND 플래시 메모리 셀의 경우에는 실행이 불가능한데, 그 이유는 초기의 게이트 산화막이 희생 산화막을 정확하게 에치백하기에는 너무 얇게 성장되어 터널 산화막 두께를 수정할 수 없기 때문이다. 희생 산화막이 성장된 다음, 오염된 게이트 산화막으로부터 제거되는 경우, 희생 산화막이 너무 깊게 식각되는 경우에는 초기의 모든 게이트 산화막층이 기판으로부터 바람직하지 않게 제거되거나, 또는 희생 산화막이 너무 얇게 식각되는 경우에는 전체 기판 상에 희생 산화막이 바람직하지 않게 남게될 것이다. 즉, 부정확한 식각 단계들은 산화막을 NAND 셀의 요구되는 허용 범위 내의 두께로 식각하지 못하게 한다.
상기의 설명으로부터 명백해지는 바와 같이, 터널 산화막들 및 선택 게이트 산화막들을 형성함에 있어서 2개의 개별적인 산화 및 마스킹 단계들을 필요로 하지 않는 NAND 셀의 설계가 필요하다. 또한, 선택 트랜지스터들 내에 열화된 게이트 산화막을 갖지 않는 NAND 셀 제조 방법이 필요하다.
도 1 내지 도 8에서, 동일한 부분들에는 동일한 참조번호가 부여된다.
도 1은 플래시 메모리 어레이에서 적절하게 이용되는 2개의 종래의 16 워드 NAND 플래시 메모리 셀들을 개략적으로 예시한다.
도 2는 프로그래밍 동작 동안 프로그래밍 금지 바이어스 조건하에서의 종래 소스측 선택 트랜지스터의 단면도이다.
도 3은 프로그래밍 동작 동안 프로그래밍 금지 바이어스 조건하에서의 종래 소스측 선택 트랜지스터의 N+/P- 드레인/채널 역바이어스 접합의 단면도이다.
도 4는 플래시 메모리 어레이에 이용되기에 적절한, 본 발명에 따른 2개의 16 워드 NAND 플래시 메모리 셀들을 개략적으로 예시한다.
도 5는 프로그래밍 동작 동안 프로그래밍 금지 바이어스 조건하에서의 본 발명에 따른 직렬 선택 및 소스 선택 트랜지스터들의 단면도이다.
도 6은 프로그램 동작 동안 프로그래밍 금지 바이어스 조건하에서의, 소스 선택 트랜지스터의 N+/P- 드레인/채널 역바이스 접합의 단면도이다.
도 7은 프로그래밍 동작 동안 프로그래밍 금지 바이어스 조건하에서의, 직렬 선택 트랜지스터의 N+/P- 드레인/채널 역바이어스 접합의 단면도이다.
도 8은 프로그램 소거 파울러/노드하임 터널 동작 동안 바이어스된 직렬 선택 트랜지스터 및 소스 선택 트랜지스터의 단면도이다.
이러한 도면들은 본 발명의 상세한 설명에서 좀 더 상세하게 설명된다.
종래의 NAND형 플래시 메모리 셀들은 선택 트랜지스터들 내의 접합 브레이크다운을 방지하기 위하여, 터널 산화막들 및 선택 게이트 산화막들을 형성하는 데에 2개의 개별적인 산화 및 마스킹 단계들을 필요로 했다. 이러한 2개의 개별적인 산화 및 마스킹 단계들을 실행하게 되면, 플로팅 셀들 내의 터널 산화막을 열화시키고 공정의 복잡성을 증가시키게 된다. 따라서, 본 발명의 목적은 2개의 개별적인 산화 및 마스킹 단계들은 필요로 하지 않으면서도, 접합 및 산화막 브레이크다운의 발생을 방지할 수 있는 NAND형 플래시 메모리 셀을 제공하는 것이다.
본 발명의 일 실시예에 따르면, 직렬 선택 트랜지스터 및 소스 선택 트랜지스터는 플로팅 게이트 데이터 저장 트랜지스터들의 NAND 스트링의 단부에 직렬로 접속된다. 바람직하게는, 플로팅 게이트들, 직렬 선택 게이트, 및 소스 선택 게이트는 모두 폴리실리콘으로 형성된다. 동일한 터널 산화막층이 플로팅 게이트 데이터 저장 트랜지스터들 뿐 아니라 직렬 선택 트랜지스터 및 소스 선택 트랜지스터에 대한 게이트 산화막으로서 이용된다. 직렬 선택 트랜지스터는 NAND 스트링의 마지막 트랜지스터에 접속된다. 소스 선택 트랜지스터는 어레이의 Vss 전원에 접속된다.
본 발명에 따르면, 다른 NAND 셀을 프로그래밍하는 동안 특정한 NAND 셀의 프로그래밍을 금지하기 위하여, 직렬 선택 트랜지스터의 게이트는 Vcc로 상승되며, 소스 선택 트랜지스터의 게이트는 접지로 유지된다. 2개의 직렬 접속된 트랜지스터들은, 직렬 또는 소스 선택 트랜지스터에 게이트-다이오드 접합 브레이크다운을 야기시키지 않으면서, NAND 스트링의 단부에서 더 높은 전압에 견딜 수 있다.
본 발명에 따르면, 열전자 프로그래밍 동작 또는 다른 NAND 셀의 파울러/노드하임 터널-소거 동작 동안 특정한 NAND 셀의 프로그래밍을 금지하기 위하여, 직렬 선택 트랜지스터의 게이트는 접지로 유지되며 선택 트랜지스터의 게이트는 Vcc로 상승한다. 소스 선택 트랜지스터의 소스에 접속된 어레이 Vss가 프로그래밍 전압(Vpp) 가까이로 상승할 때, 소스 선택 트랜지스터는 게이트-다이오드 접합 브레이크다운을 받지 않는다.
본 발명에 따르면, 특정한 NAND 셀을 프로그램하기 위하여, 직렬 선택 트랜지스터 및 소스 선택 트랜지스터의 게이트는 각각 Vcc로 상승한다. 이는 어레이 Vss와 데이터 저장 트랜지스터들의 NAND 스트링 사이에 한정된 전도성 경로를 제공한다.
본 발명의 이러한 목적들과 다른 특징들 및 장점들은 도면을 참조하여 설명되는 하기의 상세한 설명으로부터 좀 더 명확해질 것이다.
종래의 NAND형 플래시 메모리 셀들은, 충분히 낮은 전압으로 전자들을 터널링시키기 위하여 플로팅 게이트들과 기판 간에 얇은 터널 산화막층을 필요로 한다. 이러한 종래의 셀들은 또한 프로그래밍 동안 접합 브레이크다운이 일어나는 것을 방지하기 위하여, 선택 게이트들과 기판의 간에 좀 더 두꺼운 산화막층을 필요로 한다. 다른 두께를 갖는 2개의 산화막층을 이용하게 되면, 2개의 개별적인 산화막 성장 사이클, 즉 개별적인 마스크 형성 및 2개의 개별적인 산화막 식각 단계를 필요로 한다. 마스크 및 식각에 의해 분리되는 2개의 개별적인 산화막 성장 단계들을 이용하게 되면, 두꺼운 산화막의 품질을 저하시킴으로써, 회로의 완전성과 절충되는 산화막 스트레스 문제를 발생시킨다.
본 발명은 선택 및 데이터 저장 트랜지스터들이 동일한 게이트 산화막 두께로 제조될 수 있게 한다. 종래의 NAND 셀들과 달리, 선택 트랜지스터들의 게이트 산화막 두께는 데이터 저장 트랜지스터들에 이용되는 터널 산화막의 두께와 같다.
도 4는 본 발명에 따른 2개의 NAND 플래시 메모리 셀들(401 및 402)를 예시한 것으로서, 이들은 동일한 워드 라인들(wL0-wL15) 및 동일한 선택 라인들(SG1-SG3)을 공유한다. 종래의 셀들(도 1의 110 및 114)과는 달리, 본 발명에 따른 NAND 셀들(401 및 402)은 메모리 어레이 내의 데이터 저장 트랜지스터들을 접지 전원에 접속하기 위하여, 직렬로 된 2개의 소스 선택 트랜지스터들(403 및 404, 그리고 405 및 406)을 각각 포함한다.
이전에 소거된 워드를 프로그래밍하는 동안, 특정한 비트 위치들은 1을 저장하도록 프로그램되고, 나머지 비트 위치들의 프로그래밍은 금지된다. 예를 들어, NAND 셀(400) 내의 한 위치인 선택 워드(401) 내의 데이터 저장 트랜지스터(407)는 1로 프로그램되고, NAND 셀(402)내의 대응하는 데이터 저장 트랜지스터(408)의 프로그래밍은 금지된다. 이러한 프로그래밍 동작을 실행하기 위하여, 프로그램되는 셀(401)의 비트 라인(BIT0)은 접지로 떨어지고, 프로그래밍 금지 셀(402)의 비트 라인(BIT1)은 Vcc로 상승한다. 비트 선택 라인(SG2) 및 직렬 소스 선택 라인(SG2)은 Vcc로 상승하며, 마지막 소스 선택 라인(SG3)은 접지로 유지된다. 비선택 워드의 워드 라인은 약 10V로 상승되며, 선택 워드의 워드 라인은 약 20V로 상승된다.
이러한 조건들하에서, 전자들은 트랜지스터(407)의 플로팅 게이트(409) 상으로 터널링되며, 저장 트랜지스터(408)의 플로팅 게이트(410) 상으로의 터널링, 또는 플로팅 게이트(410)로부터의 어떠한 터널링도 발생하지 않는다. 직렬 선택 트랜지스터(405)의 드레인(411) 전압은 약 8V로 상승한다. 직렬 선택 라인(SG2)이 Vcc(약 3.3V)로 상승하기 때문에, 직렬 선택 트랜지스터(405)는 그의 소스(412)에서의 전압을 Vcc-Vth(그의 임계 전압)로 상승시킬 정도로 충분히 오래 턴온된다. 트랜지스터(405)의 임계 전압 Vth가 0.8V이고 전원 전압 Vcc가 3.3V라고 가정하면, 프로그래밍 금지 NAND 셀들의 채널이 약 8V까지 용량적으로 결합될 때, 트랜지스터(405)의 소스(412)의 전압은 약 2.5V로 상승한다. 따라서, 직렬 선택 트랜지스터(405)의 드레인-소스 전압은 약 5.5V가 되며, 드레인-게이트 전압은 약 4.7V(8V-Vcc)가 된다.
소스 선택 트랜지스터(406)가 직렬 선택 트랜지스터(405)의 소스에 바로 접속되기 때문에, 소스 선택 트랜지스터(406)의 드레인(412)의 전압 또한 약 2.5V가 된다. 그러나, 마지막 소스 선택 라인(SG3)은 직렬 소스 선택 트랜지스터들(404 및 406)을 컷오프로 유지하기 위해 프로그래밍 동작 동안 접지로 유지된다. 따라서, 소스 선택 트랜지스터(406)의 드레인-소스 전압은 단지 약 2.5V이며, 그의 드레인-게이트 전압 또한 단지 2.5V이다.
도 5는 본 발명에 따른 16 비트 NAND 플래시 셀 내의 직렬 선택 트랜지스터(405) 및 소스 선택 트랜지스터(406)의 구성을 예시한다. 직렬 선택 트랜지스터(405)의 n+ 드레인 영역(411)은, 프로그래밍 금지 NAND 셀(402)에 대한 프로그래밍 동작 동안 약 8V까지 용량적으로 결합된다. 직렬 선택 트랜지스터(405)의 게이트(414)는, 프로그래밍 동작 동안 Vcc(3.3V)로 구동되는 직렬 선택 라인(SG2)에 접속되어 있다. n+ 영역(412)은 소스 선택 트랜지스터(406)의 드레인 및 직렬 선택 트랜지스터(405)의 소스 역할을 한다. n+ 영역(412)이 2개의 선택 트랜지스터들(405 및 406)에 의해 공유되어야할 필요는 없지만, 바람직한 실시예에서 이들은 영역을 절약하기 위해 서로 공유되어 있다. 본 발명에 따르면, 선택 트랜지스터들(405 및 406)은 또한 컨택들을 통해 윗쪽에 형성되는 금속층에 의해 접속되거나, 또는 다른 어떠한 수단에 의해 전기적으로 접속되는 2개의 개별적인 n+ 영역들에 의해 형성될 수 있다. 소스 선택 트랜지스터(406)의 n+ 소스(501)는 Vss(0V)에 접속된다. 소스 선택 트랜지스터(406)의 게이트(415)는, 프로그램 동작 동안 Vss(0V)로 구동되는 직렬 선택 라인(SG3)에 접속된다.
도 5의 단면도는 본 발명을 설명하는 데에 꼭 필요하지 않은 많은 상부 구조층들은 도시하지 않는다. 예를 들어, 도 4는 선택 트랜지스터들(403 내지 406, 416 및 417)이 실제로는 서로 전기적으로 단락된 2개의 폴리실리콘층들로 구성된 게이트를 가짐을 보여준다. 도 5는 단지 폴리실리콘(414 및 414)의 하부층들 만을 보여준다. 다른 예로서, 도 5는 소스(501)와 Vss의 접속 뿐 아니라, 드레인(411)과 NAND 어레이의 접속을 도시하지 않는다.
또한, 도 5는 프로그래밍 동작 동안 프로그래밍 금지 NAND 셀(402)의 여러 노드들의 전압을 보여준다. 이는 이들 전압들이 여러 노드들에 영구적으로 인가되는 것을 의미하는 것은 아니다. 예를 들어, 프로그래밍 금지 셀(402) 내의 직렬 선택 트랜지스터(405)의 n+ 드레인(411)은 프로그래밍 동작 동안 약 8V로 부스트되지만, 다른 때에 노드(411)의 전압은 실질적으로 8V 이하이다. 유사하게, 프로그래밍 동작 동안의 직렬 선택 게이트(414), 소스 선택 게이트(415), 및 소스 선택 드레인(501)의 전압이 예시되기는 했지만, 다른 때에는 본 발명에 꼭 필요한 것이 아니기 때문에 도 5에 예시하지 않은 다른 회로 요소들에 의해 다른 전압들이 인가될 것이다.
도 5는 또한 역바이어스 p-/n+ 접합들의 어느 측에 존재하는 공핍 영역들(504-507)을 도시한다. 프로그래밍 동작 동안 p-기판(508)은 Vss(0V)에 결합되고 드레인(411)은 약 8V로 상승하기 때문에, 직렬 선택 트랜지스터(405)의 드레인(411)과 기판(508)의 채널 영역에 의해 형성된 p-/n+ 다이오드에 역바이어스가 인가된다. 유사하게, 직렬 선택 트랜지스터(405)가 컷오프 이전에 소스/드레인 영역(412)을 Vcc-VthSG2(3.3V-0.8V)(약 2.5V)로 충전시킨 후, 소스/드레인(412)과 p- 기판(508) 간에 형성된 p-/n+ 접합에 역바이어스가 인가된다.
n+ 드레인(411)에서의 도핑 레벨이 p- 기판(508)에서의 도핑 레벨보다 더 높기 때문에, n+ 공핍 영역(504)은 p- 공핍 영역(505) 보다 좁다. 유사하게, n+ 공핍 영역(507)은 p- 공핍 영역(506) 보다 좁다. 공핍 영역들(504-505)은 8V의 역바이어스를 유지하고 공핍 영역들(506-507)은 단지 2.5V의 역바이어스 만을 유지하기 때문에, 공핍 영역들(504-505)은 공핍 영역들(506-507) 보다 상당히 더 넓다.
도 6은 소스 선택 트랜지스터(406)의 채널 내의 p- 공핍 영역(506) 내의 지점(503)에 대응하는 측면 및 수직 전계를 나타낸다. 지점(503)에서의 총 전계(E)(603)는 수직 전계(Ev)(601)와 측면 전계(Eh)(602)의 벡터합이 된다. 측면 전계(Eh)(602)는 소스 선택 트랜지스터(406)의 드레인(412)으로부터 채널까지의 2.5V의 전압 강하에 의해 발생된다. 수직 전계(Ev)(601)는 소스 선택 트랜지스터(415)의 드레인(412)으로부터 게이트(415)까지의 1.8V의 전압 강하에 의해 발생된다.
도 7은 직렬 선택 트랜지스터(405)의 채널 내의 p- 공핍 영역(505) 내의 지점(502)에 대응하는 측면 및 수직 전계를 나타낸다. 직렬 선택 게이트(414) 아래 지점(502)에서의 측면 전계(Eh)(702)는 소스 선택 게이트(415) 아래 지점(503)에서의 측면 전계(Eh)(602)보다 더 강한데, 이는 드레인(411)과 기판(508) 간의 접합에 의한 8V의 전압 강하가 소스/드레인(412)과 기판(508) 간의 접합에 의한 2.5V의 전압 강하 보다 더 크기 때문이다.
이때, 본 발명에 따른 디바이스의 지점(502)에서의 전계를 종래 디바이스의 지점(207)에서의 전계를 비교하는 것이 유용하다. 드레인(411)으로부터 채널(508)로의 전압 강하는 동일(약 8V)하기 때문에, 측면 전계들(Eh)(702 및 302)은 동일하다. 그러나, 본 발명에 따른 수직 전계(Ev)(701)를 발생시키는 환경은 종래 디바이스의 수직 전계(Ev)(301)를 발생시키는 환경과 다르다. 도 7에서, 본 발명에 따르면, 직렬 선택 게이트(414) 아래 지점(502)에서의 수직 전계(Ev)(701)는 드레인(411)(약 8V)으로부터 게이트(414)(Vcc, 약 3.3V)로의 4.7V의 전압 강하에 의해 발생된다. 도 3에서, 종래의 디바이스에 있어서, 수직 전계(Ev)(301)는 드레인(201)로부터 게이트(206)로의 8V의 전압 강하에 의해 발생된다.
전계의 세기의 단위 거리당 V의 단위를 갖는다. 따라서, 수직 전계(Ev)(701)는 게이트 산화막(416)의 두께로 나누어지는 드레인(411)-게이트(414) 전압 강하에 거의 비례한다. 드레인(411)-게이트(414) 전압 강하는 단지 약 4.7V이기 때문에, 본 발명에 따른 게이트 산화막층(416)의 두께는 종래의 디바이스에서와 동일한 수직 전계의 크기를 유지하면서, 종래의 게이트 산화막층(128)의 두께와 비교하여 약 4.7/8.0(약 0.6)의 계수 만큼 감소될 수 있다. 종래의 NAND 플래시 디바이스에서 터널 산화막 대 선택 게이트 산화막의 두께비는 약 90/150(약 0.6)이며, 이에 따라 본 발명에 따라 선택 트랜지스터들에 터널 산화막을 이용하게 되면 종래 디바이스의 수직 전계(Ev)(302) 보다 적은 수직 전계(Ev)(701)를 발생시킨다. 따라서, 본 발명에 따른 총 전계(E)(703)는 종래 디바이스에서의 총 전계(E)(303) 보다 낮다. 본 발명에 따른 총 전계(E)(703)가 종래 디바이스에서의 총 전계(E)(303) 보다 낮기 때문에, 게이트 다이오드의 접합 브레이크다운의 위험이 종래 디바이스에서 보다 적다.
더 중요하게, 본 발명에 따르면, 얇은 터널 산화막은 선택 트랜지스터들(416 및 417 그리고 403 내지 406)과 함께 NAND 스트링의 데이터 저장 트랜지스터들(407 및 408)의 게이트들(409 및 410)의 아래에서 모두 이용된다. 도 7은 채널을 데이터 저장 트랜지스터의 플로팅 게이트(419)로부터 분리하는 터널 산화막(418)이 선택 게이트 산화막(416)과 같은 두께를 갖는 다는 것을 나타낸다.
단지 1개의 게이트 산화막 두께 만을 이용함으로써, 단지 1개의 산화막 성장, 1개의 포토레지스트 마스크 및 1개의 식각 공정 만을 이용하여, 선택 트랜지스터들의 선택 게이트 산화막 및 데이터 저장 트랜지스터들의 터널 게이트 산화막을 형성한다. 이는 제조 비용을 줄인다. 또한, 종래의 디바이스에 비해, 어떠한 중간 마스크, 식각 및 제거 공정도 수행되지 않기 때문에, 선택 게이트 산화막의 어떠한 열화 또는 오염도 없다. 이는 산화막 스트레스 및 전단 문제를 해소한다. 결과적으로, 디바이스 제조 공정의 신뢰성 및 수율이 증가된다.
도 8은 본 발명에 따라 구성된 프로그래밍 금지 셀이 열전자 프로그래밍 모드 및 파울러/노드하임 터널 소거 모드 동안 어떻게 바이어스되는 지를 보여준다. 어레이 Vss 라인(801)으로부터 프로그래밍 전압(Vpp)(약 20V)이 공급된다. 소스 선택 게이트(SG3(415)는 Vcc로 바이어스되며, 직렬 선택 게이트(SG2)(414)는 접지로 바이어스된다.
본 발명이 특정한 실시예에 관련하여 설명되기는 했지만, 이러한 특정 실시예는 예시적으로 제시된 것이다. 당업자들이라면 본 발명을 여러가지 명백한 방법으로 부가 또는 변형이 가능하다는 것을 개시된 내용으로부터 알 수 있을 것이다. 이러한 부가, 변경 및 대체는 첨부된 청구항들에서 정의되는 본 발명의 원리 및 범위 내에 포함된다.
관련 출원
본 출원은 발명의 명칭이 “NAND 플래시 메모리를 위한 선택 게이트 디바이스들로서 플로팅 게이트 디바이스들의 이용 및 그 바이어스 방법(Using floating gate devices as select gate devices for NAND flash memory and its bias scheme)”인 1996년 6월 19일자 미국 특허 출원 제08/668,632호의 연속 출원이며, 이의 내용은 본 원의 참조로서 인용된다.

Claims (21)

  1. NAND 스트링을 형성하기 위해 직렬로 연결된 다수의 데이터 저장 트랜지스터들(407, 408)과, 여기서 상기 다수의 데이터 저장 트랜지스터들은 드레인을 갖는 제 1 데이터 저장 트랜지스터와 소스를 갖는 마지막 데이터 저장 트랜지스터를 포함하고, 상기 각 데이터 저장 트랜지스터는 터널 산화막층 두께를 갖는 터널 산화막층에 의해 채널로부터 분리되는 플로팅 게이트(409, 410)를 가지며;
    소스(412), 드레인(411), 게이트(414) 및 채널(508)을 가지며 양의 임계 전압을 갖는 직렬 선택 트랜지스터(403, 405)와, 여기서 상기 드레인은 상기 마지막 데이터 저장 트랜지스터의 소스에 결합되고, 상기 게이트는 상기 터널 산화막층의 두께와 같은 두께를 갖는 직렬 선택 산화막층에 의해 채널로부터 분리되며; 그리고
    소스(501), 드레인(412), 게이트(415) 및 채널을 가지며 양의 임계 전압을 갖는 소스 선택 트랜지스터(404, 406)를 포함하며, 여기서 상기 드레인은 상기 직렬 선택 트랜지스터의 소스에 결합되고, 상기 게이트는 상기 터널 산화막 두께와 같은 두께를 갖는 소스 선택 산화막층에 의해 채널로부터 분리되는, 메모리 셀(401, 402)에 있어서,
    상기 선택 트랜지스터들의 게이트들은 서로 전기적으로 단락된 2개의 폴리실리콘층들로 형성되는 것을 특징으로 하는 메모리 셀.
  2. 제 1 항에 있어서, 상기 각 데이터 저장 트랜지스터의 플로팅 게이트는 폴리실리콘으로 형성되는 것을 특징으로 하는 메모리 셀.
  3. 제 2 항에 있어서, 상기 데이터 저장 트랜지스터들, 상기 직렬 선택 트랜지스터들 및 상기 소스 선택 트랜지스터들은 N- 채널 디바이스들인 것을 특징으로 하는 메모리 셀.
  4. 제 2 항에 있어서, 상기 터널 산화막층의 두께는 약 90Å인 것을 특징으로 하는 메모리 셀.
  5. 제 3 항에 있어서, 상기 소스 선택 트랜지스터의 소스는 어레이 Vss 라인에 결합되는 것을 특징으로 하는 메모리 셀.
  6. 제 2 항에 있어서, 상기 각 데이터 저장 트랜지스터는, 상기 플로팅 게이트의 위에 있고 절연층에 의해 상기 플로팅 게이트로부터 분리되는 제어 게이트를 가지며, 상기 제어 게이트는 제어 게이트 전도층 내에 형성되고, 상기 플로팅 게이트는 플로팅 게이트 전도층 내에 형성되는 것을 특징으로 하는 메모리 셀.
  7. 제 6 항에 있어서, 상기 플로팅 게이트 전도층은 상기 선택 트랜지스터들의 게이트들을 형성하는 2개의 폴리실리콘층들중 제 1 폴리실리콘층 내에 형성되는 것을 특징으로 하는 메모리 셀.
  8. 제 7 항에 있어서, 상기 제어 게이트 전도층은 제 2 폴리실리콘층 내에 형성되는 것을 특징으로 하는 메모리 셀.
  9. 열전자 프로그래밍 동작 또는 파울러/노드하임 터널 소거 동작 동안, 직렬 선택 트랜지스터와 소스 선택 트랜지스터를 갖는 다중워드 NAND형 플로팅 게이트 메모리 셀의 프로그래밍을 금지하는 방법으로서,
    상기 소스 선택 트랜지스터의 소스에 결합된 어레이 Vss 라인에 프로그래밍 전압을 인가하는 단계와;
    상기 직렬 선택 트랜지스터의 직렬 선택 게이트에 제 1 전압을 제공하는 단계와; 그리고
    상기 소스 선택 트랜지스터의 소스 선택 게이트에 제 2 전압을 제공하는 단계를 포함하며,
    상기 제 1 전압은 상기 제 2 전압보다 낮은 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 상기 제 1 전압은 접지인 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 상기 제 2 전압은 양의 전원 전압인 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 상기 양의 전원 전압은 3.3V인 것을 특징으로 하는 방법.
  13. 데이터 저장 트랜지스터들 간에 연결된 직렬 선택 트랜지스터와 소스 선택 트랜지스터를 갖는 다중워드 NAND형 플로팅 게이트 메모리 셀을 프로그래밍하는 방법으로서,
    상기 직렬 선택 트랜지스터의 직렬 선택 게이트에 선택 전압을 제공하는 단계와; 그리고
    상기 소스 선택 트랜지스터의 소스 선택 게이트에 상기 선택 전압을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 상기 선택 전압은 양의 전원 전압인 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서, 비선택 저장 트랜지스터들의 제어 게이트들에 통과 전압을 제공하는 단계를 더 포함하며, 상기 통과 전압은 상기 양의 전원 전압 보다 큰 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 선택 저장 트랜지스터의 제어 게이트에 프로그래밍 전압을 제공하는 단계를 더 포함하며, 상기 통과 전압은 양의 전원 전압 보다 큰 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서, 상기 프로그래밍 전압은 약 20V이며, 상기 통과 전압은 약 10V인 것을 특징으로 하는 방법.
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