KR20160071602A

KR20160071602A - 듀얼 폴리 비휘발성 메모리

Info

Publication number: KR20160071602A
Application number: KR1020140178919A
Authority: KR
Inventors: 이준호
Original assignee: 주식회사 윙코
Priority date: 2014-12-12
Filing date: 2014-12-12
Publication date: 2016-06-22
Also published as: KR101668839B1

Abstract

듀얼 폴리 비휘발성 메모리가 개시된다. 제1 P-웰(P-well) 상에 형성된 셀렉트 트랜지스터(select transistor); 상기 제1 P-웰 상에 형성된 리드 트랜지스터(read transistor); 상기 리드 트랜지스터의 형성을 위해 상기 제1 P-웰 및 제2 P-웰 상에 형성되는 제1 플로팅 게이트 폴리(floating gate poly); 상기 셀렉트 트랜지스터의 형성을 위해 상기 제1 P-웰 상에 형성되고 상기 제1 플로팅 게이트 폴리의 외곽선을 따라 형성되는 제2 폴리(poly); 셀(cell)을 액세스(access)하기 위해 상기 제1 플로팅 게이트 폴리의 외곽 측벽을 따라 형성되는 제2 폴리(poly)를 식각하여 형성되는 리드 게이트 커패시터(read gate capacitor)를 구성한다. 상술한 본 발명의 듀얼 폴리 비휘발성 메모리 폴리 비휘발성 메모리에 의하면, 제2 P-웰 상에 형성된 기존의 컨트롤 게이트에 비해 상대적으로 커플링 비율(coupling ratio)이 낮은 별도의 리드 게이트 커패시터를 통해서 셀을 리드(read) 함으로써 제1 플로팅 게이트 폴리에 보다 낮은 전압이 인가 되도록 하고 프로그램(program) 후 리드(Read) 시 셀의 VT 변화를 극대화하여 셀의 내구 신뢰성을 개선 할 수 있다.

Description

듀얼 폴리 비휘발성 메모리{DUAL POLY NON-VOLATILE MEMORY}

본 발명은 메모리(memory)에 관한 것으로서, 구체적으로는 듀얼 폴리(dual poly) 비휘발성 메모리 에 관한 것이다.

기존 EEPROM(electrically erasable programmable read-only memory)는 프로그램(program)시 또는 삭제(erase)시에 FN 터널링이 수반된다.

터널 산화막과 실리콘 계면 간의 리드 트랜지스터(read transistor) 주변에는 이러한 FN 터널링 현상에 의해 전하 트랩(electron trap) 현상이 발생한다.

이러한 전하 트랩은 프로그램시 또는 삭제시 그 반복 횟수가 늘어날수록 삭제 동작의 임계 전압이 상승하는 문제점을 유발한다.

구조적으로 볼 때 기존의 EEPROM은 1개의 컨트롤 게이트를 이용하여 프로그램/삭제/리드 동작을 구현하지만, VT 윈도우 확보에는 걸림돌이 발생하게 된다.

결국 셀(cell)에 페일(fail)이 발생하며 EEPROM의 내구성에 악영향을 미치게 된다.

본 발명의 목적은 듀얼 폴리 비휘발성 메모리를 제공하는 데 있다.

상기 본 발명의 목적에 따른 듀얼 폴리 비휘발성 메모리는, 제1 P-웰(P-well) 상에 형성된 셀렉트 트랜지스터(select transistor); 상기 제1 P-웰 상에 형성된 리드 트랜지스터(read transistor); 상기 리드 트랜지스터의 형성을 위해 상기 제1 P-웰 및 제2 P-웰 상에 형성되는 제1 플로팅 게이트 폴리(floating gate poly); 상기 셀렉트 트랜지스터의 형성을 위해 상기 제1 P-웰 상에 형성되고 상기 제1 플로팅 게이트 폴리의 외곽선을 따라 형성되는 제2 폴리(poly); 셀(cell)을 액세스(access)하기 위해 상기 제1 플로팅 게이트 폴리의 외곽 측벽을 따라 형성되는 제2 폴리(poly)를 식각하여 형성되는 리드 게이트 커패시터(read gate capacitor)를 포함하도록 구성될 수 있다.

이때, 상기 제1 P-웰 상에 형성된 프로그램 게이트(program gate); 상기 제2 P-웰 상에 형성된 컨트롤 게이트(contral gate); 상기 제2 P-웰 상의 제2 폴리에 형성되는 리드 게이트(raad gate)를 더 를 포함하도록 구성될 수 있다.

그리고 상기 리드 게이트 커패시터는, 상기 컨트롤 게이트 및 상기 리드 트랜지스터의 산화막 외에 별도의 산화막을 구비하며, 상기 구비된 산화막은 상기 상기 컨트롤 게이트 및 상기 리드 트랜지스터의 산화막보다 두껍게 형성되도록 구성될 수 있다.

그리고 상기 리드 게이트 커패시터는, 상기 컨트롤 게이트의 커플링 비율(coupling ratio)보다 낮은 커플링 비율을 갖도록 구성될 수 있다.

그리고 상기 리드 게이트 커패시터의 산화막과 상기 리드 트랜지스터의 산화막 간의 두께 차이를 이용하여 상기 리드 게이트 커패시터가 프로그램(program)시 동작하고 상기 리드 트랜지스터의 리드 게이트는 리드(reade)시 동작하도록 구성될 수 있다.

그리고 프로그램(program)시 또는 삭제(erase)시 P-기판(P-sub)의 전압 영향을 받지 않고 +/- VPP를 인가할 수 있도록 상기 셀과 상기 P-기판을 격리(isolation)하는 딥 N-웰(deep N-well)을 더 포함하도록 구성될 수 있다.

상술한 본 발명의 듀얼 폴리 비휘발성 메모리 폴리 비휘발성 메모리에 의하면, 컨트롤 게이트에 비해 상대적으로 커플링 비율(coupling ratio)이 낮은 별도의 리드 커패시터(리드 게이트)를 이용하여 셀을 리드(read)하도록 구성됨으로써, 동일한 전압으로 프로그램(program)하더라도 컨트롤 게이트를 이용하여 리드할 때 보다 더 증가된 VT 윈도우로 셀을 리드(read)할 수 있는 효과가 있다. 따라서 셀의 VT 신뢰성 마진(margin)을 더 확보하여 제품 수명 증가에 기여할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 듀얼 폴리 비휘발성 메모리의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 듀얼 폴리 비휘발성 메모리의 A-A' 측단면도이다.
도 3은 본 발명의 일 실시예에 따른 듀얼 폴리 비휘발성 메모리의 B-B' 측단면도이다.
도 4는 본 발명의 일 실시예에 따른 듀얼 폴리 비휘발성 메모리의 C-C' 측단면도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 발명을 실시하기 위한 구체적인 내용에 상세하게 설명하고자 한다.

그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.

제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.

반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.

일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 1은 본 발명의 일 실시예에 따른 듀얼 폴리 비휘발성 메모리의 평면도이고, 도 2는 본 발명의 일 실시예에 따른 듀얼 폴리 비휘발성 메모리의 A-A' 측단면도이고, 도 3은 본 발명의 일 실시예에 따른 듀얼 폴리 비휘발성 메모리의 B-B' 측단면도이고, 도 4는 본 발명의 일 실시예에 따른 듀얼 폴리 비휘발성 메모리의 C-C' 측단면도이다..

도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 듀얼 폴리 비휘발성 메모리(100)는 셀렉트 트랜지스터(select transistor)(110), 리드 트랜지스터(read transistor(120), 제1 플로팅 게이트 폴리(floating gate poly)(130), 제2 폴리(140), 리드 게이트 커패시터(read gate capacitor)(150), 소스(source)(160), 프로그램 게이트(program gate)(170), 컨트롤 게이트(control gate)(180), 비트 라인(bit line)(190)을 포함하도록 구성될 수 있다.

듀얼 폴리 비휘발성 메모리(100)는 기존의 컨트롤 게이트보다 커플링 비율(coupling ratio)가 낮은 별도의 리드 게이트 커패시터(150)를 형성하여 셀(cell)을 액세스(access)하도록 구성될 수 있다. 이에, 동일한 전하가 제1 플로팅 게이트 폴리(130)에 주입되어 있더라도 리드 게이트 커패시터(150)를 이용하여 셀을 리드(read)하면 더 증가된 VT 윈도우로 셀(cell)을 액세스(access)할 수 있어 셀의 내구성이 개선된다.

듀얼 폴리 비휘발성 메모리(100)는 2개의 폴리로 구성되지만, 최종적인 형태는 단일 폴리(single poly)와 같은 형태로 형성된다.

듀얼 폴리 비휘발성 메모리(100)는 기존 컨트롤 게이트보다 낮은 커플링 비율(coupling ratio)의 리드 게이트 커패시터(150)를 이용하여 셀을 리드할 수 있으므로, 셀 프로그램(program) VT 윈도우가 기존 셀 대비 더 증가될 수 있다.

이하, 세부적인 구성에 대하여 설명한다.

셀렉트 트랜지스터(110)는 제1 P-웰(P-well)(101) 상에 제2 폴리(140)에 의해 형성될 수 있다.

리드 트랜지스터(120)는 제1 P-웰(P-well)(101) 상에 제1 플로팅 게이트 폴리(140)와 제2 폴리(140)에 의해 형성될 수 있다.

제1 플로팅 게이트 폴리(130)는 리드 트랜지스터(120)의 형성을 위해 제1 P-웰(101) 및 제2 P-웰(102) 상에 형성될 수 있다.

제2 폴리(140)는 셀렉트 트랜지스터(110)의 형성을 위해 제1 P-웰(101) 상에 형성되고 제1 플로팅 게이트 폴리(130)의 외곽선을 따라 형성될 수 있다.

리드 게이트 커패시터(150)는 셀(cell)을 액세스(access)하기 위해 제1 플로팅 게이트 폴리(130)의 외곽 측벽을 따라 형성되는 제2 폴리(140)를 식각하여 형성될 수 있다.

소스(150)와 프로그램 게이트(170)는 제1 P-웰(101) 상에 형성될 수 있다.

컨트롤 게이트(180)는 제2 P-웰(102) 상에 형성될 수 있다.

한편, 리드 게이트 커패시터(150)는 컨트롤 게이트(170) 및 리드 트랜지스터(120)의 산화막 외에 별도의 산화막을 구비하도록 구성될 수 있다. 이러한 산화막은 컨트롤 게이트(170) 및 리드 트랜지스터(120)의 산화막보다 두껍게 형성되도록 구성될 수 있다.

또한, 리드 게이트 커패시터(150)는 컨트롤 게이트(170)의 커플링 비율(coupling ratio)보다 낮은 커플링 비율을 갖도록 구성될 수 있다.

여기서, 리드 게이트 커패시터(150)의 산화막과 리드 트랜지스터(120)의 산화막 간의 두께 차이를 이용하여 리드 게이트 커패시터(150)가 프로그램(program)/삭제(erase)시 동작하고 리드 트랜지스터(120)의 리드 게이트는 리드(read)시 동작하도록 구성될 수 있다.

프로그램/삭제시에는 커플링 효율이 높은 컨트롤 게이트(180)를 이용하고 리드(read)시에는 리드 게이트 커패시터(150)를 이용하여 셀을 액세스 함으로써 제1 플로팅 게이트 폴리(130)에 낮은 전압이 인가되어 프로그램 후 리드(read)시 셀의 VT 변화를 극대화하도록 구성될 수 있다.

그리고 프로그램(program)시 또는 삭제(erase)시 P-기판(P-sub)의 전압 영향을 받지 않고 +/- VPP를 인가할 수 있도록 셀과 P-기판(104)을 격리(isolation)하는 딥 N-웰(103)을 더 포함하도록 구성될 수 있다.

딥 N-웰(103)은 제1 P-웰(101) 및 제2 P-웰(102)과 P-기판(104) 간에 형성될 수 있다.

한편, 이러한 듀얼 폴리 비휘발성 메모리(100)의 제조는 터널 산화, 제1 플로팅 게이트 폴리(130)의 증착, 플로팅 게이트 포토 리쏘그래피(photo lighography), 후막 산화, 제2 게이트 폴리(140)의 증착, 게이트 폴리 포토 리쏘그래피의 공정이 적용된다.

마지막 게이트 폴리 포토 리쏘그래피 공정에서는 건식 식각(dry etching)에 의해 제1 플로팅 게이트 폴리(130)의 주변에 사이드 월 폴리(side wall poly)를 형성하여 리드 게이트 커패시터(150)가 생성된다. 여기서, 사이드 월 폴리 즉 리드 게이트 커패시터(150)와 제1 플로팅 게이트 폴리(130) 간에는 5V 소자용 게이트 산화막(gate oxide)이 형성된다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

101: 제1 P-웰
102: 제2 P-웰
103: 딥 N-웰
104: P-기판
110: 셀렉트 트랜지스터
120: 리드 트랜지스터
130: 제1 플로팅 게이트 폴리
140: 제2 폴리
150: 리드 게이트 커패시터
160: 소스
170: 프로그램 게이트
180: 컨트롤 게이트
190: 비트 라인

Claims

제1 P-웰(P-well) 상에 형성된 셀렉트 트랜지스터(select transistor);
상기 제1 P-웰 상에 형성된 리드 트랜지스터(read transistor);
상기 리드 트랜지스터의 형성을 위해 상기 제1 P-웰 및 제2 P-웰 상에 형성되는 제1 플로팅 게이트 폴리(floating gate poly);
상기 셀렉트 트랜지스터의 형성을 위해 상기 제1 P-웰 상에 형성되고 상기 제1 플로팅 게이트 폴리의 외곽선을 따라 형성되는 제2 폴리(poly);
셀(cell)을 액세스(access)하기 위해 상기 제1 플로팅 게이트 폴리의 외곽 측벽을 따라 형성되는 제2 폴리(poly)를 식각하여 형성되는 리드 게이트 커패시터(read gate capacitor)를 포함하는 듀얼 폴리 비휘발성 메모리.
제1항에 있어서,
상기 제1 P-웰 상에 형성된 프로그램 게이트(program gate);
상기 제2 P-웰 상에 형성된 컨트롤 게이트(contral gate);
상기 제2 P-웰 상의 제2 폴리에 형성되는 리드 게이트(raad gate)를 더 를 포함하는 것을 특징으로 하는 듀얼 폴리 비휘발성 메모리.
제1항에 있어서, 상기 리드 게이트 커패시터는,
상기 컨트롤 게이트 및 상기 리드 트랜지스터의 산화막 외에 별도의 산화막을 구비하며, 상기 구비된 산화막은 상기 상기 컨트롤 게이트 및 상기 리드 트랜지스터의 산화막보다 두껍게 형성되는 것을 특징으로 하는 듀얼 폴리 비휘발성 메모리.
제3항에 있어서, 상기 리드 게이트 커패시터는,
상기 컨트롤 게이트의 커플링 비율(coupling ratio)보다 낮은 커플링 비율을 갖도록 구성되는 것을 특징으로 하는 듀얼 폴리 비휘발성 메모리.
제4항에 있어서,
상기 리드 게이트 커패시터의 산화막과 상기 리드 트랜지스터의 산화막 간의 두께 차이를 이용하여 상기 리드 게이트 커패시터가 프로그램(program)시 동작하고 상기 리드 트랜지스터의 리드 게이트는 리드(reade)시 동작하도록 구성되는 것을 특징으로 하는 듀얼 폴리 비휘발성 메모리.
제5항에 있어서,
프로그램(program)시 또는 삭제(erase)시 P-기판(P-sub)의 전압 영향을 받지 않고 +/- VPP를 인가할 수 있도록 상기 셀과 상기 P-기판을 격리(isolation)하는 딥 N-웰(deep N-well)을 더 포함하도록 구성되는 것을 특징으로 하는 단일 폴리 비휘발성 메모리.