KR20070047178A - 반도체 소자의 제조 방법 - Google Patents

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KR20070047178A
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Abstract

본 발명은 P형 반도체기판 내에 N-웰과 P-웰을 순차적으로 형성하는 단계; 전체구조상부에 BF2 임플란트 및 B11 임플란트를 실시하여 상기 반도체기판에 고른 필드가 형성되도록 문턱전압(Vt) 조절 이온주입 공정을 실시하는 단계; 반도체기판 상부에 터널산화막, 플로팅게이트용 도전층, 유전체막 및 컨트롤게이트용 도전층으로 이루어진 게이트전극을 형성하는 단계; 및 상기 게이트전극 양측의 반도체기판에 P+ 고농도 불순물로 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 개시한다.
리텐션(Retention), N-웰(Well), 문턱전압(Vt) 조절 이온주입 공정, BF2 임플란트, B11 임플란트

Description

반도체 소자의 제조 방법{Method for manufacturing a semiconductor device}
도 1은 종래 반도체 소자의 제조공정의 문제점을 설명하기 위한 단면도 이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도 이다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체소자의 제조방법에 의한 문턱전압 조절 이온주입 공정을 실시함으로써 고른 필드가 형성되는 것을 설명하기 위한 시뮬레이션도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
200 : 반도체 기판 202 : N-웰(Well)
204 : P-웰(Well) 206 : 터널산화막
208 : 플로팅게이트용 도전층 210 : 유전체막
212 : 유전체막 214 : 컨트롤게이트용 도전층
216 : 게이트 전극 218 : 소오스/드레인 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 낸드 플래시 디바이스에서 셀 특성에 중요한 변수 중의 하나인 리텐션(Retention) 특성 개선을 통해 수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
플래시 메모리를 포함한 비휘발성 메모리에서의 리텐션(Retention) 특성이란, 셀(Cell)의 데이터(Data) 보전능력을 의미한다.
도 1은 종래 반도체 소자의 제조공정의 문제점을 설명하기 위한 단면도 이다.
도 1을 참조하여, 먼저 종래 반도체 소자의 제조공정을 간략히 설명하면, 예컨대 P형 실리콘 웨이퍼 반도체 기판(100)내에 N-웰(미도시)을 형성한 후, P-웰(미도시)을 형성한다.
다음, 전체구조상부에 BF2 를 소스(Source)로 문턱전압(Vt) 조절 이온주입 공정을 실시한다음, 반도체 기판(100) 상부에 터널산화막(T), 플로팅게이트용 도전층(F), 유전체막(O), 컨트롤게이트용 도전층(C) 및 텅스텐층(W)으로 이루어진 게이트전극(102)을 형성한다.
다음, 상기 게이트전극(102) 양측의 반도체 기판(100)에 P+ 고농도 불순물로 소오스/드레인 영역(104)을 형성한다.
상기와 같은 종래 반도체 소자의 제조공정으로 완성된 플래시 셀의 경우 플로팅게이트용 도전층(F) 내에 저장된 전하들은 시간이 지날수록 도 1에 도시한 바 와같이 반도체 기판(100), 컨트롤게이트용 도전층(C) 및 플로팅게이트용 도전층(F)의 측벽 경로를 통해 빠져나갈 수 있다. 따라서 이러한 현상을 최소화하기 위해서는 원래 셀의 UV 상태(Status)를 높일 수록 유리하다.
결국 이러한 셀의 UV 상태를 높이는 방법 중 하나가 문턱전압(Vt) 조절 이온주입 공정을 실시하여 도즈(Dose)량을 증가시키는 것인데, 상기 문턱전압 조절 이온주입 공정의 소스(Source)로 사용되는 BF2 는 셀 채널(Cell Channel)에 오류원인(Defect Point)을 많이 발생시켜 후에 채널 누설 소스(Channel Leakage Source)로 작용하여 프로그램 장애(Program Disturbance)를 일으키는 원인이 되는 문제점이 있다.
본 발명은 BF2 및 B11 을 임플란트(Implant) 하는 방법으로 문턱전압(Vt) 조절 이온주입 공정을 실시하여, 낸드 플래시 셀의 리텐션(Retention) 특성을 강화하고, 프로그램 장애(Program Disturbance)를 억제함으로써, 셀 수행능력의 저하없이 수율(Yield) 향상에 기여할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, P형 반도체기판 내에 N-웰과 P-웰을 순차적으로 형성하는 단계; 전체구조상부에 BF2 임플란트 및 B11 임플란트를 실시하여 상기 반도체기판에 고른 필드가 형성되도록 문턱전압(Vt) 조절 이온주입 공정을 실시하는 단계; 반도체기판 상부에 터널산화막, 플로팅게이트용 도전층, 유전체막 및 컨트롤게이트용 도전층으로 이루어진 게이트전극을 형성하는 단계; 및 상기 게이트전극 양측의 반도체기판에 P+ 고농도 불순물로 소오스/드레인 영역을 형성하는 단계를 포함한다.
상기 문턱전압 조절 이온주입 공정시, BF2 임플란트를 실시한 후 B11 임플란트를 실시하거나, B11 임플란트를 실시한 후 BF2 임플란트를 실시한다.
상기 B11 임플란트를 실시할 때, 임플란트 에너지를 30keV 이하로 조절한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도 이다.
도 2a를 참조하면, 예컨대 P형 반도체 기판(200)내에 N-웰(Well)(202)을 형성한 다음, P-웰(204)을 형성한다.
전체구조상부에 BF2 및 B11 를 소스(Source)로 문턱전압(Vt) 조절 이온주입 공정을 실시한다. 이때, 문턱전압 조절 이온주입 공정은 BF2 소스로 먼저 소프트하게 임플란트(Implant)한 후, B11 소스로 임플란트를 실시하여 셀 채널 부근에서의 보론(Boron) 농도를 유지시키는 것이 바람직하나, 공정상황에 따라 B11 소스로 먼저 임플란트한 후, BF2 소스로 임플란트를 실시할 수도 있다.
상기 B11 소스로 임플란트를 실시할 때, 임플란트 에너지를 30keV 이하로 조 절한다.
도 2b는 도 2a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 2b를 참조하면, 문턱전압 조절 이온주입 공정이 실시된 반도체 기판(200) 상부에 터널 산화막(206)이 일정 두께로 형성되며, 이 터널 산화막(206) 상부에는 플로팅 게이트용 도전층(208)이 형성된다. 플로팅 게이트용 도전층(208) 상부에는 유전체막(210)이 형성되는데, 이 유전체막(210)은 산화막, 질화막, 산화막이 순차적으로 적층되어 형성된다.
유전체막(210) 상부에는 컨트롤 게이트용 도전층(212)이 형성된다. 플로팅 게이트용 도전층(208)과 컨트롤 게이트용 도전층(212)은 예컨대 폴리실리콘막으로 형성된다.
컨트롤 게이트용 도전층(212)의 상부에는 텅스텐층(214)이 형성되어 폴리실리콘막 및 텅스텐으로 이루어진 컨트롤 게이트 전극이 형성되고, 상기 컨트롤 게이트 전극의 상부에 게이트 하드마스크(미도시)를 형성한다.
상기 하드마스크로, 사진 및 식각 공정을 실시하여 텅스텐층(214), 컨트롤 게이트용 도전층(212), 유전체막(210), 플로팅 게이트용 도전층(208), 터널산화막(206)의 일부를 반도체 기판(200)이 노출될 때 까지 식각한다.
그로인해, 상기 터널산화막(206)과 다결정실리콘층 패턴으로 형성된 게이트전극(216)이 형성된다.
다음, 상기 게이트전극(216) 양측의 반도체 기판(200)에 P+ 고농도 불순물로 소오스/드레인 영역(218)을 형성한다.
전술한 바와 같이, 본 발명에 따른 도 2a 및 도 2b 의 반도체 소자의 제조공정은 BF2 및 B11 을 임플란트(Implant) 하는 방법으로 문턱전압(Vt) 조절 이온주입 공정을 실시하여, 낸드 플래시 셀의 리텐션(Retention) 특성을 강화하고, 프로그램 장애(Program Disturbance)를 억제함으로써, 셀 수행능력의 저하없이 수율(Yield) 향상에 기여할 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체소자의 제조방법에 의한 문턱전압 조절 이온주입 공정을 실시함으로써 고른 필드가 형성되는 것을 설명하기 위한 시뮬레이션도 이다.
도 3a 내지 도 3c에 도시된 시뮬레이션도의 X축은 반도체 기판의 깊이(Si depth)이고, Y축은 도오즈량이다. 도 3a는 문턱전압 조절 이온주입 공정을 실시하지 않은 기본 프로파일(Base Profile)을 나타낸 시뮬레이션도 이고, 도 3b는 기본 프로파일에 높은 BF2 소스로 임플란트 공정을 실시했을때의 프로파일을 나타낸 시뮬레이션도 이며, 도 3c는 BF2 소스로 임플란트 공정을 실시한 후, 추가적으로 B11 으로 임플란트 공정을 실시한 경우의 프로파일을 나타낸 시뮬레이션도 이다.
즉, 셀의 채널 부근에서부터 웰 영역까지의 프로파일은 필드(field)가 가장 적게 걸릴 수 있는 고른(평평한) 형태가 가장 적합한데, 이 고른 형태의 프로파일은 도 2a 공정에서 실시했던 B11 로 임플란트(Implant) 하는 방법을 BF2 만 임플란트 하는 방법에 추가하여 실시함으로써 평평한 보론 도핑 프로파일을 만들 수 있다.
국부적으로 농도차가 많이 나는 프로파일은 접합영역과 적합하지 않은 구조를 형성하게 되고, 이때 필드의 약한 부분을 형성할 가능성이 많아지기 때문에 후에 누설전류소스로 작용할 우려가 있기 때문이며, 이러한 누설전류는 프로그램 장애에 가장 중요한 핵심 동작인 채널 자가 부팅(Channel Self-boosting)을 약화시켜 원치않는 셀이 프로그램 되는 일을 야기할 수 있다.
결론적으로, 도 3a에 도시된 시뮬레이션도 보다는 도 3b에 도시된 BF2 소스로 임플란트 공정을 실시했을 때의 시뮬레이션도가, 도 3b에 도시된 시뮬레이션도 보다는 BF2 소스로 임플란트 공정을 실시한 후, 추가적으로 B11 으로 임플란트 공정을 실시했을 때의 시뮬레이션도가 더 평평한 웰 프로파일을 나타내는 것을 알 수 있으며, 이 평평한 프로파일의 의미는 필드가 웨이퍼 한쪽에 치우치지 않고, 고르게 웨이퍼 전반에 걸쳐 형성된다는 것이다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 BF2 및 B11 을 임플란트(Implant) 하는 방법으로 문턱전압(Vt) 조절 이온주입 공정을 실시하여, 낸드 플래시 셀의 리텐션(Retention) 특성을 강화하 고, 프로그램 장애(Program Disturbance)를 억제함으로써, 셀 수행능력의 저하없이 수율(Yield) 향상에 기여할 수 있다.

Claims (3)

  1. P형 반도체기판 내에 N-웰과 P-웰을 순차적으로 형성하는 단계;
    전체구조상부에 BF2 임플란트 및 B11 임플란트를 실시하여 상기 반도체기판에 고른 필드가 형성되도록 문턱전압(Vt) 조절 이온주입 공정을 실시하는 단계;
    반도체기판 상부에 터널산화막, 플로팅게이트용 도전층, 유전체막 및 컨트롤게이트용 도전층으로 이루어진 게이트전극을 형성하는 단계; 및
    상기 게이트전극 양측의 반도체기판에 P+ 고농도 불순물로 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 문턱전압 조절 이온주입 공정시,
    BF2 임플란트를 실시한 후 B11 임플란트를 실시하거나, B11 임플란트를 실시한 후 BF2 임플란트를 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 B11 임플란트를 실시할 때, 임플란트 에너지를 30keV 이하로 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
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