KR20100013964A - 반도체 소자의 접합 영역 형성방법 - Google Patents
반도체 소자의 접합 영역 형성방법 Download PDFInfo
- Publication number
- KR20100013964A KR20100013964A KR1020080075728A KR20080075728A KR20100013964A KR 20100013964 A KR20100013964 A KR 20100013964A KR 1020080075728 A KR1020080075728 A KR 1020080075728A KR 20080075728 A KR20080075728 A KR 20080075728A KR 20100013964 A KR20100013964 A KR 20100013964A
- Authority
- KR
- South Korea
- Prior art keywords
- junction region
- gate pattern
- insulating film
- forming
- region
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000012535 impurity Substances 0.000 claims description 26
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 238000005530 etching Methods 0.000 abstract description 9
- 238000000151 deposition Methods 0.000 abstract description 7
- 150000002500 ions Chemical class 0.000 description 13
- 230000005684 electric field Effects 0.000 description 8
- 230000008021 deposition Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 238000009826 distribution Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자의 게이트 기인 드레인 누설전류(GIDL)를 줄일 수 있는 반도체 소자의 접합 영역 형성방법에 관한 것이다.
본 발명은 게이트 패턴 및 제1 접합영역이 형성된 반도체 기판 전면에 제2 접합 영역이 형성될 영역을 정의하는 절연막을 증착한 후, 별도의 식각 공정을 삭제하고 게이트 패턴의 측벽에 증착된 절연막을 이용하여 제1 접합영역보다 높은 농도의 제2 접합영역을 반도체 기판에 형성할 수 있다. 이와 같이 접합영역의 이온농도가 제1 및 제2 접합영역으로 단계화되면 게이트 기인 드레인 누설전류 특성을 개선할 수 있다. 뿐만 아니라 본 발명은 절연막 증착시 게이트 패턴의 측벽에 형성되는 절연막의 두께가 제2 접합영역을 정의하는 폭과 동일하도록 형성함으로써 게이트 패턴 측벽에 형성된 절연막의 두께를 별도로 조절하는 공정을 삭제할 수 있으므로 반도체 소자의 접합영역 형성공정을 단순화할 수 있다.
graded junction, GIDL
Description
본 발명은 반도체 소자의 접합 영역 형성방법에 관한 것으로 특히, 반도체 소자의 게이트 기인 드레인 누설전류(GIDL)를 줄일 수 있는 반도체 소자의 접합 영역 형성방법에 관한 것이다.
반도체 소자의 트랜지스터는 게이트 패턴 하부의 반도체 기판에 마련된 채널영역과, 채널 영역을 사이에 두고 마주하는 접합 영역을 포함한다. 여기서, 접합영역 중 하나는 소스 영역이 되며, 나머지 하나는 드레인 영역이 된다.
최근 반도체 소자가 고집적화됨에 따라 트랜지스터의 채널영역의 길이가 짧아지고 있다. 채널영역의 길이가 짧아짐에 따라 단채널 효과(Short Channel Effect)를 줄이기 위해 채널 영역에 주입되는 이온의 농도를 증가시키고 있다. 이에 따라 게이트 패턴과 드레인 영역 사이에 인가되는 전계가 증가하여 BTBT(Band to Band Tunneling)가 유발됨으로써 게이트 기인 드레인 누설전류(Gate Induced Drain Leakage : 이하, "GIDL"이라 함)가 급격히 증가하는 문제가 발생한다. GIDL의 증가는 반도체 소자의 문턱전압(Vth) 분포특성을 열화시켜 반도체 소자의 특성을 저하시키는 요인이 된다.
낸드 플래시 메모리 소자를 예로 들면, 낸드 플래시 메모리 소자는 다수의 스트링 구조를 포함하여 형성된다. 각각의 스트링 구조에는 직렬로 연결된 소스 셀렉트 트랜지스터, 다수의 메모리 셀 및 드레인 셀렉트 트랜지스터가 포함된다. 이들 중 특히, 소스 셀렉트 트랜지스터와 메모리 셀 사이에 횡방향으로 전계가 형성되면, 소스 셀렉트 트랜지스터의 게이트와 접합영역이 중첩된 영역에서 발생된 전자가 접합영역의 표면을 따라 메모리 셀 쪽으로 이동하면서 핫 일렉트론(hot electron)이 된다. 이렇게 발생된 핫 일렉트론은 종방향으로 이동하여 프로그램을 원하지 않는 메모리 셀의 플로팅 게이트로 유입되어 비선택된 스트링 내의 메모리 셀에 데이터를 프로그램시키는 프로그램 디스터브(program disturb) 현상을 유발한다. 이와 같이 낸드 플래시 프로그램 디스터브는 GIDL에 의해 발생하며, 문턱 전압(Vth) 분포 특성을 열화시킨다. 이러한 GIDL을 방지하기 위해서 소스 셀렉트 트랜지스터와 메모리 셀 사이를 일정한 간격으로 유지하는 방법이 있으나, 이는 반도체 소자의 고집적화를 저해하는 요인이 된다.
결과적으로 반도체 소자가 고집적화되더라도 GIDL을 개선할 수 있는 방안이 요구된다.
본 발명은 반도체 소자의 게이트 기인 드레인 누설전류(GIDL)를 줄일 수 있는 반도체 소자의 접합 영역 형성방법을 제공한다.
이와 더불어 본 발명은 접합 영역 형성방법을 단순화할 수 있는 반도체 소자의 접합 영역 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 접합 영역 형성방법은 게이트 패턴이 형성된 반도체 기판이 제공되는 단계, 게이트 패턴 양측의 반도체 기판에 불순물을 주입하여 제1 접합 영역을 형성하는 단계, 제1 접합 영역의 상부 및 상기 게이트 패턴의 측벽을 포함한 반도체 기판상에 절연막을 형성하는 단계, 및 절연막이 형성된 상태에서 불순물을 주입하여 반도체 기판에 제1 접합 영역보다 높은 농도의 제2 접합 영역을 형성하는 단계를 포함한다. 본 발명에서는 절연막을 형성하는 단계에서 게이트 패턴의 측벽에 형성된 절연막의 두께에 따라 제2 접합영역의 폭이 조절된다.
제1 접합 영역을 형성하는 단계에서 주입되는 불순물은 비소(As)를 포함한다.
제1 접합 영역을 형성하는 단계에서 불순물은 10KeV 내지 20KeV의 에너지로 1E12 내지 1E13 도즈만큼 주입된다.
절연막은 산화막을 포함한다.
절연막은 제2 접합영역이 형성되는 부분을 정의할 수 있도록 20Å 내지 100Å의 두께로 증착된다.
제2 접합 영역을 형성하는 단계에서 불순물은 비소(As) 또는 인(P) 중 적어도 어느 하나를 포함한다.
제2 접합 영역을 형성하는 단계에서 불순물은 15KeV 내지 30KeV의 에너지로 5E12 내지 2E13 도즈만큼 주입된다.
본 발명은 게이트 패턴 및 제1 접합영역이 형성된 반도체 기판 전면에 제2 접합 영역이 형성될 영역을 정의하는 절연막을 증착한 후, 별도의 식각 공정을 삭제하고 게이트 패턴의 측벽에 증착된 절연막을 이용하여 제1 접합영역보다 높은 농도의 제2 접합영역을 반도체 기판에 형성할 수 있다. 이와 같이 접합영역의 이온농도가 제1 및 제2 접합영역으로 단계화되면 게이트 기인 드레인 누설전류 특성을 개선할 수 있다. 뿐만 아니라 본 발명은 절연막을 형성하는 단계에서 게이트 패턴의 측벽에 증착된 절연막의 두께가 제2 접합영역이 형성될 영역을 정의하므로 절연막을 별도로 식각 공정을 삭제할 수 있다. 즉 본 발명은 절연막 증착시 게이트 패턴의 측벽에 형성되는 절연막의 두께가 제2 접합영역을 정의하는 폭과 동일하도록 형성함으로써 게이트 패턴 측벽에 형성된 절연막의 두께를 별도로 조절하는 공정을 삭제할 수 있으므로 반도체 소자의 접합영역 형성공정을 단순화할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 접합영역 형성방법을 단계적을 나타내는 단면도들이다.
도 1a를 참조하면, 먼저 게이트 절연막(103) 및 게이트 패턴(105)이 형성된 반도체 기판(101)을 마련한다.
도 1b를 참조하면, 게이트 패턴(105)이 형성된 반도체 기판(101)에 불순물 이온을 주입하여 제1 접합영역(101a)을 형성한다. 제1 접합영역(101a)을 형성하기 위한 불순물 이온 주입 공정 진행시, 게이트 패턴(105)은 마스크 역할을 한다. 이에 따라, 제1 접합영역(101a)은 게이트 패턴(105) 양측의 반도체 기판(101)에 형성된다. 제1 접합영역(101a) 형성시 주입되는 불순물 이온은 비소(As)를 포함한다. 제1 접합영역(101a)은 후속 공정에서 형성될 제2 접합영역보다 낮은 농도로 형성되어야 한다. 이를 위하여 제1 접합영역(101a)을 형성할 때, 10KeV 내지 20KeV의 에너지로 1E12 내지 1E13 도즈의 이온이 주입되는 것이 바람직하다. 이와 같은 불순물 이온의 농도 제어는 최종적으로 형성될 접합영역의 불순물 이온의 농도가 단계 화되어 게이트 기인 드레인 누설전류(Gate Induced Drain Leakage : 이하, "GIDL"이라 함)를 개선하기 위한 것이다.
도 1c를 참조하면, 제1 접합영역(101a) 및 게이트 패턴(105)이 형성된 반도체 기판(101) 상에 절연막(107)을 형성한다. 이 때, 게이트 패턴(105) 측벽을 따라 형성된 절연막(107)의 두께가 후속공정에서 제2 접합영역이 형성될 영역을 정의한다. 절연막(107)의 증착 두께(d)는 이를 고려하여 설정되는 것이 바람직하다. 보다 상세히 하면, 절연막(107)의 증착 두께(d)는 게이트 패턴(105) 측벽을 따라 형성된 절연막(107)의 두께가 제2 접합영역이 형성될 영역을 정의할 수 있도록 20Å 내지 100Å로 형성되는 것이 바람직하다. 이와 같이 절연막(107) 증착시 두께(d)를 조절하면 게이트 패턴(105) 측벽을 따라 형성된 절연막(107)의 두께가 조절된다. 결과적으로 절연막(107)의 증착 두께(d) 조절로 게이트 패턴(105) 측벽을 따라 형성된 절연막(107)의 두께에 의해 정의되는 제2 접합영역이 형성될 영역의 폭이 조절된다. 따라서 후속공정에서 별도의 식각 공정을 통해 게이트 패턴(105) 측벽을 따라 형성된 절연막(107)의 두께를 조절하는 공정을 삭제할 수 있다. 별도의 식각 공정을 통해 게이트 패턴(105) 측벽을 따라 형성된 절연막(107)의 두께를 조절하는 방법은 접합영역 형성공정을 복잡화할 뿐 아니라 식각 공정 진행시 식각 용액에 의해 자연적으로 생성되는 산화막 등의 영향으로 식각 공정을 통해 20Å 내지 100Å의 미세한 폭을 조절하기는 매우 어렵다. 따라서 본 발명은 증착 당시 제2 접합영역을 정의하는 게이트 패턴(105) 측벽을 따라 형성된 절연막(107)의 두께를 고려하여 절연막(107)을 증착함으로써 불안정한 식각 공정을 삭제할 수 있어서 접합영역 형성공정을 단순화할 수 있다. 이러한 절연막(107)은 산화막 등을 이용하여 형성할 수 있다.
도 1d를 참조하면, 절연막(107), 제1 접합영역(101a), 및 게이트 패턴(105)이 형성된 반도체 기판(101)에 제2 접합영역(101b)을 형성한다. 제2 접합영역(101b)을 형성하기 위한 불순물 이온 주입 공정은 제1 접합영역(101a)의 상부 및 게이트 패턴(105)의 측벽을 포함한 반도체 기판(101) 상에 절연막(107)이 형성된 상태에서 이루어진다. 제2 접합영역(101b)을 형성하기 위한 불순물 이온 주입 공정 진행시, 게이트 패턴(105) 및 게이트 패턴(105) 양측벽에 형성된 절연막(107)은 마스크 역할을 한다. 이에 따라, 제2 접합영역(101b)은 게이트 패턴(105) 양측에 형성된 절연막(107)의 두께에 의해 폭(W)이 정의되고, 제1 접합영역(101a)을 사이에 두고 게이트 패턴(105) 양측의 반도체 기판(101)에 형성된다. 여기서 게이트 패턴(105) 양측에 형성된 절연막(107)이 마스크 역할을 할 수 있는 이유는 불순물 이온 주입시 타겟 깊이를 반도체 기판(101)상에서 수평한 방향으로 형성된 절연막(107)의 두께(d)를 기준으로 설정했기 때문이다. 즉, 게이트 패턴(105) 양측에 형성된 절연막(107)은 반도체 기판에 대해 수직한 방향으로 형성되기 때문에 게이트 패턴(105) 양측에 형성된 절연막(107) 상에서 주입된 불순물 이온이 반도체 기판(101)에 도달하지 못하므로 게이트 패턴(105) 양측에 형성된 절연막(107)은 불순물 이온 주입시 마스크 역할을 할 수 있다.
제2 접합영역(101b) 형성시 주입되는 불순물 이온은 비소(As) 및 인(P) 중 적어도 어느 하나를 포함한다. 제2 접합영역(101b)의 불순물 이온의 농도는 최종 적으로 형성된 접합영역에서 불순물 이온의 농도가 단계화되어 GIDL를 개선할 수 있도록 제1 접합영역(101a)보다 높은 농도로 형성되어야 한다. 이를 위하여 제2 접합영역(101b)을 형성할 때, 15KeV 내지 30KeV의 에너지로 5E12 내지 2E13 도즈의 불순물 이온이 주입되는 것이 바람직하다.
도 2 및 도 3은 GIDL 특성을 개선시킨 본 발명의 효과를 나타내는 도면이다.
도 2에서 하부의 도면은 종래의 방법으로 접합영역을 형성한 경우를 나타낸 것이고, 상부의 도면은 본 발명에 따른 방법으로 접합영역을 형성한 경우를 나타낸 것이다. 도 3은 게이트 패턴으로부터의 수평방향으로 이격되는 거리에 따른 도 2의 색깔별 전계의 크기를 나타낸 것이다.
도 2 및 도 3을 참조하면, 게이트 패턴(105, 5)에 형성된 게이트 바이어스를 인가한 경우, 게이트 패턴(105, 5)과 접합영역에 형성된 전계가 본 발명에서 완화되었음을 알 수 있다. 참고로 도 2 및 도 3에서 전계가 가장 높게 형성된 부분은 빨간색이고, 가장 낮은 부분은 파란색이다. 또한, 빨간색으로 표시된 부분이 많을수록 GIDL 현상이 심하게 발생한다. 이를 참고로 보다 상세히 하면, 종래의 경우 A'에서와 같이 게이트 패턴(5)에 게이트 바이어스를 인가한 경우, 게이트 패턴(5)과 접합영역에 높은 전계가 형성되어 GIDL 심하게 발생하였다. 그러나 본 발명을 적용한 경우 A에서와 같이 게이트 패턴(105)과 접합영역에 비교적 낮은 전계가 형성되어 GIDL특성이 개선됨을 알 수 있다.
이와 같은 본 발명은 낸드 플래시 메모리의 소스 셀렉트 트랜지스터와 메모리 셀이 공유하는 접합 영역을 형성할 때 적용되어 게이트 바이어스 전압에 의해 접합영역에 형성되는 전계를 완화할 수 있으므로 고집적화를 위해 소스 셀렉트 트랜지스터와 메모리 셀 사이를 좁힐 수 있다. 이러한 본 발명은 낸드 플래시 메모리 뿐 아니라 디램 등의 다양한 반도체 소자의 트랜지스터에 적용되어 GIDL 특성을 개선함과 더불어 접합 영역 형성방법을 단순화할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 접합영역 형성방법을 단계적을 나타내는 단면도들.
도 2 및 도 3은 게이트 기인 드레인 누설전류(GIDL) 특성을 개선시킨 본 발명의 효과를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 게이트 절연막
105 : 게이트 패턴 107 : 절연막
101a : 제1 접합영역 101b : 제2 접합영역
Claims (7)
- 게이트 패턴이 형성된 반도체 기판이 제공되는 단계;상기 게이트 패턴 양측의 상기 반도체 기판에 불순물을 주입하여 제1 접합 영역을 형성하는 단계;상기 제1 접합 영역의 상부 및 상기 게이트 패턴의 측벽을 포함한 상기 반도체 기판상에 절연막을 형성하는 단계; 및상기 절연막이 형성된 상태에서 불순물을 주입하여 상기 반도체 기판에 상기 제1 접합 영역보다 높은 농도의 제2 접합 영역을 형성하는 단계를 포함하고,상기 게이트 패턴의 측벽에 형성된 상기 절연막의 두께에 따라 상기 제2 접합영역의 폭이 조절되는 반도체 소자의 접합영역 형성방법.
- 제 1 항에 있어서,상기 제1 접합 영역을 형성하는 단계에서 주입되는 상기 불순물은 비소(As)를 포함하는 반도체 소자의 접합영역 형성방법.
- 제 1 항에 있어서,상기 제1 접합 영역을 형성하는 단계에서 주입되는 상기 불순물은 10KeV 내지 20KeV의 에너지로 1E12 내지 1E13 도즈만큼 주입되는 반도체 소자의 접합영역 형성방법.
- 제 1 항에 있어서,상기 절연막은 산화막을 포함하는 반도체 소자의 접합영역 형성방법.
- 제 1 항에 있어서,상기 절연막은 상기 제2 접합영역이 형성되는 부분을 정의할 수 있도록 20Å 내지 100Å의 두께로 증착되는 반도체 소자의 접합영역 형성방법.
- 제 1 항에 있어서,상기 제2 접합 영역을 형성하는 단계에서 주입되는 상기 불순물은 비소(As) 또는 인(P) 중 적어도 어느 하나를 포함하는 반도체 소자의 접합영역 형성방법.
- 제 1 항에 있어서,상기 제2 접합 영역을 형성하는 단계에서 주입되는 상기 불순물은 15KeV 내지 30KeV의 에너지로 5E12 내지 2E13 도즈만큼 주입되는 반도체 소자의 접합영역 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080075728A KR20100013964A (ko) | 2008-08-01 | 2008-08-01 | 반도체 소자의 접합 영역 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080075728A KR20100013964A (ko) | 2008-08-01 | 2008-08-01 | 반도체 소자의 접합 영역 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100013964A true KR20100013964A (ko) | 2010-02-10 |
Family
ID=42087885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080075728A KR20100013964A (ko) | 2008-08-01 | 2008-08-01 | 반도체 소자의 접합 영역 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100013964A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8507973B2 (en) | 2011-05-26 | 2013-08-13 | Hynix Semiconductor Inc. | Non-volatile memory device and method for fabricating the same |
-
2008
- 2008-08-01 KR KR1020080075728A patent/KR20100013964A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8507973B2 (en) | 2011-05-26 | 2013-08-13 | Hynix Semiconductor Inc. | Non-volatile memory device and method for fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100464534B1 (ko) | 반도체소자의 트랜지스터 및 그 형성방법 | |
| US7067425B2 (en) | Method of manufacturing flash memory device | |
| JP2006270044A (ja) | フラッシュメモリ素子の製造方法 | |
| KR100476705B1 (ko) | 플래시 메모리 소자의 고전압 트랜지스터 제조방법 | |
| KR100466194B1 (ko) | 플래시 메모리 제조방법 | |
| KR20080018710A (ko) | 반도체 소자의 제조방법 | |
| KR100701690B1 (ko) | 트랜지스터 문턱전압 조절방법 | |
| KR20100013964A (ko) | 반도체 소자의 접합 영역 형성방법 | |
| US6509237B2 (en) | Flash memory cell fabrication sequence | |
| US8703564B2 (en) | Method for manufacturing a transistor for preventing or reducing short channel effect | |
| US20050287743A1 (en) | Method of manufacturing semiconductor device having recess channel structure | |
| US7564056B2 (en) | Method for manufacturing a semiconductor device | |
| KR20070013032A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| JPH05326968A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US20070275531A1 (en) | Method of manufacturing flash memory device | |
| KR100624922B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| JP3860408B2 (ja) | 半導体装置、及び、半導体装置の製造方法 | |
| KR100470393B1 (ko) | 듀얼게이트 반도체소자의 제조방법 | |
| KR100490303B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100525911B1 (ko) | 반도체 소자의 고전압 트랜지스터 제조 방법 | |
| KR100520216B1 (ko) | 반도체소자제조방법 | |
| KR100505610B1 (ko) | 레트로그레이드 웰을 갖는 반도체장치의 제조방법 | |
| KR100506269B1 (ko) | 반도체장치의웰형성방법 | |
| KR20100079159A (ko) | 반도체 플래시 메모리 제조 방법, 이를 구현하기 위한 플래시 메모리 셀 | |
| KR20070002874A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |