JPH11204787A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11204787A JPH11204787A JP10005931A JP593198A JPH11204787A JP H11204787 A JPH11204787 A JP H11204787A JP 10005931 A JP10005931 A JP 10005931A JP 593198 A JP593198 A JP 593198A JP H11204787 A JPH11204787 A JP H11204787A
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- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 30
- 125000004433 nitrogen atom Chemical group N* 0.000 claims abstract description 18
- 125000004430 oxygen atom Chemical group O* 0.000 claims abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 148
- 229910052710 silicon Inorganic materials 0.000 claims description 138
- 239000010703 silicon Substances 0.000 claims description 134
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 59
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 59
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 38
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 31
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 31
- 238000005121 nitriding Methods 0.000 claims description 19
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 16
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 12
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 7
- 229960001730 nitrous oxide Drugs 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 abstract description 29
- 238000009826 distribution Methods 0.000 abstract description 20
- 125000004429 atom Chemical group 0.000 abstract description 8
- 150000004767 nitrides Chemical class 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract description 3
- 230000001186 cumulative effect Effects 0.000 description 14
- 230000006378 damage Effects 0.000 description 14
- 230000005684 electric field Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 230000035882 stress Effects 0.000 description 12
- 108091006146 Channels Proteins 0.000 description 10
- 238000005259 measurement Methods 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 230000014759 maintenance of location Effects 0.000 description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 7
- 238000004458 analytical method Methods 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 239000010410 layer Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 230000005669 field effect Effects 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 230000001698 pyrogenic effect Effects 0.000 description 6
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 6
- 239000007787 solid Substances 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 230000036962 time dependent Effects 0.000 description 4
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000009191 jumping Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- 229910014299 N-Si Inorganic materials 0.000 description 1
- ODUCDPQEXGNKDN-UHFFFAOYSA-N Nitrogen oxide(NO) Natural products O=N ODUCDPQEXGNKDN-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000002829 nitrogen Chemical class 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
Abstract
(57)【要約】
【課題】 高速動作が可能で信頼性の高い半導体装置を
提供する。 【解決手段】 半導体装置は、シリコン基板と、シリコ
ン基板上に形成されたシリコン窒化酸化膜と、シリコン
窒化酸化膜上に形成されたゲート電極とを備える。シリ
コン基板とシリコン窒化酸化膜との界面近傍にのみ窒素
が分布する。界面近傍ではすべての窒素原子は、それぞ
れ、２つのシリコン原子と１つの酸素原子と結合してい
る。
提供する。 【解決手段】 半導体装置は、シリコン基板と、シリコ
ン基板上に形成されたシリコン窒化酸化膜と、シリコン
窒化酸化膜上に形成されたゲート電極とを備える。シリ
コン基板とシリコン窒化酸化膜との界面近傍にのみ窒素
が分布する。界面近傍ではすべての窒素原子は、それぞ
れ、２つのシリコン原子と１つの酸素原子と結合してい
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、ゲート絶縁膜に窒化酸化
膜を用いた半導体装置およびその製造方法に関するもの
である。
びその製造方法に関し、特に、ゲート絶縁膜に窒化酸化
膜を用いた半導体装置およびその製造方法に関するもの
である。
【０００２】
【従来の技術】近年、コンピュータなどの情報機器の目
ざましい普及によって、半導体装置の需要が急速に拡大
している。また、機能的には、大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。これ
に伴って、半導体装置の高集積化、高応答性および高信
頼性に関する技術開発が進められている。
ざましい普及によって、半導体装置の需要が急速に拡大
している。また、機能的には、大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。これ
に伴って、半導体装置の高集積化、高応答性および高信
頼性に関する技術開発が進められている。
【０００３】半導体装置の中で、記憶情報のランダムな
入出力が可能なものとしてＤＲＡＭ（Dynamic Random A
ccess Memory）が一般的に知られている。このＤＲＡＭ
は多数の記憶情報を蓄積する記憶領域であるメモリセル
アレイと、外部との入出力に必要な周辺回路とから構成
されている。
入出力が可能なものとしてＤＲＡＭ（Dynamic Random A
ccess Memory）が一般的に知られている。このＤＲＡＭ
は多数の記憶情報を蓄積する記憶領域であるメモリセル
アレイと、外部との入出力に必要な周辺回路とから構成
されている。
【０００４】このメモリセルアレイには、単位記憶情報
を蓄積するためのメモリセルがマトリックス状に複数個
配列されて形成されている。このメモリセルは、通常１
個のＭＯＳトランジスタを備えている。
を蓄積するためのメモリセルがマトリックス状に複数個
配列されて形成されている。このメモリセルは、通常１
個のＭＯＳトランジスタを備えている。
【０００５】図４５は、従来のＤＲＡＭに使用されるＭ
ＯＳトランジスタの断面図である。図４５を参照して、
ｐ型のシリコン基板２０１にｎ型のソース・ドレイン領
域２０２ａおよび２０２ｂが形成されている。ソース・
ドレイン領域２０２ａとソース・ドレイン領域２０２ｂ
との間がｐ型のチャネル領域２０１ａである。チャネル
領域２０１ａ上にはシリコン酸化膜からなるゲート絶縁
膜２０３を介在させてゲート電極２０４が形成されてい
る。
ＯＳトランジスタの断面図である。図４５を参照して、
ｐ型のシリコン基板２０１にｎ型のソース・ドレイン領
域２０２ａおよび２０２ｂが形成されている。ソース・
ドレイン領域２０２ａとソース・ドレイン領域２０２ｂ
との間がｐ型のチャネル領域２０１ａである。チャネル
領域２０１ａ上にはシリコン酸化膜からなるゲート絶縁
膜２０３を介在させてゲート電極２０４が形成されてい
る。
【０００６】このように構成されたＭＯＳトランジスタ
を動作させる場合には、ゲート電極２０４に電圧をかけ
る。すると、チャネル領域２０１ａがｎ型に反転するた
め、ソース・ドレイン領域２０２ａとソース・ドレイン
領域２０２ｂとの間に電流が流れる。
を動作させる場合には、ゲート電極２０４に電圧をかけ
る。すると、チャネル領域２０１ａがｎ型に反転するた
め、ソース・ドレイン領域２０２ａとソース・ドレイン
領域２０２ｂとの間に電流が流れる。
【０００７】このようなＭＯＳトランジスタを微細化し
ていくと、ゲート絶縁膜２０３の膜厚は薄くなり、さら
に、ソース・ドレイン領域２０２ａとソース・ドレイン
領域２０２ｂとの距離も小さくなる。この場合にもゲー
ト電極２０４に印加する電圧やソース・ドレイン領域２
０２ａおよび２０２ｂに印加する電圧は従来とあまり変
わらないため、微細化によりチャネル２０１ａにおいて
縦方向（図４５中の縦方向）の電界が大きくなる。これ
により、チャネル領域２０１ａにおいて電子の実効移動
度μeff が低下し、トランジスタの駆動能力が低下する
という問題がある。
ていくと、ゲート絶縁膜２０３の膜厚は薄くなり、さら
に、ソース・ドレイン領域２０２ａとソース・ドレイン
領域２０２ｂとの距離も小さくなる。この場合にもゲー
ト電極２０４に印加する電圧やソース・ドレイン領域２
０２ａおよび２０２ｂに印加する電圧は従来とあまり変
わらないため、微細化によりチャネル２０１ａにおいて
縦方向（図４５中の縦方向）の電界が大きくなる。これ
により、チャネル領域２０１ａにおいて電子の実効移動
度μeff が低下し、トランジスタの駆動能力が低下する
という問題がある。
【０００８】また、チャネル領域２０１ａでの横方向
（ソース・ドレイン領域２０２ａからソース・ドレイン
領域２０２ｂへ向かう方向）での電界が大きくなるた
め、キャリア（電子）が加速され、このキャリアがゲー
ト絶縁膜２０３に侵入しやすくなる。したがって、トラ
ンジスタのホットキャリア寿命が短くなるという問題が
ある。
（ソース・ドレイン領域２０２ａからソース・ドレイン
領域２０２ｂへ向かう方向）での電界が大きくなるた
め、キャリア（電子）が加速され、このキャリアがゲー
ト絶縁膜２０３に侵入しやすくなる。したがって、トラ
ンジスタのホットキャリア寿命が短くなるという問題が
ある。
【０００９】さらに、ゲート絶縁膜２０３の厚さが薄く
なるため、ゲート絶縁膜２０３内においても電界が大き
くなる。これに伴い、ゲート絶縁膜の絶縁性が低下し、
トランジスタの経時絶縁破壊ＴＤＤＢ（Time Dependent
Dielectric Breakdown ）による絶縁破壊寿命Ｔbdが、
急激に低下するという問題がある。
なるため、ゲート絶縁膜２０３内においても電界が大き
くなる。これに伴い、ゲート絶縁膜の絶縁性が低下し、
トランジスタの経時絶縁破壊ＴＤＤＢ（Time Dependent
Dielectric Breakdown ）による絶縁破壊寿命Ｔbdが、
急激に低下するという問題がある。
【００１０】
【発明が解決しようとする課題】これらの問題を解決す
るために、ゲート絶縁膜にシリコン窒化酸化膜を用いた
トランジスタが特公平７−２８０４１号公報で提案され
ている。図４６は、ゲート絶縁膜にシリコン窒化酸化膜
を用いたトランジスタの断面図である。図４５に示すト
ランジスタでは、ゲート絶縁膜にシリコン酸化膜を用い
ていたが、図４６で示すトランジスタでは、ゲート絶縁
膜としてシリコンの窒化酸化膜１０３を用いている。
るために、ゲート絶縁膜にシリコン窒化酸化膜を用いた
トランジスタが特公平７−２８０４１号公報で提案され
ている。図４６は、ゲート絶縁膜にシリコン窒化酸化膜
を用いたトランジスタの断面図である。図４５に示すト
ランジスタでは、ゲート絶縁膜にシリコン酸化膜を用い
ていたが、図４６で示すトランジスタでは、ゲート絶縁
膜としてシリコンの窒化酸化膜１０３を用いている。
【００１１】その他の点について説明すると、シリコン
基板１０１上に素子分離絶縁膜１０４が形成され、素子
分離絶縁膜１０４上に層間絶縁膜１０７が形成されてい
る。シリコン基板１０１の表面にソース・ドレイン領域
１０６が形成され、シリコン基板１０１の表面にシリコ
ン窒化酸化膜１０３を介在させてゲート電極１０５が形
成されている。ゲート電極１０５を覆うように層間絶縁
膜１０７が形成され、層間絶縁膜１０７上にソース・ド
レイン領域１０６に達するアルミニウム電極１０８が形
成されている。
基板１０１上に素子分離絶縁膜１０４が形成され、素子
分離絶縁膜１０４上に層間絶縁膜１０７が形成されてい
る。シリコン基板１０１の表面にソース・ドレイン領域
１０６が形成され、シリコン基板１０１の表面にシリコ
ン窒化酸化膜１０３を介在させてゲート電極１０５が形
成されている。ゲート電極１０５を覆うように層間絶縁
膜１０７が形成され、層間絶縁膜１０７上にソース・ド
レイン領域１０６に達するアルミニウム電極１０８が形
成されている。
【００１２】このように構成された半導体装置において
は、電子の実効移動度μeff は向上するが、ホットキャ
リア寿命や絶縁破壊寿命の低下という問題は解決されて
いなかった。
は、電子の実効移動度μeff は向上するが、ホットキャ
リア寿命や絶縁破壊寿命の低下という問題は解決されて
いなかった。
【００１３】また、米国特許第５２３７１８８号にも、
ゲート絶縁膜として窒化酸化膜を利用したトランジスタ
が記載されているが、このトランジスタにおいても、ホ
ットキャリア寿命や絶縁破壊寿命の低下という問題は解
決されていなかった。
ゲート絶縁膜として窒化酸化膜を利用したトランジスタ
が記載されているが、このトランジスタにおいても、ホ
ットキャリア寿命や絶縁破壊寿命の低下という問題は解
決されていなかった。
【００１４】そこで、この発明は、上述のような問題点
を解決するためになされたものであり、実効移動度μ
eff と、ホットキャリア寿命と、絶縁破壊寿命の３つの
特性に優れた、すなわち、高速動作が可能で信頼性の高
い半導体装置を提供することを目的とするものである。
を解決するためになされたものであり、実効移動度μ
eff と、ホットキャリア寿命と、絶縁破壊寿命の３つの
特性に優れた、すなわち、高速動作が可能で信頼性の高
い半導体装置を提供することを目的とするものである。
【００１５】
【課題を解決するための手段】本発明者らは、トランジ
スタにおいて、実効移動度とホットキャリア寿命と絶縁
破壊寿命とを向上させるためのさまざまな実験を行なっ
たところ、以下の結論を得た。
スタにおいて、実効移動度とホットキャリア寿命と絶縁
破壊寿命とを向上させるためのさまざまな実験を行なっ
たところ、以下の結論を得た。
【００１６】（１） 実効移動度を向上させるために
は、ゲート絶縁膜にシリコン窒化酸化膜（ＳｉＯＮ）を
採用する必要がある。
は、ゲート絶縁膜にシリコン窒化酸化膜（ＳｉＯＮ）を
採用する必要がある。
【００１７】（２） シリコン窒化酸化膜は、熱酸化法
により形成されたシリコン酸化膜を窒化処理することに
より形成されるが、この熱酸化法には、乾燥した酸素を
用いるドライ酸化法と、水蒸気を用いるウェット酸化法
とがある。同一温度で酸化した場合には、ウェット酸化
法で形成したシリコン酸化膜を窒化した方が絶縁破壊寿
命が長くなる。
により形成されたシリコン酸化膜を窒化処理することに
より形成されるが、この熱酸化法には、乾燥した酸素を
用いるドライ酸化法と、水蒸気を用いるウェット酸化法
とがある。同一温度で酸化した場合には、ウェット酸化
法で形成したシリコン酸化膜を窒化した方が絶縁破壊寿
命が長くなる。
【００１８】（３） 絶縁破壊寿命とホットキャリア寿
命とを向上させるためには、シリコン窒化酸化膜中の窒
素の分布と窒素の結合状態を最適化する必要がある。
命とを向上させるためには、シリコン窒化酸化膜中の窒
素の分布と窒素の結合状態を最適化する必要がある。
【００１９】これらの知見によりなされたこの発明の半
導体装置は、シリコン基板と、シリコン基板上に形成さ
れたシリコン窒化酸化膜と、シリコン窒化酸化膜上に形
成されたゲート電極とを備える。シリコン基板とシリコ
ン窒化酸化膜との界面近傍にのみ窒素が分布する。界面
近傍では、すべての窒素原子は、それぞれ、２つのシリ
コン原子と、１つの酸素原子とに結合している。この結
合を化学式で表わすと、以下のようになる。
導体装置は、シリコン基板と、シリコン基板上に形成さ
れたシリコン窒化酸化膜と、シリコン窒化酸化膜上に形
成されたゲート電極とを備える。シリコン基板とシリコ
ン窒化酸化膜との界面近傍にのみ窒素が分布する。界面
近傍では、すべての窒素原子は、それぞれ、２つのシリ
コン原子と、１つの酸素原子とに結合している。この結
合を化学式で表わすと、以下のようになる。
【００２０】
【化１】
【００２１】このような半導体装置は、ゲート絶縁膜と
してシリコン窒化酸化膜を用いているため、実効移動度
が向上する。さらに、窒素の分布と窒素原子の結合状態
を最適化しているため、絶縁破壊寿命とホットキャリア
寿命が向上する。その結果、高速動作が可能で信頼性の
高い半導体装置を提供することができる。
してシリコン窒化酸化膜を用いているため、実効移動度
が向上する。さらに、窒素の分布と窒素原子の結合状態
を最適化しているため、絶縁破壊寿命とホットキャリア
寿命が向上する。その結果、高速動作が可能で信頼性の
高い半導体装置を提供することができる。
【００２２】また、ゲート電極はフローティングゲート
電極であり、半導体装置は、フローティングゲート電極
上に誘電体膜を介在させて形成されたコントロールゲー
ト電極をさらに備えることが好ましい。この場合、高速
動作が可能で、信頼性の高い不揮発性の半導体記憶装置
を提供することができる。
電極であり、半導体装置は、フローティングゲート電極
上に誘電体膜を介在させて形成されたコントロールゲー
ト電極をさらに備えることが好ましい。この場合、高速
動作が可能で、信頼性の高い不揮発性の半導体記憶装置
を提供することができる。
【００２３】この発明の別の局面に従った半導体装置
は、シリコン基板と、シリコン基板上に形成されたシリ
コン窒化酸化膜と、シリコン窒化酸化膜上に形成された
ゲート電極とを備える。シリコン基板とシリコン窒化酸
化膜との界面近傍にのみ窒素が分布する。３つのシリコ
ン原子と結合している窒素原子は、界面近傍にのみ存在
し、好ましくは特に界面に近い部分、すなわちシリコン
窒化酸化膜が界面に隣接する部分にのみ存在する。この
結合を化学式で表わすと、以下のようになる。
は、シリコン基板と、シリコン基板上に形成されたシリ
コン窒化酸化膜と、シリコン窒化酸化膜上に形成された
ゲート電極とを備える。シリコン基板とシリコン窒化酸
化膜との界面近傍にのみ窒素が分布する。３つのシリコ
ン原子と結合している窒素原子は、界面近傍にのみ存在
し、好ましくは特に界面に近い部分、すなわちシリコン
窒化酸化膜が界面に隣接する部分にのみ存在する。この
結合を化学式で表わすと、以下のようになる。
【００２４】
【化２】
【００２５】このような半導体装置においては、ゲート
絶縁膜としてシリコン窒化酸化膜を用いているため、実
効移動度が向上する。また、窒素の分布と窒素原子の結
合状態を最適化しているため、絶縁破壊寿命とホットキ
ャリア寿命が向上する。その結果、高速動作が可能で信
頼性の高い半導体装置を提供することができる。
絶縁膜としてシリコン窒化酸化膜を用いているため、実
効移動度が向上する。また、窒素の分布と窒素原子の結
合状態を最適化しているため、絶縁破壊寿命とホットキ
ャリア寿命が向上する。その結果、高速動作が可能で信
頼性の高い半導体装置を提供することができる。
【００２６】また、ゲート電極はフローティングゲート
電極であり、半導体装置は、フローティングゲート電極
上に誘電体膜を介在させて形成されたコントロールゲー
ト電極をさらに備えることが好ましい。この場合、高速
動作が可能で信頼性の高い不揮発性の半導体記憶装置を
提供することができる。
電極であり、半導体装置は、フローティングゲート電極
上に誘電体膜を介在させて形成されたコントロールゲー
ト電極をさらに備えることが好ましい。この場合、高速
動作が可能で信頼性の高い不揮発性の半導体記憶装置を
提供することができる。
【００２７】この発明の１つの局面に従った半導体装置
の製造方法は、シリコン基板上にシリコン酸化膜を形成
する工程と、シリコン酸化膜を窒化してシリコン窒化酸
化膜を形成する工程と、シリコン窒化酸化膜の上にゲー
ト電極を形成する工程とを備える。シリコン酸化膜を形
成する工程は、水蒸気雰囲気中で酸化させることにより
シリコン酸化膜を形成することを含む。シリコン窒化酸
化膜を形成する工程は、温度８００℃以上９００℃以下
の酸化二窒素（Ｎ2 Ｏ）の雰囲気中にシリコン酸化膜を
５分間以上６０分間以下保つことを含む。
の製造方法は、シリコン基板上にシリコン酸化膜を形成
する工程と、シリコン酸化膜を窒化してシリコン窒化酸
化膜を形成する工程と、シリコン窒化酸化膜の上にゲー
ト電極を形成する工程とを備える。シリコン酸化膜を形
成する工程は、水蒸気雰囲気中で酸化させることにより
シリコン酸化膜を形成することを含む。シリコン窒化酸
化膜を形成する工程は、温度８００℃以上９００℃以下
の酸化二窒素（Ｎ2 Ｏ）の雰囲気中にシリコン酸化膜を
５分間以上６０分間以下保つことを含む。
【００２８】このような半導体装置の製造方法によれ
ば、実効移動度を向上させるゲート絶縁膜としてシリコ
ン窒化酸化膜を形成する。このシリコン窒化酸化膜は、
水蒸気雰囲気中で形成されたシリコン酸化膜を窒化する
ことにより得られるため、絶縁破壊寿命を向上させる。
さらに、窒化は、温度８００℃以上９００℃以下の酸化
二窒素の雰囲気中にシリコン酸化膜を５分間以上６０分
間以下保つことにより行なわれるため、界面近傍にのみ
窒素が分布し、すべての窒素原子が、それぞれ、２つの
シリコン原子と１つの酸素原子とに結合するようにな
る。したがって、窒素の分布と結合状態が最適化され、
絶縁破壊寿命とホットキャリア寿命を向上させるゲート
絶縁膜を形成することができる。その結果、高速動作が
可能で信頼性の高い半導体装置を製造することができ
る。
ば、実効移動度を向上させるゲート絶縁膜としてシリコ
ン窒化酸化膜を形成する。このシリコン窒化酸化膜は、
水蒸気雰囲気中で形成されたシリコン酸化膜を窒化する
ことにより得られるため、絶縁破壊寿命を向上させる。
さらに、窒化は、温度８００℃以上９００℃以下の酸化
二窒素の雰囲気中にシリコン酸化膜を５分間以上６０分
間以下保つことにより行なわれるため、界面近傍にのみ
窒素が分布し、すべての窒素原子が、それぞれ、２つの
シリコン原子と１つの酸素原子とに結合するようにな
る。したがって、窒素の分布と結合状態が最適化され、
絶縁破壊寿命とホットキャリア寿命を向上させるゲート
絶縁膜を形成することができる。その結果、高速動作が
可能で信頼性の高い半導体装置を製造することができ
る。
【００２９】シリコン窒化酸化膜を形成する工程におい
て、温度を８００℃以上としたのは、温度が８００℃未
満となると、窒化が十分に進行せず、シリコン窒化酸化
膜が得られないからである。また、温度を９００℃以下
としたのは、温度が９００℃を超えると、窒素原子が３
つのシリコン原子と結合するようになるからである。
て、温度を８００℃以上としたのは、温度が８００℃未
満となると、窒化が十分に進行せず、シリコン窒化酸化
膜が得られないからである。また、温度を９００℃以下
としたのは、温度が９００℃を超えると、窒素原子が３
つのシリコン原子と結合するようになるからである。
【００３０】また、酸化二窒素の雰囲気中にシリコン酸
化膜を５分間以上６０分間以下保つこととしたのは、５
分間未満であれば、窒化が十分に進行せず、シリコン窒
化酸化膜が得られないからであり、６０分を超えると窒
化速度が飽和するからである。
化膜を５分間以上６０分間以下保つこととしたのは、５
分間未満であれば、窒化が十分に進行せず、シリコン窒
化酸化膜が得られないからであり、６０分を超えると窒
化速度が飽和するからである。
【００３１】また、シリコン窒化酸化膜を形成する工程
では、シリコン酸化膜の厚さの１．１６倍以下の厚さを
有するシリコン窒化酸化膜を形成することが好ましい。
では、シリコン酸化膜の厚さの１．１６倍以下の厚さを
有するシリコン窒化酸化膜を形成することが好ましい。
【００３２】この発明の別の局面に従った半導体装置の
製造方法は、シリコン基板上にシリコン酸化膜を形成す
る工程と、シリコン酸化膜を窒化してシリコン窒化酸化
膜を形成する工程と、シリコン窒化酸化膜の上にゲート
電極を形成する工程とを備える。シリコン酸化膜を形成
する工程は、水蒸気雰囲気中で酸化させることによりシ
リコン酸化膜を形成することを含む。シリコン窒化酸化
膜を形成する工程は、温度８００℃以上９００℃以下の
酸化窒素（ＮＯ）の雰囲気中にシリコン酸化膜を５分間
以上６０分間以上保つことを含む。
製造方法は、シリコン基板上にシリコン酸化膜を形成す
る工程と、シリコン酸化膜を窒化してシリコン窒化酸化
膜を形成する工程と、シリコン窒化酸化膜の上にゲート
電極を形成する工程とを備える。シリコン酸化膜を形成
する工程は、水蒸気雰囲気中で酸化させることによりシ
リコン酸化膜を形成することを含む。シリコン窒化酸化
膜を形成する工程は、温度８００℃以上９００℃以下の
酸化窒素（ＮＯ）の雰囲気中にシリコン酸化膜を５分間
以上６０分間以上保つことを含む。
【００３３】このような半導体装置の製造方法において
は、実効移動度を向上させるゲート絶縁膜としてシリコ
ン窒化酸化膜を形成する。このシリコン窒化酸化膜は、
水蒸気雰囲気中で形成されたシリコン酸化膜を窒化する
ことにより得られるため、絶縁破壊寿命を向上させる。
さらに、窒化は、温度８００℃以上９００℃以下の酸化
窒素の雰囲気にシリコン酸化膜を５分間以上６０分間以
下保つことにより行なわれるため、シリコン基板とシリ
コン窒化酸化膜との界面近傍にのみ窒素が分布し、３つ
のシリコン原子と結合している窒素原子は界面近傍にの
み存在するようになる。したがって、窒素の分布と結合
状態が最適化され、絶縁破壊寿命とホットキャリア寿命
が向上する。その結果、高速動作が可能で、信頼性の高
い半導体装置を提供することができる。
は、実効移動度を向上させるゲート絶縁膜としてシリコ
ン窒化酸化膜を形成する。このシリコン窒化酸化膜は、
水蒸気雰囲気中で形成されたシリコン酸化膜を窒化する
ことにより得られるため、絶縁破壊寿命を向上させる。
さらに、窒化は、温度８００℃以上９００℃以下の酸化
窒素の雰囲気にシリコン酸化膜を５分間以上６０分間以
下保つことにより行なわれるため、シリコン基板とシリ
コン窒化酸化膜との界面近傍にのみ窒素が分布し、３つ
のシリコン原子と結合している窒素原子は界面近傍にの
み存在するようになる。したがって、窒素の分布と結合
状態が最適化され、絶縁破壊寿命とホットキャリア寿命
が向上する。その結果、高速動作が可能で、信頼性の高
い半導体装置を提供することができる。
【００３４】シリコン窒化酸化膜を形成する工程におい
て、温度を８００℃以上としたのは、温度が８００℃未
満であれば、窒化が十分に進行せず、シリコン窒化酸化
膜を得られないからである。また、温度を９００℃以下
としたのは、温度が９００℃を超えると、シリコン窒化
酸化膜の全体で３つのシリコン原子と結合する窒素原子
が存在するようになるからである。
て、温度を８００℃以上としたのは、温度が８００℃未
満であれば、窒化が十分に進行せず、シリコン窒化酸化
膜を得られないからである。また、温度を９００℃以下
としたのは、温度が９００℃を超えると、シリコン窒化
酸化膜の全体で３つのシリコン原子と結合する窒素原子
が存在するようになるからである。
【００３５】また、酸化窒素の雰囲気中にシリコン酸化
膜を５分間以上６０分間以下保つこととしたのは、５分
間未満であれば、窒化が十分に進行せず、シリコン窒化
酸化膜が得られないからであり、６０分を超えると、窒
化する速度が飽和するからである。
膜を５分間以上６０分間以下保つこととしたのは、５分
間未満であれば、窒化が十分に進行せず、シリコン窒化
酸化膜が得られないからであり、６０分を超えると、窒
化する速度が飽和するからである。
【００３６】また、シリコン窒化酸化膜を形成する工程
では、シリコン酸化膜の厚さの１．１６倍以下の厚さを
有するシリコン窒化酸化膜を形成することが好ましい。
では、シリコン酸化膜の厚さの１．１６倍以下の厚さを
有するシリコン窒化酸化膜を形成することが好ましい。
【００３７】
【発明の実施の形態】（実施の形態１）トランジスタの製造 図１〜図３はこの発明の実施の形態１に従った半導体装
置として電界効果トランジスタの製造工程を示す断面図
である。図１を参照して、ｐ型のシリコン基板１上にＬ
ＯＣＯＳ（Local Oxidation of Silicon）法により分離
絶縁膜２を形成した。
置として電界効果トランジスタの製造工程を示す断面図
である。図１を参照して、ｐ型のシリコン基板１上にＬ
ＯＣＯＳ（Local Oxidation of Silicon）法により分離
絶縁膜２を形成した。
【００３８】図２を参照して、シリコン基板１をヒータ
加熱方式のバッチ式炉に入れた。炉内の温度を約７５０
℃に保ち、水素と酸素の流量比を１：１０〜２：１と
し、水素と酸素とを反応させることにより水蒸気を生成
させた。この水蒸気中でシリコン基板１の表面を酸化し
てシリコン酸化膜を形成した（パイロジェニック酸
化）。
加熱方式のバッチ式炉に入れた。炉内の温度を約７５０
℃に保ち、水素と酸素の流量比を１：１０〜２：１と
し、水素と酸素とを反応させることにより水蒸気を生成
させた。この水蒸気中でシリコン基板１の表面を酸化し
てシリコン酸化膜を形成した（パイロジェニック酸
化）。
【００３９】次に、酸化二窒素（Ｎ2 Ｏ）と窒素
（Ｎ2 ）との体積流量比を５：９５とした混合ガスを炉
内に導入し、炉内の温度を８００℃とし、この状態を２
０分間保つことによりシリコン酸化膜を窒化して窒化酸
化膜３を形成した。
（Ｎ2 ）との体積流量比を５：９５とした混合ガスを炉
内に導入し、炉内の温度を８００℃とし、この状態を２
０分間保つことによりシリコン酸化膜を窒化して窒化酸
化膜３を形成した。
【００４０】窒化酸化膜３を覆うようにドープトポリシ
リコンを堆積し、このドープトポリシリコンと窒化酸化
膜３とを所定の形状にパターニングすることにより、図
３に示すようにゲート電極４と厚さ７．５ｎｍのゲート
絶縁膜６を形成した。シリコン基板１にリンを注入する
ことによりソース・ドレイン領域５ａおよび５ｂを形成
した。
リコンを堆積し、このドープトポリシリコンと窒化酸化
膜３とを所定の形状にパターニングすることにより、図
３に示すようにゲート電極４と厚さ７．５ｎｍのゲート
絶縁膜６を形成した。シリコン基板１にリンを注入する
ことによりソース・ドレイン領域５ａおよび５ｂを形成
した。
【００４１】このようにしてサンプル１の電界効果トラ
ンジスタを製造した。電子の実効移動度μeff の測定 図４および図５は、電子のモビリティ（実効移動度）を
測定する方法を示す図である。図４を参照して、上述の
工程で製造したトランジスタのゲート長Ｌおよびゲート
幅Ｗを、ともに１００μｍとした。シリコン基板１を接
地電位とした。容量を測定するためのＣＶメータ７をゲ
ート電極４とソース・ドレイン領域５ａに接続した。ソ
ース・ドレイン領域５ａおよび５ｂも接地電位とした。
この状態で、ゲート電極４に印加される電圧を−０．５
Ｖ〜５Ｖまで変化させてゲート電極４とチャネル領域１
ａとの間の容量Ｃgcを測定した。
ンジスタを製造した。電子の実効移動度μeff の測定 図４および図５は、電子のモビリティ（実効移動度）を
測定する方法を示す図である。図４を参照して、上述の
工程で製造したトランジスタのゲート長Ｌおよびゲート
幅Ｗを、ともに１００μｍとした。シリコン基板１を接
地電位とした。容量を測定するためのＣＶメータ７をゲ
ート電極４とソース・ドレイン領域５ａに接続した。ソ
ース・ドレイン領域５ａおよび５ｂも接地電位とした。
この状態で、ゲート電極４に印加される電圧を−０．５
Ｖ〜５Ｖまで変化させてゲート電極４とチャネル領域１
ａとの間の容量Ｃgcを測定した。
【００４２】図５を参照して、容量Ｃgcを測定し終えれ
ばゲート電極４を可変ゲート電源８に接続し、ソース・
ドレイン領域５ａとシリコン基板１を接地電位とした。
ソース・ドレイン５ｂを電流計１０と電圧０．０５Ｖの
ドレイン電源９とに接続することにより、ソース・ドレ
イン領域５ｂの電位を０．０５Ｖとした。
ばゲート電極４を可変ゲート電源８に接続し、ソース・
ドレイン領域５ａとシリコン基板１を接地電位とした。
ソース・ドレイン５ｂを電流計１０と電圧０．０５Ｖの
ドレイン電源９とに接続することにより、ソース・ドレ
イン領域５ｂの電位を０．０５Ｖとした。
【００４３】この状態で、ゲート電極４に印加する電圧
ＶG を変化させてソース・ドレイン領域５ａとソース・
ドレイン領域５ｂ間に流れる電流ＩD を測定した。これ
らの結果を以下の式に代入し、チャネル領域１ａでの電
荷密度ＱN （ＶG ）を計算した。
ＶG を変化させてソース・ドレイン領域５ａとソース・
ドレイン領域５ｂ間に流れる電流ＩD を測定した。これ
らの結果を以下の式に代入し、チャネル領域１ａでの電
荷密度ＱN （ＶG ）を計算した。
【００４４】
【数１】
【００４５】次に、上述の実験結果とＱN （ＶG ）とを
以下の式に代入し、チャネル領域１ａでの電子の実効移
動度（モビリティ）μeff を計算した。
以下の式に代入し、チャネル領域１ａでの電子の実効移
動度（モビリティ）μeff を計算した。
【００４６】
【数２】
【００４７】また、図２で示す工程において、Ｎ2 Ｏと
Ｎ2 の体積流量比と窒化温度とを以下のように設定して
種々のゲート絶縁膜を備えた電界効果トランジスタとし
てサンプル２〜６を作製した。
Ｎ2 の体積流量比と窒化温度とを以下のように設定して
種々のゲート絶縁膜を備えた電界効果トランジスタとし
てサンプル２〜６を作製した。
【００４８】
【表１】
【００４９】サンプル２〜６についても、図４および図
５で示すような方法によりチャネル領域１ａの電子のモ
ビリティμeff を測定した。
５で示すような方法によりチャネル領域１ａの電子のモ
ビリティμeff を測定した。
【００５０】図６〜図１０は、サンプル６と比較した場
合のサンプル１〜５についてのμef f とＶG との関係を
示すグラフである。図６〜図１０を参照して、サンプル
１については、０Ｖ≦ＶG ≦５Ｖ、サンプル２について
は、０Ｖ≦ＶG ≦５Ｖ、サンプル３については、２．２
Ｖ≦ＶG ≦５Ｖ、サンプル４については、２．７Ｖ≦Ｖ
G ≦５Ｖ、サンプル５については、１．７Ｖ≦ＶG ≦５
Ｖの範囲で、モビリティμeff がサンプル６よりも大き
くなっていることがわかる。したがって、ゲート電圧を
この範囲とすれば、サンプル１〜５を用いて高速動作が
可能な半導体装置として電界効果トランジスタを提供で
きる。
合のサンプル１〜５についてのμef f とＶG との関係を
示すグラフである。図６〜図１０を参照して、サンプル
１については、０Ｖ≦ＶG ≦５Ｖ、サンプル２について
は、０Ｖ≦ＶG ≦５Ｖ、サンプル３については、２．２
Ｖ≦ＶG ≦５Ｖ、サンプル４については、２．７Ｖ≦Ｖ
G ≦５Ｖ、サンプル５については、１．７Ｖ≦ＶG ≦５
Ｖの範囲で、モビリティμeff がサンプル６よりも大き
くなっていることがわかる。したがって、ゲート電圧を
この範囲とすれば、サンプル１〜５を用いて高速動作が
可能な半導体装置として電界効果トランジスタを提供で
きる。
【００５１】ホットキャリア寿命の測定 図１１および図１２は、ゲート絶縁膜のホットキャリア
寿命を測定するための方法を示す図である。図１１を参
照して、電子の実効移動度μeff の測定では、ゲート長
Ｌが１００μｍであり、ゲート幅Ｗが１００μｍのトラ
ンジスタを製造したのに対し、ゲート長Ｌは０．５μｍ
とし、ゲート幅Ｗは５μｍとして、サンプル１〜６の電
界効果トランジスタを製造した。
寿命を測定するための方法を示す図である。図１１を参
照して、電子の実効移動度μeff の測定では、ゲート長
Ｌが１００μｍであり、ゲート幅Ｗが１００μｍのトラ
ンジスタを製造したのに対し、ゲート長Ｌは０．５μｍ
とし、ゲート幅Ｗは５μｍとして、サンプル１〜６の電
界効果トランジスタを製造した。
【００５２】シリコン基板１とソース・ドレイン領域５
ｂを接地電位とした。ソース・ドレイン領域５ａと、電
流計１０と、電圧が０．０５Ｖのドレイン電源９とを接
続した。これにより、ソース・ドレイン領域５ａの電位
を０．０５Ｖとした。ゲート電極４と可変ゲート電源８
とを接続した。
ｂを接地電位とした。ソース・ドレイン領域５ａと、電
流計１０と、電圧が０．０５Ｖのドレイン電源９とを接
続した。これにより、ソース・ドレイン領域５ａの電位
を０．０５Ｖとした。ゲート電極４と可変ゲート電源８
とを接続した。
【００５３】この状態で、ゲート電極４に印加する電圧
を変化させてサンプル１〜６のトランジスタについて初
期のしきい値電圧ＶＴＨ0 を求めた。
を変化させてサンプル１〜６のトランジスタについて初
期のしきい値電圧ＶＴＨ0 を求めた。
【００５４】次に、図１２を参照して、シリコン基板１
を接地電位とし、シリコン基板１と接地電源との間に電
流計１０を接続した。ソース・ドレイン領域５ａを接地
電位とした。ソース・ドレイン領域５ｂと電流計１０と
可変ドレイン電源１１とを接続した。ゲート電極４と可
変ゲート電源８とを接続した。
を接地電位とし、シリコン基板１と接地電源との間に電
流計１０を接続した。ソース・ドレイン領域５ａを接地
電位とした。ソース・ドレイン領域５ｂと電流計１０と
可変ドレイン電源１１とを接続した。ゲート電極４と可
変ゲート電源８とを接続した。
【００５５】可変ドレイン電源１１のドレイン電圧ＶD
を５．２５Ｖとした。また、電流計１０に流れる電流Ｉ
sub の値が最大となるようにゲート電極４に電圧を印加
した。この状態をａ秒間、継続させ、ゲート絶縁膜６に
電気的ストレスを与えた。その後、再び、図１１で示す
ような構成により、サンプル１〜６のトランジスタにつ
いて、しきい値電圧ＶＴＨを求めた。このときのしきい
値電圧ＶＴＨが初期のしきい値電圧ＶＴＨ0 から１０ｍ
Ｖ以上変化していれば、ａ秒をホットキャリア寿命とし
た。しきい値電圧ＶＴＨが初期のしきい値電圧ＶＴＨ0
から１０ｍＶ以上変化していない場合には、さらに図１
２で示すような方法でゲート絶縁膜６にａ秒間、電気的
なストレスを与え、その後、図１１で示すような方法に
より、しきい値電圧ＶＴＨを測定した。
を５．２５Ｖとした。また、電流計１０に流れる電流Ｉ
sub の値が最大となるようにゲート電極４に電圧を印加
した。この状態をａ秒間、継続させ、ゲート絶縁膜６に
電気的ストレスを与えた。その後、再び、図１１で示す
ような構成により、サンプル１〜６のトランジスタにつ
いて、しきい値電圧ＶＴＨを求めた。このときのしきい
値電圧ＶＴＨが初期のしきい値電圧ＶＴＨ0 から１０ｍ
Ｖ以上変化していれば、ａ秒をホットキャリア寿命とし
た。しきい値電圧ＶＴＨが初期のしきい値電圧ＶＴＨ0
から１０ｍＶ以上変化していない場合には、さらに図１
２で示すような方法でゲート絶縁膜６にａ秒間、電気的
なストレスを与え、その後、図１１で示すような方法に
より、しきい値電圧ＶＴＨを測定した。
【００５６】このような工程を繰返すことにより、電気
的なストレスを印加した後のしきい値電圧ＶＴＨが初期
のしきい値電圧ＶＴＨ0 から１０ｍＶ変化するまでの時
間を測定し、その時間をホットキャリア寿命とした。こ
のような測定を、ドレイン電圧ＶD が５．２５Ｖ、５．
００Ｖ、４．７５Ｖ、４．５０Ｖのそれぞれの場合につ
いて行なった。
的なストレスを印加した後のしきい値電圧ＶＴＨが初期
のしきい値電圧ＶＴＨ0 から１０ｍＶ変化するまでの時
間を測定し、その時間をホットキャリア寿命とした。こ
のような測定を、ドレイン電圧ＶD が５．２５Ｖ、５．
００Ｖ、４．７５Ｖ、４．５０Ｖのそれぞれの場合につ
いて行なった。
【００５７】図１３〜図１７は、サンプル６と比較した
場合のサンプル１〜５についてのホットキャリア寿命τ
とドレイン電圧ＶD との関係を示すグラフである。図１
３〜図１７より、この発明で製造したトランジスタ（サ
ンプル１〜５）のホットキャリア寿命は、従来の熱酸化
膜をゲート絶縁膜として用いたトランジスタ（サンプル
６）のホットキャリア寿命と同等、または最大で５倍程
度となっている。したがって、この発明により製造した
ゲート絶縁膜を用いれば、半導体装置としての電界効果
トランジスタの寿命は最大で５倍となる。
場合のサンプル１〜５についてのホットキャリア寿命τ
とドレイン電圧ＶD との関係を示すグラフである。図１
３〜図１７より、この発明で製造したトランジスタ（サ
ンプル１〜５）のホットキャリア寿命は、従来の熱酸化
膜をゲート絶縁膜として用いたトランジスタ（サンプル
６）のホットキャリア寿命と同等、または最大で５倍程
度となっている。したがって、この発明により製造した
ゲート絶縁膜を用いれば、半導体装置としての電界効果
トランジスタの寿命は最大で５倍となる。
【００５８】図１８は、ドレイン電圧ＶD を５Ｖとした
場合のホットキャリア寿命τとゲート絶縁膜を製造する
際のＮ2 Ｏガスの流量比との関係を示すグラフである。
図１８より、Ｎ2 Ｏガスの流量比が多くなればホットキ
ャリア寿命τが延びていることがわかる。また、ゲート
絶縁膜を高温（９００℃）で製造したサンプル５のホッ
トキャリア寿命τが一番長いことがわかる。
場合のホットキャリア寿命τとゲート絶縁膜を製造する
際のＮ2 Ｏガスの流量比との関係を示すグラフである。
図１８より、Ｎ2 Ｏガスの流量比が多くなればホットキ
ャリア寿命τが延びていることがわかる。また、ゲート
絶縁膜を高温（９００℃）で製造したサンプル５のホッ
トキャリア寿命τが一番長いことがわかる。
【００５９】正バイアス条件での定電圧経時絶縁破壊特
性（ＴＤＤＢ特性）の測定 図１９は、正バイアス条件での定電圧経時絶縁破壊特性
を測定するための方法を示す図である。図１９を参照し
て、サンプル１のトランジスタを製造した。シリコン基
板１とソース・ドレイン領域５ａおよび５ｂとを接地電
位とした。ゲート電極４と電流計１０と可変ゲート電源
８とを接続した。チャネル領域１ａとゲート電極４との
対向面積Ｓは０．１ｍｍ2 とした。この状態で、ゲート
絶縁膜６に印加される電界ＥOXが＋１３ＭＶ／ｃｍとな
るようにゲート電圧ＶG を以下の式に従って計算し、こ
のゲート電圧ＶG をゲート電極４に印加した。
性（ＴＤＤＢ特性）の測定 図１９は、正バイアス条件での定電圧経時絶縁破壊特性
を測定するための方法を示す図である。図１９を参照し
て、サンプル１のトランジスタを製造した。シリコン基
板１とソース・ドレイン領域５ａおよび５ｂとを接地電
位とした。ゲート電極４と電流計１０と可変ゲート電源
８とを接続した。チャネル領域１ａとゲート電極４との
対向面積Ｓは０．１ｍｍ2 とした。この状態で、ゲート
絶縁膜６に印加される電界ＥOXが＋１３ＭＶ／ｃｍとな
るようにゲート電圧ＶG を以下の式に従って計算し、こ
のゲート電圧ＶG をゲート電極４に印加した。
【００６０】
【数３】
【００６１】ＶＦＢ：フラットバンド電圧、φＦ：フェ
ルミポテンシャル、ＴOX：ゲート絶縁膜６の膜厚、ＥOX
＝＋１３ＭＶ／ｃｍ ゲート電極４にゲート電圧ＶG を印加した時間と電流計
１０に流れる電流ＩGを測定した。この場合、ゲート絶
縁膜６が絶縁破壊を起こすと、リーク電流が増大し、電
流ＩG は急激に増加する。９７個のサンプル１につい
て、ゲート絶縁膜６に電圧ＶG を印加した直後から電流
ＩG が急激に増加するまでの時間を破壊時間（ｔ1 、ｔ
2 、…、ｔ97）として各々測定した。また、サンプル２
〜６のトランジスタを製造し、同様の測定を行なった。
ルミポテンシャル、ＴOX：ゲート絶縁膜６の膜厚、ＥOX
＝＋１３ＭＶ／ｃｍ ゲート電極４にゲート電圧ＶG を印加した時間と電流計
１０に流れる電流ＩGを測定した。この場合、ゲート絶
縁膜６が絶縁破壊を起こすと、リーク電流が増大し、電
流ＩG は急激に増加する。９７個のサンプル１につい
て、ゲート絶縁膜６に電圧ＶG を印加した直後から電流
ＩG が急激に増加するまでの時間を破壊時間（ｔ1 、ｔ
2 、…、ｔ97）として各々測定した。また、サンプル２
〜６のトランジスタを製造し、同様の測定を行なった。
【００６２】図２０〜図２４は、サンプル６と比較した
場合のサンプル１〜５についての累積故障率と破壊時間
の関係を示すグラフである。ここで、「累積故障率」と
は、ある破壊時間において、９７個のサンプルのうちの
どれだけのサンプルが絶縁破壊を起こしたかを示す割合
である。図２０〜図２４より、サンプル５では累積故障
率は若干上昇しているが、サンプル１〜４の本発明品に
よれば、従来のトランジスタ（サンプル６）と同等、ま
たはそれ以上に絶縁破壊を抑制でき、信頼性の高いトラ
ンジスタが得られる。
場合のサンプル１〜５についての累積故障率と破壊時間
の関係を示すグラフである。ここで、「累積故障率」と
は、ある破壊時間において、９７個のサンプルのうちの
どれだけのサンプルが絶縁破壊を起こしたかを示す割合
である。図２０〜図２４より、サンプル５では累積故障
率は若干上昇しているが、サンプル１〜４の本発明品に
よれば、従来のトランジスタ（サンプル６）と同等、ま
たはそれ以上に絶縁破壊を抑制でき、信頼性の高いトラ
ンジスタが得られる。
【００６３】負バイアス条件での定電圧経時絶縁破壊特
性（ＴＤＤＢ特性）の測定 図２５は、負バイアス条件での定電圧経時絶縁破壊特性
（ＴＤＤＢ特性）を測定するための方法を示す図であ
る。図２５を参照して、シリコン基板１の上に分離絶縁
膜２とシリコン窒化酸化膜１４とを形成し、その上にゲ
ート電極１５を形成した。このようにしてサンプル１〜
６のトランジスタを製造した。シリコン基板１を接地電
位とし、ゲート電極１５と電流計１０と可変ゲート電源
８とを接続した。
性（ＴＤＤＢ特性）の測定 図２５は、負バイアス条件での定電圧経時絶縁破壊特性
（ＴＤＤＢ特性）を測定するための方法を示す図であ
る。図２５を参照して、シリコン基板１の上に分離絶縁
膜２とシリコン窒化酸化膜１４とを形成し、その上にゲ
ート電極１５を形成した。このようにしてサンプル１〜
６のトランジスタを製造した。シリコン基板１を接地電
位とし、ゲート電極１５と電流計１０と可変ゲート電源
８とを接続した。
【００６４】この状態で、ゲート絶縁膜１４に印加され
る電界ＥOXが−１２ＭＶ／ｃｍとなるように上述の
（Ａ）で示す式より、ゲート電極１５に印加するゲート
電圧ＶGを計算した。このＶG をゲート電極１５に印加
した時間と電流計１０を流れる電流ＩG とを測定した。
この場合、ゲート絶縁膜１４が絶縁破壊を起こすと、リ
ーク電流が増大し、電流ＩG は急激に増加する。９７個
のサンプルについて、ゲート電極１５に電圧ＶG を印加
した直後から電流ＩG が急激な増加を示すまでの時間を
破壊時間（ｔ1 、ｔ2 、…、ｔ97）とした。
る電界ＥOXが−１２ＭＶ／ｃｍとなるように上述の
（Ａ）で示す式より、ゲート電極１５に印加するゲート
電圧ＶGを計算した。このＶG をゲート電極１５に印加
した時間と電流計１０を流れる電流ＩG とを測定した。
この場合、ゲート絶縁膜１４が絶縁破壊を起こすと、リ
ーク電流が増大し、電流ＩG は急激に増加する。９７個
のサンプルについて、ゲート電極１５に電圧ＶG を印加
した直後から電流ＩG が急激な増加を示すまでの時間を
破壊時間（ｔ1 、ｔ2 、…、ｔ97）とした。
【００６５】図２６〜図３０は、サンプル６と比較した
場合のサンプル１〜５の累積故障率と破壊時間との関係
を示すグラフである。図２６〜図３０より、本発明品
（サンプル１〜サンプル５）では、従来のトランジスタ
（サンプル６）よりも破壊時間が長くなっていることが
わかる。そのため、この発明に従ってゲート絶縁膜を形
成すれば、絶縁破壊を抑制でき、信頼性の高いトランジ
スタが得られる。
場合のサンプル１〜５の累積故障率と破壊時間との関係
を示すグラフである。図２６〜図３０より、本発明品
（サンプル１〜サンプル５）では、従来のトランジスタ
（サンプル６）よりも破壊時間が長くなっていることが
わかる。そのため、この発明に従ってゲート絶縁膜を形
成すれば、絶縁破壊を抑制でき、信頼性の高いトランジ
スタが得られる。
【００６６】（実施の形態２）シリコン窒化酸化膜の形成 実施の形態１と同様の方法でシリコン基板上にパイロジ
ェニック酸化によって厚さが８０Åのシリコン酸化膜を
形成した。
ェニック酸化によって厚さが８０Åのシリコン酸化膜を
形成した。
【００６７】次に、ヒータ加熱方式のバッチ炉におい
て、Ｎ2 Ｏガスの流量を４ｓｌｍ（standard liter per
minute ）とし、温度９００℃の雰囲気中に３０分間、
シリコン基板を保ち、シリコン酸化膜を窒化した。これ
により、厚さが１００Åのシリコン窒化酸化膜（Ａ）を
形成した。
て、Ｎ2 Ｏガスの流量を４ｓｌｍ（standard liter per
minute ）とし、温度９００℃の雰囲気中に３０分間、
シリコン基板を保ち、シリコン酸化膜を窒化した。これ
により、厚さが１００Åのシリコン窒化酸化膜（Ａ）を
形成した。
【００６８】ＳＩＭＳ（Secondary Ion Mass Spectrosc
opy ）分析 ＳＩＭＳの原理について簡単に説明する。個体表面にイ
オンビームを照射すると、個体表面の原子とイオンビー
ムとが衝突し、原子の一部が個体の外へ飛び出す。この
現象をスパッタリングといい、スパッタリングにより飛
び出す原子の一部はイオン（２次イオン）として放出さ
れる。この２次イオンの質量分析をすることにより個体
中の元素の分析を行なうことができる。さらに、スパッ
タリングを続けることにより、個体の深さ方向での元素
の分布を得ることができる。サンプル７をＳＩＭＳによ
り分析した。
opy ）分析 ＳＩＭＳの原理について簡単に説明する。個体表面にイ
オンビームを照射すると、個体表面の原子とイオンビー
ムとが衝突し、原子の一部が個体の外へ飛び出す。この
現象をスパッタリングといい、スパッタリングにより飛
び出す原子の一部はイオン（２次イオン）として放出さ
れる。この２次イオンの質量分析をすることにより個体
中の元素の分析を行なうことができる。さらに、スパッ
タリングを続けることにより、個体の深さ方向での元素
の分布を得ることができる。サンプル７をＳＩＭＳによ
り分析した。
【００６９】図３１は、ＳＩＭＳ分析によって得られ
た、上述で得られたシリコン窒化酸化膜（Ａ）の窒素と
シリコンと酸素の分布を示すグラフである。図３１を参
照して、スパッタリング時間が１３０秒付近がシリコン
基板とシリコン窒化酸化膜の界面を示し、スパッタリン
グ時間が１３０秒を超える部分はシリコン基板内の組成
を示し、１３０秒未満の部分はシリコン窒化酸化膜の組
成を示す。シリコン基板とシリコン窒化酸化膜との界面
近傍でのみ窒素濃度分布が存在することがわかる。ま
た、窒素濃度はシリコン基板とシリコン窒化酸化膜との
界面近傍でのみ最大値を有することがわかる。
た、上述で得られたシリコン窒化酸化膜（Ａ）の窒素と
シリコンと酸素の分布を示すグラフである。図３１を参
照して、スパッタリング時間が１３０秒付近がシリコン
基板とシリコン窒化酸化膜の界面を示し、スパッタリン
グ時間が１３０秒を超える部分はシリコン基板内の組成
を示し、１３０秒未満の部分はシリコン窒化酸化膜の組
成を示す。シリコン基板とシリコン窒化酸化膜との界面
近傍でのみ窒素濃度分布が存在することがわかる。ま
た、窒素濃度はシリコン基板とシリコン窒化酸化膜との
界面近傍でのみ最大値を有することがわかる。
【００７０】ＸＰＳ（X-ray Photoelectron Spectrosco
py）分析 ＸＰＳの原理について簡単に説明する。個体表面にＸ線
を照射すると、光電効果により、内殻準位の電子がＸ線
からエネルギを得て個体外へ飛び出す。この電子を光電
子といい、光電子の運動エネルギＥｋは照射したＸ線の
エネルギＥｘと電子の結合エネルギＥｂの差に相当する
ので、Ｅｋ＝Ｅｘ−Ｅｂと表わされる。Ｅｘは既知であ
り、Ｅｋをエネルギ分光器で測定すれば、Ｅｂ＝Ｅｘ−
Ｅｋより、電子の結合エネルギＥｂを求めることができ
る。この結合エネルギによって電子の内殻準位を求め、
内殻準位と化学結合の状態が関連するため、結合状態を
評価することができる。
py）分析 ＸＰＳの原理について簡単に説明する。個体表面にＸ線
を照射すると、光電効果により、内殻準位の電子がＸ線
からエネルギを得て個体外へ飛び出す。この電子を光電
子といい、光電子の運動エネルギＥｋは照射したＸ線の
エネルギＥｘと電子の結合エネルギＥｂの差に相当する
ので、Ｅｋ＝Ｅｘ−Ｅｂと表わされる。Ｅｘは既知であ
り、Ｅｋをエネルギ分光器で測定すれば、Ｅｂ＝Ｅｘ−
Ｅｋより、電子の結合エネルギＥｂを求めることができ
る。この結合エネルギによって電子の内殻準位を求め、
内殻準位と化学結合の状態が関連するため、結合状態を
評価することができる。
【００７１】次に、実際のＸＰＳ分析は、以下のような
角度分解ＸＰＳ法を用いて行なった。
角度分解ＸＰＳ法を用いて行なった。
【００７２】固体中で発生した光電子は真空中に飛び出
すまでに、一部は固体原子により散乱を受けエネルギを
失う。浅いところで発生した光電子に比べ、深いところ
で発生した光電子は固体中で長い距離を通過するため、
真空中に飛び出せる確率が小さい。最表面での脱出確率
を１としたとき、その脱出確率が１／ｅとなる表面から
の距離を平均自由行程という。また、光電子の検出角を
浅くすると、同じ深さで発生した光電子でも真空中に飛
び出すまでに固体中を通過する距離が長くなる。つま
り、浅い領域からの信号量が相対的に増加するため実効
的な平均自由行程を短くすることができる。このよう
に、検出角を変化させることにより信号の発生深さを変
えることができ、深さ方向の情報が得られる。ただし、
検出角を大きくして検出角を深くしても、浅い部分の信
号が重なって検出される。そのため、深さ方向の濃度分
布に信号を変換するために、膜を有限な厚さの層状に分
けたモデルを用いて、シミュレーションとカーブフィッ
ティングを用いて解析する。
すまでに、一部は固体原子により散乱を受けエネルギを
失う。浅いところで発生した光電子に比べ、深いところ
で発生した光電子は固体中で長い距離を通過するため、
真空中に飛び出せる確率が小さい。最表面での脱出確率
を１としたとき、その脱出確率が１／ｅとなる表面から
の距離を平均自由行程という。また、光電子の検出角を
浅くすると、同じ深さで発生した光電子でも真空中に飛
び出すまでに固体中を通過する距離が長くなる。つま
り、浅い領域からの信号量が相対的に増加するため実効
的な平均自由行程を短くすることができる。このよう
に、検出角を変化させることにより信号の発生深さを変
えることができ、深さ方向の情報が得られる。ただし、
検出角を大きくして検出角を深くしても、浅い部分の信
号が重なって検出される。そのため、深さ方向の濃度分
布に信号を変換するために、膜を有限な厚さの層状に分
けたモデルを用いて、シミュレーションとカーブフィッ
ティングを用いて解析する。
【００７３】図３２の（ａ）は、窒化酸化膜を層状に分
けたモデルを示す図である。表面側から１，２，…，ｎ
層とすると、ｊ層で発生した光電子はｊ−１層で順次減
衰を受けた真空中に飛び出す。これを１〜ｎ層で発生す
る光電子について和をとったものが、実際に検出される
光電子の総量となる。ｊ層でのＮ（窒素）濃度をＮ
（ｊ）とすると、Ｎ（窒素）原子から発生した光電子の
強度の総量ＲはＮ（ｊ）とθの関数となる。θを変化さ
せてＲを測定すれば、未知変数はＮ（ｊ）のみとなる。
しかし、この式をＮ（ｊ）について解くことは容易では
ないので（Ｎ（ｊ），θ）が実測データと一致するＮ
（ｊ）を、計算機を用いたカーブフィッティングにより
見つけ出す。このようにして求めたＮ（ｊ）が深さ方向
のＮ濃度分布に対応する。
けたモデルを示す図である。表面側から１，２，…，ｎ
層とすると、ｊ層で発生した光電子はｊ−１層で順次減
衰を受けた真空中に飛び出す。これを１〜ｎ層で発生す
る光電子について和をとったものが、実際に検出される
光電子の総量となる。ｊ層でのＮ（窒素）濃度をＮ
（ｊ）とすると、Ｎ（窒素）原子から発生した光電子の
強度の総量ＲはＮ（ｊ）とθの関数となる。θを変化さ
せてＲを測定すれば、未知変数はＮ（ｊ）のみとなる。
しかし、この式をＮ（ｊ）について解くことは容易では
ないので（Ｎ（ｊ），θ）が実測データと一致するＮ
（ｊ）を、計算機を用いたカーブフィッティングにより
見つけ出す。このようにして求めたＮ（ｊ）が深さ方向
のＮ濃度分布に対応する。
【００７４】また、Ｎ１ｓ（窒素原子の１ｓ軌道）のＸ
ＰＳスペクトルを、Ｓｉ３≡ＮとＳｉ２＝Ｎ−Ｏにピー
ク分離し、それぞれに対して角度分解法により深さ分布
を求めた。
ＰＳスペクトルを、Ｓｉ３≡ＮとＳｉ２＝Ｎ−Ｏにピー
ク分離し、それぞれに対して角度分解法により深さ分布
を求めた。
【００７５】このようなＸＰＳにより、上述で得られた
シリコン窒化酸化膜（Ａ）内の原子の結合状態を分析し
た。
シリコン窒化酸化膜（Ａ）内の原子の結合状態を分析し
た。
【００７６】図３２の（ｂ）は、ＸＰＳ分析によって得
られた、シリコン窒化酸化膜（Ａ）内の結合状態を示す
グラフである。
られた、シリコン窒化酸化膜（Ａ）内の結合状態を示す
グラフである。
【００７７】図３２の（ｂ）中「界面からの距離」と
は、シリコン基板とシリコン窒化酸化膜との界面からシ
リコン窒化酸化膜の内部までの距離をいう。また、「Ｓ
ｉ3 ≡Ｎ密度」とは、すべての原子のうち、３つのシリ
コン原子と結合している窒素原子の割合をいう。また、
「Ｓｉ2 ＝Ｎ−Ｏ密度」とは、すべての原子のうち、２
つのシリコン原子と１つの酸素原子とに結合している窒
素原子の割合をいう。なお、「Ｓｉ3 ≡Ｎ密度」の目盛
りは「Ｓｉ2 ＝Ｎ−Ｏ密度」の目盛りの１０倍のスケー
ルである。図３２の（ｂ）より、シリコン基板とシリコ
ン窒化酸化膜との界面近傍では、すべての窒素原子は２
つのシリコン原子と１つの酸素原子とに結合しているこ
とがわかる。
は、シリコン基板とシリコン窒化酸化膜との界面からシ
リコン窒化酸化膜の内部までの距離をいう。また、「Ｓ
ｉ3 ≡Ｎ密度」とは、すべての原子のうち、３つのシリ
コン原子と結合している窒素原子の割合をいう。また、
「Ｓｉ2 ＝Ｎ−Ｏ密度」とは、すべての原子のうち、２
つのシリコン原子と１つの酸素原子とに結合している窒
素原子の割合をいう。なお、「Ｓｉ3 ≡Ｎ密度」の目盛
りは「Ｓｉ2 ＝Ｎ−Ｏ密度」の目盛りの１０倍のスケー
ルである。図３２の（ｂ）より、シリコン基板とシリコ
ン窒化酸化膜との界面近傍では、すべての窒素原子は２
つのシリコン原子と１つの酸素原子とに結合しているこ
とがわかる。
【００７８】比較品の作製および分析 実施の形態１と同様のパイロジェニック酸化により、温
度７５０℃でシリコン基板上にシリコン酸化膜を形成し
た。このシリコン酸化膜を温度９００℃のアンモニアガ
スで２分間窒化することにより、シリコン窒化酸化膜
（Ｂ）を形成した。
度７５０℃でシリコン基板上にシリコン酸化膜を形成し
た。このシリコン酸化膜を温度９００℃のアンモニアガ
スで２分間窒化することにより、シリコン窒化酸化膜
（Ｂ）を形成した。
【００７９】図３３は、アンモニアで窒化したシリコン
窒化酸化膜（Ｂ）内の窒素とシリコンと酸素の分布を示
すグラフであり、図３４は、アンモニアで窒化したシリ
コン窒化酸化膜（Ｂ）内の窒素原子の結合状態を示すグ
ラフである。図３３および図３４より、アンモニアで窒
化した方が、図３２および３１で示すようにＮ2 Ｏで窒
化した場合に比べて、シリコン窒化酸化膜内の窒素の量
は多くなるが、窒素の分布が広がるだけでなく、この窒
素は３つのシリコン原子と結合するようになることがわ
かる。
窒化酸化膜（Ｂ）内の窒素とシリコンと酸素の分布を示
すグラフであり、図３４は、アンモニアで窒化したシリ
コン窒化酸化膜（Ｂ）内の窒素原子の結合状態を示すグ
ラフである。図３３および図３４より、アンモニアで窒
化した方が、図３２および３１で示すようにＮ2 Ｏで窒
化した場合に比べて、シリコン窒化酸化膜内の窒素の量
は多くなるが、窒素の分布が広がるだけでなく、この窒
素は３つのシリコン原子と結合するようになることがわ
かる。
【００８０】電荷保持特性の測定 図３５はシリコン窒化酸化膜（Ａ）の電荷保持特性を測
定する方法を示す図である。図３５を参照して、シリコ
ン基板１の表面に形成された分離酸化膜２に囲まれた領
域に、シリコン窒化酸化膜（Ａ）からなる厚さ１００Å
のゲート絶縁膜２１を設けた。このゲート絶縁膜２１上
にドープトポリシリコン膜２０を形成し、可変電源５２
に接続した。シリコン基板１は接地電位とした。このよ
うにして、可変電源５２の電圧を変化させることによ
り、電流計１０に流れる電流を測定した。
定する方法を示す図である。図３５を参照して、シリコ
ン基板１の表面に形成された分離酸化膜２に囲まれた領
域に、シリコン窒化酸化膜（Ａ）からなる厚さ１００Å
のゲート絶縁膜２１を設けた。このゲート絶縁膜２１上
にドープトポリシリコン膜２０を形成し、可変電源５２
に接続した。シリコン基板１は接地電位とした。このよ
うにして、可変電源５２の電圧を変化させることによ
り、電流計１０に流れる電流を測定した。
【００８１】次に、ゲート絶縁膜２１に０．０２Ａ／ｃ
ｍ2 の電流密度で５０秒間、電子を注入し、ゲート絶縁
膜２１に電気的ストレスを与えた。
ｍ2 の電流密度で５０秒間、電子を注入し、ゲート絶縁
膜２１に電気的ストレスを与えた。
【００８２】次に、電気的ストレスを与えられたゲート
絶縁膜２１に、可変電源５２によりさまざまな電圧を与
え、電流計１０を流れる電流を測定した。
絶縁膜２１に、可変電源５２によりさまざまな電圧を与
え、電流計１０を流れる電流を測定した。
【００８３】また、ゲート絶縁膜２１を厚さが１００Å
のシリコン酸化膜に代え、同様の実験を行なった。
のシリコン酸化膜に代え、同様の実験を行なった。
【００８４】図３６は、シリコン酸化膜とシリコン窒化
酸化膜（Ａ）との間で比較して、電流密度と電界との関
係を示すグラフである。図３６中、「○」は電気的スト
レスを与える前のシリコン酸化膜、「●」は電気的スト
レスを与えた後のシリコン酸化膜、「◇」は電気的スト
レスを与える前のシリコン窒化酸化膜、「△」は電気的
ストレスを与えた後のシリコン窒化酸化膜、についての
プロットを示す。これは、後述の図３８および図４４で
も同様である。
酸化膜（Ａ）との間で比較して、電流密度と電界との関
係を示すグラフである。図３６中、「○」は電気的スト
レスを与える前のシリコン酸化膜、「●」は電気的スト
レスを与えた後のシリコン酸化膜、「◇」は電気的スト
レスを与える前のシリコン窒化酸化膜、「△」は電気的
ストレスを与えた後のシリコン窒化酸化膜、についての
プロットを示す。これは、後述の図３８および図４４で
も同様である。
【００８５】図３６より、この発明により製造されたシ
リコン窒化酸化膜は、シリコン酸化膜に比べて、電気的
ストレスを印加した後に電流密度が小さくなっているこ
とがわかる。これは、高電界を印加された後でも、高い
絶縁性を有することになり、電荷保持特性が向上してい
るといえる。
リコン窒化酸化膜は、シリコン酸化膜に比べて、電気的
ストレスを印加した後に電流密度が小さくなっているこ
とがわかる。これは、高電界を印加された後でも、高い
絶縁性を有することになり、電荷保持特性が向上してい
るといえる。
【００８６】図３７は本発明により製造したシリコン窒
化酸化膜（Ａ）をゲート絶縁膜として有するフラッシュ
メモリのメモリセルを示す断面図である。図３７では、
シリコン基板１とフローティングゲート電極２０との間
にシリコン窒化酸化膜（Ａ）により構成されるゲート絶
縁膜２１が形成されている。
化酸化膜（Ａ）をゲート絶縁膜として有するフラッシュ
メモリのメモリセルを示す断面図である。図３７では、
シリコン基板１とフローティングゲート電極２０との間
にシリコン窒化酸化膜（Ａ）により構成されるゲート絶
縁膜２１が形成されている。
【００８７】その他の構成については、シリコン基板１
の表面に分離絶縁膜２が形成され、フローティングゲー
ト電極２０と分離絶縁膜２とを覆うようにＯＮＯ膜（シ
リコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層
膜）２２とコントロールゲート電極２３と層間絶縁膜２
４が形成されている。
の表面に分離絶縁膜２が形成され、フローティングゲー
ト電極２０と分離絶縁膜２とを覆うようにＯＮＯ膜（シ
リコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層
膜）２２とコントロールゲート電極２３と層間絶縁膜２
４が形成されている。
【００８８】このように構成すれば、ゲート絶縁膜２の
電荷保持特性が高いため、一旦フローティングゲート電
極２に蓄積された電荷はシリコン基板１へ漏れず、電荷
保持特性の優れたフラッシュメモリとすることができ
る。また、フッ酸によりエッチングする際にはＮ−Ｏ結
合はＮ−Ｓｉ結合よりも切れやすい。そのため、本発明
品は窒素が３つのシリコンと結合しているような窒化酸
化膜よりもエッチングしやすい。
電荷保持特性が高いため、一旦フローティングゲート電
極２に蓄積された電荷はシリコン基板１へ漏れず、電荷
保持特性の優れたフラッシュメモリとすることができ
る。また、フッ酸によりエッチングする際にはＮ−Ｏ結
合はＮ−Ｓｉ結合よりも切れやすい。そのため、本発明
品は窒素が３つのシリコンと結合しているような窒化酸
化膜よりもエッチングしやすい。
【００８９】（実施の形態３）シリコン窒化酸化膜の形成 実施の形態１と同様の手法でパイロジェニック酸化によ
りシリコン基板上に厚さが８６Åのシリコン酸化膜を形
成した。
りシリコン基板上に厚さが８６Åのシリコン酸化膜を形
成した。
【００９０】次に、ヒータ加熱方式のバッチ炉におい
て、温度が８５０℃で流量が４ｓｌｍのＮ2 Ｏガスによ
りシリコン酸化膜を３０分間窒化することにより、シリ
コン窒化酸化膜（Ｃ）を形成した。このシリコン窒化酸
化膜（Ｃ）の膜厚はシリコン酸化膜の膜厚の１．１６倍
である１００Åとなった。このときの膜厚増加率は以下
の式で計算した。
て、温度が８５０℃で流量が４ｓｌｍのＮ2 Ｏガスによ
りシリコン酸化膜を３０分間窒化することにより、シリ
コン窒化酸化膜（Ｃ）を形成した。このシリコン窒化酸
化膜（Ｃ）の膜厚はシリコン酸化膜の膜厚の１．１６倍
である１００Åとなった。このときの膜厚増加率は以下
の式で計算した。
【００９１】
【数４】
【００９２】このシリコン窒化酸化膜（Ｃ）の膜厚増加
率は１４％であった。また、別のシリコン基板に、パイ
ロジェニック酸化により厚さ１００Åのシリコン酸化膜
を形成した。
率は１４％であった。また、別のシリコン基板に、パイ
ロジェニック酸化により厚さ１００Åのシリコン酸化膜
を形成した。
【００９３】電荷保持特性の測定 厚さ１００Åのシリコン窒化酸化膜（Ｃ）と厚さ１００
Åのシリコン酸化膜とについて図３５で示すような方法
により電界と電流密度との測定を行なった。図３８は、
シリコン酸化膜とシリコン窒化酸化膜（Ｃ）とを比較し
て、電流密度と電界との関係を示すグラフである。図３
８中の「○」、「●」、「◇」、「△」については、図
３６と同様である。図３８より、この発明に従って製造
したシリコン窒化酸化膜は、電気的ストレスを印加した
後でも、高い絶縁性を有することがわかる。そのため、
このシリコン窒化酸化膜（Ｃ）を図３７で示すゲート絶
縁膜２１として用いれば、電荷保持特性の高いフラッシ
ュメモリを提供することができる。
Åのシリコン酸化膜とについて図３５で示すような方法
により電界と電流密度との測定を行なった。図３８は、
シリコン酸化膜とシリコン窒化酸化膜（Ｃ）とを比較し
て、電流密度と電界との関係を示すグラフである。図３
８中の「○」、「●」、「◇」、「△」については、図
３６と同様である。図３８より、この発明に従って製造
したシリコン窒化酸化膜は、電気的ストレスを印加した
後でも、高い絶縁性を有することがわかる。そのため、
このシリコン窒化酸化膜（Ｃ）を図３７で示すゲート絶
縁膜２１として用いれば、電荷保持特性の高いフラッシ
ュメモリを提供することができる。
【００９４】しきい値電圧のばらつきの測定 上述の方法に従い、膜厚増加率をさまざまに変えたサン
プル８〜１３で示すシリコン窒化酸化膜（Ｄ）〜（Ｉ）
（Ｄ：膜厚増加率０％、Ｅ：膜厚増加率４％、Ｆ：膜厚
増加率１４％、Ｇ：膜厚増加率２１％、Ｈ：膜厚増加率
２２％、Ｉ：膜厚増加率３１％）を製造した。
プル８〜１３で示すシリコン窒化酸化膜（Ｄ）〜（Ｉ）
（Ｄ：膜厚増加率０％、Ｅ：膜厚増加率４％、Ｆ：膜厚
増加率１４％、Ｇ：膜厚増加率２１％、Ｈ：膜厚増加率
２２％、Ｉ：膜厚増加率３１％）を製造した。
【００９５】図３９および４０は、しきい値電圧のばら
つきを測定する方法を説明するための図である。図３９
を参照して、シリコン基板１上にシリコン窒化酸化膜
（Ｄ）からなるゲート絶縁膜２１を形成した。ゲート絶
縁膜２１上にフローティングゲート電極２０、ＯＮＯ膜
２２、コントロールゲート電極２３を形成し、ゲート絶
縁膜２１の両側にソース領域３０とドレイン領域３１と
を形成した。
つきを測定する方法を説明するための図である。図３９
を参照して、シリコン基板１上にシリコン窒化酸化膜
（Ｄ）からなるゲート絶縁膜２１を形成した。ゲート絶
縁膜２１上にフローティングゲート電極２０、ＯＮＯ膜
２２、コントロールゲート電極２３を形成し、ゲート絶
縁膜２１の両側にソース領域３０とドレイン領域３１と
を形成した。
【００９６】このようなフラッシュメモリのメモリセル
を２８８００個形成し、そのうちの１つのメモリセルＡ
について、ドレイン領域３１に＋１Ｖを印加し、シリコ
ン基板１を接地電位とし、コントロールゲート電極２３
に正の電圧を印加した。ソース領域３０とドレイン領域
３１との間を流れる電流値が３０μＡとなった時点での
コントロールゲート２３に印加された電圧をしきい値電
圧とした。このしきい値電圧のばらつきを以下のように
測定した。最初に、２８８００個のメモリセルのうちの
１つのメモリセル（Ａ）において図３９で示すように、
ドレイン領域３１をフローティングとした。ソース領域
３０とシリコン基板１に負の電圧ＮＶ、コントロールゲ
ート電極に正に電圧ＭＶをｔ1 秒間印加し、ｔ1 秒間シ
リコン基板１からフローティングゲート電極２０に電子
を注入した。これにより、しきい値電圧が正の電圧ＬＶ
になった。また、他のメモリセルについても、ソース領
域３０とシリコン基板１とコントロールゲート電極２３
を図３９で示すような電位とし、フローティングゲート
電極２１にｔ 1 秒間電子を注入した。
を２８８００個形成し、そのうちの１つのメモリセルＡ
について、ドレイン領域３１に＋１Ｖを印加し、シリコ
ン基板１を接地電位とし、コントロールゲート電極２３
に正の電圧を印加した。ソース領域３０とドレイン領域
３１との間を流れる電流値が３０μＡとなった時点での
コントロールゲート２３に印加された電圧をしきい値電
圧とした。このしきい値電圧のばらつきを以下のように
測定した。最初に、２８８００個のメモリセルのうちの
１つのメモリセル（Ａ）において図３９で示すように、
ドレイン領域３１をフローティングとした。ソース領域
３０とシリコン基板１に負の電圧ＮＶ、コントロールゲ
ート電極に正に電圧ＭＶをｔ1 秒間印加し、ｔ1 秒間シ
リコン基板１からフローティングゲート電極２０に電子
を注入した。これにより、しきい値電圧が正の電圧ＬＶ
になった。また、他のメモリセルについても、ソース領
域３０とシリコン基板１とコントロールゲート電極２３
を図３９で示すような電位とし、フローティングゲート
電極２１にｔ 1 秒間電子を注入した。
【００９７】次に、上述のメモリセルＡにおいて、図４
０で示すように、ソース領域３０とシリコン基板１とは
フローティングとした。ドレイン領域３１に正の電圧Ｐ
Ｖ、コントロールゲート電極２３に負の電位ＱＶをｔ2
秒間印加し、ｔ2 秒間フローティングゲート電極２０か
らドレイン領域３１へ電子を引出した。これにより、し
きい値電圧がＲ1 Ｖになった。
０で示すように、ソース領域３０とシリコン基板１とは
フローティングとした。ドレイン領域３１に正の電圧Ｐ
Ｖ、コントロールゲート電極２３に負の電位ＱＶをｔ2
秒間印加し、ｔ2 秒間フローティングゲート電極２０か
らドレイン領域３１へ電子を引出した。これにより、し
きい値電圧がＲ1 Ｖになった。
【００９８】他のメモリセルについても、図４０で示す
ようにコントロールゲート電極２３とドレイン領域３１
に図４０で示すような電圧を印加し、フローティングゲ
ート電極２０からｔ2 秒間電子を引出し、しきい値電圧
Ｒ2 〜Ｒ28800 を測定した。Ｒ1 〜Ｒ28800 の最大値と
最小値との差をしきい値電圧のばらつきＺとした。ま
た、シリコン窒化酸化膜（Ｅ）〜（Ｉ）からなるゲート
絶縁膜２１のそれぞれについて、上述の工程に従い、フ
ラッシュメモリのメモリセルを形成し、しきい値電圧の
ばらつきを測定した。
ようにコントロールゲート電極２３とドレイン領域３１
に図４０で示すような電圧を印加し、フローティングゲ
ート電極２０からｔ2 秒間電子を引出し、しきい値電圧
Ｒ2 〜Ｒ28800 を測定した。Ｒ1 〜Ｒ28800 の最大値と
最小値との差をしきい値電圧のばらつきＺとした。ま
た、シリコン窒化酸化膜（Ｅ）〜（Ｉ）からなるゲート
絶縁膜２１のそれぞれについて、上述の工程に従い、フ
ラッシュメモリのメモリセルを形成し、しきい値電圧の
ばらつきを測定した。
【００９９】図４１は、膜厚比（シリコン窒化酸化膜の
厚さ／シリコン酸化膜の厚さ）および膜厚増加率としき
い値電圧のばらつきとの関係を示すグラフである。図４
１より、膜厚増加率が１４％（膜厚比１．１６）を超え
ると、しきい値電圧のばらつきが大きくなることがわか
る。そのため、しきい値電圧のばらつきが小さいフラッ
シュメモリを製造するためには、膜厚増加率を１４％以
下、すなわち、膜厚比を１．１６以下とすることが好ま
しいことがわかる。
厚さ／シリコン酸化膜の厚さ）および膜厚増加率としき
い値電圧のばらつきとの関係を示すグラフである。図４
１より、膜厚増加率が１４％（膜厚比１．１６）を超え
ると、しきい値電圧のばらつきが大きくなることがわか
る。そのため、しきい値電圧のばらつきが小さいフラッ
シュメモリを製造するためには、膜厚増加率を１４％以
下、すなわち、膜厚比を１．１６以下とすることが好ま
しいことがわかる。
【０１００】（実施の形態４）シリコン窒化酸化膜の作製 実施の形態１と同様の方法により、パイロジェニック酸
化により厚さが９６Åのシリコン酸化膜をシリコン基板
上に形成した。
化により厚さが９６Åのシリコン酸化膜をシリコン基板
上に形成した。
【０１０１】次に、ヒータ加熱方式のバッチ炉におい
て、温度が９００℃のＮＯガスの流量が４ｓｌｍの雰囲
気で３０分間シリコン酸化膜を窒化処理することによ
り、厚さ１００Åのシリコン窒化酸化膜（Ｊ）を形成し
た。
て、温度が９００℃のＮＯガスの流量が４ｓｌｍの雰囲
気で３０分間シリコン酸化膜を窒化処理することによ
り、厚さ１００Åのシリコン窒化酸化膜（Ｊ）を形成し
た。
【０１０２】ＳＩＭＳ分析およびＸＰＳ分析 図４２はシリコン窒化酸化膜（Ｊ）内の酸素とシリコン
と窒素の分布を示すグラフであり、図４３はシリコン窒
化酸化膜（Ｊ）内の窒素の結合状態を示すグラフであ
る。図４２を参照して、スパッタリング時間が０から３
０秒の間で窒素の濃度が増加しているが、これは、機械
誤差によるものであり、この部分では、窒素密度はほぼ
０である。したがって、シリコン基板とシリコン窒化酸
化膜の界面近傍にのみ窒素分布が存在していることがわ
かる。
と窒素の分布を示すグラフであり、図４３はシリコン窒
化酸化膜（Ｊ）内の窒素の結合状態を示すグラフであ
る。図４２を参照して、スパッタリング時間が０から３
０秒の間で窒素の濃度が増加しているが、これは、機械
誤差によるものであり、この部分では、窒素密度はほぼ
０である。したがって、シリコン基板とシリコン窒化酸
化膜の界面近傍にのみ窒素分布が存在していることがわ
かる。
【０１０３】また、図４３より、３つのシリコン原子と
結合している窒素原子は、シリコン基板とシリコン窒化
酸化膜との界面近傍のうちでも特に界面に近い部分、す
なわちシリコン窒化酸化膜が界面に隣接する部分にのみ
存在していることがわかる。
結合している窒素原子は、シリコン基板とシリコン窒化
酸化膜との界面近傍のうちでも特に界面に近い部分、す
なわちシリコン窒化酸化膜が界面に隣接する部分にのみ
存在していることがわかる。
【０１０４】電荷保持特性の測定 シリコン窒化酸化膜（Ｊ）の電荷保持特性を図３５で示
すような方法により調べた。
すような方法により調べた。
【０１０５】図４４は、厚さ１００Åのシリコン窒化酸
化膜（Ｊ）と実施の形態３で形成した厚さ１００Åのシ
リコン酸化膜とを比較して、電流密度と電界との関係を
示すグラフである。図４４中の「○」、「●」、
「◇」、「△」については、図３６と同様である。図４
４より、シリコン窒化酸化膜（Ｊ）は、電気的ストレス
を加えた後も、絶縁性に優れていることがわかる。した
がって、シリコン窒化酸化膜（Ｊ）を図３７で示すゲー
ト絶縁膜２１として使用すれば、電荷保持特性の優れた
フラッシュメモリを製造することができる。また、実施
の形態３と同様に膜厚比をさまざまに変えたシリコン窒
化酸化膜を作製し、しきい値電圧のばらつきを調べたと
ころ、膜厚比が１．１６倍以下であれば、しきい値電圧
のばらつきが小さかった。
化膜（Ｊ）と実施の形態３で形成した厚さ１００Åのシ
リコン酸化膜とを比較して、電流密度と電界との関係を
示すグラフである。図４４中の「○」、「●」、
「◇」、「△」については、図３６と同様である。図４
４より、シリコン窒化酸化膜（Ｊ）は、電気的ストレス
を加えた後も、絶縁性に優れていることがわかる。した
がって、シリコン窒化酸化膜（Ｊ）を図３７で示すゲー
ト絶縁膜２１として使用すれば、電荷保持特性の優れた
フラッシュメモリを製造することができる。また、実施
の形態３と同様に膜厚比をさまざまに変えたシリコン窒
化酸化膜を作製し、しきい値電圧のばらつきを調べたと
ころ、膜厚比が１．１６倍以下であれば、しきい値電圧
のばらつきが小さかった。
【０１０６】以上、この発明の実施の形態について説明
したが、ここに示した実施の形態はさまざまに変形する
ことが可能である。まず、実施の形態２〜４において、
酸化膜形成の工程と窒化とが同一の装置内で行なわれて
もよい。さらに、それぞれの膜の膜厚や印加電圧などは
必要に応じて適宜変更することができる。
したが、ここに示した実施の形態はさまざまに変形する
ことが可能である。まず、実施の形態２〜４において、
酸化膜形成の工程と窒化とが同一の装置内で行なわれて
もよい。さらに、それぞれの膜の膜厚や印加電圧などは
必要に応じて適宜変更することができる。
【０１０７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１０８】
【発明の効果】請求項１、５に記載の発明によれば、高
速動作が可能で、しきい値電圧の変動が少なく絶縁破壊
が起こりにくい、信頼性の高い半導体装置を提供でき
る。
速動作が可能で、しきい値電圧の変動が少なく絶縁破壊
が起こりにくい、信頼性の高い半導体装置を提供でき
る。
【０１０９】請求項２、３、４、６、７、８に記載の発
明によれば、優れた電荷保持特性を有する不揮発性の半
導体記憶装置を提供することができる。
明によれば、優れた電荷保持特性を有する不揮発性の半
導体記憶装置を提供することができる。
【図１】 実施の形態１に従った半導体装置の製造方法
の第１工程を示す断面図である。
の第１工程を示す断面図である。
【図２】 実施の形態１に従った半導体装置の製造方法
の第２工程を示す断面図である。
の第２工程を示す断面図である。
【図３】 実施の形態１に従った半導体装置の製造方法
の第３工程を示す断面図である。
の第３工程を示す断面図である。
【図４】 電子のモビリティを測定するための第１工程
を示す図である。
を示す図である。
【図５】 電子のモビリティを測定するための第２工程
を示す図である。
を示す図である。
【図６】 サンプル６と比較した場合のサンプル１につ
いてのゲート電圧と電子のモビリティとの関係を示すグ
ラフである。
いてのゲート電圧と電子のモビリティとの関係を示すグ
ラフである。
【図７】 サンプル６と比較した場合のサンプル２につ
いてのゲート電圧と電子のモビリティとの関係を示すグ
ラフである。
いてのゲート電圧と電子のモビリティとの関係を示すグ
ラフである。
【図８】 サンプル６と比較した場合のサンプル３につ
いてのゲート電圧と電子のモビリティとの関係を示すグ
ラフである。
いてのゲート電圧と電子のモビリティとの関係を示すグ
ラフである。
【図９】 サンプル６と比較した場合のサンプル４につ
いてのゲート電圧と電子のモビリティとの関係を示すグ
ラフである。
いてのゲート電圧と電子のモビリティとの関係を示すグ
ラフである。
【図１０】 サンプル６と比較した場合のサンプル５に
ついてのゲート電圧と電子のモビリティとの関係を示す
グラフである。
ついてのゲート電圧と電子のモビリティとの関係を示す
グラフである。
【図１１】 ホットキャリア寿命を測定するための第１
工程を示す図である。
工程を示す図である。
【図１２】 ホットキャリア寿命を測定するための第２
工程を示す図である。
工程を示す図である。
【図１３】 サンプル６と比較した場合のサンプル１に
ついてのドレイン電圧とホットキャリア寿命との関係を
示すグラフである。
ついてのドレイン電圧とホットキャリア寿命との関係を
示すグラフである。
【図１４】 サンプル６と比較した場合のサンプル２に
ついてのドレイン電圧とホットキャリア寿命との関係を
示すグラフである。
ついてのドレイン電圧とホットキャリア寿命との関係を
示すグラフである。
【図１５】 サンプル６と比較した場合のサンプル３に
ついてのドレイン電圧とホットキャリア寿命との関係を
示すグラフである。
ついてのドレイン電圧とホットキャリア寿命との関係を
示すグラフである。
【図１６】 サンプル６と比較した場合のサンプル４に
ついてのドレイン電圧とホットキャリア寿命との関係を
示すグラフである。
ついてのドレイン電圧とホットキャリア寿命との関係を
示すグラフである。
【図１７】 サンプル６と比較した場合のサンプル５に
ついてのドレイン電圧とホットキャリア寿命との関係を
示すグラフである。
ついてのドレイン電圧とホットキャリア寿命との関係を
示すグラフである。
【図１８】 ホットキャリア寿命とＮ2 Ｏガスの流量比
との関係を示すグラフである。
との関係を示すグラフである。
【図１９】 定電圧での経時絶縁破壊特性（ＴＤＤＢ特
性）を測定する方法を説明するための図である。
性）を測定する方法を説明するための図である。
【図２０】 サンプル６と比較した場合のサンプル１に
ついての破壊時間と累積故障率との関係を示すグラフで
ある。
ついての破壊時間と累積故障率との関係を示すグラフで
ある。
【図２１】 サンプル６と比較した場合のサンプル２に
ついての破壊時間と累積故障率との関係を示すグラフで
ある。
ついての破壊時間と累積故障率との関係を示すグラフで
ある。
【図２２】 サンプル６と比較した場合のサンプル３に
ついての破壊時間と累積故障率との関係を示すグラフで
ある。
ついての破壊時間と累積故障率との関係を示すグラフで
ある。
【図２３】 サンプル６と比較した場合のサンプル４に
ついての破壊時間と累積故障率との関係を示すグラフで
ある。
ついての破壊時間と累積故障率との関係を示すグラフで
ある。
【図２４】 サンプル６と比較した場合のサンプル５に
ついての破壊時間と累積故障率との関係を示すグラフで
ある。
ついての破壊時間と累積故障率との関係を示すグラフで
ある。
【図２５】 定電圧での経時絶縁破壊特性（ＴＤＤＢ特
性）を測定するための方法を説明するための図である。
性）を測定するための方法を説明するための図である。
【図２６】 サンプル６と比較した場合の負バイアス条
件でのサンプル１についての破壊時間と累積故障率との
関係を示すグラフである。
件でのサンプル１についての破壊時間と累積故障率との
関係を示すグラフである。
【図２７】 サンプル６と比較した場合の負バイアス条
件でのサンプル２についての破壊時間と累積故障率との
関係を示すグラフである。
件でのサンプル２についての破壊時間と累積故障率との
関係を示すグラフである。
【図２８】 サンプル６と比較した場合の負バイアス条
件でのサンプル３についての破壊時間と累積故障率との
関係を示すグラフである。
件でのサンプル３についての破壊時間と累積故障率との
関係を示すグラフである。
【図２９】 サンプル６と比較した場合の負バイアス条
件でのサンプル４についての破壊時間と累積故障率との
関係を示すグラフである。
件でのサンプル４についての破壊時間と累積故障率との
関係を示すグラフである。
【図３０】 サンプル６と比較した場合の負バイアス条
件でのサンプル５についての破壊時間と累積故障率との
関係を示すグラフである。
件でのサンプル５についての破壊時間と累積故障率との
関係を示すグラフである。
【図３１】 シリコン窒化酸化膜（Ａ）内の窒素原子と
酸素原子とシリコン原子との分布を示す図である。
酸素原子とシリコン原子との分布を示す図である。
【図３２】 シリコン窒化酸化膜（Ａ）内の窒素の結合
状態を示すグラフである。
状態を示すグラフである。
【図３３】 比較として窒化酸化膜（Ｂ）内の窒化原子
と酸素原子とシリコン原子との分布を示すグラフであ
る。
と酸素原子とシリコン原子との分布を示すグラフであ
る。
【図３４】 比較として窒化酸化膜（Ｂ）内の窒素の結
合状態を示すグラフである。
合状態を示すグラフである。
【図３５】 ゲート絶縁膜の電界と電流密度を測定する
ための方法を説明するための図である。
ための方法を説明するための図である。
【図３６】 シリコン窒化酸化膜（Ａ）内の電流密度と
電界との関係を示すグラフである。
電界との関係を示すグラフである。
【図３７】 この発明により製造したシリコン窒化酸化
膜をゲート絶縁膜として用いたフラッシュメモリのメモ
リセルを示す断面図である。
膜をゲート絶縁膜として用いたフラッシュメモリのメモ
リセルを示す断面図である。
【図３８】 シリコン窒化酸化膜（Ｃ）とシリコン酸化
膜とを比較して電流密度と電界との関係を示すグラフで
ある。
膜とを比較して電流密度と電界との関係を示すグラフで
ある。
【図３９】 フラッシュメモリのメモリセルのしきい値
電圧のばらつきの測定方法の第１工程を示す図である。
電圧のばらつきの測定方法の第１工程を示す図である。
【図４０】 フラッシュメモリのメモリセルのしきい値
電圧のばらつきを測定方法の第２工程を示す図である。
電圧のばらつきを測定方法の第２工程を示す図である。
【図４１】 膜厚比および膜厚増加率としきい値電圧の
ばらつきとの関係を示すグラフである。
ばらつきとの関係を示すグラフである。
【図４２】 シリコン窒化酸化膜（Ｊ）内の窒素原子と
酸素原子とシリコン原子との分布を示すグラフである。
酸素原子とシリコン原子との分布を示すグラフである。
【図４３】 シリコン窒化酸化膜（Ｊ）内の窒素の結合
状態を示すグラフである。
状態を示すグラフである。
【図４４】 シリコン窒化酸化膜（Ｊ）内の電流密度と
電界との関係を示すグラフである。
電界との関係を示すグラフである。
【図４５】 従来のトランジスタに用いられる窒化酸化
膜を示す断面図である。
膜を示す断面図である。
【図４６】 従来のトランジスタに用いられる改良され
た窒化酸化膜を示す断面図である。
た窒化酸化膜を示す断面図である。
１ シリコン基板、３ 窒化酸化膜、４ ゲート電極、
６ ゲート絶縁膜。
６ ゲート絶縁膜。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 田村 浩昭 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (8)
- 【請求項１】 シリコン基板と、 前記シリコン基板上に形成されたシリコン窒化酸化膜
と、 前記シリコン窒化酸化膜上に形成されたゲート電極とを
備え、 前記シリコン基板と前記シリコン窒化酸化膜との界面近
傍にのみ窒素が分布し、 前記界面近傍では、すべての窒素原子は、それぞれ、２
つのシリコン原子と、１つの酸素原子とに結合してい
る、半導体装置。 - 【請求項２】 前記ゲート電極はフローティングゲート
電極であり、前記フローティングゲート電極上に誘電体
膜を介在させて形成されたコントロールゲート電極をさ
らに備える、請求項１に記載の半導体装置。 - 【請求項３】 シリコン基板と、 前記シリコン基板上に形成されたシリコン窒化酸化膜
と、 前記シリコン窒化酸化膜上に形成されたゲート電極とを
備え、 前記シリコン基板と前記シリコン窒化酸化膜との界面近
傍にのみ窒素が分布し、 ３つのシリコン原子と結合している窒素原子は前記界面
近傍にのみ存在する、半導体装置。 - 【請求項４】 前記ゲート電極はフローティングゲート
電極であり、前記フローティングゲート電極上に誘電体
膜を介在させて形成されたコントロールゲート電極をさ
らに備える、請求項３に記載の半導体装置。 - 【請求項５】 シリコン基板上にシリコン酸化膜を形成
する工程と、 前記シリコン酸化膜を窒化してシリコン窒化酸化膜を形
成する工程と、 前記シリコン窒化酸化膜の上にゲート電極を形成する工
程とを備え、 前記シリコン酸化膜を形成する工程は、水蒸気雰囲気中
で酸化させることによりシリコン酸化膜を形成すること
を含み、 前記シリコン窒化酸化膜を形成する工程は、温度８００
℃以上９００℃以下の酸化二窒素の雰囲気中に前記シリ
コン酸化膜を５分間以上６０分間以下保つことを含む、
半導体装置の製造方法。 - 【請求項６】 前記シリコン窒化酸化膜を形成する工程
は、前記シリコン酸化膜の厚さの１．１６倍以下の厚さ
を有するシリコン窒化酸化膜を形成することを含む、請
求項５に記載の半導体装置の製造方法。 - 【請求項７】 シリコン基板上にシリコン酸化膜を形成
する工程と、 前記シリコン酸化膜を窒化してシリコン窒化酸化膜を形
成する工程と、 前記シリコン窒化酸化膜の上にゲート電極を形成する工
程とを備え、 前記シリコン酸化膜を形成する工程は、水蒸気雰囲気中
で酸化させることによりシリコン酸化膜を形成すること
を含み、 前記シリコン窒化酸化膜を形成する工程は、温度８００
℃以上９００℃以下の酸化窒素の雰囲気中に前記シリコ
ン酸化膜を５分間以上６０分間以下保つことを含む、半
導体装置の製造方法。 - 【請求項８】 前記シリコン窒化酸化膜を形成する工程
は、前記シリコン酸化膜の厚さの１．１６倍以下の厚さ
を有するシリコン窒化酸化膜を形成することを含む、請
求項７に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10005931A JPH11204787A (ja) | 1998-01-14 | 1998-01-14 | 半導体装置およびその製造方法 |
| US09/090,420 US6215146B1 (en) | 1998-01-14 | 1998-06-04 | Semiconductor device and manufacturing method thereof |
| DE19832271A DE19832271A1 (de) | 1998-01-14 | 1998-07-17 | Halbleitervorrichtung und Herstellungsverfahren derselben |
| TW087117471A TW393778B (en) | 1998-01-14 | 1998-10-22 | Semiconductor device and manufacturing method thereof |
| KR1019980058673A KR100278459B1 (ko) | 1998-01-14 | 1998-12-24 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10005931A JPH11204787A (ja) | 1998-01-14 | 1998-01-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204787A true JPH11204787A (ja) | 1999-07-30 |
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ID=11624651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10005931A Withdrawn JPH11204787A (ja) | 1998-01-14 | 1998-01-14 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6215146B1 (ja) |
| JP (1) | JPH11204787A (ja) |
| KR (1) | KR100278459B1 (ja) |
| DE (1) | DE19832271A1 (ja) |
| TW (1) | TW393778B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670636B2 (en) | 2000-06-15 | 2003-12-30 | Seiko Epson Corporation | Substrate device, method of manufacturing the same, and electro-optical device |
| US6782072B2 (en) | 2002-10-09 | 2004-08-24 | Oki Electric Industry Co., Ltd. | Method of analyzing composition depth profile of solid surface layer |
| JP2006148044A (ja) * | 2004-11-24 | 2006-06-08 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| US7098153B2 (en) | 2002-09-17 | 2006-08-29 | Fujitsu Limited | Semiconductor device, manufacture and evaluation methods for semiconductor device, and process condition evaluation method |
| JP2007527610A (ja) * | 2003-07-07 | 2007-09-27 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 電気試験データに基づいてゲート絶縁層の特性および特徴を制御するための方法、これを実施するためのシステム |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587994B1 (en) * | 1999-03-09 | 2003-07-01 | Fujitsu Limited | Hot-carrier degradation simulation of a semiconductor device |
| TW495887B (en) * | 1999-11-15 | 2002-07-21 | Hitachi Ltd | Semiconductor device and manufacturing method of the same |
| DE10133537C2 (de) | 2001-07-11 | 2003-07-17 | Infineon Technologies Ag | Verfahren zur Herstellung einer nitridierten Oxidschicht auf einem Silizium-Halbleitersubstrat |
| US8212206B2 (en) * | 2003-09-04 | 2012-07-03 | Griffin Analytical Technologies, L.L.C. | Analysis methods, analysis device waveform generation methods, analysis devices, and articles of manufacture |
| DE112005001385T5 (de) | 2004-06-15 | 2007-05-10 | Griffin analytical Technologies Inc., West Lafayette | Analyseinstrumente, -baugruppen und -verfahren |
| WO2006116564A2 (en) | 2005-04-25 | 2006-11-02 | Griffin Analytical Technologies, L.L.C. | Analytical instrumentation, appartuses, and methods |
| US20070090493A1 (en) * | 2005-10-11 | 2007-04-26 | Promos Technologies Inc. | Fabrication of nitrogen containing regions on silicon containing regions in integrated circuits, and integrated circuits obtained thereby |
| US7992424B1 (en) | 2006-09-14 | 2011-08-09 | Griffin Analytical Technologies, L.L.C. | Analytical instrumentation and sample analysis methods |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5874766A (en) * | 1988-12-20 | 1999-02-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having an oxynitride film |
| KR940011483B1 (ko) | 1990-11-28 | 1994-12-19 | 가부시끼가이샤 도시바 | 반도체 디바이스를 제조하기 위한 방법 및 이 방법에 의해 제조되는 반도체 디바이스 |
| JPH0728041A (ja) | 1993-07-15 | 1995-01-31 | Kuraray Co Ltd | 液晶素子 |
| US5939763A (en) * | 1996-09-05 | 1999-08-17 | Advanced Micro Devices, Inc. | Ultrathin oxynitride structure and process for VLSI applications |
-
1998
- 1998-01-14 JP JP10005931A patent/JPH11204787A/ja not_active Withdrawn
- 1998-06-04 US US09/090,420 patent/US6215146B1/en not_active Expired - Fee Related
- 1998-07-17 DE DE19832271A patent/DE19832271A1/de not_active Withdrawn
- 1998-10-22 TW TW087117471A patent/TW393778B/zh not_active IP Right Cessation
- 1998-12-24 KR KR1019980058673A patent/KR100278459B1/ko not_active IP Right Cessation
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| US7361613B2 (en) | 2002-09-17 | 2008-04-22 | Fujitsu Limited | Semiconductor device, manufacture and evaluation methods for semiconductor device, and process condition evaluation method |
| CN100401493C (zh) * | 2002-09-17 | 2008-07-09 | 富士通株式会社 | 半导体器件及其评估方法和处理条件评估方法 |
| US6782072B2 (en) | 2002-10-09 | 2004-08-24 | Oki Electric Industry Co., Ltd. | Method of analyzing composition depth profile of solid surface layer |
| JP2007527610A (ja) * | 2003-07-07 | 2007-09-27 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 電気試験データに基づいてゲート絶縁層の特性および特徴を制御するための方法、これを実施するためのシステム |
| JP2006148044A (ja) * | 2004-11-24 | 2006-06-08 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19832271A1 (de) | 1999-07-15 |
| KR100278459B1 (ko) | 2001-02-01 |
| US6215146B1 (en) | 2001-04-10 |
| KR19990066868A (ko) | 1999-08-16 |
| TW393778B (en) | 2000-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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