JP2007527610A - 電気試験データに基づいてゲート絶縁層の特性および特徴を制御するための方法、これを実施するためのシステム - Google Patents
電気試験データに基づいてゲート絶縁層の特性および特徴を制御するための方法、これを実施するためのシステム Download PDFInfo
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Abstract
本発明は、一般に、電気試験データ（４６）に基づいてゲート絶縁層（１６）の特性および特徴を制御する各種方法、ならびにこれを実施するためのシステムを対象としている。例示的な一実施形態では、上記方法は、少なくとも１つの半導体デバイスに少なくとも１つの電気試験を実施するステップと、以降形成する半導体デバイスに少なくとも１つのゲート絶縁層（１６）を形成するために実施する少なくとも１つのプロセス操作の少なくとも１つのパラメータを、電気試験から得られた電気データに基づいて決定するステップと、決定されたパラメータを含む少なくとも１つのプロセス操作を実施して、ゲート絶縁層（１６）を形成するステップとを有する。
Description
本発明は、一般に半導体製造技術に関し、より詳細には、電気試験データに基づいてゲート絶縁層の特性および特徴を制御する各種方法、ならびにこれを実施するためのシステムに関する。
半導体産業では、マイクロプロセッサやメモリデバイスなどの集積回路デバイスの動作速度の高速化が絶えず追求されている。この傾向は、消費者がより高速に動作するコンピュータおよび電子デバイスを求めていることにより一層拍車が掛かっている。高速化に対するニーズを受けて、トランジスタなどの半導体デバイスが絶えず微細化されてきた。つまり、典型的な電界効果トランジスタ（ＦＥＴ）のチャネル長、接合深さ、ゲート絶縁部の厚さなどの多くの要素が微細化されている。例えば、他の条件が全て同じであれば、トランジスタのチャネル長が短いほど、あるいはゲート絶縁層の膜厚が薄いほど、トランジスタの動作が高速になる。このように、典型的なトランジスタの各種要素の寸法すなわちスケールを微細化して、トランジスタやそのトランジスタを搭載した集積回路デバイスの全体の速度の向上が絶えず進められている。
消去可能書込み可能読出し専用メモリ（erasable programmable read-only memories：ＥＰＲＯＭ）、電気的消去可能書込み可能読出し専用メモリ（electrically erasable programmable read-only memories：ＥＥＰＲＯＭ）、または一括消去型消去可能書込み可能読出し専用メモリ（flash erasable programmable read-only memories：ＦＥＰＲＯＭ）などのメモリデバイスは、名前のとおり消去可能である。このような消去可能なメモリセルは、デジタル携帯電話、デジタルカメラ、ＬＡＮスイッチ、ノートパソコン用のカードなど、様々な機器に使用されている。メモリセルは、電気的に絶縁されたフローティングゲートに電荷を蓄積させる（これは「オン」状態を表す）ことで動作し、このフローティングゲートがトランジスタに組み込まれている。この蓄積電荷によって、トランジスタの挙動が影響を受け、記憶素子の読出しが可能となる。このようなメモリセルが「オン」状態から「オフ」状態に切り替わるスイッチング速度は、フローティングゲートから電荷を逃がす速度（すなわち消去速度）によって部分的に制限される。消去速度が上がればスイッチング速度が高速化するため、この種のメモリデバイスの消去速度を上げると共に、メモリセル内の消去の均一性を上げるための努力が続けられている。
フラッシュメモリセルは、通常、ソース領域、ドレイン領域、トンネル酸化物層、フローティングゲート、酸化物の絶縁層、窒化シリコンの層、酸化物の別の層、およびスタックゲート構造内でフローティングゲートの上部に配置された制御ゲートを有する。フローティングゲートは、通常、多結晶シリコン（すなわち「ポリシリコン」）を含み、薄いゲート絶縁層（通常は酸化シリコンから形成される）によって、下層の半導体基板から電気的に絶縁されている。量子力学的トンネル現象によって、電荷がゲート絶縁層を越えて移動するため、このゲート絶縁層は「トンネル酸化物」層と呼ばれることが多い。このようなトンネル酸化物層は、通常、膜厚が約１００Åである。電荷のトラップまたはリークによるデータの損失を防ぎつつ、トンネル現象によって読込み及び書込みが確実に行われるようにするには、トンネル酸化物層の特性を厳密に制御する必要がある。制御ゲートは、フローティングゲートの上部に配置されており、酸化物−窒化物−酸化物（ＯＮＯ）スタックなどの貯蔵誘電体層によって、フローティングゲートから電気的に絶縁されている。
フローティングゲートに電荷を蓄積させることにより、メモリセルに書込みが行われる。この書込みは、制御ゲートに高い正電圧（約１２Ｖ）を印加し、ドレイン−ソース間に高いバイアス電圧（約４５Ｖ）を印加することで、ホットエレクトロン注入により行われる。この制御ゲート電圧によって、ソース−ドレイン間に反転領域が形成され、ドレインのバイアス電圧によってソースからドレインに電子が加速される。この電子の一部が、トンネル酸化物のバリアの高さを越え、フローティングゲートに移動するのに充分なエネルギーをもつようになる。このため、このような電子を集めて蓄積し、「オン」状態を表すようにすることによって、フローティングゲートに書込みが行われる。
フローティングゲートにトラップされた負荷電によって、チャネルの正極性が強まり、このため導電率が低下する。その結果、電荷が蓄積されたセルのスレッショルド電圧は、電荷が蓄積されていないセルよりも高くなる。このため、制御ゲートに所定の電圧を印加すると、不揮発性メモリセルは、フローティングゲートに電荷が蓄積されていない場合には導通するが、フローティングゲートに電荷が蓄積されている場合には導通しない。このため、所定のしきい電圧をかけたときに不揮発性メモリセルが導通するかどうかに基づき、論理ローまたは論理ハイのいずれかが与えられる。
フローティングゲートから電荷を逃がすには、不揮発性メモリセルに紫外光を照射する。紫外光により、トンネル酸化物層のバリアを越えるのに十分なエネルギーが、フローティングゲートに蓄積された電子に与えられる。しかし、この工程は比較的時間がかかる。この工程の完了に要する時間を短縮するために、消去中に、不揮発性メモリアレイの温度を上げて、紫外光からのエネルギーにエネルギーが追加される。しかし、高温を使用すると、不揮発性メモリアレイが作製されている比較的薄いウェハの破損の発生率が上昇してしまう。
フラッシュメモリデバイスは、ＥＥＰＲＯＭ（電気的消去可能書込み可能読出し専用メモリ）の一種である。「フラッシュ」との用語は、メモリをブロック単位で消去可能であることを示している。ほかの非揮発性メモリデバイスと同様に、フラッシュメモリデバイスは、通常、フローティングゲートまたは電荷トラップ誘電体を有するトランジスタに、データを表す電荷を蓄積している。蓄積された電荷により、トランジスタのスレッショルド電圧が影響を受ける。例えば、ｎチャネルフローティングゲートトランジスタでは、フローティングゲート電極に電子が蓄積されると、トランジスタのスレッショルド電圧が上昇する。制御ゲート、ソースおよびドレインに適切な電圧を印加したときに、トランジスタのソース領域とドレイン領域の間に電流が流れるかどうかによって、蓄積電荷の有無を調べることができる。
上記から、ゲート絶縁層の製造、およびその特性を制御することは、トランジスタやメモリデバイスなどの半導体デバイスを製造するうえで非常に重要な側面であるという点が理解されよう。製造業者が所望の特性および特徴のゲート絶縁層を作製するのを支援する方法および装置が所望されている。
本発明は、上記の問題の一部または全てを解決するか、少なくとも軽減させるための方法ならびにシステムを対象とするものである。
本発明は、一般に、電気試験データに基づいてゲート絶縁層の特性および特徴を制御する各種方法、ならびにこれを実施するためのシステムを対象としている。例示的な一実施形態では、上記方法は、少なくとも１つの半導体デバイスに少なくとも１つの電気試験を実施するステップと、以降形成する半導体デバイスに少なくとも１つのゲート絶縁層を形成するために実施する少なくとも１つのプロセス操作の少なくとも１つのパラメータを、電気試験から得られた電気データに基づいて決定するステップと、決定されたパラメータを含む１つのプロセス操作を実施して、以降形成する半導体デバイスにゲート絶縁層を形成するステップとを有する。
例示的な別の実施形態では、上記方法は、少なくとも１つのメモリデバイスに少なくとも１つの電気試験を実施するステップと、以降形成するメモリデバイスに少なくとも１つのゲート絶縁層を形成するために実施する少なくとも１つのプロセス操作の少なくとも１つのパラメータを、電気試験から得られた電気データに基づいて決定するステップと、決定されたパラメータを含む１つのプロセス操作を実施して、以降形成するメモリデバイスにゲート絶縁層を形成するステップとを有する。
例示的な更に別の実施形態では、上記方法は、少なくとも１つのトランジスタに少なくとも１つの電気試験を実施するステップと、以降形成するトランジスタに少なくとも１つのゲート絶縁層を形成するために実施する少なくとも１つのプロセス操作の少なくとも１つのパラメータを、電気試験から得られた電気データに基づいて決定するステップと、決定されたパラメータを含む１つのプロセス操作を実施して、以降形成するトランジスタにゲート絶縁層を形成するステップとを有する。
例示的な更に別の実施形態では、上記方法は、少なくとも１つのメモリデバイスに少なくとも１つの電気試験を実施して、メモリデバイスに実行する書込みサイクルの時間を決定するステップと、以降形成するメモリデバイスに少なくとも１つのゲート絶縁層を形成するために実行される少なくとも１つのプロセス操作の少なくとも１つのパラメータを、決定された書込みサイクルの時間に基づいて決定するステップと、決定されたパラメータを含むプロセス操作を実施して、以降形成するメモリデバイスにゲート絶縁層を形成するステップとを有する。
例示的な更に別の実施形態では、上記方法は、少なくとも１つのメモリデバイスに少なくとも１つの電気試験を実施して、メモリデバイスに実行する消去サイクルの時間を決定するステップと、以降形成するメモリデバイスに少なくとも１つのゲート絶縁層を形成するために実行される少なくとも１つのプロセス操作の少なくとも１つのパラメータを、決定された消去サイクルの時間に基づいて決定するステップと、決定されたパラメータを含むプロセス操作を実施して、以降形成するメモリデバイスにゲート絶縁層を形成するステップとを有する。
添付の図面と併せて下記の説明を読めば、本発明が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。
本発明は、種々の変形および代替形態を取り得るが、その特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この特定の実施形態の詳細な説明は、本発明を開示した特定の形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれる全ての変形例、均等物および代替例を含むことを理解すべきである。
本発明の例示的な実施形態を下記に記載する。簡潔を期すために、実際の実装の特徴を全て本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約及びビジネス上の制約に適合させるなど、開発の具体的な目的を達成するために、実装に固有の判断が数多く必要とされ、これは実装によって変わるということが理解される。更に、この種の開発作業は複雑かつ時間がかかるものであるが、本開示の利益を受ける当業者にとって日常的な作業であるということが理解されよう。
添付の図面を参照して本発明を説明する。半導体デバイスの各種構造およびドープ領域は、非常に正確かつ鋭利な構成およびプロファイルを有するものとして図示されているが、これら領域および構造が実際には正確に図面に記載されていない可能性があることを当業者は理解する。更に、図面に記載した各種フィーチャおよび注入領域の相対的な寸法は、製造されたデバイスでのこれらフィーチャおよび領域のサイズよりも大きく記載されていることもあれば、小さく記載されていることもある。それにも関わらず、本発明の例示的な例を記載および説明するために、添付の図面を添付する。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が矛盾なく用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義は本明細書に明示的に記載して、その特別な定義を直接的かつ明確に示す。
一般に、本発明は、電気試験データに基づいてゲート絶縁層の特性および特徴を制御する各種方法、ならびにこれを実施するためのシステムを対象としている。本願をすべて読めば当業者に容易にわかるように、本発明は、メモリデバイス、トランジスタなど、様々な種類の半導体デバイスのゲート絶縁層の形成に関連して使用することができる。このため、本発明は、添付の特許請求の範囲に明記されている場合を除き、ここに開示した実施形態に限定されるとみなすべきではない。説明のみを目的として、メモリセル用のゲート絶縁層の製作に関して本発明を開示する。
図１は、本発明の例示的な一実施形態に関連して使用されうる例示的なメモリセル１０の一部を示す断面図である。本図に示すように、メモリセル１０は、半導体基板１２の上部の、基板１２に形成された浅部トレンチアイソレーション領域１４同士の間に形成されている。メモリセル１０は、一般に、複数の材料の層を有する膜積層体１１を有する。特に例示的な一実施形態では、膜積層体１１は、ゲート絶縁層１６（「トンネル酸化物層」と呼ばれることもある）、フローティングゲート１８、中間絶縁層２０（一般に、酸化物の層２０Ａ、窒化物の層２０Ｂ、酸化物の層２０Ｃを有する）（いわゆるＯＮＯスタック）、および制御ゲート２２を有する。中間絶縁層２０は、「インターポリ」絶縁層と呼ばれることもある。メモリセル１０は、側壁スペーサ２４、ソース領域２６Ａ、ドレイン領域２６Ｂ、および例えば窒化シリコンを含むキャッピング絶縁層３０を更に有する。図１には図示していないが、誘電体層（図示せず）を１層以上、キャッピング絶縁層３０の上部に形成してもよい。その後、メモリセル１０の各種構成要素への電気的接続を取るために、複数の導電性コンタクト（図示せず）が誘電体層に形成されうる。また、他の構造を設けてメモリセル１０の形成を完成させてもよい。しかし、本発明を不明瞭にしないように、このような構造を図面に図示し、ここに記載することはしない。
フラッシュメモリ製品などの代表的なメモリデバイスは、行と列に構成された数百万個のメモリセル１０を有しうる。セル１０の行位置および列位置に基づいてセルにアクセスすることによって、個々のメモリセル１０またはメモリセルの集合に対し、読込み／書込み動作が実行されうる。このようなアクセス技術は、当業者に公知であるため、ここにこれ以上詳しく記載しない。
図１に示す例示的なメモリセル１０は各種の公知技術によって形成でき、様々な構成要素を各種の公知技術によって形成できる。例えば、ゲート絶縁層１６は、熱成長二酸化シリコンの層を含みうる。フローティングゲート１８および制御ゲート２２は、ドープまたは未ドープのポリシリコンを含みうる。側壁スペーサ２４は、二酸化シリコン、窒化シリコンなどの各種材料を含みうる。図１には図示していないが、代表的なメモリセルにほかの材料層を形成してもよいことを理解されたい。例えば、裏面反射防止コーティング層（図示せず）や別の材料の層（図示せず）を、制御ゲート２２の上面２３の上部に形成してもよい。
図２は、従来技術による例示的なトランジスタ３２の断面図である。本図に示すように、トランジスタ３２は、ゲート絶縁層１６、ゲート電極３３、側壁スペーサ２４およびソース／ドレイン領域３４を有する。このトランジスタは、基板１２の、分離領域１４同士の間に形成されている。
本発明は、メモリデバイス、トランジスタ、マイクロプロセッサ、特定用途向け集積回路などの、様々な種類の半導体デバイス用のゲート絶縁層の形成に関連して使用することができる。特定の用途に応じて、ゲート絶縁層１６の物理的性質（膜厚など）が変わりうる。また、ゲート絶縁層１６は、用途に応じて、二酸化シリコンおよび窒化シリコンなどの様々な材料を含みうる。ゲート絶縁層１６は、熱成長プロセス、堆積プロセスなどの各種プロセスによって形成できる。当然、製造する製品の種類と、その目的の用途に応じて、ゲート絶縁層１６の電気特性および物理特性が変わりうる。このため、ここに記載し説明するゲート絶縁層１６の例示的な実施形態と、そのような層の製造方法とは、添付の特許請求の範囲に明記されている場合を除き、本発明を限定するものとみなすべきではない。
一態様において、本発明は、各種電気試験データに基づいて、絶縁層１６の１つ以上の特性を制御することを対象としている。図３は、本発明の一実施形態に従って使用されうる例示的なシステム４０の模式図である。電気試験装置４２を使用して、メモリデバイス、トランジスタなどの１つ以上の半導体デバイス４４の電気試験データ４６が取得され、この電気試験データを使用して、後続のデバイスに形成するゲート絶縁層１６の１つ以上の特性またはパラメータが制御されうる。例示のみを目的として例を挙げると、図３の半導体デバイス４４は、複数のゲートスタック１１が形成されたものとして図示されている。例えば、図３に示すように、電気試験データ４６が制御装置４８に提供されうる。これを受けて、制御装置４８は、以降形成するトランジスタ、メモリセルなどのデバイスに、ゲート絶縁層１６を製造するのに使用されうるプロセス装置５０の１つ以上のパラメータを決定、制御または調整しうる。図３に示す例示的な実施形態では、プロセス装置５０が炉５０Ａと堆積装置５０Ｂとして例示されている。特定の用途（ゲート絶縁層１６の所望の特性および／または材料など）に応じて、制御されうるプロセス装置５０の種類が変わりうる。プロセス装置５０は、シングルチャンバ装置であってもマルチチャンバ装置であってもよい。
電気試験装置４２は、ここに記載した電気試験を実施することができる装置であれば、どのような種類の装置であってもよい。また、電気試験装置４２の複数の要素を使用して、半導体デバイス４４の電気試験を実施してもよいため、電気試験装置４２は、必ずしも１台の装置でなくてもよい。例えば、このような電気試験装置４２は、例えば、四針プローブを備えていてもよい。
電気試験装置４２を使用して、半導体デバイス４４の各種電気特性に関して、電気試験データ４６が収集されうる。例えば、電気試験装置４２を使用して、降伏電圧（ＢＶ）、スレッショルド電圧（ＶＴ）、蓄積−破壊（charge-to-rupture）特性（ＱＤＴＲ）、静電荷（state charge）（Ｑｓ）、界面電荷（Ｑｉｔ）、トラップ電荷（Ｑａｔ）、表面電荷（Ｑｓｓ）、書込みサイクルタイムおよび／または消去サイクルタイムに関してデータが収集されうる。場合によっては、上に記載した様々な電気特性を複数まとめて、１枚のウェハまたは複数のウェハの電気試験データ４６を表す１つ以上の値（metrics）（ウェハレベルの信頼性の値など）が取得されうる。また、このような電気試験データ４６の集合の平均値を求めたり、別の統計学的操作を行ってから、この電気試験データ４６に基づいて何らかの制御動作を行ってもよい。電気試験は、ウェハの処理中に行っても（インライン測定）、あるいは製造完了後にラインの終点で行ってもよい。
制御装置４８は、この電気試験データ４６に基づいて、以降形成する半導体デバイス４４に絶縁層１６を形成するのに使用するプロセス装置５０の少なくとも１台において実施されるプロセス操作の１つ以上のパラメータを決定、制御または調整しうる。例えば、このようなプロセス操作は、堆積プロセス（ＰＥＣＶＤ、ＣＶＤ、ＬＰＣＶＤ等）または熱成長プロセスなどでありえるが、これらに限定されない。決定、制御または調整されうるプロセスパラメータは、温度、圧力、時間、処理用ガスの組成または流量、処理用液体の組成または流量、電力レベルなどでありえるが、これらに限定されない。
例えば、電気試験データ４６により、降伏電圧または蓄積−破壊（charge-to-rupture）を示す値が許容水準を下回っていることが示されるとする。このような状況では、制御装置４８は、以降形成するデバイスにゲート絶縁層を形成するために実施するプロセス操作の１つ以上のパラメータを制御または調整するように動作しうる。例えば、このような状況で、制御装置４８は、以前作製したゲート絶縁層１６と比べてゲート絶縁層１６の膜厚を増やすために、以降形成するデバイスにゲート絶縁層１６を形成するために実施する、炉５０Ａで実施する熱成長プロセスの処理時間を増やすように動作しうる。制御可能なほかのプロセス変数には、温度、プロセスガス流量、圧力などがあるが、これらに限定されない。その後、決定または調整されたパラメータを使用して、プロセス装置５０でプロセス操作が実施され、更なる半導体デバイスにゲート絶縁層１６が形成される。
ほかの例を挙げると、電気試験データにより、メモリデバイスまたはセルの書込みサイクルの時間が長過ぎるかあるいは許容可能な仕様を越えていることが示される場合、以降形成するメモリデバイスのゲート絶縁層の膜厚を減らして、以降形成するデバイスの書込みサイクルタイムが短縮されうる。同様に、メモリセルまたはデバイスの消去サイクルの時間が長過ぎると判定された場合、今後形成するメモリセルの消去サイクルタイムを短縮するため、以降形成するメモリデバイスのゲート絶縁層の膜厚を減らしてもよい。また、本発明は、ゲート絶縁層の膜厚を増やすことが望ましい状況が生じた場合にも、そのような状況で使用することができる。決定された書込みサイクルの時間または消去サイクルの時間に基づいて、以降形成するメモリセルにゲート絶縁層を形成する際に使用するプロセスパラメータを様々に調整して、ゲート絶縁層の膜厚を所望のように調整することができる。
電気試験データ４６に基づいて１つ以上のプロセスの調整を行うことによって、メモリデバイス、トランジスタなどの半導体デバイスを、完成後に所望の電気性能特性を示しやすいように製造することができる。また、ゲート絶縁層１６の特性が電気試験データに基づいて制御されるため、完成したデバイスが、製品のエンドユーザにとって重要な性能基準（高速な消去サイクルタイムなど）を満たす可能性が高くなる。
図に示した実施形態では、制御装置４８は、ここに記載した機能を実行するため、ソフトウェアによってプログラムされているコンピュータである。また、制御装置４８について記載した機能は、半導体製造施設に広く存在する１台以上の制御装置によって実行されうる。例えば、制御装置４８は、半導体製造施設の全体にわたって、またはその一部で制御処理操作に使用されている工場レベルの制御装置であり得る。あるいは、制御装置４８は、製造設備の一部分またはセルのみを制御する下位のレベルのコンピュータであってもよい。また、制御装置４８はスタンドアロンの装置であっても、プロセス装置５０に組み込まれていてもよい。しかし、当業者が理解しているように、特定の機能を実行するように設計されたハードウェア制御装置（図示せず）を使用してもよい。
本発明の一部とその詳細な説明は、ソフトウェア、またはコンピュータメモリ内部でのデータビットに対する操作のアルゴリズムおよび記号的表記の形で提示される。このような記述および表現は、当業者が、自身の作業の内容を他の当業者に効率的に伝えるために用いられているものである。本明細書において使用する「アルゴリズム」との用語は、通常用いられているのと同義であり、所望の結果に導くための自己矛盾のないシーケンスのことを指す。ステップとは、物理量の物理的操作を必要とするステップである。この物理量は通常、記憶、転送、結合、比較などの操作が可能な光学信号、電気信号または磁気信号の形を取るが、必ずしもこれらに限定されない。主に公共の利用に供するという理由で、これらの信号を、ビット、値、要素、記号、文字、語（term）、数字などと呼べば、時として利便性が高いことが知られている。
しかし、上記の全用語ならびに類似の用語は、適切な物理量に対応しており、この物理量に適用される簡便な標識に過ぎないという点を留意すべきである。特段の断りのない限り、もしくは記載内容から明らかな場合、「処理」、「演算」、「計算」、「判定」、「表示」などの用語は、コンピュータシステムのレジスタ内およびメモリ内で物理的電子的量として表されるデータを、コンピュータシステムのメモリ、レジスタ等の情報の記憶装置、伝送装置または表示装置内で同様に物理量として表される他のデータへと操作および変換するコンピュータシステムないし類似の電子演算装置の動作および処理を指す。
記載のような制御装置４８の機能の一部を実行するように適合可能なソフトウェア・システムの例に、ケー・エル・エー・テンコール・インコーポレイテッド（ＫＬＡ Ｔｅｎｃｏｒ， Ｉｎｃ）が提唱しているカタリスト（Ｃａｔａｌｙｓｔ）システムがある。カタリストシステムは、半導体製造装置材料協会（ＳＥＭＩ：Semiconductor Equipment and Materials International）のコンピュータ統合生産（ＣＩＭ：Computer Integrated Manufacturing）フレームワークに準拠したシステム技術を用いており、高度プロセス制御（ＡＰＣ）フレームワークをベースとしている。ＣＩＭ（ＳＥＭＩ Ｅ８１−０６９９：ＣＩＭフレームワークドメインアーキテクチャ暫定仕様）およびＡＰＣ（ＳＥＭＩ Ｅ９３−０９９９：ＣＩＭフレームワーク高度プロセス制御コンポーネント暫定仕様）の仕様は、ＳＥＭＩから公的に入手可能である。
本発明は、一般に、電気試験データに基づいてゲート絶縁層の特性および特徴を制御する各種方法、ならびにこれを実施するためのシステムを対象としている。例示的な一実施形態では、上記方法は、少なくとも１つの半導体デバイスに少なくとも１つの電気試験を実施するステップと、以降形成する半導体デバイスに少なくとも１つのゲート絶縁層を形成するために実施する少なくとも１つのプロセス操作の少なくとも１つのパラメータを、電気試験から得られた電気データに基づいて決定するステップと、決定されたパラメータを含む少なくとも１つのプロセス操作を実施して、ゲート絶縁層を形成するステップと、を有する。一部の実施形態では、半導体デバイスは、フラッシュメモリ製品などのメモリデバイスである。別の実施形態では、半導体デバイスはトランジスタである。ゲート絶縁層は、熱成長プロセスまたは堆積プロセスなどの各種プロセスによって形成されうる。
上記に記載した特定の実施形態は例に過ぎず、本発明は、本開示の教示の利益を得る当業者にとって自明の、異なるが均等の別法によって変更および実施されてもよい。例えば、上記のプロセス工程を記載した順序とは異なる順序で実行してもよい。更に、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、このような変形例は全て本発明の範囲ならびに趣旨に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。
Claims (10)
- 少なくとも１つの半導体デバイスに少なくとも１つの電気試験を実施するステップと、
以降形成する半導体デバイスに少なくとも１つのゲート絶縁層（１６）を形成するために実施する少なくとも１つのプロセス操作の少なくとも１つのパラメータを、前記少なくとも１つの電気試験から得られた電気データ（４６）に基づいて決定するステップと、
決定された前記少なくとも１つのパラメータを含む前記少なくとも１つのプロセス操作を実施して、前記以降形成する半導体デバイスに前記少なくとも１つのゲート絶縁層（１６）を形成するステップとを有する方法。 - 前記半導体デバイスは、フラッシュメモリデバイス、特定用途向け集積回路およびマイクロプロセッサの少なくとも１つである請求項１に記載の方法。
- 前記少なくとも１つの半導体デバイスに前記少なくとも１つの電気試験を実施するステップは、降伏電圧、スレッショルド電圧、静電荷、界面電荷、トラップ電荷、表面電荷、書込みサイクルタイムおよび消去サイクルタイムの少なくとも１つを決定するために、前記少なくとも１つの半導体デバイスに前記少なくとも１つの電気試験を実施するステップを有する請求項１に記載の方法。
- 前記半導体デバイスは、ゲート絶縁層（１６）と、前記ゲート絶縁層（１６）の上部に配置されたゲート電極（３３）とを有するトランジスタ（３２）を少なくとも１つ有する請求項１に記載の方法。
- 前記半導体デバイスは、ゲート絶縁層（１６）、前記ゲート絶縁層（１６）の上部に配置されたフローティングゲート層（１８）、前記フローティングゲート層（１８）の上部に配置された中間絶縁層（２０）、および前記中間絶縁層（２０）の上部に配置された制御ゲート層（２２）を有するメモリデバイス（１０）を有する請求項１に記載の方法。
- 前記少なくとも１つのプロセス操作は、堆積プロセスおよび熱成長プロセスの少なくとも１つを含む請求項１に記載の方法。
- 前記少なくとも１つのパラメータは、温度、圧力、時間、プロセスガス流量、プロセスガス組成、液体流量、液体組成、およびパワーレベル設定の少なくとも１つを含む請求項１に記載の方法。
- 前記ゲート絶縁層（１６）は二酸化シリコンおよび窒化シリコンの少なくとも一方を含む請求項１に記載の方法。
- 少なくとも１つのメモリデバイス（１０）に少なくとも１つの電気試験を実施して、前記メモリデバイス（１０に）実行する書込みサイクルの時間を決定するステップと、
以後形成するメモリデバイス（１０）に少なくとも１つのゲート絶縁層（１６）を形成するために実施する少なくとも１つのプロセス操作の少なくとも１つのパラメータを、決定された前記書込みサイクルの時間に基づいて決定するステップと、
決定された前記少なくとも１つのパラメータを含む前記少なくとも１つのプロセス操作を実施して、前記以降形成するメモリデバイスに前記少なくとも１つのゲート絶縁層（１６）を形成するステップとを有する方法。 - 少なくとも１つのメモリデバイス（１０）に少なくとも１つの電気試験を実施して、前記メモリデバイス（１０）に実行する消去サイクルの時間を決定するステップと、
以後形成するメモリデバイス（１０）に少なくとも１つのゲート絶縁層（１６）を形成するために実施する少なくとも１つのプロセス操作の少なくとも１つのパラメータを、決定された前記消去サイクルの時間に基づいて決定するステップと、
決定された前記少なくとも１つのパラメータを含む前記少なくとも１つのプロセス操作を実施して、前記以降形成するメモリデバイス（１０）に前記少なくとも１つのゲート絶縁層（１６）を形成するステップとを有する方法。
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