TW202345154A - 改善nor型快閃記憶體耐受力的方法 - Google Patents
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Abstract
一種改善NOR型快閃記憶體耐受力的方法，其中NOR型快閃記憶體包括基板、形成於基板內的井區、依序堆疊於基板上的穿隧氧化層、浮置閘極、介電層與控制閘極、以及設置於井區中的源極與汲極。所述方法包括：檢測NOR型快閃記憶體的抹除時間，並在抹除時間超出一預定值時，使源極處於浮置狀態，施加負電壓於控制閘極，施加正電壓於井區，以對汲極端進行焦耳加熱。
Description
本發明是有關於一種快閃記憶體技術，且特別是有關於一種改善NOR型快閃記憶體耐受力的方法。
快閃記憶體由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體。快閃記憶體一般來說包括基板、依序堆疊於基板上的穿隧氧化層、浮置閘極、介電層與控制閘極、以及源極與汲極。
快閃記憶體包括反或式（NOR型）快閃記憶體以及反及式（NAND型）快閃記憶體，其中NOR型快閃記憶體在資料讀取速度方面較快，其是藉由熱電子注入的方式進行寫入（program），使電子隧穿於浮置閘極內，另藉由FN穿隧效應（Fowler Nordheim tunneling）進行抹除。然而，經過多次寫入/抹除循環之後，電子容易累積於靠近汲極端的穿隧氧化層以及穿隧氧化層與基板的交界處中。由於電子的累積會導致臨界電壓V
T改變，使記憶體窗口（memory window）逐漸縮小，導致抹除所需的時間逐漸增加，最終使得NOR型快閃記憶體的耐受力（endurance）降低而有壽命短的問題。
傳統的解決方法是對含有快閃記憶體的整體半導體裝置進行加熱退火，使在汲極端的穿隧氧化層以及穿隧氧化層與基板的交界處中的陷入電子（trapped electron）移出。然而，由於半導體裝置通常已封裝，所以這樣的加熱方式往往因為封裝材的溫度限制而無法達到所需高溫，且整體效率不佳。
本發明提供一種改善NOR型快閃記憶體耐受力的方法，能有效降低NOR型快閃記憶體內的界面陷阱（interface traps）與本體陷阱（bulk traps），同時不影響半導體裝置中的封裝材料與內連線，從而改善NOR型快閃記憶體的耐受力與使用壽命。
本發明改善NOR型快閃記憶體耐受力的方法，其中NOR型快閃記憶體包括基板、形成於基板內的井區、依序堆疊於基板上的穿隧氧化層、浮置閘極、介電層與控制閘極、以及設置於井區中的源極與汲極，方法包括：檢測NOR型快閃記憶體的抹除時間；以及在抹除時間超出一預定值時，使源極處於浮置狀態，施加負電壓於控制閘極，以及施加正電壓於井區，以對汲極端進行焦耳加熱。
在本發明的一實施例中，進行上述焦耳加熱的時間大於1秒。
在本發明的一實施例中，進行上述焦耳加熱的時間大於60秒。
在本發明的一實施例中，上述井區為P型摻雜區。
在本發明的一實施例中，上述負電壓為-2V。
在本發明的一實施例中，上述負電壓小於-2V。
在本發明的一實施例中，上述正電壓介於3V至5V之間。
在本發明的一實施例中，上述汲極的電壓為0V。
在本發明的一實施例中，所述焦耳加熱的溫度在150℃至800℃之間。
基於上述，根據本發明的改善NOR型快閃記憶體耐受力的方法，透過在進行寫入/抹除的過程中，同時檢測所需的抹除時間，抹除時間超出一預定值時，藉由對汲極端進行焦耳加熱的方式，使靠近汲極端的穿隧氧化層以及穿隧氧化層與基板的交界處的陷入電子移出，以改善NOR型快閃記憶體的耐受力。而且，因為焦耳加熱不會對半導體裝置的其他部位加熱，因此不影響半導體裝置中的內連線或整體封裝結構，而可改善其使用壽命。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下內容提供許多不同的實施方式或實施例，用於實施本發明的不同特徵。而且，這些實施例僅為示範例，並不用來限制本發明的範圍與應用。再者，為了清楚起見，各區域或結構元件的相對尺寸（如長度、厚度、間距等）及相對位置可能縮小或放大。另外，在各圖式中使用相似或相同的元件符號表示相似或相同元件或特徵。
圖1是一種NOR型快閃記憶體的示意圖。圖2是依照本發明的一實施例的一種改善NOR型快閃記憶體的耐受力的步驟圖。
請參照圖1，NOR型快閃記憶體10包括基板100、形成於基板內的井區102、依序堆疊於基板100上的穿隧氧化層110、浮置閘極120、介電層130以及控制閘極140、以及設置於井區102中的源極150以及汲極160。
在本實施例中，基板100可以是半導體基板，例如矽基板。井區102可以利用離子注入的方法，於基板100中摻雜P型摻雜物後形成P型井區。穿隧氧化層110的材料可以是介電材料，例如是氧化矽。浮置閘極120可以是多晶矽層。介電層130可以是單層結構或是多層結構，舉例來說，介電層130可以是氧化物/氮化物/氧化物（ONO）所構成的複合層。控制閘極140可以是多晶矽層。然而，本發明並不限於此；在其他實施例中，可採用其他適合的材料來作為上述各層的材料，且上述各層的製造方法也可利用現有技術，故不在此贅述。
請同時參照圖1與圖2，改善NOR型快閃記憶體10的耐受力的方法，包括：在步驟S1中，當NOR型快閃記憶體10進行寫入/抹除的過程中，同時檢測NOR型快閃記憶體10的抹除時間。
接著，若檢測的抹除時間超出一預定值時，執行步驟S2，使源極150處於浮置狀態，施加負電壓於控制閘極140，以及施加正電壓於井區102，以對汲極160端進行焦耳加熱。
在本實施例中，於控制閘極140施加的負電壓可以是-2V或小於-2V。於井區102施加的正電壓例如3V至5V。然而，本發明並不限於此；上述負電壓與正電壓的數值均可根據需求變更。在一些實施例中，改善NOR型快閃記憶體10的耐受力的方法還包括在使源極150處於浮置狀態、施加負電壓於控制閘極140以及施加正電壓於井區102的同時，使汲極的電壓為0V。
當NOR型快閃記憶體的源極150、汲極160、控制閘極140以及井區102處於上述電壓的範圍內時，能對井區102與汲極160接面（junction）進行焦耳加熱，使得在靠近井區102與汲極160接面（junction）的穿隧氧化層110內以及穿隧氧化層110與井區102(基板100)的交界處所陷入的電子，往基板100移動，避免因陷入電子的累積導致臨界電壓V
T改變，而增加抹除所需的時間，甚至影響NOR型快閃記憶體10的耐受力的問題發生。
最後，執行步驟S3，對NOR型快閃記憶體10繼續執行寫入/抹除。接著再回到步驟S1並不斷循環。此外，若檢測的抹除時間維持於上述預定值內，則可直接執行步驟S3。
在本實施例中，藉由直接對NOR型快閃記憶體10內部的汲極160端進行焦耳加熱，因此不需要在NOR型快閃記憶體10外部加上額外設置的加熱結構或是增加其餘的步驟。此外，本發明僅對汲極160進行局部加熱，其改善效果優於傳統上需要加熱整個快閃記憶體，以改善電子的累積。並且在本發明中，一旦檢測到快閃記憶體中任何片段的抹除時間超出一預設值，就會立即執行本發明的上述方法，因此可以有效延長NOR型快閃記憶體的使用壽命，改善其耐受力。
綜上所述，本發明的改善NOR型快閃記憶體耐受力的方法，透過在進行寫入/抹除的過程中，同時檢測所需的抹除時間，抹除時間超出一預定值時，藉由對汲極端進行焦耳加熱的方式，使得陷入靠近汲極端的穿隧氧化層以及穿隧氧化層與基板的交界處的電子被拉往基板，不再留在穿隧氧化層中或穿隧氧化層與基板的交界處，從而改善NOR型快閃記憶體的耐受力。而且，因為焦耳加熱不會對半導體裝置的其他部位加熱，因此不影響半導體裝置中的內連線或整體封裝結構，而可改善其使用壽命。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:NOR型快閃記憶體
100:基板
102:井區
110:穿隧氧化層
120:浮置閘極
130:介電層
140:控制閘極
150:源極
160:汲極
S1、S2、S3:步驟
圖1是一種NOR型快閃記憶體的示意圖。
圖2是依照本發明的一實施例的一種改善NOR型快閃記憶體的耐受力的步驟圖。
S1、S2、S3:步驟
Claims (9)
- 一種改善NOR型快閃記憶體耐受力的方法，其中所述NOR型快閃記憶體包括基板、形成於所述基板內的井區、依序堆疊於所述基板上的穿隧氧化層、浮置閘極、介電層與控制閘極、以及設置於所述井區中的源極與汲極，所述方法包括： 檢測所述NOR型快閃記憶體的抹除時間；以及 在所述抹除時間超出一預定值時， 使所述源極處於浮置狀態， 施加負電壓於所述控制閘極，以及 施加正電壓於所述井區，以對所述汲極端進行焦耳加熱。
- 如請求項1所述的改善NOR型快閃記憶體耐受力的方法，其中進行所述焦耳加熱的時間大於1秒。
- 如請求項1所述的改善NOR型快閃記憶體耐受力的方法，其中進行所述焦耳加熱的時間大於60秒。
- 如請求項1所述的改善NOR型快閃記憶體耐受力的方法，其中所述井區為P型摻雜區。
- 如請求項1所述的改善NOR型快閃記憶體耐受力的方法，其中所述負電壓為-2V。
- 如請求項1所述的改善NOR型快閃記憶體耐受力的方法，其中所述負電壓小於-2V。
- 如請求項1所述的改善NOR型快閃記憶體耐受力的方法，其中所述正電壓介於3V至5V之間。
- 如請求項1所述的改善NOR型快閃記憶體耐受力的方法，其中所述汲極的電壓為0V。
- 如請求項1所述的改善NOR型快閃記憶體耐受力的方法，其中所述焦耳加熱的溫度在150℃至800℃之間。
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