TWI783574B - 電荷捕捉型快閃記憶體的程式設計方法 - Google Patents
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Abstract
本發明提供一種電荷捕捉型快閃記憶體的程式設計方法，包括：開啟電荷捕捉型記憶體的溝道，在源極與汲極之間形成橫向電場，以產生從源極流向汲極的一次電子；經過預設時間，一次電子撞擊汲極並產生電洞；在汲極及基板上施加電壓，電洞在電場的作用下向下做加速度運動並撞擊基板，產生二次電子；在閘極及基板上施加電壓，形成垂直電場，二次電子在垂直電場的作用下形成三次電子並注入電荷捕捉型記憶體的絕緣存儲介質層，完成程式設計操作。本發明在程式設計過程中，利用橫向電場及垂直電場形成三次電子，可有效提高電荷捕捉型記憶體的讀寫電流，減小功耗，提高元件可靠性；結合電荷捕捉型記憶體的低成本優點，具有廣闊的市場前景。
Description
本發明涉及記憶體領域，特別是涉及一種電荷捕捉型快閃記憶體的程式設計方法。
在目前應用廣泛的電子產品如MCU(Micro Control Unit，微控制單元)、DSP (digital signal processor，數位訊號處理器)、ASIC(application specific integrated circuit，專用積體電路) 、PLD(programmable logic device，可程式設計邏輯元件) 等都會用到嵌入式快閃記憶體（embedded Flash 簡稱Eflash）。與傳統的EEPROM 方案相比，Eflash具有讀寫速度快，面積小，功耗低等優點，已經在當前物聯網（Internet Of Thing，IOT）、汽車電子等應用場景中發揮越來越大的作用。
在嵌入式快閃記憶體解決方案中，主要有基於傳統浮閘（Floating Gate）結構和電荷捕捉（Charge Trap）結構的方案。和傳統導電的浮閘結構快閃記憶體不同，電荷捕捉型結構中採用電荷“捕捉”機理，將電荷“捕捉”（Trap）在絕緣存儲介質中。由於絕緣存儲介質本身不導電，即使存在少量缺陷（Defect），存儲的電子也不會流失，同等情況下比浮閘結構的快閃記憶體良率更高（浮閘因為本身導電，只要有缺陷就會使電子流失，元件失效）。
與浮閘結構的嵌入式快閃記憶體相比，電荷捕捉型結構的製程只需要在標準邏輯製程平臺上增加三層光罩（浮閘結構需要增加七層以上），製造成本較低，與標準邏輯製程相容性較好，製程簡單，在市場上具有相當明顯的成本優勢。
電荷捕捉型結構的缺點在於高溫和高電壓下電荷容易從絕緣存儲介質中逸出，沒有浮閘結構的快閃記憶體保持資料能力強，不適用於高溫和高耐用性應用。但是，在對可靠性要求不高的場景下，可以選擇電荷捕捉型結構作為低成本的解決方案。
傳統的電荷捕捉型元件採用熱電子CHE（Channel Hot Electron）注入方式或者FN（Fowler Nordheim）穿隧方式程式設計。
在熱電子注入方式中，電壓加在控制閘（Control Gate）上，程式設計時在汲極(Drain)上加電壓，產生熱電子，在閘極加電壓，通過頂部介質層耦合電壓在絕緣存儲介質上產生電勢，説明電子克服能障(Energy Barrier)通過穿隧氧化層(Tunnel Oxide) 注入進絕緣存儲介質，進而完成程式設計（Program）。由於熱電子注入（HCI）的物理機理，產生的熱電子是基於幸運電子模型（Lucky Electron ）注入，程式設計效率較低（一般在50% 左右）。由於效率較低，需要增加電壓來提升程式設計效率，造成快閃記憶體元件功耗大。同時由於電子一般由汲極注入，對汲極端穿隧氧化層損傷較大，時間久後容易在汲極端積累電荷，程式設計電壓Vt 的視窗變小，耐久性（Endurance）變差，導致元件性能退化等可靠性問題。
FN穿隧方式程式設計能減少對穿隧氧化層的損傷，可靠性方面比熱電子注入好，但是由於FN注入本身物理機理，程式設計電流小，讀寫電流也較小。
因此，如何提出一種新的電荷捕捉型元件的程式設計方法，既對穿隧氧化層損傷小、可靠性高，同時能滿足較大讀寫電流發揮電荷捕捉型元件本身的低成本優勢，已成為本領域技術人員亟待解決的問題之一。
鑒於以上所述現有技術的缺點，本發明的目的在於提供一種電荷捕捉型快閃記憶體的程式設計方法，用於解決現有技術中電荷捕捉型元件的程式設計方法效率低、對穿隧氧化層損傷大、讀寫電流小等問題。
為實現上述目的及其他相關目的，本發明提供一種電荷捕捉型快閃記憶體的程式設計方法，該電荷捕捉型快閃記憶體的程式設計方法至少包括：
步驟S1）提供一電荷捕捉型記憶體，開啟該電荷捕捉型記憶體的溝道，在該電荷捕捉型記憶體的源極與汲極之間形成橫向電場，以產生從源極流向汲極的一次電子；
步驟S2）經過預設時間，該一次電子撞擊該汲極並產生電洞；
步驟S3）在該電荷捕捉型記憶體的汲極及基板上施加電壓，電洞在電場的作用下向下做加速度運動並撞擊該基板，產生二次電子；
步驟S4）在該電荷捕捉型記憶體的閘極及基板上施加電壓，形成垂直電場，該二次電子在垂直電場的作用下形成三次電子並注入該電荷捕捉型記憶體的絕緣存儲介質層，完成程式設計操作。
可選地，該電荷捕捉型記憶體包括：SONOS元件、SANOS元件、MANOS元件或NROM元件。
可選地，形成橫向電場的方法包括：在該電荷捕捉型記憶體的源極和汲極施加電壓，施加於該電荷捕捉型記憶體源極的電壓小於施加於該電荷捕捉型記憶體汲極的電壓。
可選地，該預設時間設定為10ns~100ns。
可選地，步驟S3）中施加於該電荷捕捉型記憶體的基板上電壓小於施加於汲極的電壓，且電壓差不小於5V。
可選地，步驟S4）中施加於該電荷捕捉型記憶體的基板上電壓小於施加於閘極的電壓。
可選地，在步驟S1）之前還包括對該電荷捕捉型記憶體進行預擦除以清除該絕緣存儲介質層中殘存的電荷。
更可選地，預擦除的方法包括：於該電荷捕捉型記憶體的閘極及汲極施加電壓，形成帶間穿隧條件並產生電洞，將電洞注入該絕緣存儲介質層中以中和該絕緣存儲介質層中的殘餘電子。
更可選地，施加於該電荷捕捉型記憶體汲極的電壓大於施加於閘極的電壓。
如上所述，本發明的電荷捕捉型快閃記憶體的程式設計方法，具有以下有益效果：
本發明的電荷捕捉型快閃記憶體的程式設計方法在程式設計過程中，利用橫向電場及垂直電場形成三次電子，可有效提高電荷捕捉型記憶體的讀寫電流，減小功耗，提高元件可靠性；結合電荷捕捉型記憶體的低成本優點，具有廣闊的市場前景。
以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地瞭解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
請參閱圖1~圖7。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的元件數目、形狀及尺寸繪製，其實際實施時各元件的型態、數量及比例可為一種隨意的改變，且其元件佈局型態也可能更為複雜。
如圖1~圖7所示，本發明提供一種電荷捕捉型快閃記憶體的程式設計方法，該電荷捕捉型快閃記憶體的程式設計方法包括：
步驟S1）提供一電荷捕捉型記憶體，開啟該電荷捕捉型記憶體的溝道，在該電荷捕捉型記憶體的源極與汲極之間形成橫向電場，以產生從源極流向汲極的一次電子。
具體地，提供一電荷捕捉型記憶體，該電荷捕捉型記憶體包括但不限於SONOS（Silicon Oxide Nitride Oxide Silicon，矽氧化氮氧化矽）元件、SANOS（PolySilicon Alumina Nitride Oxide Silicon，多晶矽氧化鋁氮化氧化矽）元件、MANOS（Metal Alumina Nitride Oxide Silicon，金屬氧化鋁氮化氧化矽）元件或NROM（Nitrided ROM，氮化物唯讀記憶體）元件，其中，MANOS中根據不同金屬材質還包括TANOS（Tantalum Nitride Oxide Silicon，坦氧化鋁氮化氧化矽）元件及其他金屬氧化鋁氮化氧化矽元件，NROM為SONOS的優化結構，SONOS為最常用的電荷捕捉型記憶體，任意具有絕緣存儲介質層的電荷捕捉型記憶體結構均適用於本發明，在此不一一贅述。
作為示例，如圖2所示，該電荷捕捉型記憶體為SONOS元件，該SONOS元件包括基板1、形成於該基板1內的源區2及汲區3，以及依次形成於該基板1上的穿隧氧化層（Tunox）4、氮化矽層（SiN）5、高溫氧化層（HTO）6、多晶矽層（Poly）7和自對準金屬矽化物層（Salicide，作為控制閘）8，在本實施例中，該基板1為P型基板，該源區2及該汲區3為N型摻雜區。在實際使用中，該SONOS元件的結構及材質可根據需要進行調整，不以本實施例為限。
具體地，如圖5所示，在本實施例中，於該SONOS元件的閘極、源極和汲極分別施加電壓，以開啟該SONOS元件的溝道，在該SONOS元件的源極與汲極之間形成橫向電場，以產生從源極流向汲極的一次電子。在本實施例中，施加於該SONOS元件的閘極電壓VG為正電壓，以導通該SONOS元件，作為示例，該閘極電壓VG設定為4.3V（或大於4.3V，包括但不限於5V、5.5V、6V、7V）；在實際使用中，任意可導通該SONOS元件的電壓均可施加於該SONOS元件的閘極，不以本實施例為限。施加於該SONOS元件源極的電壓小於施加於該SONOS元件汲極的電壓，以形成橫向電場，在本實施例中，施加於該SONOS元件的源極電壓VS為0V，汲極電壓VD為6V；作為示例，源極和汲極之間的電壓差不小於5V，可根據實際元件參數設定源極和汲極之間的電壓差及具體電壓值，在此不一一贅述。
作為本發明的另一種實現方式，在執行步驟S1）前，還包括對該電荷捕捉型記憶體進行預擦除以清除該電荷捕捉型記憶體的絕緣存儲介質中殘存的電荷。如圖3及圖4所示，於該SONOS元件的閘極及汲極施加電壓，形成帶間穿隧（Band to Band Tunneling，BTBT）條件並產生電洞，將電洞注入該氮化矽層5（絕緣存儲介質層中）中以中和該氮化矽層5中的殘餘電子。其中，施加於該SONOS元件汲極的電壓大於施加於閘極的電壓，作為示例，施加於該SONOS元件的閘極電壓VG設定為-5V，施加於該SONOS元件的汲極電壓VD設定為5V，以形成帶間穿隧條件，產生中和該氮化矽層5中殘餘電子的電洞；在實際使用中，可基於該SONOS元件的尺寸、材料等參數設定該閘極電壓VG及該汲極電壓VD。
步驟S2）經過預設時間，該一次電子撞擊該汲極並產生電洞。
具體地，作為示例，該預設時間設定為10ns-100ns，在實際使用中，可基於電場強度等因素調整該預設時間，能使得該一次電子撞擊汲極產生電洞即可，不以本實施例為限。
步驟S3）在該電荷捕捉型記憶體的汲極及基板上施加電壓，電洞在電場的作用下向下做加速度運動並撞擊該基板，產生二次電子。
具體地，如圖6所示，在本本實施例中，於該SONOS元件的汲極及基板上分別施加電壓，施加於該SONOS元件的基板電壓VB小於該汲極電壓VD，該基板電壓VB與該汲極電壓VD的電壓差能使較重的電洞加速撞擊該基板產生較輕的電子即可，作為示例，該基板電壓VB與該汲極電壓VD的電壓差不小於5V、9V、10V，在此不一一贅述。在本實施例中，該基板電壓VB設定為-4V，該汲極電壓VD設定為7V；為了簡化操作，該汲極電壓VD可沿用上一步的電壓值（6V），僅調整該基板電壓VB的值，具體電壓值可根據需要設定，不以本實施例為限。
步驟S4）在該電荷捕捉型記憶體的閘極及基板上施加電壓，形成垂直電場，該二次電子在垂直電場的作用下形成三次電子並注入該電荷捕捉型記憶體的絕緣存儲介質層中，完成程式設計操作。
具體地，如圖7所示，在本實施例中，於該SONOS元件的閘極及基板上分別施加電壓，形成垂直電場，施加於該SONOS元件的基板電壓VB小於該閘極電壓VG，該基板電壓VB與該閘極電壓VG的電壓差能將二次電子轉化為三次電子，並將三次電子通過該穿隧氧化層4注入該SONOS元件的氮化矽層5中即可，作為示例，該基板電壓VB與該汲極電壓VD的電壓差不小於9V、10V、12V，在此不一一贅述。在本實施例中，該基板電壓VB設定為-5V，該閘極電壓VG設定為6V；為了簡化操作，該基板電壓VB可沿用上一步的電壓值（-4V），僅調整該閘極電壓VG的值，具體電壓值可根據需要設定，不以本實施例為限。
本發明的電荷捕捉型快閃記憶體的程式設計方法基於三次電子激發進行程式設計，在程式設計過程中即利用了橫向電場又利用了垂直電場，大大提高了程式設計效率，降低了功耗，同時程式設計讀寫電流大，對穿隧氧化層損傷小，元件可靠性大大提升；結合電荷捕捉型記憶體的低成本優點，具有廣闊的市場前景。
綜上所述，本發明提供一種電荷捕捉型快閃記憶體的程式設計方法，包括：提供一電荷捕捉型記憶體，開啟該電荷捕捉型記憶體的溝道，在該電荷捕捉型記憶體的源極與汲極之間形成橫向電場，以產生從源極流向汲極的一次電子；經過預設時間，該一次電子撞擊該汲極並產生電洞；在該電荷捕捉型記憶體的汲極及基板上施加電壓，電洞在電場的作用下向下做加速度運動並撞擊該基板，產生二次電子；在該電荷捕捉型記憶體的閘極及基板上施加電壓，形成垂直電場，該二次電子在垂直電場的作用下形成三次電子並注入該電荷捕捉型記憶體的絕緣存儲介質層，完成程式設計操作。本發明的電荷捕捉型快閃記憶體的程式設計方法在程式設計過程中，利用橫向電場及垂直電場形成三次電子，可有效提高電荷捕捉型記憶體的讀寫電流，減小功耗，提高元件可靠性；結合電荷捕捉型記憶體的低成本優點，具有廣闊的市場前景。所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的請求項所涵蓋。
1:基板
2:源區
3:汲區
4:穿隧氧化層
5:氮化矽層
6:高溫氧化層
7:多晶矽層
8:自對準金屬矽化物層
S1~S4:步驟
圖1顯示為本發明的電荷捕捉型快閃記憶體的程式設計方法的流程示意圖。
圖2顯示為本發明的SONOS元件的結構示意圖。
圖3顯示為本發明的電荷捕捉型快閃記憶體的程式設計方法中預擦除的操作示意圖。
圖4顯示為本發明的電荷捕捉型快閃記憶體的程式設計方法中預擦除的原理示意圖。
圖5顯示為本發明的電荷捕捉型快閃記憶體的程式設計方法中形成橫向電場的操作示意圖。
圖6顯示為本發明的電荷捕捉型快閃記憶體的程式設計方法中產生二次電子的操作示意圖。
圖7顯示為本發明的電荷捕捉型快閃記憶體的程式設計方法中三次電子注入氮化矽層的操作示意圖。
S1~S4:步驟
Claims (9)
- 一種電荷捕捉型快閃記憶體的程式設計方法，其特徵在於，該電荷捕捉型快閃記憶體的程式設計方法至少包括：步驟S1)提供一電荷捕捉型記憶體，開啟該電荷捕捉型記憶體的溝道，在該電荷捕捉型記憶體的源極與汲極之間形成橫向電場，以產生從源極流向汲極的一次電子；步驟S2)經過預設時間，該一次電子撞擊該汲極並產生電洞；步驟S3)在該電荷捕捉型記憶體的汲極及基板上施加電壓，電洞在電場的作用下向下做加速度運動並撞擊該基板，產生二次電子；步驟S4)移除步驟S3)中施加在汲極上的電壓，並且僅在該電荷捕捉型記憶體的閘極及基板上施加電壓，形成垂直電場，步驟S3)中產生的二次電子在垂直電場的作用下形成三次電子並注入該電荷捕捉型記憶體的絕緣存儲介質層，完成程式設計操作。
- 如請求項1所述的電荷捕捉型快閃記憶體的程式設計方法，其特徵在於：該電荷捕捉型記憶體包括：SONOS元件、SANOS元件、MANOS元件或NROM元件。
- 如請求項1所述的電荷捕捉型快閃記憶體的程式設計方法，其特徵在於：形成橫向電場的方法包括：在該電荷捕捉型記憶體的源極和汲極施加電壓，施加於該電荷捕捉型記憶體源極的電壓小於施加於該電荷捕捉型記憶體汲極的電壓。
- 如請求項1所述的電荷捕捉型快閃記憶體的程式設計方法，其特徵在於：該預設時間設定為10ns~100ns。
- 如請求項1所述的電荷捕捉型快閃記憶體的程式設計方法，其特徵在於：步驟S3)中施加於該電荷捕捉型記憶體的基板上電壓小於施加於汲極的電壓，且電壓差不小於5V。
- 如請求項1所述的電荷捕捉型快閃記憶體的程式設計方法，其特徵在於：步驟S4)中施加於該電荷捕捉型記憶體的基板上電壓小於施加於閘極的電壓。
- 如請求項1~6中任意一項所述的電荷捕捉型快閃記憶體的程式設計方法，其特徵在於：在步驟S1)之前還包括對該電荷捕捉型記憶體進行預擦除以清除該絕緣存儲介質層中殘存的電荷。
- 如請求項7所述的電荷捕捉型快閃記憶體的程式設計方法，其特徵在於：預擦除的方法包括：於該電荷捕捉型記憶體的閘極及汲極施加電壓，形成帶間穿隧條件並產生電洞，將電洞注入該絕緣存儲介質層中以中和該絕緣存儲介質層中的殘餘電子。
- 如請求項8所述的電荷捕捉型快閃記憶體的程式設計方法，其特徵在於：施加於該電荷捕捉型記憶體汲極的電壓大於施加於閘極的電壓。
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