KR100278459B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

본 발명은 고속 동작이 가능하며 신뢰성이 높은 반도체 장치를 제공한다. 반도체 장치는 실리콘 기판, 실리콘 기판 상에 형성되는 실리콘 질화 산화막, 및 실리콘 질화 산화막 상에 형성되는 게이트 전극을 포함한다. 실리콘 기판과 실리콘 질화 산화막의 계면 근처에만 질소가 분포한다. 계면 근방에서는 모든 질소 원자가 각각 2개의 실리콘 원자와 1개의 산소 원자와 결합한다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 게이트 절연막에 질화 산화막을 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 컴퓨터 등의 정보 기기의 눈부신 보급에 따라 반도체 장치의 수요가 급속하게 확대되고 있다. 또한, 기능적으로는 대규모인 기억 용량을 가지며, 또한 고속 동작이 가능한 것이 요구되고 있다. 이에 따라, 반도체 장치의 고집적화, 고응답성 및 고신뢰성에 관한 기술 개발이 진행되고 있다.
반도체 장치 중에서 기억 정보의 랜덤한 입출력이 가능한 것으로서 DRAM이 일반적으로 알려져 있다. 이 DRAM은 다수의 기억 정보를 축적하는 기억 영역인 메모리 셀 어레이와, 외부와의 입출력에 필요한 주변 회로로 구성되어 있다.
이 메모리 셀 어레이에는 단위 기억 정보를 축적하기 위한 메모리 셀이 매트릭스형으로 복수개 배열되어 형성되어 있다. 이 메모리 셀은 통상 1개의 MOS 트랜지스터를 구비하고 있다.
도 45는 종래의 DRAM에 사용되는 MOS 트랜지스터의 단면도이다. 도 45를 참조하여, p형의 실리콘 기판(201)에 n형의 소오스·드레인 영역(202a, 202b)이 형성되어 있다. 소오스·드레인 영역(202a)과 소오스·드레인 영역(202b) 사이에는 p형의 채널 영역(201a)이 있다. 채널 영역(201a) 상에는 실리콘 산화막으로 이루어지는 게이트 절연막(203)을 개재시켜서 게이트 전극(204)이 형성되어 있다.
이와 같이 구성된 MOS 트랜지스터를 동작시키는 경우에는, 게이트 전극(204)에 전압을 인가한다. 그렇게 하면, 채널 영역(201a)이 n형으로 반전하기 때문에, 소오스·드레인 영역(202a)과 소오스·드레인 영역(202b) 간에 전류가 흐른다.
이러한 MOS 트랜지스터를 미세화해 가면, 게이트 절연막(203)의 막 두께는 얇아지며, 또한 소오스·드레인 영역(202a)과 소오스·드레인 영역(202b)의 거리도 짧아진다. 이 경우에도 게이트 전극(204)에 인가하는 전압이나 소오스·드레인 영역(202a, 202b)에 인가하는 전압은 종래와 그다지 변하지 않기 때문에, 미세화에 의해 채널(201a)에 대해 세로 방향(도 45 중의 세로 방향)의 전계가 커진다. 이에 따라, 채널 영역(201a)에서 전자의 실효 이동도 μeff가 저하하고 트랜지스터의 구동 능력이 저하한다고 하는 문제가 있다.
또한, 채널 영역(201a)에서의 가로 방향(소오스·드레인 영역(202a)으로부터 소오스·드레인 영역(202b)으로 향하는 방향)에서의 전계가 커지기 때문에, 캐리어(전자)가 가속되며 이 캐리어가 게이트 절연막(203)에 침입하기 쉬워진다. 따라서, 트랜지스터의 핫 캐리어 수명이 짧아진다고 하는 문제가 있다.
또한, 게이트 절연막(203)의 두께가 얇아지기 때문에, 게이트 절연막(203) 내에서도 전계가 커진다. 이에 따라, 게이트 절연막의 절연성이 저하하고 트랜지스터의 시간 의존 절연 파괴 TDDB(Time Dependent Dielectric Breakdown)에 의한 절연 파괴 수명 Tbd가 급격하게 저하한다고 하는 문제가 있다.
이들의 문제를 해결하기 위해서, 게이트 절연막에 실리콘 질화 산화막을 이용한 트랜지스터가 특공평 7-28041호 공보에 제안되어 있다. 도 46은 게이트 절연막으로 실리콘 질화 산화막을 이용한 트랜지스터의 단면도이다. 도 45에 도시한 트랜지스터에서는 게이트 절연막으로 실리콘 산화막을 이용하고 있었지만, 도 46에서 도시한 트랜지스터에서는 게이트 절연막으로서 실리콘의 질화 산화막(103)을 이용하고 있다.
그 외의 점에 대해 설명하면, 실리콘 기판(101) 상에 소자 분리 절연막(104)이 형성되며, 소자 분리 절연막(104) 상에 층간 절연막(107)이 형성되어 있다. 실리콘 기판(101)의 표면에 소오스·드레인 영역(106)이 형성되며 실리콘 기판(101)의 표면에 실리콘 질화 산화막(103)을 개재시켜 게이트 전극(105)이 형성되어 있다. 게이트 전극(105)을 덮도록 층간 절연막(107)이 형성되며, 층간 절연막(107) 상에 소오스·드레인 영역(106)에 도달하는 알루미늄 전극(108)이 형성되어 있다.
이와 같이 구성된 반도체 장치에서는, 전자의 실효 이동도 μeff는 향상하지만, 핫 캐리어 수명이나 절연 파괴 수명의 저하라는 문제는 해결되지 않았다.
또한, 미국 특허 제5,237,188호에도 게이트 절연막으로서 질화 산화막을 이용한 트랜지스터가 기재되어 있지만, 이 트랜지스터에서도 핫 캐리어 수명이나 절연 파괴 수명의 저하라는 문제는 해결되지 않았다.
그래서, 본 발명은 상기와 같은 문제점을 해결하기 위해서 이루어진 것이며, 실효 이동도 μeff, 핫 캐리어 수명, 및 절연 파괴 수명의 3가지 특성에 우수한 즉, 고속 동작이 가능하며 신뢰성이 높은 반도체 장치를 제공하는 것을 목적으로 하는 것이다.
본 발명자 등은 트랜지스터에서, 실효 이동도와 핫 캐리어 수명과 절연 파괴 수명을 향상시키기 위한 여러가지의 실험을 행한 바 이하의 결론을 얻었다.
(1) 실효 이동도를 향상시키기 위해서는 게이트 절연막에 실리콘 질화 산화막(SiON)을 채용할 필요가 있다.
(2) 실리콘 질화 산화막은 열 산화법에 의해 형성된 실리콘 산화막을 질화 처리함으로써 형성되지만, 이 열 산화법에는 건조한 산소를 이용하는 건식 산화법과, 수증기를 이용하는 습식 산화법이 있다. 동일 온도에서 산화한 경우에는, 습식 산화법으로 형성한 실리콘 산화막을 질화한 쪽이 절연 파괴 수명이 길어진다.
(3) 절연 파괴 수명과 핫 캐리어 수명을 향상시키기 위해서는, 실리콘 질화 산화막 중의 질소의 분포와 질소의 결합 상태를 최적화할 필요가 있다.
이와 같은 관점에서 이루어진 본 발명의 반도체 장치는, 실리콘 기판, 실리콘 기판 상에 형성되는 실리콘 질화 산화막, 및 실리콘 질화 산화막 상에 형성되는 게이트 전극을 구비한다. 실리콘 기판과 실리콘 질화 산화막의 계면 근방에만 질소가 분포한다. 계면 근방에서는 모든 질소 원자는 각각 2개의 실리콘 원자와 1개의 산소 원자에 결합하고 있다. 이 결합을 화학식으로 나타내면 이하와 같이 된다.
이러한 반도체 장치는 게이트 절연막으로서 실리콘 질화 산화막을 이용하고 있기 때문에, 실효 이동도가 향상된다. 또한, 질소의 분포와 질소 원자의 결합 상태를 최적화하고 있기 때문에, 절연 파괴 수명과 핫 캐리어 수명이 향상된다. 그 결과, 고속 동작이 가능하고 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 발명의 다른 특징에 따른 반도체 장치는, 실리콘 기판, 실리콘 기판 상에 형성되는 실리콘 질화 산화막, 및 실리콘 질화 산화막 상에 형성되는 게이트 전극을 구비한다. 실리콘 기판과 실리콘 질화 산화막의 계면 근방에만 질소가 분포한다. 3개의 실리콘 원자와 결합하고 있는 질소 원자는 계면 근방에만 존재하고 바람직하게는 특히 계면에 가까운 부분, 즉 실리콘 질화 산화막이 계면에 인접하는 부분에만 존재한다. 이 결합을 화학식으로 나타내면 이하와 같이 된다.
이러한 반도체 장치에서는, 게이트 절연막으로서 실리콘 질화 산화막을 이용하고 있기 때문에, 실효 이동도가 향상된다. 또한, 질소의 분포와 질소 원자의 결합 상태를 최적화하고 있기 때문에, 절연 파괴 수명과 핫 캐리어 수명이 향상된다. 그 결과, 고속 동작이 가능하며 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 발명의 하나의 특징에 따른 반도체 장치의 제조 방법은, 실리콘 기판 상에 실리콘 산화막을 형성하는 공정, 실리콘 산화막을 질화하여 실리콘 질화 산화막을 형성하는 공정, 및 실리콘 질화 산화막 상에 게이트 전극을 형성하는 공정을 구비한다. 실리콘 산화막을 형성하는 공정은 수증기 분위기 중에서 산화시킴으로써 실리콘 산화막을 형성하는 것을 포함한다. 실리콘 질화 산화막을 형성하는 공정은 온도 800℃ 이상 900℃ 이하의 산화이질소(N2O) 분위기 중에 실리콘 산화막을 5분간 이상 60분간 이하로 유지하는 것을 포함한다.
이러한 반도체 장치의 제조 방법에 따르면, 실효 이동도를 향상시키는 게이트 절연막으로서 실리콘 질화 산화막을 형성한다. 이 실리콘 질화 산화막은 수증기 분위기 중에서 형성된 실리콘 산화막을 질화함으로써 얻어지기 때문에, 절연 파괴 수명을 향상시킨다. 또한, 질화는 온도 800℃ 이상 900℃ 이하의 산화이질소의 분위기 중에 실리콘 산화막을 5분간 이상 60분간 이하 유지함으로써 행해지기 때문에, 계면 근방에만 질소가 분포하고, 모든 질소 원자는 각각 2개의 실리콘 원자와 1개의 산소 원자에 결합하게 된다. 따라서, 질소의 분포와 결합 상태가 최적화되며 절연 파괴 수명과 핫 캐리어 수명을 향상시키는 게이트 절연막을 형성할 수 있다. 그 결과, 고속 동작이 가능하며 신뢰성이 높은 반도체 장치를 제조할 수 있다.
실리콘 질화 산화막을 형성하는 공정에서, 온도를 800℃ 이상으로 한 것은 온도가 800℃ 미만으로 하면 질화가 충분히 진행하지 않으며 실리콘 질화 산화막이 얻어지지 않기 때문이다. 또한, 온도를 900℃ 이하로 한 것은 온도가 900℃를 넘으면, 질소 원자가 3개의 실리콘 원자와 결합하도록 되기 때문이다.
또한, 산화이질소의 분위기 중에 실리콘 산화막을 5분간 이상 60분간 이하 유지한 것은 5분 미만이면 질화가 충분히 진행하지 않으며 실리콘 질화 산화막이 얻어지지 않기 때문이며, 60분을 넘으면 질화 속도가 포화하기 때문이다.
본 발명의 다른 특징에 따른 반도체 장치의 제조 방법은, 실리콘 기판 상에 실리콘 산화막을 형성하는 공정, 실리콘 산화막을 질화하여 실리콘 질화 산화막을 형성하는 공정, 및 실리콘 질화 산화막 상에 게이트 전극을 형성하는 공정을 구비한다. 실리콘 산화막을 형성하는 공정은 수증기 분위기 중에서 산화시킴으로써 실리콘 산화막을 형성하는 것을 포함한다. 실리콘 질화 산화막을 형성하는 공정은 온도 800℃ 이상 900℃ 이하의 산화 질소(NO)의 분위기 중에 실리콘 산화막을 5분간 이상 60분간 이하 유지하는 것을 포함한다.
이러한 반도체 장치의 제조 방법에서는, 실효 이동도를 향상시키는 게이트 절연막으로서 실리콘 질화 산화막을 형성한다. 이 실리콘 질화 산화막은 수증기 분위기 중에서 형성된 실리콘 산화막을 질화함으로써 얻어지기 때문에, 절연 파괴 수명을 향상시킨다. 또한, 질화는 온도 800℃ 이상 900℃ 이하의 산화 질소의 분위기에 실리콘 산화막을 5분간 이상 60분간 이하 유지하여 행해지기 때문에, 실리콘 기판과 실리콘 질화 산화막과의 계면 근방에만 질소가 분포하고 3개의 실리콘 원자와 결합하고 있는 질소 원자는 계면 근방에만 존재하게 된다. 따라서, 질소의 분포와 결합 상태가 최적화되며 절연 파괴 수명과 핫 캐리어 수명이 향상된다. 그 결과, 고속 동작이 가능하며 신뢰성이 높은 반도체 장치를 제공할 수 있다.
실리콘 질화 산화막을 형성하는 공정에서, 온도를 800℃ 이상으로 한 것은 온도가 800℃미만이면 질화가 충분히 진행하지 않아서 실리콘 질화 산화막을 얻을 수 없기 때문이다. 또한, 온도를 900℃ 이하로 한 것은, 온도가 900℃를 넘으면 실리콘 질화 산화막 전체에서 3개의 실리콘 원자와 결합하는 질소 원자가 존재하게 되기 때문이다.
또한, 산화 질소의 분위기 중에 실리콘 산화막을 5분간 이상 60분간 이하 유지하는 것은, 5분 미만이면 질화가 충분히 진행하지 않아서 실리콘 질화 산화막이 얻어지지 않기 때문이며, 60분을 넘으면 질화하는 속도가 포화하기 때문이다.
도 1은 제1 실시 형태에 따른 반도체 장치의 제조 방법의 제1 공정을 나타낸 단면도.
도 2는 제1 실시 형태에 따른 반도체 장치의 제조 방법의 제2 공정을 나타낸 단면도.
도 3은 제1 실시 형태에 따른 반도체 장치의 제조 방법의 제3 공정을 나타낸 단면도.
도 4는 전자의 이동도를 측정하기 위한 제1 공정을 나타낸 도면.
도 5는 전자의 이동도를 측정하기 위한 제2 공정을 나타낸 도면.
도 6은 샘플 6과 비교한 경우의 샘플 1에 대한 게이트 전압과 전자의 이동도의 관계를 나타낸 그래프.
도 7은 샘플 6과 비교한 경우의 샘플 2에 대한 게이트 전압과 전자의 이동도의 관계를 나타낸 그래프.
도 8은 샘플 6과 비교한 경우의 샘플 3에 대한 게이트 전압과 전자의 이동도의 관계를 나타낸 그래프.
도 9는 샘플 6과 비교한 경우의 샘플 4에 대한 게이트 전압과 전자의 이동도의 관계를 나타낸 그래프.
도 10은 샘플 6과 비교한 경우의 샘플 5에 대한 게이트 전압과 전자의 이동도의 관계를 나타낸 그래프.
도 11은 핫 캐리어 수명을 측정하기 위한 제1 공정을 나타낸 도면.
도 12는 핫 캐리어 수명을 측정하기 위한 제2 공정을 나타낸 도면.
도 13은 샘플 6과 비교한 경우의 샘플 1에 대한 드레인 전압과 핫 캐리어 수명의 관계를 나타낸 그래프.
도 14는 샘플 6과 비교한 경우의 샘플 2에 대한 드레인 전압과 핫 캐리어 수명의 관계를 나타낸 그래프.
도 15는 샘플 6과 비교한 경우의 샘플 3에 대한 드레인 전압과 핫 캐리어 수명의 관계를 나타낸 그래프.
도 16은 샘플 6과 비교한 경우의 샘플 4에 대한 드레인 전압과 핫 캐리어 수명의 관계를 나타낸 그래프.
도 17은 샘플 6과 비교한 경우의 샘플 5에 대한 드레인 전압과 핫 캐리어 수명의 관계를 나타낸 그래프.
도 18은 핫 캐리어 수명과 N2O 가스의 유량비와의 관계를 나타낸 그래프.
도 19는 정전압에서의 시간 의존 절연 파괴 특성(TDDB 특성)을 측정하는 방법을 설명하기 위한 도면.
도 20은 샘플 6과 비교한 경우의 샘플 1에 대한 파괴 시간과 누적 고장률과의 관계를 나타낸 그래프.
도 21은 샘플 6과 비교한 경우의 샘플 2에 대한 파괴 시간과 누적 고장률과의 관계를 나타낸 그래프.
도 22는 샘플 6과 비교한 경우의 샘플 3에 대한 파괴 시간과 누적 고장률과의 관계를 나타낸 그래프.
도 23은 샘플 6과 비교한 경우의 샘플 4에 대한 파괴 시간과 누적 고장률과의 관계를 나타낸 그래프.
도 24는 샘플 6과 비교한 경우의 샘플 5에 대한 파괴 시간과 누적 고장률과의 관계를 나타낸 그래프.
도 25는 정전압에서의 시간 의존 절연 파괴 특성(TDDB 특성)을 측정하기 위한 방법의 설명도.
도 26은 샘플 6과 비교한 경우의 음의 바이어스 조건에서의 샘플 1에 대한 파괴 시간과 누적 고장률의 관계를 나타낸 그래프.
도 27은 샘플 6과 비교한 경우의 음의 바이어스 조건에서의 샘플 2에 대한 파괴 시간과 누적 고장률의 관계를 나타낸 그래프.
도 28은 샘플 6과 비교한 경우의 음의 바이어스 조건에서의 샘플 3에 대한 파괴 시간과 누적 고장률의 관계를 나타낸 그래프.
도 29는 샘플 6과 비교한 경우의 음의 바이어스 조건에서의 샘플 4에 대한 파괴 시간과 누적 고장률의 관계를 나타낸 그래프.
도 30은 샘플 6과 비교한 경우의 음의 바이어스 조건에서의 샘플 5에 대한 파괴 시간과 누적 고장률의 관계를 나타낸 그래프.
도 31은 실리콘 질화 산화막(A) 내의 질소 원자와 산소 원자와 실리콘 원자의 분포를 나타낸 도면.
도 32는 실리콘 질화 산화막(A) 내의 질소의 결합 상태를 나타낸 그래프.
도 33은 비교로서 질화 산화막(B) 내의 질화 원자와 산소 원자와 실리콘 원자의 분포를 나타낸 그래프.
도 34는 비교로서 질화 산화막(B) 내의 질소의 결합 상태를 나타낸 그래프.
도 35는 게이트 절연막의 전계와 전류 밀도를 측정하기 위한 방법을 설명하기 위한 도면.
도 36은 실리콘 질화 산화막(A) 내의 전류 밀도와 전계의 관계를 나타낸 그래프.
도 37은 본 발명에 의해 제조한 실리콘 질화 산화막을 게이트 절연막으로서 이용한 플래시 메모리의 메모리 셀을 나타낸 단면도.
도 38은 실리콘 질화 산화막(C)과 실리콘 산화막을 비교하여 전류 밀도와 전계의 관계를 나타낸 그래프.
도 39는 플래시 메모리의 메모리 셀의 임계치 전압 변동의 측정 방법의 제1 공정을 나타낸 도면.
도 40은 플래시 메모리의 메모리 셀의 임계치 전압 변동의 측정 방법의 제2 공정을 나타낸 도면.
도 41은 막 두께비 및 막 두께 증가율과 임계치 전압 변동의 관계를 나타낸 그래프.
도 42는 실리콘 질화 산화막(J) 내의 질소 원자와 산소 원자와 실리콘 원자와의 분포를 나타낸 그래프.
도 43은 실리콘 질화 산화막(J) 내의 질소의 결합 상태를 나타낸 그래프.
도 44는 실리콘 질화 산화막(J) 내의 전류 밀도와 전계의 관계를 나타낸 그래프.
도 45는 종래의 트랜지스터에 이용되는 질화 산화막을 나타낸 단면도.
도 46은 종래의 트랜지스터에 이용되는 개선된 질화 산화막을 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
3 : 질화 산화막
4 : 게이트 전극
6 : 게이트 절연막
(제1 실시 형태)
트랜지스터의 제조
도 1 내지 도 3은 본 발명의 제1 실시 형태에 따른 반도체 장치로서 전계 효과 트랜지스터의 제조 공정을 나타낸 단면도이다. 도 1을 참조하여 p형의 실리콘 기판(1) 상에 LOCOS(Local Oxidation of Silicon)법에 의해 분리 절연막(2)을 형성하였다.
도 2를 참조하여, 실리콘 기판(1)을 히터 가열 방식의 해치식로에 넣었다. 화로 내의 온도를 약 750℃로 유지하고 수소와 산소의 유량비를 1 : 10 ∼ 2 : 1로 하고 수소와 산소를 반응시킴으로써 수증기를 생성시켰다. 이 수증기 중에서 실리콘 기판(1)의 표면을 산화하여 실리콘 산화막을 형성하였다(발열 산화).
다음에, 산화이질소(N2O)와 질소(N2)의 체적 유량비를 5 : 95로 한 혼합 가스를 화로 내에 도입하고, 화로 내의 온도를 800℃로 해서 이 상태를 20분간 유지함으로써 실리콘 산화막을 질화하여 질화 산화막(3)을 형성하였다.
질화 산화막(3)을 덮도록 도핑된 폴리 실리콘을 퇴적하고, 이 도핑된 폴리 실리콘과 질화 산화막(3)을 소정의 형태로 패터닝함으로써, 도 3에 도시한 바와 같이 게이트 전극(4)과 두께 7.5㎚의 게이트 절연막(6)을 형성하였다. 실리콘 기판(1)에 인을 주입함으로써 소오스·드레인 영역(5a, 5b)을 형성하였다.
이와 같이 해서, 샘플 1의 전계 효과 트랜지스터를 제조하였다.
전자의 실효 이동도 μeff의 측정
도 4 및 도 5는 전자의 이동도(실효 이동도)를 측정하는 방법을 나타낸 도면이다. 도 4를 참조하여, 전술한 공정에서 제조한 트랜지스터의 게이트 길이 L 및 게이트 폭 W를 모두 100㎛로 하였다. 실리콘 기판(1)을 접지 전위로 하였다. 용량을 측정하기 위한 CV 미터(7)를 게이트 전극(4)과 소오스·드레인 영역(5a)에 접속하였다. 소오스·드레인 영역(5a, 5b)도 접지 전위로 하였다. 이 상태에서 게이트 전극(4)에 인가되는 전압을 -0.5V ∼ 5V까지 변화시켜서 게이트 전극(4)과 채널 영역(1a) 간의 용량 Cgc를 측정하였다.
도 5를 참조하여, 용량 Cgc의측정이 종료하면 게이트 전극(4)을 가변 게이트 전원(8)에 접속하고 소오스·드레인 영역(5a)과 실리콘 기판(1)을 접지 전위로 하였다. 소오스·드레인(5b)을 전류계(10)와 전압 0.05V의 드레인 전원(9)에 접속함으로써 소오스·드레인 영역(5b)의 전위를 0.05V로 하였다.
이 상태에서, 게이트 전극(4)에 인가하는 전압 VG를 변화시켜 소오스·드레인 영역(5a)과 소오스·드레인 영역(5b) 간에 흐르는 전류 ID를 측정하였다. 이들의 결과를 이하의 식에 대입하고 채널 영역(1a)에서의 전하 밀도 QN(VG)을 계산하였다.
다음에, 전술한 실험 결과와 QN(VG)를 이하의 식에 대입하고 채널 영역(1a)에서의 전자의 실효 이동도 μeff를 계산하였다.
μeff=(L/W)·(1/QN(VG))·(ID/VD)
또한, 도 2에서 도시한 공정에서, N2O와 N2의 체적 유량비와 질화 온도를 이하와 같이 설정하여 여러가지의 게이트 절연막을 구비한 전계 효과 트랜지스터로서 샘플 2 내지 6을 제작하였다.
샘플 No. 질화일 때의 N2O와 N2의 체적 유량비 질화 시간 (min) 질화 온도 (℃) 도면에서의 표시
1 5 : 95 20 800 ○
2 5 : 95 20 850 ◇
3 20 : 80 20 850 □
4 100 : 0 20 850 △
5 5 : 95 20 900 ▽
6 열 산화막(질화하지 않음) ●
샘플 2 내지 6에 대해서도 도 4 및 도 5에서 도시한 바와 같은 방법에 의해 채널 영역(1a)의 전자의 실효 이동도 μeff를 측정하였다.
도 6 내지 도 10은 샘플 6과 비교한 경우의 샘플 1 내지 5에 대한 μeff와 VG의 관계를 나타낸 그래프이다. 도 6 내지 도 10을 참조하여, 샘플 1에 대해서는 0V≤VG≤5V, 샘플 2에 대해서는 0V≤VG≤5V, 샘플 3에 대해서는 2.2V≤VG≤5V, 샘플 4에 대해서는 2.7V≤VG≤5V, 샘플 5에 대해서는 1.7V≤VG≤5V의 범위에서 실효 이동도 μeff가 샘플 6보다도 크다는 것을 알 수 있다. 따라서, 게이트 전압을 이 범위로 하면 샘플 1 내지 5를 이용해서 고속 동작이 가능한 반도체 장치로서 전계 효과 트랜지스터를 제공할 수 있다.
핫 캐리어 수명의 측정
도 11 및 도 12는 게이트 절연막의 핫 캐리어 수명을 측정하기 위한 방법을 나타낸 도면이다. 도 11을 참조하여, 전자의 실효 이동도 μeff의 측정으로는 게이트 길이 L이 100㎛이며 게이트 폭 W가 100㎛의 트랜지스터를 제조한데 대해 게이트 길이 L은 0.5㎛로 하고 게이트 폭 W는 5㎛로서 샘플 1 내지 6의 전계 효과 트랜지스터를 제조하였다.
실리콘 기판(1)과 소오스·드레인 영역(5b)을 접지 전위로 하였다. 소오스·드레인 영역(5a), 전류계(10), 및 전압은 0.05V의 드레인 전원(9)을 접속하였다. 이에 따라, 소오스·드레인 영역(5a)의 전위를 0.05V로 하였다. 게이트 전극(4)과 가변 게이트 전원(8)을 접속하였다.
이 상태에서, 게이트 전극(4)에 인가하는 전압을 변화시켜 샘플 1 내지 6의 트랜지스터에 대해 초기 임계치 전압 VTH0를 구하였다.
다음에, 도 12를 참조하여, 실리콘 기판(1)을 접지 전위로 하고 실리콘 기판(1)과 접지 전원 간에 전류계(10)를 접속하였다. 소오스·드레인 영역(5a)을 접지 전위로 하였다. 소오스·드레인 영역(5b)과 전류계(10)와 가변 드레인 전원(11)을 접속하였다. 게이트 전극(4)과 가변 게이트 전원(8)을 접속하였다.
가변 드레인 전원(11)의 드레인 전압 VD를 5.25V로 하였다. 또한, 전류계(10)에 흐르는 전류 Isub의 값이 최대가 되도록 게이트 전극(4)에 전압을 인가하였다. 이 상태를 a초간 계속시켜서 게이트 절연막(6)에 전기적 스트레스를 주었다. 그 후, 다시 도 11에서 도시한 바와 같은 구성에 의해 샘플 1 내지 6의 트랜지스터에 대해 임계치 전압 VTH를 구하였다. 이 때 임계치 전압 VTH가 초기의 임계치 전압 VTH0로부터 10㎷ 이상 변화하고 있으면, a초를 핫 캐리어 수명으로 하였다. 임계치 전압 VTH가 초기의 임계치 전압 VTH0로부터 10㎷ 이상 변화하지 않고 있는 경우에는 역시 도 12에서 도시한 바와 같은 방법으로 게이트 절연막(6)에 a초간, 전기적인 스트레스를 주고 그 후, 도 11에서 도시한 바와 같은 방법에 의해 임계치 전압 VTH를 측정하였다.
이러한 공정을 반복함으로써, 전기적인 스트레스를 인가한 후의 임계치 전압 VTH가 초기 임계치 전압 VTH0로부터 10㎷ 변화할 때까지의 시간을 측정하고, 그 시간을 핫 캐리어 수명으로 하였다. 드레인 전압 VD가 5.25V, 5.00V, 4.75V, 4.50V의 각각의 경우에 대해 이러한 측정을 행하였다.
도 13 내지 도 17은 샘플 6과 비교한 경우의 샘플 1 내지 5에 대한 핫 캐리어 수명 τ과 드레인 전압 VD의 관계를 나타낸 그래프이다. 도 13 내지 도 17에서, 본 발명에서 제조한 트랜지스터(샘플 1 내지 5)의 핫 캐리어 수명은 종래의 열 산화막을 게이트 절연막으로서 이용한 트랜지스터(샘플 6)의 핫 캐리어 수명과 동등 또는 최대로 5배 정도로 되어 있다. 따라서, 본 발명에 의해 제조한 게이트 절연막을 이용하면, 반도체 장치로서의 전계 효과 트랜지스터의 수명은 최대 5배가 된다.
도 18은 드레인 전압 VD를 5V로 한 경우의 핫 캐리어 수명τ과 게이트 절연막을 제조할 때의 N2O 가스의 유량비의 관계를 나타낸 그래프이다. 도 18에서, N2O 가스의 유량비가 많아지면 핫 캐리어 수명 τ가 연장되는 것을 알 수 있다. 또한, 게이트 절연막을 고온(900℃)에서 제조한 샘플 5의 핫 캐리어 수명τ가 가장 긴 것을 알 수 있다.
양의 바이어스 조건에서의 정전압 시간 의존 절연 파괴 특성(TDDB 특성)의 측정
도 19는 양의 바이어스 조건에서의 정전압 시간 의존 절연 파괴 특성을 측정하기 위한 방법을 나타낸 도면이다. 도 19를 참조하여, 샘플 1의 트랜지스터를 제조하였다. 실리콘 기판(1)과 소오스·드레인 영역(5a, 5b)을 접지 전위로 하였다. 게이트 전극(4)과 전류계(10)와 가변 게이트 전원(8)을 접속하였다. 채널 영역(1a)과 게이트 전극(4)의 대향 면적 S는 0.1㎟로 하였다. 이 상태에서, 게이트 절연막(6)에 인가되는 전계 EOX가 +13MV/㎝가 되도록 게이트 전압 VG를 이하의 식에 따라 계산하고 이 게이트 전압 VG를 게이트 전극(4)에 인가하였다.
VG=VFB+2φF+TOXEOX… (A)
VFB : 플랫 밴드 전압, φF : 페르미포텐셜, TOX: 게이트 절연막(6)의 막 두께, EOX= +13MV/㎝
게이트 전극(4)에 게이트 전압 VG를 인가한 시간과 전류계(10)에 흐르는 전류 IG를 측정하였다. 이 경우, 게이트 절연막(6)이 절연 파괴를 일으키면, 누설 전류가 증대하여 전류 IG는 급격하게 증가한다. 97개의 샘플 1에 대해 게이트 절연막(6)에 전압 VG를 인가한 직후로부터 전류 IG가 급격하게 증가할 때까지의 시간을 파괴 시간(t1, t2, …, t97)으로서 각각 측정하였다. 또한, 샘플 2 내지 6의 트랜지스터를 제조하고 동일한 측정을 행하였다.
도 20 내지 도 24는 샘플 6과 비교한 경우의 샘플 1 내지 5에 대한 누적 고장률과 파괴 시간의 관계를 나타낸 그래프이다. 여기서, 「누적 고장률」이란, 어느 파괴 시간에서 97개의 샘플 중의 어느 정도의 샘플이 절연 파괴를 일으키는지를 나타낸 비율이다. 도 20 내지 도 24에서, 샘플 5에서는 누적 고장률이 약간 상승하고 있지만, 샘플 1 내지 4의 본 발명품에 따르면 종래의 트랜지스터(샘플 6)와 동등 또는 그 이상으로 절연 파괴를 억제할 수 있으며 신뢰성이 높은 트랜지스터가 얻어진다.
음의 바이어스 조건에서의 정전압 시간 의존 절연 파괴 특성(TDDB 특성)의 측정
도 25는 음의 바이어스 조건에서의 정전압 시간 의존 절연 파괴 특성(TDDB 특성)을 측정하기 위한 방법을 나타낸 도면이다. 도 25를 참조하여, 실리콘 기판(1) 상에 분리 절연막(2)과 실리콘 질화 산화막(14)을 형성하고, 그 위에 게이트 전극(15)을 형성하였다. 이와 같이 해서, 샘플 1 내지 6의 트랜지스터를 제조하였다. 실리콘 기판(1)을 접지 전위로 하고, 게이트 전극(15)과 전류계(10)와 가변 게이트 전원(8)을 접속하였다.
이 상태에서 게이트 절연막(14)에 인가되는 전계 EOX가 -12MV/㎝가 되도록 전술한 (A)에서 나타낸 식에서 게이트 전극(15)에 인가하는 게이트 전압 VG를 계산하였다. 이 VG를 게이트 전극(15)에 인가한 시간과 전류계(10)를 흐르는 전류 IG를 측정하였다. 이 경우, 게이트 절연막(14)이 절연 파괴를 일으키면, 누설 전류가 증대하고 전류 IG는 급격하게 증가한다. 97개의 샘플에 대해 게이트 전극(15)에 전압 VG를 인가한 직후로부터 전류 IG가 급격한 증가를 나타내기까지의 시간을 파괴 시간(t1, t2, …, t97)으로 하였다.
도 26 내지 도 30은 샘플 6과 비교한 경우의 샘플 1 내지 5의 누적 고장률과 파괴 시간의 관계를 나타낸 그래프이다. 도 26 내지 도 30에서, 본 발명품(샘플 1 내지 샘플 5)에서는 종래의 트랜지스터(샘플 6) 보다도 파괴 시간이 길어지고 있는 것을 알 수 있다. 그 때문에, 본 발명에 따라서 게이트 절연막을 형성하면, 절연 파괴를 억제할 수 있으며 신뢰성이 높은 트랜지스터가 얻어진다.
(제2 실시 형태)
실리콘 질화 산화막의 형성
제1 실시 형태와 동일한 방법으로 발열 산화에 의해서 두께가 80Å인 실리콘 산화막을 실리콘 기판 상에 형성하였다.
다음에, 히터 가열 방식의 배치로에서, N2O 가스의 유량을 4slm(standard liter per minute)으로 하고, 온도 900℃의 분위기 중에 30분간, 실리콘 기판을 유지하고 실리콘 산화막을 질화하였다. 이에 따라, 두께가 100Å의 실리콘 질화 산화막(A)를 형성하였다.
SIMS(Secondary Ion Mass Spectroscopy) 분석
SIMS의 원리에 대해 간단하게 설명한다. 개체 표면에 이온빔을 조사하면, 개체 표면의 원자와 이온빔이 충돌하고, 원자의 일부가 개체의 밖으로 돌출한다. 이 현상을 스퍼터링이라고 하고, 스퍼터링에 의해 돌출되는 원자의 일부는 이온(2차 이온)으로서 방출된다. 이 2차 이온의 질량을 분석함으로써 개체 중의 원소의 분석을 행할 수 있다. 또한, 스퍼터링을 계속함으로써 개체의 깊이 방향으로의 원소의 분포를 얻을 수 있다. 샘플 7을 SIMS에 의해 분석하였다.
도 31은 SIMS 분석에 의해서 얻어지며, 전술에서 얻어진 실리콘 질화 산화막(A)의 질소와 실리콘과 산소의 분포를 나타낸 그래프이다. 도 31을 참조하여, 스퍼터링 시간이 130초 부근은 실리콘 기판과 실리콘 질화 산화막의 계면을 나타내며, 스퍼터링 시간이 130초를 넘는 부분은 실리콘 기판 내의 조성을 나타내며 130초 미만의 부분은 실리콘 질화 산화막의 조성을 나타낸다. 실리콘 기판과 실리콘 질화 산화막의 계면 근방에서만 질소 농도 분포가 존재하는 것을 알 수 있다. 또한, 질소 농도는 실리콘 기판과 실리콘 질화 산화막의 계면 근방에서만 최대치를 갖는 것을 알 수 있다.
XPS(X-ray Photoelectron Spectroscopy) 분석
XPS의 원리에 대해 간단하게 설명한다. 개체 표면에 X선을 조사하면, 광전 효과에 의해 내각 준위(內殼 準位)의 전자가 X선으로부터 에너지를 얻어 개체밖으로 돌출한다. 이 전자를 광전자라고 하고, 광전자의 운동 에너지 Ek는 조사한 X선의 에너지 Ex와 전자의 결합 에너지 Eb의 차에 상당하므로, Ek=Ex-Eb로 나타낸다. Ex는 기지이며, Ek를 에너지 분광기로 측정하면, Eb=Ex-Ek에서, 전자의 결합 에너지 Eb를 구할 수 있다. 이 결합 에너지에 의해서 전자의 내각 준위를 구하고 내각 준위와 화학 결합의 상태가 관련하기 때문에 결합 상태를 평가할 수 있다.
다음에, 실제의 XPS 분석은 이하와 같은 각도 분해 XPS법을 이용하여 행하였다
고체 중에서 발생한 광 전자는 진공 중에 돌출하기까지 일부는 고체 원자에 의해 산란을 받아 에너지를 잃는다. 얕은 곳에서 발생한 광 전자에 비해 깊은 곳에서 발생한 광전자는 고체 중에서 긴 거리를 통과하기 때문에, 진공 중에 돌출할 수 있는 확률이 작다. 최외측 표면에서의 탈출 확률을 1로 할 때, 그 탈출 확률이 1/e이 되는 표면으로부터의 거리를 평균 자유 행정이라고 한다. 또한, 광전자의 검출각을 얕게 하면 동일한 깊이에서 발생한 광전자라도 진공 중에 돌출하기까지 고체 중을 통과하는 거리가 길어진다. 즉, 얕은 영역으로부터의 신호량이 상대적으로 증가하기 때문에, 실효적인 평균 자유 행정을 짧게 할 수 있다. 이와 같이, 검출각을 변화시킴으로써 신호의 발생 깊이를 바꿀 수 있으며, 깊이 방향의 정보가 얻어진다. 다만, 검출각을 크게하고 검출각을 깊게 해도 얕은 부분의 신호가 중복되어 검출된다. 그 때문에, 깊이 방향의 농도 분포에 신호를 변환하기 위해서 막을 유한한 두께의 층형으로 나눈 모델을 이용하여 시뮬레이션과 커브 피팅을 이용하여 해석한다.
도 32의 (a)는 질화 산화막을 층형으로 나눈 모델을 나타낸 도면이다. 표면측으로부터 1, 2, …, n층으로 하면, j층에서 발생한 광 전자는 j-1층으로 순차 감쇠를 받은 진공 중에 돌출한다. 이것을 1 내지 n층에서 발생하는 광 전자에 대해 합을 취한 것이 실제로 검출되는 광전자의 총량이 된다. j층에서의 N(질소) 농도를 N(j)로 하면, N(질소) 원자로부터 발생한 광 전자의 강도의 총량 R은 N(j)와 θ의 함수로 된다. θ를 변화시켜서 R을 측정하면, 미지 변수는 N(j)만으로 된다. 그러나, 이 식을 N(j)에 대해서 푼 것은 용이하지 않으므로, (N(j), θ)가 실측 데이타와 일치하는 N(j)를 계산기를 이용한 커브 피팅에 의해 찾아낸다. 이와 같이 해서 구해진 N(j)가 깊이 방향의 N 농도 분포에 대응한다.
또한, N1s(질소 원자의 1s 궤도)의 XPS 스펙트럼을 Si3≡ N과 Si2= N-O에 피크 분리하고, 각각에 대해서 각도 분해법에 의해 깊이 분포를 구하였다.
이러한 XPS에 의해, 전술에서 얻어진 실리콘 질화 산화막(A) 내의 원자의 결합 상태를 분석하였다.
도 32의 (b)는 XPS 분석에 의해서 얻어진 실리콘 질화 산화막(A) 내의 결합 상태를 나타낸 그래프이다.
도 32의 (b) 중 「계면으로부터의 거리」란, 실리콘 기판과 실리콘 질화 산화막의 계면으로부터 실리콘 질화 산화막의 내부까지의 거리를 말한다. 또한, 「Si3≡ N 밀도」란 모든 원자중 3개의 실리콘 원자와 결합하고 있는 질소 원자의 비율을 말한다. 또한, 「Si2= N-O 밀도」란 모든 원자중 2개의 실리콘 원자와 1개의 산소 원자에 결합하고 있는 질소 원자의 비율을 말한다. 또, 「Si3≡ N 밀도」의 눈금은 「Si2= N-O 밀도」의 눈금의 10배의 크기이다. 도 32의 (b)에서 실리콘 기판과 실리콘 질화 산화막의 계면 근방에서, 모든 질소 원자는 2개의 실리콘 원자와 1개의 산소 원자에 결합하고 있는 것을 알 수 있다.
비교품의 제작 및 분석
제1 실시 형태와 동일한 발열 산화에 의해, 온도 750℃에서 실리콘 기판 상에 실리콘 산화막을 형성하였다. 이 실리콘 산화막을 온도 900℃의 암모니아 가스로 2분간 질화함으로써 실리콘 질화 산화막(B)를 형성하였다.
도 33은 암모니아로 질화한 실리콘 질화 산화막(B) 내의 질소와 실리콘과 산소의 분포를 나타낸 그래프이며, 도 34는 암모니아로 질화한 실리콘 질화 산화막(B) 내의 질소 원자의 결합 상태를 나타낸 그래프이다. 도 33 및 도 34에서, 암모니아로 질화한 쪽이 도 32 및 도 31에서 나타낸 바와 같이 N2O에서 질화한 경우에 비해서 실리콘 질화 산화막 내의 질소량은 많아지지만, 질소의 분포가 넓어지는 것뿐만아니라, 이 질소는 3개의 실리콘 원자와 결합하도록 되는 것을 알 수 있다.
전하 유지 특성의 측정
도 35는 실리콘 질화 산화막(A)의 전하 유지 특성을 측정하는 방법을 나타낸 도면이다. 도 35를 참조하여, 실리콘 기판(1)의 표면에 형성된 분리 산화막(2)에 둘러싸인 영역에 실리콘 질화 산화막(A)으로 이루어지는 두께 100Å의 게이트 절연막(21)을 설치하였다. 이 게이트 절연막(21) 상에 도핑된 폴리 실리콘막(20)을 형성하고 가변 전원(52)에 접속하였다. 실리콘 기판(1)은 접지 전위로 하였다. 이와 같이 해서, 가변 전원(52)의 전압을 변화시킴으로써 전류계(10)에 흐르는 전류를 측정하였다.
다음에, 게이트 절연막(21)에 0.02A/㎠의 전류 밀도로 50초간 전자를 주입하고 게이트 절연막(21)에 전기적 스트레스를 주었다.
다음에, 전기적 스트레스를 준 게이트 절연막(21)에 가변 전원(52)에 의해 여러가지의 전압을 주고 전류계(10)를 흐르는 전류를 측정하였다.
또한, 게이트 절연막(21)을 두께가 100Å인 실리콘 산화막 대신에 동일한 실험을 행하였다.
도 36은 실리콘 산화막과 실리콘 질화 산화막(A) 간에 비교하여 전류 밀도와 전계의 관계를 나타낸 그래프이다. 도 36중 「○」는 전기적 스트레스를 주기 전의 실리콘 산화막, 「●」는 전기적 스트레스를 준 후의 실리콘 산화막, 「◇」는 전기적 스트레스를 주기 전의 실리콘 질화 산화막, 「△」는 전기적 스트레스를 준 후의 실리콘 질화 산화막에 대한 도면을 나타낸다. 이것은 후술하는 도 38 및 도 44에도 마찬가지이다.
도 36에서, 본 발명에 의해 제조된 실리콘 질화 산화막은 실리콘 산화막에 비해서 전기적 스트레스를 인가한 후에 전류 밀도가 작아지는 것을 알 수 있다. 이것은 고전계가 인가된 후에도 높은 절연성을 갖게 되며 전하 유지 특성이 향상하고 있다고 할 수 있다.
도 37은 본 발명에 의해 제조한 실리콘 질화 산화막(A)를 게이트 절연막으로서 갖는 플래시 메모리의 메모리 셀을 나타낸 단면도이다. 도 37에서는, 실리콘 기판(1)과 부동 게이트 전극(20) 간에 실리콘 질화 산화막(A)에 의해 구성되는 게이트 절연막(21)이 형성되어 있다.
그 외의 구성에 대해서는, 실리콘 기판(1)의 표면에 분리 절연막(2)이 형성되며, 부동 게이트 전극(20)과 분리 절연막(2)을 덮도록 ONO막(실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 적층막 ; 22)과 제어 게이트 전극(23)과 층간 절연막(24)이 형성되어 있다.
이와 같이 구성하면, 게이트 절연막(2)의 전하 유지 특성이 높기 때문에, 일단 부동 게이트 전극(2)에 축적된 전하는 실리콘 기판(1)으로 누설되지 않으며, 전하 유지 특성이 우수한 플래시 메모리로 할 수 있다. 또한, 불산에 의해 에칭할 때는 N-O 결합은 N-Si 결합보다도 끊어지기 쉽다. 그 때문에, 본 발명품은 질소가 3개인 실리콘과 결합하고 있는 것과 같은 질화 산화막보다도 에칭하기 쉽다.
(제3 실시 형태)
실리콘 질화 산화막의 형성
제1 실시 형태과 동일한 수법으로 발열 산화에 의해 두께가 86Å인 실리콘 산화막을 실리콘 기판 상에 형성하였다.
다음에, 히터 가열 방식의 배치로에서, 온도가 850℃에서 유량이 4slm의 N2O 가스에 의해 실리콘 산화막을 30분간 질화함으로써 실리콘 질화 산화막(C)를 형성하였다. 이 실리콘 질화 산화막(C)의 막 두께는 실리콘 산화막의 막 두께가 1.16배인 100Å로 되었다. 이 때의 막 두께 증가율은 수학식 4에서 계산하였다.
이 실리콘 질화 산화막(C)의 막 두께 증가율은 14%였다.
또한, 발열 산화에 의해 두께 100Å의 실리콘 산화막을 별도의 실리콘 기판에 형성하였다.
전하 유지 특성의 측정
두께 100Å의 실리콘 질화 산화막(C)와 두께 100Å의 실리콘 산화막에 대해서 도 35에서 도시한 바와 같은 방법에 의해 전계와 전류 밀도와의 측정을 행하였다. 도 38은 실리콘 산화막과 실리콘 질화 산화막(C)를 비교하여 전류 밀도와 전계의 관계를 나타낸 그래프이다. 도 38 중의 「○」, 「●」, 「◇」, 「△」에 대해서는 도 36과 마찬가지이다. 도 38에서, 본 발명에 따라 제조한 실리콘 질화 산화막은 전기적 스트레스를 인가한 후에도 높은 절연성을 갖는 것을 알 수 있다. 그 때문에, 이 실리콘 질화 산화막(C)를 도 37에서 도시한 게이트 절연막(21)으로서 이용하면, 전하 유지 특성이 높은 플래시 메모리를 제공할 수 있다.
임계치 전압 변동의 측정
전술한 방법에 따라서, 막 두께 증가율을 여러가지로 바꾼 샘플 8 내지 13에서 도시한 실리콘 질화 산화막(D) 내지 (I)(D : 막 두께 증가율 0%, E : 막 두께 증가율 4%, F : 막 두께 증가율 14%, G : 막 두께 증가율 21%, H : 막 두께 증가율 22%, I : 막 두께 증가율 31%)를 제조하였다.
도 39 및 도 40은 임계치 전압의 변동을 측정하는 방법을 설명하기 위한 도면이다. 도 39를 참조하여, 실리콘 기판(1) 상에 실리콘 질화 산화막(D)로 이루어지는 게이트 절연막(21)을 형성하였다. 게이트 절연막(21) 상에 부동 게이트 전극(20), ONO막(22), 제어 게이트 전극(23)을 형성하고, 게이트 절연막(21)의 양측에 소오스 영역(30)과 드레인 영역(31)을 형성하였다.
이러한 플래시 메모리의 메모리 셀을 28800개 형성하고, 그 중의 1개의 메모리 셀 A에 대해서 드레인 영역(31)에 +1V를 인가하고, 실리콘 기판(1)을 접지 전위로 하고 제어 게이트 전극(23)에 양의 전압을 인가하였다. 소오스 영역(30)과 드레인 영역(31) 간을 흐르는 전류치가 30㎂로 된 시점에서의 제어 게이트(23)에 인가된 전압을 임계치 전압으로 하였다. 이 임계치 전압의 변동을 이하와 같이 측정하였다.
최초에, 28800개의 메모리 셀 중의 1개의 메모리 셀(A)에서 도 39에서 도시한 바와 같이, 드레인 영역(31)을 부동 상태로 하였다. 소오스 영역(30)과 실리콘 기판(1)에 음의 전압 NV, 제어 게이트 전극에 양의 전압 MV를 t1초간 인가하고, t1초간 실리콘 기판(1)으로부터 부동 게이트 전극(20)에 전자를 주입하였다. 이에 따라, 임계치 전압이 양의 전압 LV가 되었다. 또한, 다른 메모리 셀에 대해서도 소오스 영역(30)과 실리콘 기판(1)과 제어 게이트 전극(23)을 도 39에서 도시한 바와 같은 전위로 하고 부동 게이트 전극(21)에 t1초간 전자를 주입하였다.
다음에, 전술한 메모리 셀 A에서 도 40에 도시한 바와 같이, 소오스 영역(30)과 실리콘 기판(1)는 부동 상태로 하였다. 드레인 영역(31)에 양의 전압 PV, 제어 게이트 전극(23)에 음의 전위 QV를 t2초간 인가하고 t2초간 부동 게이트 전극(20)으로부터 드레인 영역(31)으로 전자를 인출하였다. 이에 따라, 임계치 전압이 R1V가 되었다.
다른 메모리 셀에 대해서도 도 40에 도시한 바와 같이, 제어 게이트 전극(23)과 드레인 영역(31)에 도 40에 도시한 바와 같은 전압을 인가하고, 부동 게이트 전극(20)으로부터 t2초간 전자를 인출하고 임계치 전압 R2∼ R28800을 측정하였다. R1∼ R28800의 최대치와 최소치의 차를 임계치 전압의 변동 Z로 하였다. 또한, 실리콘 질화 산화막(E) 내지 (I)로 이루어지는 게이트 절연막(21)의 각각에 대해 전술한 공정에 따라서 플래시 메모리의 메모리 셀을 형성하고 임계치 전압의 변동을 측정하였다.
도 41은 막 두께비(실리콘 질화 산화막의 두께/ 실리콘 산화막의 두께) 및 막 두께 증가율과 임계치 전압의 변동의 관계를 나타낸 그래프이다. 도 41에서, 막 두께 증가율이 14%(막 두께비 1.16)를 넘으면, 임계치 전압의 변동이 커지는 것을 알 수 있다. 그 때문에, 임계치 전압의 변동이 작은 플래시 메모리를 제조하기 위해서는 막 두께 증가율을 14% 이하, 즉 막 두께비를 1.16 이하로 하는 것이 바람직한 것을 알 수 있다.
(제4 실시 형태)
실리콘 질화 산화막의 제작
제1 실시 형태와 동일한 방법으로 발열 산화에 의해 두께가 96Å인 실리콘 산화막을 실리콘 기판 상에 형성하였다.
다음에, 히터 가열 방식의 배치로에서, 온도가 900℃의 NO 가스의 유량이 4slm의 분위기에서 30분간 실리콘 산화막을 질화 처리함으로써 두께 100Å의 실리콘 질화 산화막(J)를 형성하였다.
SIMS 분석 및 XPS 분석
도 42는 실리콘 질화 산화막(J) 내의 산소와 실리콘과 질소의 분포를 나타낸 그래프이며, 도 43은 실리콘 질화 산화막(J) 내의 질소의 결합 상태를 나타낸 그래프이다. 도 42를 참조하여, 스퍼터링 시간이 0 내지 30초 간에서 질소의 농도가 증가하고 있지만, 이것은 기계 오차에 의한 것이며, 이 부분에서 질소 밀도는 거의 0이다. 따라서, 실리콘 기판과 실리콘 질화 산화막의 계면 근방에만 질소 분포가 존재하고 있는 것을 알 수 있다.
또한, 도 43에서, 3개의 실리콘 원자와 결합하고 있는 질소 원자는 실리콘 기판과 실리콘 질화 산화막의 계면 근방 중에도 특히 계면에 가까운 부분, 즉 실리콘 질화 산화막이 계면에 인접하는 부분에만 존재하고 있는 것을 알 수 있다.
전하 유지 특성의 측정
실리콘 질화 산화막(J)의 전하 유지 특성을 도 35에서 도시한 바와 같은 방법에 의해 조사하였다.
도 44는 두께 100Å의 실리콘 질화 산화막(J)과 제3 실시 형태에서 형성한 두께 100Å의 실리콘 산화막을 비교하여 전류 밀도와 전계의 관계를 나타낸 그래프이다. 도 44 중의 「○」, 「●」, 「◇」, 「△」에 대해서는 도 36과 마찬가지이다. 도 44에서, 실리콘 질화 산화막(J)은 전기적 스트레스를 더한 후도 절연성에 우수한 것을 알 수 있다. 따라서, 실리콘 질화 산화막(J)을 도 37에서 나타낸 게이트 절연막(21)으로서 사용하면, 전하 유지 특성이 우수한 플래시 메모리를 제조할 수 있다. 또한, 제3 실시 형태와 마찬가지로 막 두께비를 여러가지로 바꾼 실리콘 질화 산화막을 제작하고 임계치 전압의 변동을 조사한 바, 막 두께비가 1.16배 이하이면 임계치 전압의 변동이 작았다.
이상, 본 발명의 실시 형태에 대해서 설명하였지만, 여기에 나타낸 실시 형태는 여러가지로 변형하는 것이 가능하다. 우선, 제2 실시 형태 내지 제4 실시 형태에서, 산화막 형성의 공정과 질화가 동일한 장치 내에서 행해져도 좋다. 또한, 각각의 막의 막 두께나 인가 전압 등은 필요에 따라서 적절하게 변경할 수 있다.
이번 개시된 실시 형태는 모든 점에서 예시로서 제한적인 것은 아니라고 생각하여야 한다. 본 발명의 범위는 상기한 설명이 아니고 특허 청구의 범위에 의해서 나타내며, 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
청구항1, 3에 기재된 발명에 따르면, 고속 동작이 가능하며 임계치 전압의 변동이 적고 절연 파괴가 발생하기 어려워 신뢰성이 높은 반도체 장치를 제공할 수 있다.
청구항2, 4에 기재된 발명에 따르면, 우수한 전하 유지 특성을 갖는 불휘발성의 반도체 기억 장치를 제공할 수 있다.

Claims (4)

  1. 실리콘 기판,
    상기 실리콘 기판 상에 형성되는 실리콘 질화 산화막, 및
    상기 실리콘 질화 산화막 상에 형성되는 게이트 전극
    을 구비하되,
    상기 실리콘 기판과 상기 실리콘 질화 산화막의 계면 근방에만 질소가 분포하고,
    상기 계면 근방에서는, 모든 질소 원자가 각각 2개의 실리콘 원자와 1개의 산소 원자와 결합하고 있는 반도체 장치.
  2. 실리콘 기판,
    상기 실리콘 기판 상에 형성되는 실리콘 질화 산화막, 및
    상기 실리콘 질화 산화막 상에 형성되는 게이트 전극
    을 구비하되,
    상기 실리콘 기판과 상기 실리콘 질화 산화막의 계면 근방에만 질소가 분포하고,
    3개의 실리콘 원자와 결합하고 있는 질소 원자는 상기 계면 근방에만 존재하는 반도체 장치.
  3. 실리콘 기판 상에 실리콘 산화막을 형성하는 공정,
    상기 실리콘 산화막을 질화하여 실리콘 질화 산화막을 형성하는 공정, 및
    상기 실리콘 질화 산화막 상에 게이트 전극을 형성하는 공정
    을 구비하되,
    상기 실리콘 산화막을 형성하는 공정은 수증기 분위기 중에서 산화시킴으로써 실리콘 산화막을 형성하는 것을 포함하고,
    상기 실리콘 질화 산화막을 형성하는 공정은 온도 800℃ 이상 900℃ 이하의 산화이질소의 분위기 중에 상기 실리콘 산화막을 5분간 이상 60분간 이하 유지하는 것을 포함하는 반도체 장치의 제조 방법.
  4. 실리콘 기판 상에 실리콘 산화막을 형성하는 공정,
    상기 실리콘 산화막을 질화하여 실리콘 질화 산화막을 형성하는 공정, 및
    상기 실리콘 질화 산화막 상에 게이트 전극을 형성하는 공정
    을 구비하되,
    상기 실리콘 산화막을 형성하는 공정은 수증기 분위기 중에서 산화시킴으로써 실리콘 산화막을 형성하는 것을 포함하고,
    상기 실리콘 질화 산화막을 형성하는 공정은 온도 800℃ 이상 900℃ 이하의 산화질소의 분위기 중에 상기 실리콘 산화막을 5분간 이상 60분간 이하 유지하는 것을 포함하는 반도체 장치의 제조 방법.
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