CN112838008A - 浮栅型分栅闪存器件的工艺方法 - Google Patents
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Abstract
本发明公开了一种浮栅型分栅闪存器件的工艺方法，在第一侧墙形成之后再进行浮栅存储晶体管防穿通、阈值电压的P型注入，利用自对准工艺消除了浮栅存储晶体管防穿通、阈值电压的P型注入与LDD注入之间的交叠区，在不增加制造成本的基础上使得LDD与P型注入区形成的结的掺杂分布更缓变，因此能进一步提高器件的击穿电压。
Description
技术领域
本发明涉及半导体器件制造领域，特别是指一种浮栅型分栅闪存器件的工艺方法。
背景技术
随着电子产品的快速普及，闪存flash作为当今的主流存储载体得到迅速的推广普及，其技术也得到了迅速的发展。非挥发性存储器(NVM)技术，从存储介质上分主要有浮栅(floating gate)技术和SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)技术，从结构上分主要有单栅(1-Transistor)、分栅(split gate)、双栅(2-Transistor)等技术。Flash由于其具有长寿命，非易失性，低价格，以及易于编程、擦除的优点已被越来越广泛的应用于各种嵌入式电子产品如金融IC卡、汽车电子等应用。提高存储集成密度有利于节省芯片面积、降低制造成本。随着主流工艺技术的发展，以及人们对Flash器件迫切要求，基于分栅结构的分栅Flash受到人们的广泛关注，相比于传统Flash，分栅快闪存储器作为闪存的一种，由于具有高效的编程速度以及完全避免过擦除的能力，无论是在单体还是在嵌入式产品方面都得到了人们更多的关注，目前，分栅快闪存储器已被广泛地应用于个人电脑、数码器材、移动终端、智能卡等产品。这种新颖的分栅Flash像SST ESF3，在可靠性、无过擦除等方面表现优越。但由于其复杂的器件结构以及对工艺难度的要求，对生产制造的推广产生重大的阻力。因此，一直以来对分栅Flash工艺流程的简化和优化是一个重点，在不影响器件前提下，减少掩膜版的使用是一种十分有效的研究方向，它可以极大的简化工艺和降低生产成本。
现有的一种浮栅型分栅闪存器件的工艺方法如下步骤一～步骤七所述，分别对应附图1～7：
步骤一，在P型衬底上热氧化生长浮栅氧化层102；生长多晶硅(Poly)层103和氮化硅层502；浅沟槽隔离STI(shallow-trench-isolation)工艺；同时定义闪存存储单元阵列和外围逻辑区的有源区。
步骤二，依次沉积多晶硅间ONO层104，多晶硅层105，厚氮化硅层501；光刻定义闪存的存储单元区域，并刻蚀去除开口区域的氮化硅层；以厚氮化硅层501为硬掩膜进行浮栅存储晶体管防穿通、阈值电压调节的P型注入形成注入区107。
步骤三，沉积氧化硅介质层，并利用各向异性刻蚀形成第一侧墙106，该侧墙的底部宽度定义了控制栅的长度。
步骤四，利用第一侧墙106作为硬质掩膜，对多晶硅进行各向异性刻蚀，形成自对准的控制栅105。
步骤五，沉积绝缘介质层，并各向异性刻蚀形成第二侧墙108，利用第二侧墙和第一侧墙共同作为硬质掩膜，自对准刻蚀形成浮栅103。
步骤六，依次沉积选择栅介质层109，选择栅多晶硅层110。并通过CMP方式形成自对准的选择栅。
步骤七，通过热氧化工艺在选择栅110上方形成介质层111，并与第一侧墙106、选择栅介质层109作为硬质掩膜，将两侧剩余的氮化硅层501、控制栅105、ONO层104、浮栅103去除，并依次进行LDD注入、第三侧墙沉积和刻蚀、源漏注入，形成器件如图7所示。
根据上述的2-bit/cell(二比特每存储单元)的浮栅型分栅闪存器件的制造流程可以看出，浮栅存储晶体管防穿通、阈值电压的P型注入形成的P型注入区107与LDD注入区域112存在交叠区，如图7箭头处所示。为了提高该分栅闪存的读电流同时降低器件的漏电流，107和112的注入剂量分别达到了e13和e14数量级，因此两个区域存在交叠会降低器件的击穿电压BV。
发明内容
本发明所要解决的技术问题在于提供一种浮栅型分栅闪存器件的工艺方法，解决P型注入区与LDD区注入距离过近而交叠导致的击穿电压降低。
为解决上述问题，本发明所述的浮栅型分栅闪存器件的工艺方法，包含：
步骤一，提供一半导体衬底，在所述的半导体衬底上依次形成浮栅介质层、第一多晶硅层以及第一氮化硅层；以第一氮化硅层为硬掩模刻蚀形成浅槽隔离结构，然后去除第一氮化硅层，定义出闪存器件的存储单元区及逻辑器件区。
步骤二，依次沉积ONO层、第二多晶硅层，以及第二氮化硅层，光刻定义出闪存单元区域并刻蚀去除窗口区域的第二氮化硅层。
步骤三，沉积氧化硅层，刻蚀形成第一侧墙；以第一侧墙以及第二氮化硅层为硬掩模进行浮栅存储晶体管的防穿通以及阈值电压调节的注入，形成P型注入区。
步骤四，沉积绝缘介质层，刻蚀形成第二侧墙，再以第二侧墙和第一侧墙作为硬掩模对第一多晶硅层进行刻蚀形成浮栅。
步骤五，依次沉积选择栅介质层、第三多晶硅层，通过CMP工艺形成自对准选择栅。
步骤六，在选择栅的顶部形成一层保护介质层，并以第一侧墙、选择栅介质层为硬掩模，将两侧剩余的第二氮化硅层、第二多晶硅层、ONO层、第一多晶硅层去除；进行LDD注入、第三侧墙介质层的沉积及刻蚀；进行源区、漏区的注入。
进一步的改进是，所述步骤一中，浮栅介质层为氧化层，所述浮栅介质层为热氧化法形成。
进一步的改进是，所述步骤二中，沉积形成的第二氮化硅层厚度大于第一氮化硅层。
进一步的改进是，所述步骤三中，第一侧墙刻蚀采用各向异性干法刻蚀工艺，采用硼注入形成P型注入区，所述P型注入的离子需穿通第二多晶硅层、ONO层、第一多晶硅层以及浮栅介质层后进入衬底中。
进一步的改进是，所述步骤四中，采用各向异性干法刻蚀工艺刻蚀形成第二侧墙；浮栅刻蚀为自对准刻蚀。
进一步的改进是，所述步骤五中，CMP工艺对第三多晶硅层进行研磨，第二氮化硅层作为研磨终止层，第二氮化硅层及选择栅介质层上方的第三多晶硅层被去除，形成自对准选择栅。
进一步的改进是，所述步骤六中，保护介质层通过对选择栅进行热氧化形成；源区、漏区注入完成以后，LDD区与P型注入区之间无交叠。
为解决上述问题，本发明还提供一种浮栅型分栅闪存器件的工艺方法，包含：
步骤一，提供一半导体衬底，在所述的半导体衬底上依次形成浮栅介质层、第一多晶硅层以及第一氮化硅层；以第一氮化硅层为硬掩模刻蚀形成浅槽隔离结构，然后去除第一氮化硅层，定义出闪存器件的存储单元区及逻辑器件区；
步骤二，依次沉积ONO层、第二多晶硅层，以及第二氮化硅层，光刻定义出闪存单元区域并刻蚀去除窗口区域的第二氮化硅层；
步骤三，沉积氧化硅层，刻蚀形成第一侧墙；以第一侧墙以及第二氮化硅层为硬掩模进行自对准刻蚀去除窗口内第二多晶硅层；再进行浮栅存储晶体管的防穿通以及阈值电压调节的注入，形成P型注入区；
步骤四，沉积绝缘介质层，刻蚀形成第二侧墙，再以第二侧墙和第一侧墙作为硬掩模对第一多晶硅层进行刻蚀形成浮栅；
步骤五，依次沉积选择栅介质层、第三多晶硅层，通过CMP工艺形成自对准选择栅；
步骤六，在选择栅的顶部形成一层保护介质层，并以第一侧墙、选择栅介质层为硬掩模，将两侧剩余的第二氮化硅层、第二多晶硅层、ONO层、第一多晶硅层去除；进行LDD注入、第三侧墙介质层的沉积及刻蚀；进行源区、漏区的注入。
进一步的改进是，所述步骤一中，浮栅介质层为氧化层，所述浮栅介质层为热氧化法形成。
进一步的改进是，所述步骤二中，沉积形成的第二氮化硅层厚度大于第一氮化硅层。
进一步的改进是，所述步骤三中，第一侧墙刻蚀采用各向异性干法刻蚀工艺，采用硼注入形成P型注入区，所述P型注入的离子需穿通ONO层、第一多晶硅层以及浮栅介质层后进入衬底中。
进一步的改进是，所述步骤四中，采用各向异性干法刻蚀工艺刻蚀形成第二侧墙；浮栅刻蚀为自对准刻蚀。
进一步的改进是，所述步骤五中，CMP工艺对第三多晶硅层进行研磨，第二氮化硅层作为研磨终止层，第二氮化硅层及选择栅介质层上方的第三多晶硅层被去除，形成自对准选择栅。
进一步的改进是，所述步骤六中，保护介质层通过对选择栅进行热氧化形成；源区、漏区注入完成以后，LDD区与P型注入区之间无交叠。
为解决上述技术问题，本发明再提供一种浮栅型分栅闪存器件的工艺方法，包含：
步骤一，提供一半导体衬底，在所述的半导体衬底上依次形成浮栅介质层、第一多晶硅层以及第一氮化硅层；以第一氮化硅层为硬掩模刻蚀形成浅槽隔离结构，然后去除第一氮化硅层，定义出闪存器件的存储单元区及逻辑器件区；
步骤二，依次沉积ONO层、第二多晶硅层，以及第二氮化硅层，光刻定义出闪存单元区域并刻蚀去除窗口区域的第二氮化硅层；
步骤三，沉积氧化硅层，刻蚀形成第一侧墙；以第一侧墙以及第二氮化硅层为硬掩模进行自对准刻蚀去除窗口内第二多晶硅层以及ONO层；再进行浮栅存储晶体管的防穿通以及阈值电压调节的注入，形成P型注入区；
步骤四，沉积绝缘介质层，刻蚀形成第二侧墙，再以第二侧墙和第一侧墙作为硬掩模对第一多晶硅层进行刻蚀形成浮栅；
步骤五，依次沉积选择栅介质层、第三多晶硅层，通过CMP工艺形成自对准选择栅；
步骤六，在选择栅的顶部形成一层保护介质层，并以第一侧墙、选择栅介质层为硬掩模，将两侧剩余的第二氮化硅层、第二多晶硅层、ONO层、第一多晶硅层去除；进行LDD注入、第三侧墙介质层的沉积及刻蚀；进行源区、漏区的注入。
进一步的改进是，所述步骤一中，浮栅介质层为氧化层，所述浮栅介质层为热氧化法形成。
进一步的改进是，所述步骤二中，沉积形成的第二氮化硅层厚度大于第一氮化硅层。
进一步的改进是，所述步骤三中，第一侧墙刻蚀采用各向异性干法刻蚀工艺，采用硼注入形成P型注入区，所述P型注入的离子需穿通第一多晶硅层以及浮栅介质层后进入衬底中。
进一步的改进是，所述步骤四中，采用各向异性干法刻蚀工艺刻蚀形成第二侧墙；浮栅刻蚀为自对准刻蚀。
进一步的改进是，所述步骤五中，CMP工艺对第三多晶硅层进行研磨，第二氮化硅层作为研磨终止层，第二氮化硅层及选择栅介质层上方的第三多晶硅层被去除，形成自对准选择栅。
进一步的改进是，所述步骤六中，保护介质层通过对选择栅进行热氧化形成；源区、漏区注入完成以后，LDD区与P型注入区之间无交叠。
本发明所述的浮栅型分栅闪存器件的工艺方法，在第一侧墙形成之后再进行浮栅存储晶体管防穿通、阈值电压的P型注入，利用自对准工艺消除了浮栅存储晶体管防穿通、阈值电压的P型注入与LDD注入之间的交叠区，在不增加制造成本的基础上使得LDD与P型注入区形成的结的掺杂分布更缓变，因此能进一步提高器件的击穿电压。
附图说明
图1～7是现有的浮栅型分栅闪存器件的工艺方法步骤示意图。
图8～14是本发明工艺的指定步骤示意图。
图15是本发明浮栅型分栅闪存器件的工艺方法的流程图。
附图标记说明
101—P型衬底上形成的中-高压的P型阱，102—浮栅介质层，103—浮栅多晶硅，104—多晶硅间ONO(Oxide-Nitride-Oxide)介质叠层，105—控制栅多晶硅，106—第一侧墙介质层，107—浮栅存储晶体管防穿通、阈值电压的P型注入区，108—第二侧墙介质层，109—选择栅介质层，110—选择栅多晶硅层，111—保护选择栅多晶硅的介质层，112—轻掺杂漏(Lightly doped drain,LDD)离子注入，113—第三侧墙介质层，114—源漏重掺杂离子注入。
具体实施方式
本发明所述的一种浮栅型分栅闪存器件的工艺方法，包含如下的工艺步骤：
步骤一，提供一半导体衬底，在所述的半导体衬底上采用热氧化法形成浮栅介质层102，比如氧化层，然后再依次沉积第一多晶硅层103以及第一氮化硅层502；以第一氮化硅层502为硬掩模刻蚀形成浅槽隔离结构503，然后去除第一氮化硅层，定义出闪存器件的存储单元区及逻辑器件区。本步骤与传统工艺相同，参考图1。
步骤二，依次沉积ONO层104、第二多晶硅层105，以及第二氮化硅层501，第二氮化硅层501厚度大于第一氮化硅层502.光刻定义出闪存单元区域并刻蚀去除窗口区域的第二氮化硅层。如图8所示。
步骤三，沉积氧化硅层，采用各向异性干法刻蚀工艺刻蚀形成第一侧墙106；以第一侧墙106以及第二氮化硅层501为硬掩模进行浮栅存储晶体管的防穿通以及阈值电压调节的注入，采用硼注入形成P型注入区，注入的离子需穿通第二多晶硅层105、ONO层104、第一多晶硅层103以及浮栅介质层102后进入衬底中。如图9所示。
步骤四，沉积绝缘介质层，采用各向异性干法刻蚀工艺刻蚀形成第二侧墙108，再以第二侧墙108和第一侧墙106作为硬掩模对第一多晶硅层103进行自对准刻蚀形成浮栅；如图10所示。
步骤五，依次沉积选择栅介质层109、第三多晶硅层110，进行CMP工艺，通过CMP工艺对第三多晶硅层110进行研磨，第二氮化硅层501作为研磨终止层，第二氮化硅层501及选择栅介质层上方的第三多晶硅层被去除，形成自对准选择栅110。如图11所示。
步骤六，在选择栅110的顶部通过热氧化法形成一层保护介质层111，并以第一侧墙106、选择栅介质层为硬掩模，将两侧剩余的第二氮化硅层501、第二多晶硅层105、ONO层104、第一多晶硅层103去除；进行LDD112注入、第三侧墙介质层的沉积及刻蚀形成第三侧墙113；进行源区、漏区114的注入。源区、漏区注入完成以后，LDD区112与P型注入区107之间无交叠，如图12所示。
需要注意的是，上述工艺步骤中，所述步骤三还有两种替换方案，分别是如图13及图14所示。图13中所示的方法是，沉积氧化硅层，采用各向异性干法刻蚀工艺刻蚀形成第一侧墙106；以第一侧墙106以及第二氮化硅层501为硬掩模进行自对准刻蚀去除窗口内第二多晶硅层105；再进行浮栅存储晶体管的防穿通以及阈值电压调节的注入，采用硼注入形成P型注入区107；P型注入的离子需穿通ONO层104、第一多晶硅层105以及浮栅介质层102后进入衬底中。
图14所述的方法是，沉积氧化硅层，采用各向异性干法刻蚀工艺刻蚀形成第一侧墙106；以第一侧墙106以及第二氮化硅层501为硬掩模进行自对准刻蚀去除窗口内第二多晶硅层105以及ONO层104；再进行浮栅存储晶体管的防穿通以及阈值电压调节的注入，采用硼注入形成P型注入区，所述P型注入的离子需穿通第一多晶硅层105以及浮栅介质层102后进入衬底中。
上述两种步骤三的替换方案的不同点在于，P型注入前窗口内剩余的膜层的不同。采用上述步骤三的其他两种方案时，其他工艺步骤不变。
本发明所述的浮栅型分栅闪存器件的工艺方法，在不增加制造成本的基础上利用自对准工艺使得浮栅存储晶体管防穿通、阈值电压的P型注入与LDD注入没有交叠区，使得LDD与107形成的结的掺杂分布更缓变，进一步提高了器件的击穿电压BV。通过仿真发现，在保证其他参数基本不变的情况下，结的击穿电压BV可以提高0.5V。
| Ir11(A/um) | Ir10(A/um) | Vtp(V) | Vthwl(V) | Ir01(A/um) | Vte(V) | BV(V) |
| 1.45E-04 | 1.27E-04 | 1.329 | 1.037 | 1.99E-10 | -3.952 | 7.43E+00 |
| 1.57E-04 | 1.36E-04 | 1.322 | 0.992 | 4.20E-10 | -4.222 | 7.93E+00 |
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (21)
1.一种浮栅型分栅闪存器件的工艺方法，其特征在于：所述工艺方法包含：
步骤一，提供一半导体衬底，在所述的半导体衬底上依次形成浮栅介质层、第一多晶硅层以及第一氮化硅层；以第一氮化硅层为硬掩模刻蚀形成浅槽隔离结构，然后去除第一氮化硅层，定义出闪存器件的存储单元区及逻辑器件区；
步骤二，依次沉积ONO层、第二多晶硅层，以及第二氮化硅层，光刻定义出闪存单元区域并刻蚀去除窗口区域的第二氮化硅层；
步骤三，沉积氧化硅层，刻蚀形成第一侧墙；以第一侧墙以及第二氮化硅层为硬掩模进行浮栅存储晶体管的防穿通以及阈值电压调节的注入，形成P型注入区；
步骤四，沉积绝缘介质层，刻蚀形成第二侧墙，再以第二侧墙和第一侧墙作为硬掩模对第一多晶硅层进行刻蚀形成浮栅；
步骤五，依次沉积选择栅介质层、第三多晶硅层，通过CMP工艺形成自对准选择栅；
步骤六，在选择栅的顶部形成一层保护介质层，并以第一侧墙、选择栅介质层为硬掩模，将两侧剩余的第二氮化硅层、第二多晶硅层、ONO层、第一多晶硅层去除；进行LDD注入、第三侧墙介质层的沉积及刻蚀；进行源区、漏区的注入。
2.如权利要求1所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤一中，浮栅介质层为氧化层，所述浮栅介质层为热氧化法形成。
3.如权利要求1所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤二中，沉积形成的第二氮化硅层厚度大于第一氮化硅层。
4.如权利要求1所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤三中，第一侧墙刻蚀采用各向异性干法刻蚀工艺，采用硼注入形成P型注入区，所述P型注入的离子需穿通第二多晶硅层、ONO层、第一多晶硅层以及浮栅介质层后进入衬底中。
5.如权利要求1所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤四中，采用各向异性干法刻蚀工艺刻蚀形成第二侧墙；浮栅刻蚀为自对准刻蚀。
6.如权利要求1所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤五中，CMP工艺对第三多晶硅层进行研磨，第二氮化硅层作为研磨终止层，第二氮化硅层及选择栅介质层上方的第三多晶硅层被去除，形成自对准选择栅。
7.如权利要求1所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤六中，保护介质层通过对选择栅进行热氧化形成；源区、漏区注入完成以后，LDD区与P型注入区之间无交叠。
8.一种浮栅型分栅闪存器件的工艺方法，其特征在于：所述工艺方法包含：
步骤一，提供一半导体衬底，在所述的半导体衬底上依次形成浮栅介质层、第一多晶硅层以及第一氮化硅层；以第一氮化硅层为硬掩模刻蚀形成浅槽隔离结构，然后去除第一氮化硅层，定义出闪存器件的存储单元区及逻辑器件区；
步骤二，依次沉积ONO层、第二多晶硅层，以及第二氮化硅层，光刻定义出闪存单元区域并刻蚀去除窗口区域的第二氮化硅层；
步骤三，沉积氧化硅层，刻蚀形成第一侧墙；以第一侧墙以及第二氮化硅层为硬掩模进行自对准刻蚀去除窗口内第二多晶硅层；再进行浮栅存储晶体管的防穿通以及阈值电压调节的注入，形成P型注入区；
步骤四，沉积绝缘介质层，刻蚀形成第二侧墙，再以第二侧墙和第一侧墙作为硬掩模对第一多晶硅层进行刻蚀形成浮栅；
步骤五，依次沉积选择栅介质层、第三多晶硅层，通过CMP工艺形成自对准选择栅；
步骤六，在选择栅的顶部形成一层保护介质层，并以第一侧墙、选择栅介质层为硬掩模，将两侧剩余的第二氮化硅层、第二多晶硅层、ONO层、第一多晶硅层去除；进行LDD注入、第三侧墙介质层的沉积及刻蚀；进行源区、漏区的注入。
9.如权利要求8所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤一中，浮栅介质层为氧化层，所述浮栅介质层为热氧化法形成。
10.如权利要求8所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤二中，沉积形成的第二氮化硅层厚度大于第一氮化硅层。
11.如权利要求8所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤三中，第一侧墙刻蚀采用各向异性干法刻蚀工艺，采用硼注入形成P型注入区，所述P型注入的离子需穿通ONO层、第一多晶硅层以及浮栅介质层后进入衬底中。
12.如权利要求8所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤四中，采用各向异性干法刻蚀工艺刻蚀形成第二侧墙；浮栅刻蚀为自对准刻蚀。
13.如权利要求8所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤五中，CMP工艺对第三多晶硅层进行研磨，第二氮化硅层作为研磨终止层，第二氮化硅层及选择栅介质层上方的第三多晶硅层被去除，形成自对准选择栅。
14.如权利要求8所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤六中，保护介质层通过对选择栅进行热氧化形成；源区、漏区注入完成以后，LDD区与P型注入区之间无交叠。
15.一种浮栅型分栅闪存器件的工艺方法，其特征在于：所述工艺方法包含：
步骤一，提供一半导体衬底，在所述的半导体衬底上依次形成浮栅介质层、第一多晶硅层以及第一氮化硅层；以第一氮化硅层为硬掩模刻蚀形成浅槽隔离结构，然后去除第一氮化硅层，定义出闪存器件的存储单元区及逻辑器件区；
步骤二，依次沉积ONO层、第二多晶硅层，以及第二氮化硅层，光刻定义出闪存单元区域并刻蚀去除窗口区域的第二氮化硅层；
步骤三，沉积氧化硅层，刻蚀形成第一侧墙；以第一侧墙以及第二氮化硅层为硬掩模进行自对准刻蚀去除窗口内第二多晶硅层以及ONO层；再进行浮栅存储晶体管的防穿通以及阈值电压调节的注入，形成P型注入区；
步骤四，沉积绝缘介质层，刻蚀形成第二侧墙，再以第二侧墙和第一侧墙作为硬掩模对第一多晶硅层进行刻蚀形成浮栅；
步骤五，依次沉积选择栅介质层、第三多晶硅层，通过CMP工艺形成自对准选择栅；
步骤六，在选择栅的顶部形成一层保护介质层，并以第一侧墙、选择栅介质层为硬掩模，将两侧剩余的第二氮化硅层、第二多晶硅层、ONO层、第一多晶硅层去除；进行LDD注入、第三侧墙介质层的沉积及刻蚀；进行源区、漏区的注入。
16.如权利要求15所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤一中，浮栅介质层为氧化层，所述浮栅介质层为热氧化法形成。
17.如权利要求15所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤二中，沉积形成的第二氮化硅层厚度大于第一氮化硅层。
18.如权利要求15所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤三中，第一侧墙刻蚀采用各向异性干法刻蚀工艺，采用硼注入形成P型注入区，所述P型注入的离子需穿通第一多晶硅层以及浮栅介质层后进入衬底中。
19.如权利要求15所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤四中，采用各向异性干法刻蚀工艺刻蚀形成第二侧墙；浮栅刻蚀为自对准刻蚀。
20.如权利要求15所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤五中，CMP工艺对第三多晶硅层进行研磨，第二氮化硅层作为研磨终止层，第二氮化硅层及选择栅介质层上方的第三多晶硅层被去除，形成自对准选择栅。
21.如权利要求15所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤六中，保护介质层通过对选择栅进行热氧化形成；源区、漏区注入完成以后，LDD区与P型注入区之间无交叠。
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