KR20110033747A - 강유전체 메모리 소자 및 그 동작 방법 - Google Patents
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- 238000011017 operating method Methods 0.000 title abstract description 5
- 239000010410 layer Substances 0.000 claims description 149
- 238000000034 method Methods 0.000 claims description 35
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 16
- 239000010409 thin film Substances 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 14
- 239000002041 carbon nanotube Substances 0.000 claims description 11
- 229910021393 carbon nanotube Inorganic materials 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 11
- 239000002356 single layer Substances 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 8
- 229910052732 germanium Inorganic materials 0.000 claims description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000009751 slip forming Methods 0.000 claims description 6
- 229910021389 graphene Inorganic materials 0.000 claims description 5
- 239000002070 nanowire Substances 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims 2
- 239000003990 capacitor Substances 0.000 description 13
- 239000000758 substrate Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- -1 conductive oxide Chemical compound 0.000 description 2
- 230000005685 electric field effect Effects 0.000 description 2
- 230000008030 elimination Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1606—Graphene
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
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- Engineering & Computer Science (AREA)
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Abstract
강유전체 메모리 소자 및 그 동작 방법이 개시된다. 강유전체 메모리 소자는, 완전히 공핍된 채널과, 게이트 전극층과, 채널과 게이트 전극층 사이에 위치하는 강유전체층을 포함하는 강유전체 메모리 셀들의 낸드 배열을 가진다. 낸드 배열을 가지는 강유전체 메모리 소자의 복수의 강유전체 메모리 셀들의 데이터는 비트 라인 및 공통 소오스 라인에 제1소거 전압을 인가하고, 스트링 선택 라인과 접지 선택 라인에 제2소거 전압을 인가하여 지워진다.
Description
강유전체 메모리 소자 및 그 동작 방법에 관한 것으로, 보다 상세하게는 셀간 간섭을 감소시켜 확장성(scalability)을 증가시킬 수 있으며 적층형을 실현할 수 있는 강유전체 메모리 소자 및 그 동작 방법에 관한 것이다.
반도체 산업이 발전하면서 단위 면적 당 높은 밀도를 지니는 메모리 소자가 요구되고 있다. 비휘발성 메모리 소자의 하나인 강유전체 메모리 소자(Ferroelectric Memory)는 캐패시터 부분에 강유전 물질을 포함한다.
강유전체 메모리 소자의 동작 원리는 일반적인 플래시 메모리 소자(flash memory)와 유사하다. 다만, 플래시 메모리 소자의 경우 플로팅 게이트 또는 전하 트랩층의 전자의 농도에 의해 문턱 전압(Vth)의 시프트(shift)를 야기하는 반면, 강유전체 메모리 소자의 경우 강유전체층의 분극(polarization) 방향에 따라 문턱 전압의 시프트가 야기된다.
한편, 비휘발성 메모리 소자, 예컨대 이이피롬(EEPROM) 또는 플래시 메모리 소자는 전원이 꺼지더라도 데이터를 보관할 수 있고, 나아가 저장된 데이터를 삭제 하고 새로 데이터를 프로그램 할 수 있다. 이러한 비휘발성 메모리 소자는 반도체 제품, 예컨대 모바일 기기의 저장 매체 또는 휴대용 메모리 스틱 등에 이용될 수 있다.
최근 이러한 반도체 제품들의 소형화 추세로 인해, 이러한 반도체 제품들에 사용되는 비휘발성 메모리 소자는 더욱 고집적화되고 있다. 예를 들어, 3차원 구조로 비휘발성 메모리 소자를 적층한 비휘발성 메모리 장치는 2차원 평면 구조로 비휘발성 메모리 소자가 배치된 비휘발성 메모리 장치에 비해서, 동일 평면 내에서 보다 높은 집적도를 가질 수 있다.
셀간 간섭을 감소시켜 확장성(scalability)을 증가시킬 수 있으며 적층형을 실현할 수 있는 강유전체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시예에 따른 강유전체 메모리 소자는, 완전히 공핍된 채널과; 게이트 전극층과; 상기 채널과 게이트 전극층 사이에 위치하는 강유전체층;을 포함하는 강유전체 메모리 셀들의 낸드 배열을 가진다.
채널, 강유전체층 및 게이트 전극층을 포함하는 단위 영역에 각각 해당하는 복수의 메모리 셀을 구비하며, 상기 강유전체층은 복수의 메모리 셀들에 대해 연속되게 형성되고, 상기 게이트 전극층은 복수의 메모리 셀 각각에 대응하도록 형성되어, 인접한 메모리 셀들의 게이트 전극층 사이에는 분리영역이 존재하며, 상기 채 널과 강유전체층 사이의 상기 채널에 근접된 상기 분리영역에 대응하는 영역에는 메모리 셀 간 간섭을 감소시키는 차폐 박막 유전체가 위치할 수 있다.
채널, 강유전체층 및 게이트 전극층을 포함하는 단위 영역에 각각 해당하는 복수의 메모리 셀을 구비하며, 상기 강유전체층은 복수의 메모리 셀들에 대해 연속되게 형성되고, 상기 게이트 전극층은 복수의 메모리 셀 각각에 대응하도록 형성되어, 서로 인접한 메모리 셀들의 게이트 전극층 사이에는 분리영역이 존재하며, 상기 강유전체층 내의 상기 분리영역에 대응하는 위치에는 로우-유전체 영역을 구비하여, 인접 메모리 셀 간 간섭을 감소시키도록 될 수 있다.
이때, 로우-유전체 영역은, 상기 강유전체층의 일부 영역을 로우-유전체 물질로 채워 이루어지거나, 유전 상수를 떨어뜨릴 수 있는 물질을 임플란트 하여 얻어질 수 있다.
상기 채널과 게이트 전극층은 복수의 영역에서 서로 교차하고, 상기 채널은 비트 라인을 형성하고, 상기 게이트 전극층은 워드 라인을 형성하며, 상기 강유전체층은 비트 라인을 따라 연속되게 형성되어, 상기 메모리 셀이 상기 채널과 게이트 전극층이 교차하는 영역에 해당할 수 있다.
상기 채널, 강유전체층 및 게이트 전극층을 포함하는 단위 영역에 각각 해당하는 복수의 메모리 셀을 구비하며, 상기 강유전체층 및 상기 게이트 전극층은 복수의 메모리 셀 각각에 대응하도록 형성되어, 서로 인접한 메모리 셀들의 강유전체층 및 게이트 전극층 사이에는 분리영역이 존재할 수 있다.
채널, 강유전체층 및 게이트 전극층 순서로 적층되며, 채널, 강유전체층 및 게이트 전극층의 단층 배치 또는 다층 배치를 가질 수 있다.
게이트 전극층, 강유전체층 및 채널 순서로 적층되며, 게이트 전극층, 강유전체층, 채널의 단층 배치 또는 다층 배치를 가질 수 있다.
채널은 실리콘, 게르마늄, 폴리 실리콘, 도전성 산화물, 탄소 나노 튜브, 나노와이어 및 그래핀 중 어느 하나를 포함하도록 형성될 수 있다.
본 발명의 실시예에 따른 강유전체 메모리 소자의 동작 방법에 있어서, 강유전체 메모리 소자는, 비트 라인 및 공통 소오스 라인 사이에, 스트링 선택 트랜지스터; 완전히 공핍된 채널 영역과, 강유전체층과, 게이트 전극층을 포함하는 복수의 강유전체 메모리 셀들의 낸드 어레이 및 접지 선택 트랜지스터를 구비하며, 비트 라인 및 공통 소오스 라인에 제1소거 전압을 인가하고, 스트링 선택 라인과 접지 선택 라인에 제2소거 전압을 인가하여 상기 복수의 강유전체 메모리 셀들의 데이터를 지우는 단계;를 포함할 수 있다.
비트 라인 및 공통 소오스 라인에 제1 및 제2인버젼 전압을 인가하고, 스트링 선택 라인과 접지 선택 라인에 패스전압을 인가하여 채널을 인버전하는 단계;를 더 포함하며, 채널 인버전후 상기 복수의 강유전체 메모리 셀들의 데이터를 지우는 단계를 수행하도록 마련될 수 있다.
채널 인버전시, 복수의 강유전체 메모리 셀들에는 패스 전압이 인가될 수 있다.
상기 데이터를 지우는 단계에서, 상기 복수의 강유전체 메모리 셀들에는 접지 전압이 인가될 수 있다.
완전 공핍된 채널과, 강유전체층과, 게이트 전극을 구비하며, 강유전체 셀간 간섭을 감소시키도록 강유전체층이 마련되어, 확장성(scalability)을 증가시킬 수 있으며, 기판 전극없는 구조가 가능하여 적층형을 실현할 수 있다.
도 2, 도 4 및 도 7을 참조하면, 본 발명의 실시예들에 따른 강유전체 메모리 소자는, 완전히 공핍된 채널과, 게이트 전극과, 채널과 게이트 전극 사이에 위치하는 강유전체층을 포함할 수 있다. 완전히 공핍된 채널을 구비함에 의해 메모리 셀들 사이의 소오스/드레인 영역을 불순물 도핑이 아닌, 전계효과에 의해 채널에 한정시킬 수 있다. 또한, 본 발명의 실시예들에 따른 강유전체 메모리 소자는, 적층형 낸드(NAND)을 구현할 수 있도록 기판 전극이 없는 구조일 수 있다.
완전 공핍(fully depleted)이 이루어지는 두께로 채널을 형성하기 위해, 채널의 두께는 공핍 폭(depletion width)에 비해 작아야 한다. 완전히 공핍된 채널의 두께는 채널 물질, 채널 도핑, 소자의 구조 등에 의해 변화될 수 있다. Y. Taur "Fundamentals of Modern VLSI Devices"에 기재된 바에 따르면, 실리콘의 경우, 공핍 폭(Wdm)은 도핑 농도(na), 진성 캐리어 밀도(intrinsic carrier density:ni), 실리콘 유전 상수(Si dielectric constant:εsi) 등에 의해 아래의 수학식 1과 같이 정의될 수 있다.
도 1은 채널 도핑 농도에 따른 공핍 폭의 변화를 보여준다.
완전 공핍된 채널을 형성하기 위해서는, 채널 도핑 농도 등을 고려하여, 공핍 폭보다 작은 채널 두께를 사용하면 된다.
본 발명의 실시예들에 따른 강유전체 메모리 소자는, 완전 공핍된 채널을 구비하여, 메모리 셀들 사이의 소오스/드레인 영역을 불순물 도핑이 아닌, 전계효과에 의해 채널에 한정시키도록 마련될 수 있다. 즉, 본 발명의 실시예들에 따른 강유전체 메모리 소자는 채널과 게이트 전극과, 강유전체층을 구비하는데, 게이트 전극을 통해 인가되는 전압에 의한 프린지 필드(fringe field)가 메모리 셀 간 완전히 공핍된 채널 영역에 영향을 주어 도핑 효과를 내도록 마련될 수 있다. 이에 의해 소오스/드레인 영역을 위한 별도의 도핑이 필요 없게 되며, 전계 효과에 의해 메모리 셀간 채널 영역에 형성되는 소오스/드레인 영역은 게이트 전극에 인가되는 전압에 따라 변조될 수 있다.
도 2는 본 발명의 일 실시예에 따른 강유전체 메모리 소자(10)를 개략적으로 보여준다.
도 2를 참조하면, 강유전체 메모리 소자(10)는 채널(20)과, 게이트 전극(40)과, 채널(20)과 게이트 전극(40) 사이에 위치하는 강유전체층(30)을 포함할 수 있다.
채널(20), 강유전체층(30) 및 게이트 전극(40)을 포함하는 단위 영역은 각각 예를 들어, 도 12에 보여진 바와 같은 낸드형 강유전체 메모리 장치에서의 유전체 메모리 셀(도 12의 TM)에 해당한다. 실질적인 강유전체 메모리 장치에서는, 이러한 강유전체 메모리 셀 복수개가 제1 방향 및 제2방향 예컨대, 비트 라인 방향과 워드라인 방향으로 배치되어 2차원 어레이를 이룬다.
낸드(NAND) 구조를 예를 들면, 채널(20)은 비트 라인 방향을 따라 형성되며, 워드 라인 방향으로는 채널(20)들 사이가 서로 이격되도록 불연속적으로 형성될 수 있다. 그리고, 게이트 전극(40)은 워드 라인 방향을 따라 형성되며, 비트 라인 방향으로는 게이트 전극(40) 사이가 서로 이격되도록 불연속적으로 형성될 수 있다. 이러한 채널(20)들 및 게이트 전극(40)은 복수의 영역에서 서로 교차한다. 강유전체 메모리 셀은 채널(20)과 게이트 전극(40)이 교차하는 영역에 해당하며, 채널(20), 강유전체층(30) 및 게이트 전극(40)의 적층 구조를 가진다. 이때, 채널(20)은 비트 라인을 형성하고, 게이트 전극(40)은 워드 라인을 형성할 수 있다.
상기 채널(20)은 예를 들어, 실리콘, 게르마늄, 폴리 실리콘, 도전성 산화물, 탄소 나노 튜브(CNT:carbon nano tube), 나노와이어(nanowire), 그래핀(Graphene) 등을 포함하도록 형성될 수 있다.
강유전체층(30)은, 예를 들어, 채널(20)과 마찬가지로 비트 라인 방향을 따라 연속되게 형성될 수 있다. 강유전체층(30)은 워드 라인 방향으로는 채널(20)과 마찬가지로, 불연속적으로 형성될 수 있다. 이때, 서로 다른 워드 라인에 위치된 인접 강유전체 메모리 셀 간 간섭을 방지하도록, 강유전체층(30) 내의 상기 게이트 전극(40)간 분리영역(45)에 대응하는 위치에는 유전 상수를 떨어뜨릴 수 있는 물질로 로우-유전체(low-k) 영역(50)을 형성할 수 있다. 이에 의해 인접 강유전체 메모리 셀 간 간섭을 감소시킬 수 있다. 로우-유전체 영역(50)은 예컨대, Si, Ge 등을 임플란트 하여 형성된 low-k의 임플란트 영역일 수 있다. 다른 예로서, 로우-유전체 영역(50)은 상기 분리영역(45)에 대응하는 강유전체층(30)의 일부 영역을 식각한 다음, 로우-유전체 물질 예컨대, SiO2나 Si3N4 등의 물질을 식각된 영역에 채워 넣어 형성될 수도 있다.
도 3a는 도 2의 강유전체 메모리 소자(10)의 강유전체층(30)의 시리즈 캐패시터 등가 회로를 개략적으로 보여준다. 강유전체층(30) 내에 예를 들어, low-k의 임플란트 영역을 형성함으로써, 강유전체층(30)은 비트 라인 방향으로 강유전체층(30)에 의한 캐패시터(CFE)-임플란트 영역에 의한 캐패시터(CIM)-강유전체층(30)에 의한 캐패시터(CFE)의 시리즈 캐패시터를 구성하게 된다. 이에 의해, 강유전체층(30) 내에서는 도 3b에 보여진 바와 같이, 임플란트 영역 양쪽에 위치된 강유전체층 영역(FE) 사이에는 △V'만큼 전압 강하(voltage drop)가 일어나게 된다. 즉, 강유전체 메모리 셀 사이에서는 로우-유전체 영역(50)에서 전압 강하가 일어나게 된다. 이에 의해 강유전체 메모리 셀 간 간섭이 감소될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 강유전체 메모리 소자(60)를 개략적으로 보여준다. 도 4는 도 2와 비교할 때, 임플란트 영역이나 식각된 영역에 로우-유전체 물질을 채운 영역으로 된 로우-유전체 영역(50) 대신에, 채널(20)과 강유전체 층(30) 사이의 채널(20)에 근접된 분리영역(45)에 대응하는 영역에 차폐 박막 유전체(thin screening dielectric:70)를 구비하는 예를 보여준다. 차폐 박막 유전체(70)는 예를 들어, 실리콘 산화물(SiO2)로 형성될 수 있다.
도 5a 및 도 5b는 강유전체층(30)의 차폐 박막 유전체(70)가 없는 영역에서의 단일 캐패시터(CFE) 등가 회로 및 전압 준위를 보여준다. 도 6a 및 도 6b는 각각 강유전체층(30)의 차폐 박막 유전체(70)가 있는 영역에서의 시리즈 캐패시터(CFE;CIL) 및 전압 강하를 보여준다. 도 6a를 참조하면, 강유전체층(30)의 차폐 박막 유전체(70)가 있는 영역에서는 강유전체층(30)에 의한 캐패시터(CFE)-차폐 박막 유전체(70)에 의한 캐패시터(CIL)의 시리즈 캐패시터를 구성하게 된다. 이에 의해 강유전체층(30) 내에서는 도 6b에 보여진 바와 같이, △V'만큼의 전압 강하가 일어나게 되어, 강유전체 메모리 셀 간 간섭이 감소될 수 있다.
도 2 및 도 4에 도시된 강유전체 메모리 소자(10)는, 강유전체층(30)에 강유전체 메모리 셀 간에 임플란트 등에 의해 로우-유전체 영역(50)을 형성하거나 강유전체 메모리 셀 간의 채널(20)에 근접된 위치에 차폐 박막 유전체(70)를 형성하여 인접 강유전체 메모리 셀 간 간섭을 줄일 수 있으므로, 이러한 인접 강유전체 메모리 셀 간의 간섭을 줄이기 위한 강유전체층(30)의 에칭 공정 또는 갭을 채우는 공정(gap filling)이 불필요하다.
도 7은 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자(80)를 개략 적으로 보여준다. 도 7은 도 2와 비교할 때, 분리영역(45)이 인접 강유전체 메모리 셀 간에 게이트 전극(40) 및 강유전체층(30) 사이를 모두 분리하도록 형성된 예를 보여준다. 즉, 분리영역(45)은 게이트 전극(40) 및 강유전체층(30)에 걸쳐 인접 강유전체 메모리 셀 간을 분리하도록 형성될 수 있다.
도 8 및 도 9는 본 발명의 실시예들에 따른 적층형 강유전체 메모리 소자(100)(110)를 개략적으로 보여준다.
도 8은 도 2 및 도 4에서와 같이 강유전체층(30)이 연속되게 형성한 상태로 워드 라인 및 비트 라인의 2차원 배치를 이루는 복수의 강유전체 메모리 셀들이 복수층으로 적층된 예를 보여준다. 도 8에서와 같이, 적층형으로 형성하는 경우, 완전히 공핍된 채널(20), 강유전체층(30) 및 게이트 전극(40)의 적층 단위가 반복될 수 있다. 이때, 상기 적층 단위 사이에는 절연층으로서 역학을 하는 유전체층(90)이 위치될 수 있다. 도 8에서 인접 워드 라인에 위치된 강유전체 메모리 셀 간의 간섭을 감소시키기 위한 로우-유전체 영역(도 2의 50) 또는 차폐 박막 유전체(도 4의 70)가 구비될 수 있다. 도 8에서는 로우-유전체 영역 또는 차폐 박막 유전체의 도시를 생략하였다.
도 9는 도 7에서와 같이 분리영역(45)이 인접 강유전체 메모리 셀 간에 게이트 전극(40) 및 강유전체층(30) 사이를 모두 분리하도록 형성된 상태로 워드 라인 및 비트 라인의 2차원 배치를 이루는 복수의 강유전체 메모리 셀들이 복수층으로 적층된 예를 보여준다. 도 9에서와 같이, 적층형으로 형성하는 경우, 완전히 공핍된 채널(20), 강유전체층(30) 및 게이트 전극(40)의 적층 단위가 반복될 수 있다. 이때, 상기 적층 단위 사이에는 절연층으로서 역학을 하는 유전체층(90)이 위치될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자(130)를 개략적으로 보여준다. 도 10은 도 2와 비교할 때, 채널(20)이 강유전체층(30) 상방에 위치되는 TFT(Thin Film Transistor)형 스택인 예를 보여준다. 즉, 절연층 또는 기저층으로서 역할을 하는 유전체층(90) 상에 분리영역(45)에 의해 분리된 게이트 전극(40)을 형성하고, 그 위에 강유전체층(30)을 형성하고, 이 강유전체층(30) 상에 완전히 공핍된 채널(20)을 형성할 수 있다.
도 10에서와 같이, 예를 들어, 채널(20) 위에 직접 강유전체층(30)을 증착하기 어려운 경우, TFT 타입으로 강유전체 메모리 소자(10)를 적층할 수도 있다. 이러한 TFT 타입은 채널(20) 물질로 탄소나노튜브(CNT:carbon nano tube)나, 나노와이어(nanowire), 그래핀(Graphene) 등을 이용할 때 유용하다.
도 11은 본 발명의 또 다른 실시예에 따른 적층형 강유전체 메모리 소자(150)를 개략적으로 보여준다. 도 11은 도 10에서와 같이 채널(20)이 강유전체층(30) 상방에 위치되는 TFT(Thin Film Transistor)형 스택을 가지는 워드 라인 및 비트 라인의 2차원 배치를 이루는 복수의 강유전체 메모리 셀들이 복수층 적층된 예를 보여준다. 도 11에서와 같이, 적층형으로 형성하는 경우, 게이트 전극(40), 강유전체층(30) 및 완전히 공핍된 채널(20)의 적층 단위가 반복될 수 있다. 이때, 상기 적층 단위 사이에는 절연층으로서 역학을 하는 유전체층(90)이 위치될 수 있다.
이상에서 설명한 본 발명의 다양한 실시예들에 따른 단일층 구조의 강유전체 메모리 소자(10)(60)(80)(130) 또는 다층 구조의 적층형 강유전체 메모리 소자(100)(110)(150)는, 완전히 공핍된 채널(20)을 구비하므로, 소오스/드레인 영역 형성을 위한 도핑 과정 없이 사용가능하며, 기판 전극 없이 낸드(NAND) 작동이 가능하므로, 3차원 구조로 적층이 가능하다.
여기서, 완전히 공핍된 채널(20)을 구비하면, 강유전체 메모리 소자에 전압 인가시, 게이트 전극(40) 등의 측면 방향의 프린징 필드(fringing field)에 의해, 채널(20) 층의 강유전체 메모리 셀의 양단에 해당하는 영역에 소오스/드레인 영역이 한정될 수 있어, 소오스/드레인 영역 형성을 위한 별도의 도핑 과정이 생략될 수 있다.
도 12는 본 발명의 실시예에 따른 강유전체 메모리 장치의 배치 및 그 동작 방법을 보여주기 위한 회로도이다. 본 발명의 실시예에 따른 강유전체 메모리 장치는, 도 2, 도 4, 도 7, 도 10을 참조로 설명한 단층 강유전체 메모리 소자(10)(60)(80)(130) 또는 도 8, 도 9, 도 11을 참조로 설명한 적층형의 다층 강유전체 메모리 소자(100)(110)(130)의 낸드형 배열을 가질 수 있다.
즉, 도 12를 참조하면, 강유전체 메모리 장치는 낸드형으로 배열된 강유전체 메모리 셀(TM) 어레이를 포함할 수 있다. 그리고, 강유전체 메모리 셀 어레이의 강유전체 메모리 셀 각각은 도 2, 도 4, 도 7, 도 10을 참조로 설명한 단층 강유전체 메모리 소자(10)(60)(80)(130) 또는 도 8, 도 9, 도 11을 참조로 설명한 적층형의 다층 강유전체 메모리 소자(100)(110)(130)의 강유전체 메모리 셀에 해당할 수 있 다.
강유전체 메모리 셀(TM) 어레이에서, 복수의 비트 라인들(BL0, BL1 ... BLm-1, BLm)은 열로 배치되고, 공통 소오스 라인(CSL)은 행으로 배치될 수 있다. 스트링 선택 트랜지스터(TSS), 복수의 메모리 트랜지스터들 즉, 강유전체 메모리 셀들(TM) 및 접지 선택 트랜지스터(TGS)는 비트 라인들(BL0, BL1 ... BLm-1, BLm)의 각각 및 공통 소오스 라인(CSL) 사이에 직렬로 배치될 수 있다.
스트링 선택 라인(SSL)은 스트링 선택 트랜지스터들(TSS)의 제 1 게이트(G1)에 연결되도록 행으로 신장될 수 있다. 접지 선택 라인(GSL)은 접지 선택 트랜지스터들(TGS)의 제 2 게이트(G2)를 연결하도록 행으로 신장될 수 있다. 복수의 워드 라인들(WL0, WL1 ... WL29, WL30, WL31)은 메모리 트랜지스터들(TM) 즉, 강유전체 메모리 셀들(TM)의 게이트 전극(CG)에 연결되도록 행으로 신장될 수 있다. 강유전체 메모리 셀들(TM) 및 워드 라인들(WL0, WL1 ... WL29, WL30, WL31)의 수는 예시적으로 도시한 것이다.
강유전체 메모리 셀들(TM)의 스토리지 노드(SN) 예컨대, 강유전체층(30)은 데이터를 저장할 수 있다. 예를 들어, 강유전체층(30)의 분극 방향에 따라 문턱 전압의 시프트를 야기함으로써, 강유전체 메모리 셀들(TM)에 데이터를 프로그램 할 수 있다. 이러한 데이터를 프로그램 하는 방법 및 그 데이터를 읽는 방법은 통상적인 플래시 메모리 장치의 동작 방법을 참조할 수 있다. 다만, 표 1 및 표 2에서 정 리하여 비교하여 보여주는 바와 같이, 강유전체 메모리 소자에 데이터를 프로그램 하거나 그 데이터를 읽는데 적용되는 패스 전압(Vpass)이나 프로그램 전압 등은 통상적인 플래시 메모리 장치에 적용되는 전압보다 낮게 할 수 있다.
표 1은 비교예로서, 통상적인 플래시 메모리 장치의 낸드 동작(NAND operation) 시의 인가 전압을 정리하여 보여주며, 표 2는 표 1에 대비하여, 본 발명의 실시예에 따른 강유전체 메모리 장치의 낸드 동작 시의 인가 전압을 정리하여 보여준다. 표 2에 나타낸 전압의 크기는 예시적으로 보인 것으로 본 발명의 실시예들에 따른 강유전체 메모리 장치의 프로그램, 읽기, 소거 동작시 적용되는 전압의 크기가 이 수치에 한정되는 것은 아니다. 표 1 및 표 2에서 B/L은 비트 라인, W/L은 워드 라인, Vcc는 전원 전압을 나타낸다. 또한, 표 1에서 벌크(Bulk)는 벌크 기판 자체 또는 플래시 메모리 장치에서의 소거가 블록 단위로 이루어질 때의 이 블록 단위의 벌크 기판 또는 기판 상의 벌크 부분을 나타낸다.
표 1 및 표 2의 비교로부터 알 수 있는 바와 같이, 본 발명의 실시예들에 따른 강유전체 메모리 장치에서의 소거 동작은 플래시 메모리 장치의 경우와는 다르며, 프로그램 및 데이터 읽기 동작은 적용되는 패스 전압(Vpass)이나 프로그램 전압 등이 통상적인 플래시 메모리 장치에 적용되는 전압보다 낮게 하는 점을 제외하고는 유사하다.
프로그램(Program)시, 통상적인 플래시 메모리 장치의 경우, 예를 들어, 선택된 워드 라인(Select W/L)에 프로그램 전압으로 약 14.5 ∼ 18V를 인가하고, 패스 워드 라인(Pass W/L)에 약 9V의 전압을 인가하는 반면에, 본 발명의 실시예에 따른 강유전체 메모리 장치의 경우에는, 선택된 워드 라인(Select W/L)에는 프로그램 전압으로 약 6V를 인가하고, 선택되지 않은 워드 라인(Pass W/L)에 약 3V의 전압을 인가할 수 있다. 또한, 데이터 읽기(Read) 동작시, 통상적인 플래시 메모리 장치의 경우, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL), 패스 워드 라인(Pass W/L)에 각각 약 5V 정도의 패스 전압(Vpass)을 인가하는 반면에, 본 발명의 실시예에 따른 강유전체 메모리 장치의 경우에는, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL), 패스 워드 라인(Pass W/L)에 각각 약 1.2V 정도의 패스 전압(Vpass)을 인가할 수 있다.
또한, 표 1 및 표 2의 비교 및 후술하는 소거 방법의 실시예 설명으로부터 알 수 있는 바와 같이, 통상적인 플래시 메모리 장치의 경우, 프로그램 및 읽기 동작시 벌크(Bulk)를 접지시키며 소거 동작시 벌크(Bulk)에 약 20V 정도의 소거 전압을 인가하지만, 본 발명의 실시예에 따른 강유전체 메모리 장치의 경우에는, 벌크(Bulk)에 소거 전압의 인가 없이 소거 동작이 이루어질 수 있다.
| 동작 | 소거 | 프로그램 | 읽기 |
| "0" B/L | Float | 0V | Vcc |
| "1" B/L | Float | Vcc | 1V |
| SSL | Float | Vcc | 5V |
| GSL | Float | 0V | 5V |
| Select W/L | 0V | 14.5∼18V | 0V |
| Pass W/L | 0V | 9V | 5V |
| Bulk | 20V | 0V | 0V |
| 동작 | 소거 | 프로그램 | 읽기 |
| "0" B/L | Verase(∼6V) | 0V | Vcc |
| "1" B/L | Verase(∼6V) | Vcc | 1V |
| SSL | Verase + Vt(∼6V) | Vcc | Vpass(∼1.2V) |
| GSL | Verase + Vt(∼6V) | 0V | Vpass(∼1.2V) |
| Select W/L | 0V | Vprog(∼6V) | 0V |
| Pass W/L | 0V | Vhprog(∼3V) | Vpass(∼1.2V) |
이하에서는 표 2, 도 12 내지 도 15를 참조하면서 강유전체 메모리 셀들(TM)에 프로그램 된 데이터의 소거 방법의 실시예들에 대해서 설명한다.
도 13 및 도 14는 본 발명의 실시예들에 따른 강유전체 메모리 장치의 단면도 및 소거 방법을 보여주며, 도 15는 도 14의 채널(20) 인버전 및 데이터 소거 진행시의 강유전체 메모리 셀에서의 문턱 전압 변화를 보여준다. 도 13 및 도 14에서는 강유전체 메모리 장치가 도 7의 강유전체 메모리 소자(80) 구조를 가질 때를 예시적으로 보여주는데, 도 7의 구조 대신에 도 2, 도 4, 도 10의 단층 강유전체 메모리 소자(10)(60)(130) 구조 또는 도 8, 도 9, 도 11의 다층 강유전체 메모리 소자(100)(110)(130) 구조가 적용될 수 있다.
본 발명의 실시예들에 따른 강유전체 메모리 장치의 데이터 소거 방법에 따르면, 소거를 위해 필요한 하이 바이어스 전압(high bias voltage)을 기판에 인가하지 않고, 비트 라인들(BL0, ..., BLm)과 공통 소스 라인(CSL)에 적용한다. 아울러, 접지 선택라인(GSL)과 스트링 선택 라인(SSL)에도 하이 바이어스 전압을 적용한다. 공통 소스 라인(CSL)과 접지 선택라인(GSL)에서 강한 역전압으로 인해 밴드와 밴드간 터널링(band to band tunneling)이 발생하게 되며 이로 인해, 채널(20)로 정공이 주입되게 되면서, 전 채널에 걸쳐 소거 전압이 인가되게 되며, 이에 의해 기존 플래시 메모리에서 사용했던 방법과 유사한 방법으로 소거를 수행할 수 있게 된다. 여기서, 표 2, 도 13 내지 도 14에서는 비트 라인들(BL0, ..., BLm)과 공통 소스 라인(CSL)에 적용되는 하이 바이어스 전압이 서로 동일하고, 접지 선택라인(GSL)과 스트링 선택 라인(SSL)에도 하이 바이어스 전압이 서로 동일한 것으로 나타내었으나, 이는 예시적으로 보인 것으로 이에 한정되는 것은 아니며, 서로 다른 하이 바이어스 전압이 인가될 수도 있다.
도 13을 참조하면, 강유전체 메모리 셀들(TM)의 채널(20)을 소거하기 위해, 비트 라인들(BL0, BL1 ... BLm-1, BLm) 및 공통 소오스 라인(CSL)에는 소거 전압(Verase)을 인가할 수 있다. 나아가, 스트링 선택 라인(SSL) 및 접지 선택라인(GSL)에는 소거 전압(Vt + Verase)를 인가하고, 워드 라인(WL0, ..., WL31)에는 제로 전압(0V)을 인가할 수 있다. 그 결과, 강유전체 메모리 셀들(TM)의 게이트 전극(CG:40)에 0V가 인가될 수 있다. 이에 따라, 강유전체 메모리 셀들(TM)의 채널(20)과 게이트 전극(CG:40) 사이에 높은 전계가 유도되고, 강유전체층(30)의 분극 방향이 바뀌어, 강유전체 메모리 셀들(TM)은 소거 상태로 문턱 전압이 시프트 되고, 강유전체 메모리 셀들(TM)의 데이터가 일시에 지워지게 된다.
도 13에 보여진 데이터 소거 방법은, 강유전체 메모리 셀들(TM)의 채널(20) 물질로, 실리콘(Si), 게르마늄(Ge)이나 탄소 나노 튜브(CNT) 등을 사용할 때 적용할 수 있다.
한편, 도 14 및 도 15에서와 같이, 강유전체 메모리 셀들(TM)의 채널(20) 소거를 촉진하기 위해 먼저 채널(20) 인버전(channel inversion)을 한 다음, 데이터를 지우는 동작을 수행할 수도 있다. 즉, 강유전체 메모리 셀들(TM)의 채널(20)을 먼저, 인버젼시켜 도체화(conducting) 시킨 상태에서 도 13의 소거 방법을 적용할 수 있다.
채널(20) 인버전을 위해, 공통 소오스 라인(CSL)에 제1인버젼 전압(V0)을 인가하고, 비트 라인들(BL0, BL1 ... BLm-1, BLm)에 제2인버젼 전압(V0+dV)을 인가할 수 있다. 나아가, 스트링 선택 라인(SSL) 및 접지 선택라인(GSL)에는 패스 전압(Vpass)을 인가할 수 있다. 그러면, 채널(20)이 인버전되어, 강유전체 메모리 셀(TM)은 소거 상태에 비해 큰 문턱 전압을 가지게 된다.
이와 같이 채널(20) 인버전 후, 도 13을 참조로 설명한 바와 같은 소거 동작을 수행할 수 있다. 즉, 비트 라인들(BL0, BL1 ... BLm-1, BLm) 및 공통 소오스 라인(CSL)에는 소거 전압(Verase)을 인가할 수 있다. 나아가, 스트링 선택 라인(SSL) 및 접지 선택라인(GSL)에는 소거 전압(Vt + Verase)을 인가하고, 워드 라인(WL0, ..., WL31)에는 제로 전압(0V)을 인가할 수 있다. 그러면, 강유전체 메모릴 셀들(TM)은 소거 상태로 문턱 전압이 시프트 된다.
도 14에 보여진 데이터 소거 방법은, 강유전체 메모리 셀들(TM)의 채널(20) 물질로, 도 13에 보여진 데이터 소거 방법을 그대로 적용하기 어려운 와이드 밴드(wideband) 물질 예컨대, ZnO 계열, IGZO 등의 와이드 밴드 산화물 계열 물질을 사용할 때 적용할 수 있다. 물론, 강유전체 메모리 셀들(TM)의 채널(20) 물질로, 실리콘(Si), 게르마늄(Ge)이나 탄소 나노 튜브(CNT) 등을 사용하는 경우에도, 도 14에 보여진 채널 인버전을 한 후 데이터를 지우는 동작을 수행하는 데이터 소거 방법을 적용할 수 있다.
도 13 및 도 14를 참조로 설명한 본 발명의 실시예들에 따른 데이터 소거 방법에 따르면, 비트 라인들(BL0, BL1 ... BLm-1, BLm)과 공통 소오스 라인(CSL)에 인가되는 소거 전압(Verase), 접지 선택라인(GSL)과 스트링 선택 라인(SSL)에 인가되는 소거 전압(Verase + Vt)은 강유전체 메모리 셀들(TM) 사이에 밴드간(band to band) 터널링을 유발하는 전압일 수 있다. 이 경우, 강유전체 메모리 셀들(TM)의 소오스 및 드레인 사이에서 접합 항복(junction breakdown)이 발생하여, 밴드간 터널링이 유발될 수 있다. 이때, 소거 전압(Verase) 및 소거 전압(Verase +Vt)은 서로 다르거나 동일할 수 있고, 예컨대 5 내지 6V 범위를 가질 수 있다.
이와 같이, 완전 공핍된 채널(20)을 가지는 본 발명의 실시예들에 따른 강유전체 메모리 장치는 통상적인 낸드 플래시 메모리에 비해 낮은 동작 전압(operation voltage)을 사용할 수 있다. 예를 들어, 통상적인 낸드 플래시 메모리는 소거를 위해 통상 약 20V 정도의 동작 전압이 사용되는 반면에, 본 발명의 실시예에 따른 강유전체 메모리 장치는 대략 5 내지 6V 정도의 낮은 동작 전압을 이용하여 소거를 수행할 수 있다.
한편, 도 14에서와 같이 채널(20) 인버전시에는, 워드 라인들(WL0, WL1 ... WL29, WL30, WL31), 스트링 선택 라인(SSL) 및 접지 선택라인(GSL)에는 패스 전압(Vpass)을 인가할 수 있으며, 공통 소스 라인(CSL)에는 제1인버젼 전압(V0)을 인가할 수 있으며, 비트 라인들(BL0, BL1 ... BLm-1, BLm)에는 제2인버젼 전압(V0 + dV)을 인가할 수 있다. 이때, 제1인버젼 전압(V0)과 제2인버젼 전압(V0 + dV)은 서로 다르거나 동일할 수 있다. 그러면, 채널이 도체화되어 채널 인버젼이 일어나게 되어 채널 소거를 촉진시킬 수 있다.
이 실시예들에 따른 강유전체 메모리 장치의 동작 방법에 따르면, 게이트 전극(40)(CG)에 높은 전압을 인가하지 않고서도, 데이터 소거 동작을 수행할 수 있다.
상기와 같이, 본 발명의 실시예들에 따른 강유전체 메모리 장치에서는 강유전체 메모리 셀들(TM)의 게이트 전극(40) 등의 측면 방향의 프린징 필드(fringing field)에 의해서, 소오스/드레인 영역이 한정되므로, 소거 동작이 일어나기 전에, 소오스/드레인 영역이 프린징 필드에 의해서 형성되고, 채널(20)이 턴-온 될 수 있다. 이어서, 소거 동작이 이어질 수 있다.
이상에서 설명한 소거 방법에 따르면, 강유전체 메모리 소자(10)에 바디 바이어스를 인가하지 않고 즉, 기판을 통하여 소거 전압을 인가하지 않고도, 데이터 소거 동작을 수행할 수 있다. 따라서, 강유전체 메모리 소자(10)는 스택 구조로 확장될 수 있고, 바디 바이어스 없이도 전술한 소거 방법을 이용하여 데이터를 신뢰성 있게 지울 수 있다.
도 16은 본 발명의 실시예에 따른 강유전체 메모리 장치(400)를 보여주는 블록도이다.
도 16을 참조하면, 낸드 강유전체 메모리 셀 어레이(450)는 도 12의 낸드형 강유전체 메모리 장치에 대응할 수 있다. 그리고, 낸드 강유전체 메모리 셀 어레이(450)는 도 2, 도 4, 도 7, 도 10을 참조로 설명한 단층 강유전체 메모리 소자(10)(60)(80)(130) 또는 도 8, 도 9, 도 11을 참조로 설명한 적층형의 다층 강유전체 메모리 소자(100)(110)(130)의 낸드형 배열을 가질 수 있다. 또한, 낸드 강유전체 메모리 셀 어레이(450)는 도 13 내지 도 15를 참조로 설명한 소거 방법에 의해 데이터 소거가 이루어질 수 있다.
낸드 강유전체 메모리 셀 어레이(450)의 스트링 선택 라인(SSL), 워드 라인들(WL0, WL1 ... WL29, WL30, WL31), 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)은 로우 디코더(430, row decoder)에 연결될 수 있다. 낸드 강유전체 메모리 셀 어레이(450)의 비트 라인들(BL)은 페이지 버퍼(440, page buffer) 및 칼럼 디코더(435, column decoder)에 연결될 수 있다.
로우 디코더(430)는 SSL 드라이버(425, SSL driver), 고전압 펌프(420, high voltage pump), 고전압 램프 회로(415, high voltage ramp circuit), 로우 프리-디코더(410, row pre-decoder)를 통해서 신호를 전달받을 수 있다. 따라서, 소거 동작에서, 고전압 펌프(420)로부터 로우 디코더(430)를 거쳐서 공통 소오스 라인(CSL)에 소거 전압을 공급할 수 있다. 제어 로직(405, control logic)은 SSL 드라이버(425, SSL driver), 고전압 펌프(420, high voltage pump), 고전압 램프 회로(415, high voltage ramp circuit), 로우 프리-디코더(410, row pre-decoder)를 제어할 수 있다.
한편, 통상적인 플래시 메모리 장치와는 달리, 이 실시예에서 고전압 펌프(420)는 칼럼 디코더(435)에 더 연결될 수 있다. 따라서, 소거 동작에서, 고전압 펌프(420)로부터 칼럼 디코더(435)를 거쳐서 비트 라인들(BL)에 소거 전압을 공급할 수 있다. 따라서, 강유전체 메모리 장치(400)는 통상적인 플래시 메모리 소자에 비해서 특별히 부가적인 고전압 생성 장치를 필요로 하지 않는다.
도 1은 채널 도핑 농도에 따른 공핍 폭의 변화를 보여준다.
도 2는 본 발명의 일 실시예에 따른 강유전체 메모리 소자를 개략적으로 보여준다.
도 3a 및 도 3b는 각각 도 2의 강유전체 메모리 소자의 강유전체층의 시리즈 캐패시터 등가 회로 및 전압 강하를 보여준다.
도 4는 본 발명의 다른 실시예에 따른 강유전체 메모리 소자를 개략적으로 보여준다.
도 5a 및 도 5b는 각각 강유전체층의 차폐 박막 유전체가 없는 영역에서의 단일 캐패시터 등가 회로 및 전압 준위를 보여준다.
도 6a 및 도 6b는 각각 강유전체층의 차폐 박막 유전체가 있는 영역에서의 시리즈 캐패시터 및 전압 강하를 보여준다.
도 7은 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자를 개략적으로 보여준다.
도 8 및 도 9는 본 발명의 실시예들에 따른 적층형 강유전체 메모리 소자를 개략적으로 보여준다.
도 10은 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자를 개략적으로 보여준다.
도 11은 도 10에서와 같이 채널이 강유전체층 상방에 위치되는 TFT(Thin Film Transistor)형 스택을 가지는 워드 라인 및 비트 라인의 2차원 배치를 이루는 복수의 강유전체 메모리 셀들이 적층된 예를 보여준다.
도 12는 본 발명의 실시예에 따른 강유전체 메모리 소자의 배치 및 그 동작 방법을 보여주기 위한 회로도이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 강유전체 메모리 장치의 단면도 및 소거 방법을 보여준다.
도 15는 도 14의 채널 인버전 및 데이터 소거 진행시의 강유전체 메모리 셀에서의 문턱 전압 변화를 보여준다.
도 16은 본 발명의 실시예에 따른 강유전체 메모리 장치(400)를 보여주는 블록도이다.
Claims (18)
- 완전히 공핍된 채널과;게이트 전극층과;상기 채널과 게이트 전극층 사이에 위치하는 강유전체층;을 포함하는 강유전체 메모리 셀들의 낸드 배열을 가지는 강유전체 메모리 소자.
- 제1항에 있어서, 상기 채널, 강유전체층 및 게이트 전극층을 포함하는 단위 영역에 각각 해당하는 복수의 메모리 셀을 구비하며,상기 강유전체층은 복수의 메모리 셀들에 대해 연속되게 형성되고, 상기 게이트 전극층은 복수의 메모리 셀 각각에 대응하도록 형성되어, 인접한 메모리 셀들의 게이트 전극층 사이에는 분리영역이 존재하며,상기 채널과 강유전체층 사이의 상기 채널에 근접된 상기 분리영역에 대응하는 영역에는 메모리 셀 간 간섭을 감소시키는 차폐 박막 유전체가 위치하는 강유전체 메모리 소자.
- 제2항에 있어서, 상기 채널과 게이트 전극층은 복수의 영역에서 서로 교차하고, 상기 채널은 비트 라인을 따르고, 상기 게이트 전극층은 워드 라인을 따르며, 상기 강유전체층은 비트 라인을 따라 연속되게 형성되어, 상기 메모리 셀은 상기 채널과 게이트 전극층이 교차하는 영역에 해당하는 강유전체 메모리 소자.
- 제1항에 있어서, 상기 채널, 강유전체층 및 게이트 전극층을 포함하는 단위 영역에 각각 해당하는 복수의 메모리 셀을 구비하며,상기 강유전체층은 복수의 메모리 셀들에 대해 연속되게 형성되고, 상기 게이트 전극층은 복수의 메모리 셀 각각에 대응하도록 형성되어, 서로 인접한 메모리 셀들의 게이트 전극층 사이에는 분리영역이 존재하며,상기 강유전체층 내의 상기 분리영역에 대응하는 위치에는 로우-유전체 영역을 구비하여, 인접 메모리 셀 간 간섭을 감소시키도록 된 강유전체 메모리 소자.
- 제4항에 있어서, 상기 로우-유전체 영역은, 상기 강유전체층의 일부 영역을 로우-유전체 물질로 채워 이루어지거나, 유전 상수를 떨어뜨릴 수 있는 물질을 임플란트 하여 얻어지는 강유전체 메모리 소자.
- 제4항에 있어서, 상기 채널과 게이트 전극층은 복수의 영역에서 서로 교차하고, 상기 채널은 비트 라인을 형성하고, 상기 게이트 전극층은 워드 라인을 형성하며, 상기 강유전체층은 비트 라인을 따라 연속되게 형성되어, 상기 메모리 셀이 상기 채널과 게이트 전극층이 교차하는 영역에 해당하는 낸드 배열을 가지는 강유전체 메모리 소자.
- 제1항에 있어서, 상기 채널, 강유전체층 및 게이트 전극층을 포함하는 단위 영역에 각각 해당하는 복수의 메모리 셀을 구비하며,상기 강유전체층 및 상기 게이트 전극층은 복수의 메모리 셀 각각에 대응하도록 형성되어, 서로 인접한 메모리 셀들의 강유전체층 및 게이트 전극층 사이에는 분리영역이 존재하는 강유전체 메모리 소자.
- 제7항에 있어서, 상기 채널과 게이트 전극층은 복수의 영역에서 서로 교차하고, 상기 채널은 비트 라인을 따르고, 상기 게이트 전극층은 워드 라인을 따르며, 상기 메모리 셀이 상기 채널과 게이트 전극층이 교차하는 영역에 해당하는 강유전체 메모리 소자.
- 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 채널, 강유전체층 및 게이트 전극층 순서로 적층되며,상기 채널, 강유전체층 및 게이트 전극층의 단층 배치 또는 다층 배치를 가지는 강유전체 메모리 소자.
- 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 게이트 전극층, 강유전체층 및 채널 순서로 적층되며,상기 게이트 전극층, 강유전체층, 채널의 단층 배치 또는 다층 배치를 가지는 강유전체 메모리 소자.
- 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 채널은 실리콘, 게르마늄, 폴리 실리콘, 도전성 산화물, 탄소 나노 튜브, 나노와이어 및 그래핀 중 어느 하나를 포함하도록 형성된 강유전체 메모리 소자.
- 청구항 1항 내지 8항 중 어느 한 항의 강유전체 메모리 소자의 동작 방법에 있어서,강유전체 메모리 소자는, 비트 라인 및 공통 소오스 라인 사이에, 스트링 선택 트랜지스터; 완전히 공핍된 채널 영역과, 강유전체층과, 게이트 전극층을 포함하는 복수의 강유전체 메모리 셀들의 낸드 어레이 및 접지 선택 트랜지스터를 구비하며,상기 비트 라인 및 공통 소오스 라인에 제1소거 전압을 인가하고, 스트링 선택 라인과 접지 선택 라인에 제2소거 전압을 인가하여 상기 복수의 강유전체 메모리 셀들의 데이터를 지우는 단계;를 포함하는 강유전체 메모리 소자의 동작 방법.
- 제12항에 있어서, 상기 비트 라인 및 상기 공통 소오스 라인에 제1 및 제2인버젼 전압을 인가하고, 스트링 선택 라인과 접지 선택 라인에 패스전압을 인가하여 채널을 인버전하는 단계;를 더 포함하며, 채널 인버전후 상기 복수의 강유전체 메모리 셀들의 데이터를 지우는 단계를 수행하는 강유전체 메모리 소자의 동작 방법.
- 제13항에 있어서, 채널 인버전시, 복수의 강유전체 메모리 셀들에는 패스 전 압이 인가되는 강유전체 메모리 소자의 동작 방법.
- 제12항에 있어서, 상기 데이터를 지우는 단계에서, 상기 복수의 강유전체 메모리 셀들에는 접지 전압이 인가되는 강유전체 메모리 소자의 동작 방법.
- 제12항에 있어서, 상기 채널, 강유전체층 및 게이트 전극층 순서로 적층되며,상기 채널, 강유전체층 및 게이트 전극층의 단층 배치 또는 다층 배치를 가지는 강유전체 메모리 소자의 동작 방법.
- 제12항에 있어서, 상기 게이트 전극층, 강유전체층 및 채널 순서로 적층되며,상기 게이트 전극층, 강유전체층, 채널의 단층 배치 또는 다층 배치를 가지는 강유전체 메모리 소자의 동작 방법.
- 제12항에 있어서, 상기 채널은 실리콘, 게르마늄, 폴리 실리콘, 도전성 산화물, 탄소 나노 튜브, 나노와이어 및 그래핀 중 어느 하나를 포함하도록 형성된 강유전체 메모리 소자의 동작 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090091360A KR101547328B1 (ko) | 2009-09-25 | 2009-09-25 | 강유전체 메모리 소자 및 그 동작 방법 |
| US12/923,131 US8385098B2 (en) | 2009-09-25 | 2010-09-03 | Ferroelectric memory devices and operating methods thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090091360A KR101547328B1 (ko) | 2009-09-25 | 2009-09-25 | 강유전체 메모리 소자 및 그 동작 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110033747A true KR20110033747A (ko) | 2011-03-31 |
| KR101547328B1 KR101547328B1 (ko) | 2015-08-25 |
Family
ID=43780229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090091360A KR101547328B1 (ko) | 2009-09-25 | 2009-09-25 | 강유전체 메모리 소자 및 그 동작 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8385098B2 (ko) |
| KR (1) | KR101547328B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP7248966B2 (ja) | 2016-07-06 | 2023-03-30 | 国立研究開発法人産業技術総合研究所 | 半導体記憶素子、電気配線、光配線、強誘電体ゲートトランジスタ及び電子回路の製造方法並びにメモリセルアレイ及びその製造方法 |
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| US10163917B2 (en) * | 2016-11-01 | 2018-12-25 | Micron Technology, Inc. | Cell disturb prevention using a leaker device to reduce excess charge from an electronic device |
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| KR102538701B1 (ko) | 2018-02-22 | 2023-06-01 | 에스케이하이닉스 주식회사 | 강유전성 메모리 장치 및 그 구동 방법 |
| KR102702091B1 (ko) | 2018-12-21 | 2024-09-04 | 삼성전자주식회사 | 메모리 장치 |
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| US11973141B2 (en) | 2021-08-09 | 2024-04-30 | International Business Machines Corporation | Nanosheet transistor with ferroelectric region |
| US11721747B2 (en) * | 2021-08-12 | 2023-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit, transistor and method of fabricating the same |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100281127B1 (ko) | 1998-11-19 | 2001-03-02 | 김영환 | Nand형 비휘발성 강유전체 메모리 셀 및 그를 이용한 비휘발성 강유전체 메모리 장치 |
| JP2000340760A (ja) | 1999-05-31 | 2000-12-08 | Sony Corp | 不揮発性半導体メモリおよびその駆動方法 |
| JP2000340759A (ja) | 1999-05-31 | 2000-12-08 | Sony Corp | 不揮発性半導体メモリおよびその駆動方法 |
| NO316637B1 (no) | 2002-03-25 | 2004-03-15 | Thin Film Electronics Asa | Volumetrisk datalagringsapparat |
| JP2006512776A (ja) * | 2002-12-31 | 2006-04-13 | マトリックス セミコンダクター インコーポレイテッド | 直列接続されたトランジスタ列を組込んだプログラマブルメモリアレイ構造およびこの構造を製造して作動させるための方法 |
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-
2009
- 2009-09-25 KR KR1020090091360A patent/KR101547328B1/ko active IP Right Grant
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2010
- 2010-09-03 US US12/923,131 patent/US8385098B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20110075467A1 (en) | 2011-03-31 |
| US8385098B2 (en) | 2013-02-26 |
| KR101547328B1 (ko) | 2015-08-25 |
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant | ||
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