KR100823164B1 - 비휘발성 메모리 소자 및 그 형성방법 - Google Patents
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Abstract
비휘발성 메모리 소자 및 그 형성방법이 제공된다. 상기 비휘발성 메모리 소자는 반도체 기판 상의 부유 게이트, 상기 반도체 기판과 상기 부유 게이트 사이에 개재된 게이트 절연막, 상기 반도체 기판과 상기 부유 게이트 사이에 제공되고, 상기 게이트 절연막보다 얇은 두께를 갖는 터널 절연막, 상기 부유 게이트 상의 제 1 게이트간 절연막, 상기 제 1 게이트간 절연막 상에, 상기 부유 게이트의 일부를 덮는 센싱 게이트, 상기 부유 게이트 상부면 일부 및 측면을 덮는 제어 게이트 및 상기 제어 게이트와 센싱 게이트 사이와 상기 제어 게이트와 부유 게이트 사이에 개재된 제 2 게이트간 절연막을 포함한다.
EEPROM, 파울러-노드하임 터널링, 터널 절연막
Description
도 1은 종래 기술에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 3 및 4는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 동작방법을 설명하기 위한 회로도들이다.
도 5a 내지 5f는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
120: 부유 접합 영역 130: 터널 절연막
140a: 부유 게이트 150a: 제 1 게이트간 절연막
160a: 센싱 게이트 170: 제 2 게이트간 절연막
180a: 제어 게이트
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자 및 그 형성방법에 관한 것이다.
상기 비휘발성 메모리 소자는 외부로부터 전원 공급 없이도 데이터를 보존할 수 있다. 상기 비휘발성 메모리 소자는 마스크 롬(Mask ROM), 이피롬(EPROM), 이이피롬(EEPROM), 플래시 메모리 소자를 포함한다. 상기 이이피롬(EEPROM)은 2개의 트랜지스터가 1개의 셀을 구성하는 플로톡스 타입(FLOTOX:floating gate tunnel oxide type)이 있다.
도 1은 종래 기술에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다. 도 1을 참조하면, 반도체 기판(10) 상에 게이트 절연막(20)이 제공된다. 상기 게이트 절연막(20) 상에 부유 게이트(32a), 제 1 게이트간 절연막(34a) 및 센싱 게이트(36a)가 차례로 적층되어 제공된다. 상기 부유 게이트(32a)와 반도체 기판(10) 사이에 터널 절연막(25)이 개재된다. 상기 게이트 절연막(20) 상에 제 1 선택 게이트(32b), 제 2 게이트간 절연막(34b) 및 제 2 선택 게이트(34b)가 차례로 적층되어 제공된다. 상기 부유 게이트(32a)와 상기 제 1 선택 게이트(32b) 사이의 반도체 기판(10)에 부유 접합 영역(12)이 제공된다. 상기 부유 게이트(32a)에 인접한 반도체 기판(10)에 소오스 영역(15s)이 제공되며, 상기 제 1 선택 게이트(32b)에 인접한 반도체 기판(10)에 드레인 영역(15d)이 제공된다.
이에 의해, 메모리 트랜지스터는 상기 터널 절연막(25), 부유 게이트(32a), 제 1 게이트간 절연막(34a), 센싱 게이트(36a), 소오스 영역(15s) 및 부유 접합 영 역(12)을 포함한다. 선택 트랜지스터는 상기 게이트 절연막(20), 제 1 선택 게이트(32a), 제 2 게이트간 절연막(34b), 제 2 선택 게이트(36b), 드레인 영역(15d) 및 부유 접합 영역(12)을 포함한다. 상기 메모리 트랜지스터와 선택 트랜지스터를 덮는 층간 절연막(40)이 제공된다. 상기 층간 절연막(40)에 상기 드레인 영역(15d)에 연결되는 비트 라인 콘택(50)이 제공된다. 상기 층간 절연막(40) 상에 상기 비트 라인 콘택(50)과 연결되는 비트 라인(60)이 제공된다. 상기 이이피롬(EEPROM)의 프로그램 동작은 상기 센싱 게이트(36a) 및 상기 제 2 선택 게이트(36b)에 고전압(15~20V)을 인가하여 수행되며, 소거 동작은 상기 드레인 영역(15d) 및 제 2 선택 게이트(36b)에 고전압(15~20V)을 인가하여 수행된다. 상기 고전압이 인가됨으로써, 상기 메모리 트랜지스터와 상기 선택 트랜지스터의 채널 길이가 길며, 각 유닛 셀간의 소자분리막이 커질 수밖에 없어 칩 축소에 어려움이 생긴다.
한편, 상기 이이피롬(EEPROM)의 프로그램 동작이 채널 핫 일렉트론 주입(channel hot electron injection)에 의해 수행되는 경우, 게이트 절연막이 열화되어 내구성 및 고쳐쓰기 횟수가 저하될 수 있다.
본 발명의 목적은 내구성이 우수하고 칩 축소가 용이한 비휘발성 메모리 소자 및 그 형성방법을 제공하는 것이다.
비휘발성 메모리 소자 및 그 형성방법이 제공된다. 상기 비휘발성 메모리 소자는 반도체 기판 상의 부유 게이트, 상기 반도체 기판과 상기 부유 게이트 사이에 개재된 게이트 절연막, 상기 반도체 기판과 상기 부유 게이트 사이에 제공되고, 상기 게이트 절연막보다 얇은 두께를 갖는 터널 절연막, 상기 부유 게이트 상의 제 1 게이트간 절연막, 상기 제 1 게이트간 절연막 상에, 상기 부유 게이트의 일부를 덮는 센싱 게이트, 상기 부유 게이트 상부면 일부 및 측면을 덮는 제어 게이트 및 상기 제어 게이트와 센싱 게이트 사이와 상기 제어 게이트와 부유 게이트 사이에 개재된 제 2 게이트간 절연막을 포함한다.
상기 비휘발성 메모리 소자는 상기 반도체 기판에 상기 터널 절연막과 접하는 부유 접합 영역을 더 포함할 수 있다.
상기 터널 절연막은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 비휘발성 메모리 소자는 상기 제어 게이트에 인접한 상기 반도체 기판에 제공된 드레인 영역 및 상기 부유 게이트에 인접한 상기 반도체 기판에 제공된 소오스 영역을 더 포함할 수 있다.
상기 비휘발성 메모리 소자의 프로그램 동작은 상기 드레인 영역에 접지 전압을 인가하고, 상기 센싱 게이트에 프로그램 전압을 인가하는 것에 의하여, 전하가 상기 터널 절연막을 통하여 상기 부유 게이트로 파울러-노드하임 터널링되는 것을 포함할 수 있다.
상기 비휘발성 메모리 소자의 소거 동작은 상기 드레인 영역에 접지 전압을 인가하고, 상기 제어 게이트에 소거 전압을 인가하는 것에 의하여, 상기 부유 게이트에 저장된 전하를 상기 제어 게이트로 방출하는 것을 포함할 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 반도체 기판 상에 게이트 절연막을 형성하는 것, 상기 게이트 절연막의 일부를 제거하여, 상기 반도체 기판 상에 터널 절연막을 형성하는 것, 상기 터널 절연막 및 상기 게이트 절연막 상에 부유 게이트를 형성하는 것, 상기 부유 게이트 상에 제 1 게이트간 절연막을 형성하는 것, 상기 제 1 게이트간 절연막 상에 상기 부유 게이트의 일부를 덮는 센싱 게이트를 형성하는 것, 상기 부유 게이트 및 상기 센싱 게이트의 일 측면을 덮는 제 2 게이트간 절연막을 형성하는 것 그리고 상기 부유 게이트 상부면 일부 및 일 측면을 덮는 제어 게이트를 형성하는 것을 포함한다.
상기 비휘발성 메모리 소자의 형성방법은 상기 터널 절연막을 형성하기 전에, 상기 반도체 기판에 상기 터널 절연막과 접하는 부유 접합 영역을 형성하는 것을 더 포함할 수 있다.
상기 터널 절연막을 형성하는 것은 상기 게이트 절연막 상에 포토 레지스트 패턴을 형성하는 것, 상기 포토 레지스트 패턴을 마스크로 식각 공정을 진행하여 상기 게이트 절연막에 개구부를 형성하여 상기 반도체 기판을 노출하는 것 그리고 열 산화 공정을 진행하여 상기 노출된 반도체 기판에 열 산화막을 형성하는 것을 포함할 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 상기 개구부에 이온 주입 공정을 진행하여 상기 반도체 기판에 상기 터널 절연막과 접하는 부유 접합 영역을 형성하는 것을 더 포함할 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 상기 제어 게이트를 형성한 후, 상 기 제어 게이트에 인접한 상기 반도체 기판에 드레인 영역을 형성하는 것 그리고 상기 부유 게이트에 인접한 상기 반도체 기판에 소오스 영역을 형성하는 것을 더 포함할 수 있다.
이하, 본 발명의 실시예에 따른 비휘발성 메모리 소자 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
(비휘발성 메모리 소자의 구조)
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 부유 게이트(140a)가 제공된다. 상기 부유 게이트(140a)는 폴리 실리콘을 포함할 수 있다. 상기 부유 게이트(140a)와 상기 반도체 기판(100) 사이에 게이트 절연막(110)이 제공된다. 상기 게이트 절연막(110)은 실리콘 산화막을 포함할 수 있다. 상기 부유 게이트(140a)와 상기 반도 체 기판(100) 사이에 터널 절연막(130)이 제공된다. 상기 터널 절연막(130)은 상기 게이트 절연막(110)보다 두께가 얇은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 반도체 기판(100)에 상기 터널 절연막(130)과 접하는 부유 접합(floating junction) 영역(120)이 제공된다. 상기 부유 접합 영역(120)은 고농도의 n-type 불순물을 포함할 수 있다. 상기 n-type 불순물은 인(Phosphorus) 또는 비소(Arsenic)를 포함할 수 있다.
상기 부유 게이트(140a) 상에 제 1 게이트간 절연막(150a)이 제공된다. 상기 제 1 게이트간 절연막(150a)은 실리콘 산화막 또는 산화막-질화막-산화막(Oxide-Nitride-Oxide:ONO)을 포함할 수 있다. 상기 제 1 게이트간 절연막(150a) 상에 상기 부유 게이트(140a)의 일부를 덮는 센싱 게이트(160a)가 제공된다. 상기 센싱 게이트(160a)는 폴리 실리콘 및/또는 금속 실리사이드를 포함할 수 있다. 상기 부유 게이트(140a) 상부면 일부 및 측면을 덮는 제어 게이트(180a)가 제공된다. 상기 제어 게이트(180a)는 폴리 실리콘 및/또는 금속 실리사이드를 포함할 수 있다. 상기 제어 게이트(180a)와 센싱 게이트(160a) 사이 및 상기 제어 게이트(180a)와 부유 게이트(140a) 사이에 제 2 게이트간 절연막(170)이 개재된다. 상기 제 2 게이트간 절연막(170)은 실리콘 산화막을 포함할 수 있다. 상기 제어 게이트(180a)에 인접한 반도체 기판(100)에 드레인 영역(190d)이 제공된다. 상기 부유 게이트(140a)에 인접한 상기 반도체 기판(100)에 소오스 영역(190s)이 제공된다. 상기 드레인 영역(190d)과 소오스 영역(190s)은 고농도의 n-type 불순물을 포함할 수 있다. 예컨대, 상기 n-type 불순물은 비소(Arsenic)을 포함할 수 있다. 화살표 ①은 프로그램 동작에서 전하가 상기 터널 절연막(130)을 통하여 상기 부유 접합 영역(120)으로부터 상기 부유 게이트(140a)로 저장되는 것을 나타낸다. 화살표 ②는 소거 동작에서 상기 부유 게이트(140a)에 저장된 전하가 상기 부유 게이트(140a)의 모서리(tip)에서 상기 제어 게이트(180a)로 방출되는 것을 나타낸다.
(비휘발성 메모리 소자의 동작방법)
도 3 및 4는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 동작 방법을 설명하기 위한 회로도들이다.
도 3 및 4를 참조하면, 상기 비휘발성 메모리 소자는 행 방향과 열 방향의 매트릭스형으로 배열된 복수개의 메모리 셀 유닛들을 포함한다. 복수개의 평행한 워드 라인들(WL1~WLk)이 행 방향으로 신장된다. 상기 워드 라인들(WL1~WLk)과 교차하면서 복수개의 평행한 비트 라인들(BL1_1~BLm_n)이 열 방향으로 신장된다. 상기 복수개의 평행한 비트 라인들(BL1_1~BLm_n)은 각각 동일한 행에 배열된 드레인 영역들(190d)에 공통으로 연결된다. 상기 복수개의 평행한 비트 라인들(BL1_1~BLm_n) 사이에 센스 라인들(SL1~SLm)이 제공된다. 상기 센스 라인들(SL1~SLm)은 센스 트랜지스터(점선 동그라미)에 연결된다.
도 3을 참조하여, 선택된 메모리 셀 유닛들(MC11)의 프로그램 동작이 설명된다. 상기 비트 라인들(BL1_1~BLm_n)에 접지 전압(GND)이 인가되고, 상기 선택된 메모리 셀 유닛들(MC11)의 워드 라인(WL1)에 제 1 프로그램 전압(Vpp1)이 인가된다. 상기 선택된 메모리 셀 유닛들(MC11)의 센스 라인(SL1)에 제 2 프로그램 전압(Vpp2)이 인가된다. 예컨대, 상기 제 1 프로그램 전압(Vpp1) 및 제 2 프로그램 전압(Vpp2)은 8~15V일 수 있다. 선택되지 않은 메모리 셀 유닛들(점선부분)의 센스 라인들(SL2~SLm) 및 워드 라인들(WL2~WLk)에 접지 전압(GND)이 인가된다.
이에 따라, 상기 선택된 메모리 셀 유닛들(MC11)의 상기 드레인 영역(190d)에 접지 전압(GND)이 인가되고, 센싱 게이트(160a)에 제 2 프로그램 전압(Vpp2)이 인가되어, 전하가 상기 터널 절연막(130)을 통하여 상기 부유 접합 영역(120)으로부터 상기 부유 게이트(140a)로 파울러-노드하임(Fowler-Nordheim) 터널링된다(도 1의 화살표①). 상기 파울러-노드하임 터널링에 의하여 전하가 저장되므로, 문턱 전압의 변동이 없으며 내구성(endurance) 및 고쳐쓰기 횟수가 증가될 수 있다. 또한, 상기 드레인 영역(109d)에 고전압이 인가되지 않아, 칩 축소가 용이해질 수 있다. 상기 부유 게이트(140a)에 전하가 저장됨으로써, 상기 선택된 메모리 셀 유닛들(MC11)의 문턱 전압이 상승하여, 읽기 동작시 상기 선택된 메모리 셀 유닛들(MC11)이 오프-셀(off-cell)로 인식된다.
도 4를 참조하여, 선택된 메모리 셀 유닛(MC11_1)의 소거 동작이 설명된다. 선택된 메모리 셀 유닛(MC11_1)의 비트 라인(BL1_1)에 접지 전압(GND)이 인가되며, 선택된 메모리 셀 유닛(MC11_1)의 워드 라인(WL1)에 소거 전압(Vers)이 인가되며, 선택된 메모리 셀 유닛(MC11_1)의 센스 라인(SL1)에 접지 전압(GND)이 인가된다. 또한, 선택되지 않은 메모리 셀 유닛들(점선부분)의 워드 라인들(WL2~WLk)에 접지 전압(GND)이 인가된다. 선택되지 않은 메모리 셀 유닛들(점선부분)의 센스 라인들(SL2~SLm) 및 비트 라인들(BL1_2~ BLm_n)에 소거 방지 전압(Vpp3)이 인가되어, 소거 동작이 방지될 수 있다. 예를 들면, 소거 전압(Vers)이 8~15V인 경우, 소거 방지 전압(Vpp3)은 2~7V일 수 있다.
이에 따라, 상기 선택된 메모리 셀 유닛(MC11_1)의 제어 게이트(180a)에 소거 전압(Vers)이 인가되고, 상기 드레인 영역(190d)에 접지 전압(GND)이 인가되어, 상기 부유 게이트(140a)에 저장된 전하가 상기 제어 게이트(180a)로 방출된다. 상기 드레인 영역(109d)에 고전압이 인가되지 않아, 칩 축소가 용이해질 수 있다. 상기 소거 동작은 상기 부유 게이트(140a)의 모서리(tip)에 집중된 전계를 이용한다(도 1의 화살표②). 상기 부유 게이트(140a)에서 전하가 방출됨으로써, 상기 선택된 메모리 셀 유닛(MC11_1)의 문턱 전압이 감소하여, 읽기 동작시 상기 선택된 메모리 셀 유닛(MC11_1)이 온-셀(on-cell)로 인식된다.
(비휘발성 메모리 소자의 형성방법)
도 5a 내지 5f는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 반도체 기판(100)에 게이트 절연막(110)이 형성된다. 상기 게이트 절연막(110)은 열 산화 공정으로 형성된 실리콘 산화막을 포함할 수 있다. 상기 게이트 절연막(110) 상에 포토 레지스트 패턴(115)이 형성된다. 상기 포토 레지스트 패턴(115)을 마스크로 식각 공정을 이용하여 상기 게이트 절연막(110)에 개구부(118)가 형성된다. 상기 개구부(118)에 이온 주입 공정을 진행하여 부유 접합(floating junction) 영역(120)이 형성된다. 상기 부유 접합(floating junction) 영역(120)은 고농도의 n-type 불순물 예를 들면, 인(phosphorus) 또는 비소(arsenic)를 주입하여 형성될 수 있다.
도 5b를 참조하면, 상기 반도체 기판(100)에 열 산화 공정을 진행하여 상기 개구부(118)에 터널 절연막(130)이 형성된다. 상기 터널 절연막(130)은 상기 게이트 절연막(110)보다 얇은 두께로 형성될 수 있다. 상기 터널 절연막(130)은 열 산화 공정으로 형성된 실리콘 산화막을 포함할 수 있다.
도 5c를 참조하면, 상기 게이트 절연막(110)과 상기 터널 절연막(130)을 덮는 제 1 도전막(140)이 형성된다. 상기 제 1 도전막(140)은 화학 기상 증착 방법으로 형성된 폴리 실리콘을 포함할 수 있다. 상기 제 1 도전막(140) 상에 절연막(150)이 형성된다. 상기 절연막(150)은 화학 기상 증착 방법으로 형성된 실리콘 산화막 또는 산화막-질화막-산화막(Oxide-Nitride-Oxide:ONO)을 포함할 수 있다.
도 5d를 참조하면, 상기 절연막(150) 상에 포토 레지스트 패턴(미도시)이 형성된다. 상기 포토 레지스트 패턴(미도시)을 마스크로 상기 절연막(150) 및 상기 제 1 도전막(140)에 식각 공정을 진행하여, 부유 게이트(140a) 및 제 1 게이트간 절연막(150a)이 형성된다. 상기 터널 절연막(130)은 상기 부유 게이트(140a)와 상기 반도체 기판(100) 사이에 개재된다. 상기 제 1 게이트간 절연막(150a) 상에 상기 부유 게이트(140a)를 덮는 제 2 도전막(160)이 형성된다. 상기 제 2 도전막(160)은 폴리 실리콘 및/또는 금속 실리사이드로 형성될 수 있다.
도 5e를 참조하면, 상기 제 2 도전막(160) 상에 포토 레지스트 패턴(미도시)이 형성된다. 상기 포토 레지스트 패턴(미도시)을 마스크로 상기 제 2 도전막(160)에 식각 공정을 진행하여, 상기 부유 게이트(140a)의 일부를 덮는 센싱 게이트(160a)가 형성된다. 상기 부유 게이트(140a) 및 상기 센싱 게이트(160a)의 일 측 면을 덮는 제 2 게이트간 절연막(170)이 형성된다.
도 5f를 참조하면, 상기 제 2 게이트간 절연막(170) 상에 제 3 도전막(미도시)이 형성된다. 상기 제 3 도전막은 폴리 실리콘 및/또는 금속 실리사이드로 형성될 수 있다. 상기 제 3 도전막 상에 포토 레지스트 패턴(미도시)이 형성된다. 상기 포토 레지스트 패턴(미도시)을 마스크로 상기 제 3 도전막에 식각 공정을 진행하여, 상기 부유 게이트(140a) 상부면 일부 및 일 측면을 덮는 제어 게이트(180a)가 형성된다. 상기 제어 게이트(180a)의 형상은 상기 부유 게이트(140a)의 모서리(tip)을 덮는 범위에서 다양하게 변형될 수 있다. 상기 제어 게이트(180a)에 인접한 상기 반도체 기판(100)에 드레인 영역(190d)이 형성된다. 상기 드레인 영역(190d)은 비트 라인 콘택(미도시)에 연결될 수 있다. 상기 부유 게이트(140a)에 인접한 상기 반도체 기판(100)에 소오스 영역(190s)이 형성된다. 상기 소오스 영역(190s) 및 상기 드레인 영역(190d)은 고농도의 n-type 불순물 예를 들면, 비소(arsenic)를 주입하여 형성될 수 있다.
본 발명의 실시예에 따르면, 터널 절연막을 가지며 파울러-노드하임 터널링을 이용하는 비휘발성 메모리 소자 및 그 형성방법이 제공된다. 또한, 프로그램 및 소거 동작에서 드레인 영역에 고전압이 인가되지 않을 수 있다. 이에 따라, 비휘발성 메모리 소자의 내구성 및 고쳐쓰기 횟수가 향상될 수 있고, 칩 축소가 용이해질 수 있다.
Claims (11)
- 반도체 기판 상의 부유 게이트;상기 반도체 기판과 상기 부유 게이트 사이에 개재된 게이트 절연막;상기 반도체 기판과 상기 부유 게이트 사이에 제공되고, 상기 게이트 절연막보다 얇은 두께를 갖는 터널 절연막;상기 부유 게이트 상의 제 1 게이트간 절연막;상기 제 1 게이트간 절연막 상에, 상기 부유 게이트의 일부를 덮는 센싱 게이트;상기 부유 게이트 상부면 일부 및 측면을 덮는 제어 게이트; 및상기 제어 게이트와 센싱 게이트 사이 및, 상기 제어 게이트와 부유 게이트 사이에 개재된 제 2 게이트간 절연막을 포함하는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 반도체 기판에 상기 터널 절연막과 접하는 부유 접합 영역을 더 포함하는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 터널 절연막은 실리콘 산화막 또는 실리콘 산화질화막을 포함하는 비휘발성 메모리 소자.
- 청구항 2에 있어서,상기 제어 게이트에 인접한 상기 반도체 기판에 제공된 드레인 영역; 및상기 부유 게이트에 인접한 상기 반도체 기판에 제공된 소오스 영역을 더 포함하는 비휘발성 메모리 소자.
- 청구항 4에 있어서,상기 비휘발성 메모리 소자의 프로그램 동작은:상기 드레인 영역에 접지 전압을 인가하고, 상기 센싱 게이트에 프로그램 전압을 인가하는 것에 의하여, 전하가 상기 터널 절연막을 통하여 상기 부유 게이트로 파울러-노드하임 터널링되는 것을 포함하는 비휘발성 메모리 소자.
- 청구항 4에 있어서,상기 비휘발성 메모리 소자의 소거 동작은:상기 드레인 영역에 접지 전압을 인가하고, 상기 제어 게이트에 소거 전압을 인가하는 것에 의하여, 상기 부유 게이트에 저장된 전하를 상기 제어 게이트로 방출하는 것을 포함하는 비휘발성 메모리 소자.
- 반도체 기판 상에 게이트 절연막을 형성하는 것;상기 게이트 절연막의 일부를 제거하여, 상기 반도체 기판 상에 터널 절연막 을 형성하는 것;상기 터널 절연막 및 상기 게이트 절연막 상에 부유 게이트를 형성하는 것;상기 부유 게이트 상에 제 1 게이트간 절연막을 형성하는 것;상기 제 1 게이트간 절연막 상에 상기 부유 게이트의 일부를 덮는 센싱 게이트를 형성하는 것;상기 부유 게이트 및 상기 센싱 게이트의 일 측면을 덮는 제 2 게이트간 절연막을 형성하는 것; 그리고상기 부유 게이트 상부면 일부 및 일 측면을 덮는 제어 게이트를 형성하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 7에 있어서,상기 터널 절연막을 형성하기 전에,상기 반도체 기판에 상기 터널 절연막과 접하는 부유 접합 영역을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 7에 있어서,상기 터널 절연막을 형성하는 것은:상기 게이트 절연막 상에 포토 레지스트 패턴을 형성하는 것;상기 포토 레지스트 패턴을 마스크로 식각 공정을 진행하여 상기 게이트 절연막에 개구부를 형성하여 상기 반도체 기판을 노출하는 것; 그리고열 산화 공정을 진행하여 상기 노출된 반도체 기판에 열 산화막을 형성하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 9에 있어서,상기 개구부에 이온 주입 공정을 진행하여 상기 반도체 기판에 상기 터널 절연막과 접하는 부유 접합 영역을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 7에 있어서,상기 제어 게이트를 형성한 후,상기 제어 게이트에 인접한 상기 반도체 기판에 드레인 영역을 형성하는 것; 그리고상기 부유 게이트에 인접한 상기 반도체 기판에 소오스 영역을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 형성방법.
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