JPS5911682A

JPS5911682A - 半導体不揮発性記憶装置

Info

Publication number: JPS5911682A
Application number: JP57121419A
Authority: JP
Inventors: Hisato Hiraishi; 平石　久人
Original assignee: Citizen Holdings Co Ltd; Citizen Watch Co Ltd
Current assignee: Citizen Holdings Co Ltd; Citizen Watch Co Ltd
Priority date: 1982-07-13
Filing date: 1982-07-13
Publication date: 1984-01-21
Also published as: JPH0340956B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はＭＩＯ８（金机−絶縁体−酸化物一半導体）型
不揮発性メモリの記憶の書込消去の方法に関する。

ＭＩＯ８型不揮型性揮発性メモリでもＭＮＯＳ（金属−
窒化物一酸化物一半導体）型不揮発性メモリは、積層電
極のフローティングゲート型不揮発性メモリとともに電
気的に書込消去が可能な読み出し専用メモＩＪ（ＥＥＰ
ＲＯＭ）として広く使用され始めてきた（以後ＭＩＯ３
型メモリはＭ　Ｎ　ＯＳ型メモリで代表させるものとし
、後者での犠論は特に断わら）（い限り全て前者に当て
はまるものとする）。ＭＮＯＳ型とフローティングゲー
ト型とを比較した場合、前者にはＯ）記憶の書込消去に
よる素子劣化が少ない■ゲート絶縁膜のうちの酸化膜部
分（約２０Ａ’　　と極めて薄い）に欠陥があった場合
も素子特性にほとんど影響が出ないという長所があり、
後者には記憶の保持特性が良し・という長所がある。ま
た、記憶の書込消去を行なう場合についてみるとフロー
ティングケート型では単極性の電圧、例えば＋２５Ｖの
電源があれば良かったが、ＭＮＯＳ型では双極性の電圧
、例えば＋２５Ｖと一２５Ｖの電源が必要であり、フロ
ーティングゲ−１・型に比べてＭＮＯＳ型メモリの不利
な点の一つであった。ここではまず最初にＭ　Ｎ　ＯＳ
　４９メモリの基本動作について鮪１明を行なう。−例
としてｎチャンネルＭＮＯＳ型トランジスタをとりその
記憶の書込及び消去部の標準的なバイアス電位とその時
の電荷の動きとを第１図に示した。第１図（ａ）は記憶
の書込で、ｎ型のソース１４、ドレイン１５とｐ型の基
板１６とを同一の電位Ｖ。としく通常はグランド電位と
する）これよりも十分に高（・電位■１をゲート電極１
１に与えると、チャンネル部分如形成されたｎ型の反転
層１７及びノース１４、ドレイン１５がも窒化ンリコン
膜層１２に電子が注入される。

この時、この注入電子は麟（・配化シリコン膜１６を貫
通ずるトンネル電流どして流れる。第１図（１））は記
憶の消去でソース１４、トレイン１５、基板１６をやは
り同一の単位■。にし、ゲート電極１１にこれよりも十
分に低い電位■２を１ｉえると窒化シリコン膜層１２に
蓄積されてぃた電子がトンネル現象により基板１６に放
出される。

第２図には基板、ゲート間の電圧を横軸にとり、その時
のＭＮＯＳ型トランジスタのしきい値電圧を縦軸にとっ
たメモリヒステリシス曲線を示した。

以上の動作を標準的なＭＮＯＳ型トランジスタで考える
と、通常Ｖ、−Ｖｏさ＋２５Ｖ、Ｖ２−■。≧−２５Ｖ
、であるからＶ。に対して＋２５Ｖの双極性の電圧が必
要になる。この様に双極性の電圧が要求される動作では
例えば同−ＩＣ集積回路チップ内にへ４ＮＯ８型メモリ
と電圧昇圧回路（例えばコツククロフト回路）を設け、
内部電源によりメモリ内容の変更を行なう様なシステム
を構成する場合に問題となり、ｌ（４Ｎ　ＯＳ　Ｑｊｌ
トランジスタに双極性の電圧を印加するには、このＭ　
Ｎ　ＯＳ型トランジスタと電圧昇圧回路との間をＳＯＳ
　（シリコン・オン・サファイア）の様な技術を用いて
電気的に絶縁するか、さもなければ、ウェル分離による
電気的絶縁を用い、かつ２つの電圧昇圧回路を設ける必
要かあり実用−４二の犬き１．ｘ制約となる。

この様にＭＮＯ３型メモリには書込消去電圧の極性の問
題があることがら、単極性電圧にょる書込消去の方法も
提案されている（Ｙ、　ＩＪｃｈ　ｉｄ　ａ。

Ｎ、　Ｅｎｄｏ、　　Ｓ、　５ａｉｔｏ　　ａｎｄ　　
Ｙ、Ｎ１５ｈｉ、　　ＩＥＥＥＴｒａｎｓ、　　Ｅｌｅ
ｃｔｒｏｎ　　Ｄｅｖｉｃｅｓ、　　Ｅｌ）−２４，６
８８（１９７７））。

この方法は書込の際、ソース及びドレインと基板との間
に高電圧の逆バイアス電圧を印加し、アバランシェ・ブ
レーク・ダウンを起こし、生成したホットな電子の一部
をその運動エネルギーを用いて窒化膜層中に注入すると
（・う原理に基く。この方法は単極性書込消去という点
で優れたものであるかの前述の様にホットな電子を用い
るため、書込の際のゲート絶縁膜へのダメジが大きくな
る■アバランシェ・プレークーダウンによる電荷の注入
は効率が悪いため消費電流が大きくなる■素子設泪がむ
ずかしい等の問題点を持っている。

本発明はかがるＭＮＯ８型メモリの書込消去の問題に鑑
み、マトリクス状に形成したＭＮＯ８型］・ランジスタ
のメモリ・アレーに於いて該アレー中の任意の位置にあ
る単一のＭＮＯ８型トランジスタの記憶の書込及び消去
を行なうことができて、尚かつこの時の電圧は単極性電
圧で十分であり、しかもアバランシェ注入を用いな℃・
手段を提供するものである。

以下図面を用いて詳細な説明を行なう。

第３図は本発明によるＭＮＯ８型トランジスタのメモリ
アレーのマトリクス構造を示す図である。

ここでは（２Ｘ２）の最小のマトリクス構造を示して説
明を行なうが、以下に説明する扱見・が容易により大規
模なマトリクス構造にまで拡張できることは明白である
。まず全体の構成であるが、マトリクスの構成単位とな
る単位セルには１個のｎチャンネル（ｐチャンネル：以
下括弧内同士が対応）　Ｍ　Ｎ　ＯＳ型トランジスタ３
９ａと第−及び第二の２個のｐチャンネル（ｎチャンネ
ル）ＭＯＳ（金属−酸化物一半導体）トランジスタ３７
ａ、３８ａとがあり、前記ＭＮＯ８型トランジスタはｐ
型（０型）の拡散領域であるｐウェル（ｎウェル）２５
の中に形成されている。

更にこの単位セル内では前記の２個のＭＯＳトランジス
タのそれぞれのドレインが、前記ＭＮＯ８型トランジス
タのゲート電極に接続されており、この様な単位セルが
第３図に示す様にｎ型（ｐ型）の基板２２の上にマトリ
クス状に配置されている。このマトリクスで同−Ｘ軸上
に並んだＭＮＯ８型トランジスタ３９ａと３９ｂ及び３
９Ｃと３９ｄとはそれぞれウェルが２５．２８で接続さ
れ、やはり同−Ｘ軸上の第一のＭＯＳトランジスタ３７
ａと３７ｂ及び３７ｃと３７ｄはＸ１電棲２６及び２６
により、同じく第二のＭＯＳトランジスタ３８ａと３８
ｂ及び３８Ｃと３８ｄはＸ２電極２４及び２７により相
互にソースが接続されている。また、このマトリクスで
同−Ｙ軸上に並んだＭＮＯ８型トランジスタ３．９　ａ
と３９Ｃ及び３９ｂと３９ｄとはそれぞれ、Ｙｓ電４Ｔ
ｈ２９及び６６により相互にソースが、そしてＹｄ電極
６２及びろ６により相互にドレインが接続されている。

更に同−Ｙ軸上に並んだ第一のＭＯＳ）ランジスタ３７
ａと３７Ｃ及び３７１〕と３７ｄのゲート電極がＹ、電
極６０及び６４、そして第二のＭＯＳトランジスタ３８
ａと３８Ｃ及び６８ｂと３８ｄのゲート電極がＹ２″電
極６１及び６６により相互に接続されている。通常、第
−及び第二のＭＯＳ）ランジスタは基板上に直接形成し
てバルクを基板と同電位にとるようにするが、絶縁物や
１）　Ｎ接合を用いてバルク電位を適当に制御すること
も可能である。以下記憶の書込と消去の動作についてＤ
チャンネルＭ　Ｎ　ＯＳ型トランジスタの場合を述べる
が、容易に類推できる様にｐチャンネルＭ　Ｎ　ＯＳ型
トランジスタにも簡単な極性の変換で適用できる。

まずｎ型の基板２２は常に電位■。（通常はグランド電
位）に固定されているものとし、記憶の書込をＭＮＯ８
型トランジスタ３９ａだけに選択的に行なう場合につい
て説明を行なう。書込を行なうべきＩ’ｖｌ　Ｎ　ＯＳ
型トランジスタ３９ａを含むｐウェル２５の電位■Ｘ３
を■。よりも低くし、基板とｐウェルとの間を逆バイア
スにしておく。

ＭＮＯ８Ｗトランジスタ３９ａに接続するＹＩｌ電極と
Ｙｄ電極にはＶＸ３に等しいがまたはＶＸ。

よりも高い電位ＶＹ、及びＶＹ、をそれぞれに与え、更
に該ＭＮＯ８型トランジスタと同じ単位セル内にある第
一のＭＯＳトランジスタ３７ａのソースに接続するＸ１
電極２３にはＶ’Ｘ８１．ＶＹ、、ＶＹ、の何れよりも
十分に高い電位で、これが該Ｍ　Ｎ　ＯＳ型トランジス
タのゲート電極に与えられると該ＭＮＯ８型トランジス
タのゲート絶縁膜に十分に大きな電圧が印加され該ゲー
ト絶縁膜中にその直下のｐウェルやソース、ドレインよ
り電子が注入される様な電位■Ｘ１を与える。

このバイアス状態で前記単位セル内の第一のＭＯＳトラ
ンジスタ３７ａ及び第二のＭＯＳトランジスタ６８ａの
各ゲート電極に接続するＹ、電極６０及びＸ２電極６１
には、該第−のＭＯＳ）ランジスタが導通状態でかつ、
該第二のＭＯＳ）ランジスタが非導通状態となる様な電
位ＶＹ２とＶＹ３とをそれぞれに与える。この電位は前
記第−及び第二のｐチャンネルＭＯＳトランジスタ６７
ａ、３８ａの特性によって決められるものであるが、通
常この両者は同一の特性を持つ様に製造されることから
、一般にＶＹ２とＶＹ３とは反転した位相関係にある。

この様に電位を与えることで、ＶＸ、の電位がＭＮＯ８
型トランジスタ３９ａのゲート電極に与えられ、先述し
た様に該ＭＮＯ８型トランジスタのゲート絶縁膜中に電
子が注入され、記憶の書込がなされる。この時、電子の
注入量は近似的には前記ゲート絶縁膜に印加される電圧
に指数１ｙ−１数的に依存して増大するが、この電圧を
決めるのは、主としてゲート電極の電位とチャンネル部
分の電位とである。そしてチャン坏ル部分の電位は該チ
ャンネルのｎ型反転層とつながったソースとドレインの
電位で定まるから、前記の電子注入動作は■Ｘ、とＶＹ
、　　またはＶＸ。

と■Ｙ、との関係で決められることになる。通常は該Ｍ
ＮＯＳトランジスタのノースとドレインは等電ｆ☆にと
るからＶＹ、＝ＶＹ４とする。

尚Ｙ８電極２９とＹｄ電極６２の何れか一方をフローテ
ィングにしてもＶＹ、＝ＶＹ４としたのと同様になり、
この様な書込方法も可能である。

さて、ここで記憶の書込を行なうＭＮＯ８型トランジス
タ３９ａとは接続して℃・な（・ＹＩｌ電極６６及びＹ
ｄ電極６６とにはｐウェル２５との接合が鵬バイアスに
ならなし・様な電位■Ｙ、及びＶＹ８をそれぞれ与え、
該ＭＮＯ８）ランジスタを含まない残りのｐウェル２８
には該ウェルが接して（・る全てのｎ型領域との間が（
ａＪれもゼロバイアスまたは逆バイアスになる様な電位
■Ｘ６を与える。

更Ｗ−該ＭＮＯ８トランジスタ３９ａと接続して（・な
いＸ、電極２６及び全てのＸ２電極２４．２７には、各
々が各単位セルで第一または第二のＭＯＳトランジスタ
を介して接続しているＭＮＯ８型トランジ、Ｘ　タ３９
１）、５９ｃ、３９ｄのゲート電極に与えられた場合に
も該ｆｖ＋　Ｎ　ＯＳ型トランジスタのゲート絶縁膜中
への電子注入が起こらな℃・程度にしか該ゲート絶縁膜
に電圧がかがらない様な電位■Ｘ、及びｖｘ２．ｖｘ、
をそれぞれに与える。

ここで、前記ＭＮＯ８型トランジスタ３９ａと７トリク
ス」二で同−Ｘ軸」二にあるＭＮＯ８型トランジスタ３
９ｂでの記憶の書込を阻止するためには、該ＭＮＯ８型
トランジスタ３９ｂのゲート電極に接続する第一のＭＯ
Ｓ）ランジスタ３７ｂと第二のＭＯＳトランジスタ３８
ｂのうち第二のＭＯＳトランジスタを導通状態にして第
一のＭ　ＯＳ　＋−ランジスタを非導通状態にすれば良
く、この結果Ｍ、ＮＯＳトランジスタ３９ｂのゲート電
極にはＶＸ２なる電位が与えられ、ゲート絶縁膜への電
子注入は起こらない。

従ってＹ、電極６４及びＹ２電Ｔｈ３５とには上述の条
件を満たず様な電位ＶＹ６及びＶＹ、を与えればよいが
、この両者は通常の条件下では先に述べたと同様で反転
した位相ＩＫＩ係になる。

また、書込を行な５ＭＮＯ３型トランジスタ３９ａとは
マトリクス上で異なったＹ軸上に属するＹ、電極６６及
びＹｄ電榊６６の少なくとも一方または双方をフローテ
ィングにし、他は前記の通りのバイアスとしても該Ｙ軸
上にあるＭ　Ｎ　ＯＳ型トランジスタへの記憶の１．込
は起こらない。

以上の方法によりＭＮＯ８型トランジスタ３９ａだけへ
の記憶の書込が達成され、残りの全てのＭＮＯ８型トラ
ンジスタへの記憶の書込を阻止することができる。

次に記憶の消去を単一のＭＮＯ８型トランジスタ例えば
３１１のみにつ見・て行なう方法についての説明を行な
う。

基板２２は常に電位■。（通常はグランド１７位）に固
定されているとして、ｐウェル２５及び２８の電位はそ
れぞれ■。に等しいか、■ｏよりも低（・■Ｘ、及びＶ
Ｘ１□としておき、全ての￥８電極２９及び６２と全て
のＹｄ電極６２及び６６とはそれぞれが接続しているＭ
ＮＯ８型トランジスタの）−ス及びドレインとｐウェル
２５及び２８との間がイ８］れもゼロバイアスまたは逆
バイアスになる様な電位として各々順にＶＹ、、ＶＹ、
２、ＶＹ、３、ｖｙ、、、なる電位な与える。

尚これらのＹ８電極、Ｙｄ電極の電位はイ６］れもＭ　
Ｎ　ＯＳ型トランジスタの記憶の消去を行なう際大きな
影響を持たない。ここで、記憶の消去を行プ［５べきＭ
ＮＯ８型トランジスタ３９ａを含む単位セルに接続して
いるＸ１電極２乙には同一のＸ軸上にあるｐウェル２５
の電位ＶＸ、に比べて十分に低い電、位■Ｘ７を与え、
更には残りのＸ１電極２６と全てのＸ２電極２４及び２
７とにはＶＸ。

に比較的近い電位を与える。

そして、第一のＭＯＳ）ランジスタ３７　ａ　ト第二の
ＭＯＳトランジスタ３８ｂとが導通状態となり、第二の
ＭＯＳ）ランジスタロ）１ａと第一のＭＯＳ）ランジス
タ３７ｂとが非導通状態となる様な電位をそれぞれＹ１
電極６０及びろ４、Ｙ２電極６１及び６５に与え、それ
をＶＹ、。及びＶＹ、４、ＶＹ、、及びＶＹ、、とする
ならば、ＭＮＯＳ型トランジスタ３９ａのゲート電極の
みにＶＸ７なる低い電位が与えられ、該トランジスタ３
９ａのゲート絶縁膜には該絶縁膜中の電子が放出される
に足る十分な電圧が印加される。この開梱のＭＮＯ８型
トランジスタ３９ｂ、３９Ｃ１３９ｄのゲート絶縁膜に
は微小な電圧しか印加されず、単一のＭＮＯ８型トラン
ジスタのみの記憶の消去ができることになる。

また、この方法によれば同−Ｘ軸上または同−Ｘ軸上の
全てのＭＮＯ８型トランジスタの記憶を一時に消去（書
込についても同様）できることは容易に示され、更には
マトリクス全体を一時に消去することも勿論可能である
。

尚、上記の記憶の書込及び消去の説明でＹ、電極とＹ２
電極には反転した位相の電位を与えることは既に述べた
が、これによって、各単位セル内の第一のＭＯＳ　ｌ・
ランジスタと柁二のＭＯＳトランジスタのうちの少なく
とも一方が導通状態となることを前提としている。

以上説、明を行なった記憶の書込及び消去の動作をより
簡潔に行なうには幾つかの電極を共通にとれは良い。例
えば、曹込の際、ｖｘ、＝Ｖｏ。

ｖｘ２＝ｖｘ３−ｖｘ４＝ＶＸ５＝ＶＸ、＝ＶＹ。

−ＶＹ４　＝ＶＹ、＝＝ＶＹ８　＝Ｖａとすることが可
＊ｌコであり、消去ノ際、ＶＸ、＝Ｖｂ、ＶＸ２＝＝Ｖ
Ｘ３＝ＶＸ４＝ＶＸ、、＝ＶＸ６＝ＶＹ、＝ＶＹ４−＝
ｖｙ、＝ｖｙ８−ｖ。としても良く、ここで、＼に〜′
ｂとすれば、書込消去のための電圧は、ｖ−Ｖ、−Ｖ。

のみとなり、適当な電圧昇圧回路を用いて■。（通常は
グランド電圧）に対して■なる電圧を用意すれば良いこ
とになり極めて簡単な動作となしうる。この他にＭＮＯ
８型トランジスタのゲート電極に接続したＭＯＳ）ラン
ジスタを制御する電圧も必要であるが、これらは通常の
ＭＯＳ）ランジスタであり、特に昇圧回路等を要せず、
更に前述の説明がられがる様にｖｙ２−ｖｙ７、ＶＹ３
−ｖｙ、として用いることが可能であり、その一方な■
。に等しくとれることがら、この電圧に関する問題は無
い。

第３図のマトリクス構成に於いて、こＪｌまでに述べた
様な電位を与えるならば、マトリクス内の任意の位餉の
Ｍ　Ｎ　ＯＳ型トランジスタの記憶を消去したり、曹込
んだりすることがｂ］能であることを示した。

更に本発明は第４図の様に各単位セル内に制御トランジ
スタ４８ａ、４８ｂ、４８Ｃ１４８ｄを設けた様な構成
に於いても同様に適用しつる。この賜金は例えは該制御
トランジスタをテブレゾヨン型に作り、記憶の書込及び
消去を行なう際には該制御トランジスタのゲ−１−’２
．ｔｉｋ　４１　ａ　（及び４１１）　）とバルクに当
るｐウェル４４ａ（及び４４１）　）とを知絡しておけ
は繊４図の回路はそのまま第１３図の回路に帰翁さ」１
、卯、３図姓二ついて詳述した方法をそのまま用いるこ
とができイ）。

以上の様にＭ　Ｎ　ＯＳ型トランジスタによるメモリに
つし・て単極性電圧による書込消去が可能となり、特に
同−ＩＣチノグ内に市１圧昇圧回路を内蔵した様な場合
に有効なことが明らかになった。

しかし、例えば時計や小型携帯器機などで１．５Ｖの銀
電池や３■のリチウム坪池を電源とする電圧糸の回路で
上記の内部電源による書込消去を行なおうとする場合、
従来のＭＮＯ８型トランジスタの記憶の書込消去に要す
る標準的１（電圧が２５Ｖと比較的大きいため、周辺回
路の絶紅破壊文・」策か必四になったり、電圧昇圧回路
の効率が悪くなる等の間顯が発生する。

この様な実用上の困難さに対しては例えは、第５図に示
した様なＭ（ＪＮ（ＪＳ　（金九−酸化物−窒化物−酸
化物−半導体）型トランジスタを用℃・れば、よい（平
石、銘木、石片、林、応用物理学会ｉ１４演予稿集、４
Ｐ−Ｒ−１１，１９８２年春）８該Ｍ　ＯＮ　ＯＳ型ト
ランジスタは基本的な動作はＭＮＯ８型トランジスタと
同相くて・あ乙か、記憶の書込消去に要Ｎ−る電圧はＩ
ＯＶ以下と従来６９ＭＮＯ８型トランジスタに比べて著
しく低く、前記の様な低電圧糸の回路での間顕も除去し
うるものである。

【図面の簡単な説明】

葎７１図（ａ）、（１〕）は従来型のＭＮＯ８型トラン
ジスタへの記憶の１込消去の説、四国、第２図は１〜４
ＮＯ８型トランジスタのメモリヒステリソス曲線、第３
図及び第４図は本発明によるＭＮＯ８型トランジスタへ
の記憶の１込消去の４５？、四国、第５図はＭＯＮＯ８
型トランジスタの断面図である。１２．５５・・・・・・窒化シリコン膜、１６．５４．
５６・・・・・・酸化シリコン膜、１４．１５・・・・
・・ソース、１５．５３・・・・・・ドレイン、１６．２２．４０．５１・・・・・・基板、第１品（０
）１第７図（ｂ）ｖ２第２ｍＴＨ第３団、ＡＪ　　ＪＵ　　　　　　ＪＩ　　ＪｚＪＪＪ４　　
　　　′３’ｌ）　　Ｊｂ第４図

Claims

【特許請求の範囲】（Ｉｌｎ（ｐ：以下括弧内と対応する）型導電性半導体
基板に形成したメモリマトリクスに於いて、該マトリク
スの単位メモリセルの構成要素は、前記基板に形成した
ｐ　（ｎｌ型導電性ウェルと、該ウェルに形成したｎ　
（ｐ）チャンネルへ・ｉ　Ｉ　ＯＳ　（金属−絶縁体一
酸化物一半導体）型不揮発性メモリトランジスタと、前
記基板に形成した第−及び第二のｐ　（ｎｌチャンネル
ＭＯＳ（金属−酸化物一半導体）トランジスタとであり
、該単位メモリセル内では前記第一のＭＯＳトランジス
タのドレインと前記第二のＭＯＳ）ランジスタのドレイ
ンと前記ＭＩ　ＯＳ　Ｑ　ｌ−ランジスタのゲ−１・電
極とが共通に接続されており、前記マトリクスの単位メ
モリセル間の接わ、は、同一の行に並んだ単位メモリセ
ルの各ウェルが共通に接続された行電極線Ｘ　Ｗ１第一
〇ＮＩＯ３＋・ランジスタの各ソースが共通に接続され
た行電極線Ｘ３、第二のＭＯＳトランジスタの各ソース
が共通に接続された行電極線Ｘ２及び、同一の列に並ん
だ単位メモリセルのＭ　Ｉ　ＯＳ型トランジスタの各ソ
ースを共通に接続した列電極線ＹＩｌ、該ＭＩＯ８型Ｏ
８ンジスタの各ドレインを共通に接続した列電極線Ｙｄ
、第一のＭＯＳ）ランジスタのゲート電極を共通に接続
した列電極線Ｙ、、第二〇〜１０Ｓトランジスタのゲー
ト電極を共通に接続した列電極線Ｙ２とにより成されて
いることを特徴とする半導体不揮発性記憶装置。（２）　　ｎ　（１）ｌ型導電性半導体基板に形成した
メモリマＩ・リクスに於（・て、該マトリクスの単位メ
モリセルの構成要素は、前記基板に形成したｐ　（ｎ）
型導電性ウェルと、該ウェルに形成したｎ　（ｐ）チャ
ンネルｈ＋　Ｉ　ＯＳ　（金属−絶縁体−酸化物−半導
体）型不揮発性メモリトランジスタと、前記基板に形成
した第−及び第二のｐ　（ｎ）チャネル〜１０Ｓ（金属
−酸化物−半導体）トランジスタとであり、該単位メモ
リセル内では前記第一のＭＯＳ）ランジスタのドレイン
と前記第二のＭＯＳ　）ランジスタのドレインと前記Ｍ
ＩＯ８型Ｏ８ンジスタのゲート電極とが共通に接続され
ており、前記マドｌ）クスの単位メモリセル間の接続は
、同一の行に並んだ単位メモリセルの各ウェルが共通に
接続された行電極ａＸｗ、第一のＭＯＳトランジスタの
各ソースが共通に接続された行電極線Ｘ１、第二のＭＯ
８）ランジスタの各ソースが共通に接続された行電極線
Ｘ２及び、同一の列に並んだ単位メモリセルのＭ　１０
　Ｓ型トランジスタの各ソースを共通に接続した列電極
線Ｙ８、該ＭＩＯ８型Ｏ８ンジスタの各ドレインを共通
に接続した列電極線）′ｄ、第一のＭＯＳ　ｌ−ランジ
スタのゲ−１・電極を共通に接続した列電極線Ｙ３、第
二のへ１ＯＳトランジスタのゲート電極を共通に接続し
た列電極線￥２とにより成されており、前記基板に与え
る電位な■１、任意に選択されたＮＺＯＳ型トランジス
タ（以後被１込トランジスタと呼称する）のある単位メ
モリセルに接続された行電極線ＸＷ、行電極線Ｘ１、列
電極線￥８、列電極線Ｙｄ、列電極線￥１、列電極線Ｙ
２に与える′小イｘｌをそれぞれ、■２、■３、ｖ４、
■５、■６、ｖ７とし、抜書込トランジスタのある単位
メモリセルに接続されて℃・な℃・全ての行電極線ＸＷ
、列電極線Ｙ８と列電極線Ｙｄ、列電極線Ｙ、と列電極
線Ｙ２に与えるそれぞれの電位群を（ｖ８　）、（■９
　）、ｆＶ＋。）とし、全ての行電極線Ｘ２と抜書込ト
ランジスタのある単位メモリセルに接続されていない全
ての行電極線Ｘ１とに与える電位群を（〜１１．）とし
た時、なる電位関係及び、被害込トランジスタのある単
位メモリセルと同一列に属する単位メモリセル内の第一
のへ１０Ｓトランパンスタを全て導通状態、第二のＭＯ
Ｓトランジスタを全て非導通状態とする様な電位Ｖ６、
Ｖ、とこれ以外の全ての第一のＭＯＳトランジスタを非
導通状態、これ以外の全ての第二のＭＯ８１−ランジス
タを導通状態とする様な電位群ｆＶ＋ｏ）とを与えるこ
とにより、前記抜書込トランジスタのみへの記憶の書込
を行なうことを特徴とする半導体不揮発性記憶装置。（３）■１−ｖ３、Ｖ２−Ｖ４−Ｖ５−（Ｖｓ　ｌ−ｆ
■ｏ　ｌ−（ｖ＋　＋１であることを特徴とする特許請
求の範囲第２項記載の半導体不揮発性記憶装置。（４）　ｎ　（ｐｉ　型導電性半導体基板に形成したメ
モリマトリクスに於いて、該マトリクスの単位メモリセ
ルの＋１６成要素は、前記基板に形成したｐ　（ｎ）型
導電性ウェルと、該ウェルに形成したｎ　（ｐ）チャン
ネルＭ　Ｉ　ＯＳ　（金属−絶縁体一酸化物一半導体）
型不揮発性メモリトランジスタと、前記基板に形成した
第−及び第二のｐ　（ｎｌチャンネルＭＯ８（金属−酸
化物一半導体）トランジスタとであり、該単位メモリセ
ル内では前記第一のＭＯ８Ｉ−ランジスタのドレインと
前記第二のＭＯＳトランジスタのドレインと前記ＭＩＯ
８型Ｏ８ンジスタのゲート電（可・とが共通に接続され
ており、前記７トリクスの単位メモリセル間の接続は、
同一の行に並んだ単位メモリセルの名ウェルが共通に接
続された行電極ｇＡ　Ｘ　ｗ　、第一のＭＯＳ　ｌラン
ジスタの各ソースが共通に接続された行電極線）”＋、
第二のＭＯＳトランジスタの各ソースが共通に接続され
た行電極ｋ　Ｘ　２及び、同一の列に並んだ単位メモリ
セルのＭＩＯ８型Ｏ８ンジスタの各ソースを共通に接続
した列霜；橙線￥６、該ＭＩＯ８型Ｏ８ンジスタの各ド
レインを共通に接続した列電極線Ｙｄ、第一のＭＯ８）
ランジスタのゲート電極を共通に接続した列電極線Ｙ１
、第二のＭＯ８Ｉ−ランジスタのゲート電極を共通に接
続した列電極線Ｙ２とにより成されており、前記基板に
与える電位を■１、任意に選択されたＭＩＯ８型Ｏ８ン
ジスタ（以後被消去トランジスタと呼称する）のある単
位メモリセルに接続された行電極線Ｘｗ、行電極線Ｘ８
、列電極線Ｙ１、列電極線￥２に与える電位をそれぞれ
■２、■３、■４、■５とし、全ての列電極線Ｙｌｌと
全ての列電極線Ｙｄ　とに与える電位群を（ｖ６　）、
被消去トランジスタのある単位メモリセルに接続されて
いな（・全ての行電極線Ｘ、、列電極線Ｙ、と列電極線
Ｙ２に与えるそれぞれの電位群を（■７　）、（■８　
）とし、全ての行電極線Ｘ２と被消去ｔ・ランジスタの
ある単位メモリセルに接続されていない全ての行′Ｆｌ
ｉ、榛線Ｘ、とに与える電位群を（Ｖ、）とした時、Ｃ■、、Ｉ■６１）］　　２　［：Ｖ２．ｆＶｙ　　ｌ
］（り）〔ｖ２、（ｖ９　）〕　〉　、（＜）３メ、「る電位関係及び、被消去トランジスタの力）る単
位メモリセルと同一列に属する単位メモリセル内の第一
のＭＯＳトランジスタを全て導ボ１状態、第二のＭＯＳ
トランジスタを全て非導通状態とする様な電位■４、ｖ
５とこれ以外の全ての第一のＭＯＳ　）ランジスタを非
導通状態、これ以外の全ての第二のＭＯＳ）ランジスタ
を導通状態とする様な電位？！４’［Ｖａｌとを与える
ことにより、前記被消去トランジスタのみの記憶の消去
を行なうことを特徴とする半導体不揮発性記憶装置。（５Ｊ　　Ｖ＋　＝Ｖ２　＝ｆ　Ｖｅ　　ｌ−（Ｖ７１
−（ｖ、１であることを特徴とする特許請求の範囲第４
項記載の半導体不揮発性記憶装置。