JP2001358237A - フラッシュメモリ装置並びにそのデータプログラム方法及びデータ消去方法 - Google Patents

フラッシュメモリ装置並びにそのデータプログラム方法及びデータ消去方法

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JP2001358237A
JP2001358237A JP2001113782A JP2001113782A JP2001358237A JP 2001358237 A JP2001358237 A JP 2001358237A JP 2001113782 A JP2001113782 A JP 2001113782A JP 2001113782 A JP2001113782 A JP 2001113782A JP 2001358237 A JP2001358237 A JP 2001358237A
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相 培 李
Zaisho Sai
在 勝 崔
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Abstract

(57)【要約】 【課題】 チップの集積度を高め、データプログラム動
作及びデータ消去動作を容易に行うことができるフラッ
シュメモリ装置並びにそのデータプログラム方法及びデ
ータ消去方法を提供する。 【解決手段】 フラッシュメモリ装置を、ＭＯＮＯＳ／
ＳＯＮＯＳ構造を有してマトリックス状に配列された複
数のフラッシュメモリセルと、同一行に配列されたフラ
ッシュメモリセルのゲートが共通に接続されるように行
方向へ配列された複数のワードラインＷ／Ｌ１、・・・
と、同一列に配列されたフラッシュメモリセルのソース
が共通に接続されるようにワードラインＷ／Ｌ１、・・
・と直交する方向に配列された複数の選択ラインＳ／Ｌ
１、・・・と、同一列に配列されたフラッシュメモリセ
ルのドレインが共通に接続されるように選択ラインＳ／
Ｌ１、・・・と平行する方向に配列されたビットライン
Ｂ／Ｌ１、・・・とから構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリ装
置並びにそのデータプログラム方法及びデータ消去方法
に関し、特に、ＭＯＮＯＳ／ＳＯＮＯＳ（Metal/poly-S
ilicon Oxide Nitride Oxide Semiconductor）構造を有
する一つのトランジスタを単位メモリセルとするフラッ
シュメモリ装置並びにそのデータプログラミング方法及
びデータ消去方法に関する。
【０００２】
【従来の技術】機能的に最も理想的なメモリ装置は、使
用者が電気的な方法によってメモリ状態を任意にスイッ
チングすることにより容易にプログラミングすることが
でき、電源が遮断されてもメモリ状態をそのまま維持す
ることができる不揮発性半導体メモリ装置である。
【０００３】現在、不揮発性半導体メモリ装置の製造工
程技術は、浮遊ゲート系列と、二種類以上の誘電膜が２
重又は３重に積層されたＭＩＳ（Metal Insulator Semi
conductor）系列とに、大きく分けられる。
【０００４】浮遊ゲート系列は、電位ウェルを用いて記
憶特性を実現するものであり、現在、フラッシュＥＥＰ
ＲＯＭ（Electrically Erasable Programmable Read On
ly Memory）として最も広く応用されているＥＴＯＸ（E
PROM Tunnel Oxide）構造が代表的である。この浮遊ゲ
ート系列は、一つのメモリセルを一つのトランジスタで
構成することが可能である。
【０００５】一方、ＭＩＳ系列は、誘電膜バルク、誘電
膜−誘電膜界面、誘電膜−半導体界面に存在するトラッ
プを用いて記憶機能を行うものであり、現在、Full-fea
tured ＥＥＰＲＯＭとして主に応用されているＭＯＮＯ
Ｓ／ＳＯＮＯＳ構造が代表的である。
【０００６】このＭＩＳ系列の不揮発性半導体メモリ装
置において、バイト単位でデータをプログラム及び消去
する動作を行うためには、ＭＯＮＯＳ／ＳＯＮＯＳ構造
のトランジスタの他に、選択トランジスタが必ず必要で
ある。即ち、一つのメモリセル当たり二つのトランジス
タを備える必要がある。
【０００７】以下、添付の図面を参照して、従来のフラ
ッシュメモリ装置並びにそのデータプログラム方法及び
データ消去方法について説明する。図１４は、従来の２
トランジスタ−１メモリセル型のフラッシュメモリセル
を示す断面図である。そして、図１５は、図１４に示す
フラッシュメモリセルを単位メモリセルとする従来のフ
ラッシュメモリ装置の構成図であって、バイト単位のデ
ータプログラム動作時のバイアス条件を示している。ま
た、図１６は、図１４に示すフラッシュメモリセルを単
位メモリセルとする従来のフラッシュメモリ装置の構成
図であって、バイト単位のデータ消去動作時のバイアス
条件を示している。
【０００８】従来のフラッシュメモリ装置の単位メモリ
セルは、二つのトランジスタを一単位として構成される
ものである。即ち、従来のフラッシュメモリ装置は、図
１５と図１６に示すように、ＭＯＮＯＳ／ＳＯＮＯＳ構
造を有する一つのトランジスタと、このトランジスタの
選択可否を決定する一つの選択トランジスタとを一単位
とするフラッシュメモリセルがマトリクス状に形成され
ている。
【０００９】そして、同一行に位置した複数のトランジ
スタのゲートを共通に接続するためのワードラインが、
行方向に複数本構成されている。また、同一行に位置し
た複数のトランジスタのゲートを共通に接続するための
選択ワードラインが、前記ワードラインと平行する方向
に複数本構成されている。そして、同一列に位置した複
数のトランジスタのドレインを共通に接続するためのビ
ットラインが、前記ワードラインと直交する方向に複数
本構成されている。また、同一列に位置した複数の選択
トランジスタのドレインを共通に接続するための選択ラ
インが、前記ワードラインと平行した方向に複数本構成
されている。
【００１０】前記の従来のフラッシュメモリセルは、図
１４に示すように、データプログラム動作及びデータ消
去動作が行われるＭＯＮＯＳ／ＳＯＮＯＳ構造のトラン
ジスタと、バイト単位でデータプログラム動作及びデー
タ消去動作が行われるようにフラッシュメモリセルを選
択する機能を有する選択トランジスタとから構成されて
いる。即ち、前記ＭＯＮＯＳ／ＳＯＮＯＳ構造のトラン
ジスタは、図１４に示すように、半導体基板１０の一領
域に、第１酸化膜１１、窒化膜１２、第２酸化膜１３が
順に積層形成されたＯＮＯ（Oxide Nitride Oxide）構
造を有し、前記第２酸化膜１３上に第１ゲート電極１５
ａが形成されて構成されている。
【００１１】また、選択トランジスタは、第１ゲート電
極１５ａと隔離されるように、半導体基板１０上に、第
１、第２酸化膜１１、１３より厚く形成されたゲート酸
化膜１４と、そのゲート酸化膜１４上に形成された第２
ゲート電極１５ｂとから構成されている。そして、前記
ＭＯＮＯＳ／ＳＯＮＯＳ構造のトランジスタと選択トラ
ンジスタとの間の半導体基板１０には共通ソース領域１
６ａが形成されており、ＭＯＮＯＳ／ＳＯＮＯＳ構造の
トランジスタ及び選択トランジスタの各外側の半導体基
板１０にはドレイン領域１６ｂがそれぞれ形成されてい
る。
【００１２】前記のように、二つのトランジスタから構
成された従来のフラッシュメモリセルに対してデータを
プログラムするときには、まず、第１ゲート電極１５ａ
に十分に大きな電圧を印加する。これにより、半導体基
板１０からの電子が半導体基板１０上の第１酸化膜１１
をトンネリングして窒化膜１２へ注入される。このと
き、第２酸化膜１３は、窒化膜１２に注入された電子が
第１ゲート電極１５ａに漏れることを防ぐと共に、第１
ゲート電極１５ａから窒化膜１２への正孔の注入をも防
ぐ。このような意味で、第１酸化膜１１はトンネリング
酸化膜と称され、第２酸化膜１３はブロッキング酸化膜
と称される。
【００１３】そして、データプログラム動作及びデータ
消去動作では、窒化膜１２及び窒化膜１２と第２酸化膜
１３との界面トラップを利用しなければならないので、
データプログラム動作及びデータ消去動作のために、チ
ャネルの全領域に電子が注入又は放出される必要があ
る。
【００１４】次に、前記のように構成された従来のフラ
ッシュメモリ装置のデータプログラム動作時のバイアス
条件について、図１５を参照して説明する。
【００１５】まず、図１５に示すように、複数のフラッ
シュメモリセルのうちデータのプログラム動作を行う単
位メモリセルＭを選択する。その後、選択した単位メモ
リセルＭと同一行に位置した単位メモリセルのトランジ
スタのゲートに接続されたワードラインにはＶｐ電圧を
印加する。また、選択した単位メモリセルＭとは異なる
行に位置した単位メモリセルのトランジスタのゲートに
接続されたワードラインには０Ｖの電圧を印加する。そ
して、選択した単位メモリセルＭと同一行に位置した単
位メモリセルの選択トランジスタのゲートに接続された
選択ワードラインにはＶｐ電圧を印加する。また、選択
した単位メモリセルＭとは異なる行に位置した単位メモ
リセルの選択トランジスタのゲートに接続された選択ワ
ードラインはフローティングさせる。
【００１６】そして、選択した単位メモリセルＭと同一
列に位置した単位メモリセルのトランジスタのドレイン
に接続されたビットラインには０Ｖの電圧を印加する。
また、選択した単位メモリセルＭとは異なる列に位置し
た単位メモリセルのトランジスタのドレインに接続され
たビットラインにはＶｉ電圧を印加する。そして、選択
した単位メモリセルＭと同一列に位置した単位メモリセ
ルの選択トランジスタのドレインに接続された選択ライ
ンはフローティングさせる。また、選択した単位メモリ
セルＭとは異なる列に位置した単位メモリセルの選択ト
ランジスタのドレインに接続された選択ラインには０Ｖ
の電圧を印加する。そして、選択した単位メモリセルＭ
と選択していない単位メモリセルの下部のウェル（半導
体基板）には全て０Ｖの電圧を印加する。尚、前記説明
したバイアス印加動作は、全て同時に行われる。
【００１７】次に、従来のフラッシュメモリ装置のデー
タ消去動作はバイト単位で行われるが、これのバイアス
印加条件を、図１６を参照して説明する。
【００１８】まず、消去する単位メモリセルＭを選択す
る。その後、選択した単位メモリセルＭと同一行に位置
した単位メモリセルのトランジスタのゲートに接続され
たワードラインには０Ｖの電圧を印加する。また、選択
した単位メモリセルＭとは異なる行に位置した単位メモ
リセルのトランジスタのゲートに接続されたワードライ
ンにはＶｐ電圧を印加する。そして、選択した単位メモ
リセルＭと同一行に位置した単位メモリセルの選択トラ
ンジスタのゲートに接続された選択ワードラインにはＶ
ｐ電圧を印加する。また、選択した単位メモリセルＭと
は異なる行に位置した単位メモリセルの選択トランジス
タのゲートに接続された選択ワードラインはフローティ
ングさせる。
【００１９】そして、選択した単位メモリセルＭと同一
列に位置した単位メモリセルのトランジスタのゲートに
接続されたビットラインには０Ｖの電圧を印加する。ま
た、選択した単位メモリセルＭと異なる列に位置した単
位メモリセルのトランジスタのドレインに接続されたビ
ットラインにはＶｉ電圧を印加する。そして、選択した
単位メモリセルＭと同一列に位置した単位メモリセルの
選択トランジスタのドレインに接続された選択ラインは
フローティングさせる。また、選択した単位メモリセル
Ｍと異なる列に位置した単位メモリセルの選択トランジ
スタのドレインに接続された選択ラインには０Ｖの電圧
を印加する。そして、選択した単位メモリセルＭの下部
のウェルにはＶｐ電圧を印加し、選択されていない単位
メモリセルの下部のウェルには全て０Ｖの電圧を印加す
る。尚、前記説明したバイアス印加動作は、全て同時に
行われる。
【００２０】
【発明が解決しようとする課題】上記のような従来のフ
ラッシュメモリ装置並びにそのデータプログラム方法及
びデータ消去方法には、次のような問題点があった。第
一に、一つの単位メモリセルが二つのトランジスタから
構成されているので、チップの面積が大きくなり、高集
積化が難しくなる。第二に、一つの単位メモリセルが二
つのトランジスタから構成されているので、これに対し
てデータをプログラムしたり消去したりするための方法
が複雑である。
【００２１】本発明は、前記の問題点を解決するために
なされたもので、一つの単位メモリセルを一つのトラン
ジスタから構成して、チップ全体の集積度を高めること
ができるフラッシュメモリ装置を提供することを目的と
する。また、一つの単位メモリセルが一つのトランジス
タから構成されたフラッシュメモリ装置のバイト単位の
データプログラム動作及びデータ消去動作を容易に行う
ことができるデータプログラム方法及びデータ消去方法
を提供することを他の目的とする。
【００２２】
【課題を解決するための手段】前記目的を達成するた
め、本発明のフラッシュメモリ装置は、ＭＯＮＯＳ／Ｓ
ＯＮＯＳ構造を有し、マトリックス状に配列された複数
のフラッシュメモリセルと、同一行に配列された前記フ
ラッシュメモリセルのゲートが共通に接続されるよう
に、行方向に配列された複数のワードラインと、同一列
に配列された前記フラッシュメモリセルのソースが共通
に接続されるように、前記ワードラインと直交する方向
に配列された複数の選択ラインと、同一列に配列された
前記フラッシュメモリセルのドレインが共通に接続され
るように、前記選択ラインと平行する方向に配列された
複数のビットラインと、を備えることとする。また、前
記マトリックス状に配列された複数のフラッシュメモリ
セルの各フラッシュメモリセルは、半導体基板の一領域
上に、低濃度窒化酸化シリコン膜と高濃度窒化酸化シリ
コン膜と低濃度窒化酸化シリコン膜とが積層形成された
絶縁膜と、前記絶縁膜上に形成されたゲート電極と、前
記ゲート電極の両側の前記半導体基板に形成された不純
物拡散領域と、を備えることとする。また、前記マトリ
ックス状に配列された複数のフラッシュメモリセルは、
ＮＯＲ型に配置されることとする。
【００２３】また、本発明のフラッシュメモリ装置のデ
ータプログラム方法は、マトリックス状に配列された複
数のフラッシュメモリセルの各ゲートとソースとドレイ
ンとにそれぞれ接続された複数のワードラインと選択ラ
インとビットライン、及び、前記各フラッシュメモリセ
ルの下部にそれぞれ形成されているウェルを備えるフラ
ッシュメモリ装置のデータプログラム方法であって、前
記複数のフラッシュメモリセルのうち一つのフラッシュ
メモリセルを選択する第１段階と、前記選択されたフラ
ッシュメモリセルのゲートに接続されたワードラインに
は電源電圧を印加し、前記選択されたフラッシュメモリ
セルのソースとドレインとに接続された選択ラインとビ
ットライン及び前記選択されたフラッシュメモリセルの
下部のウェルには所定の電圧をそれぞれ印加する第２段
階と、前記第２段階を実施すると同時に、前記選択され
たフラッシュメモリセルと同一のワードラインに接続さ
れたフラッシュメモリセルのソースとドレインとに接続
された選択ラインとビットラインには接地電圧をそれぞ
れ印加し、前記フラッシュメモリセルの下部のウェルに
は所定の電圧を印加する第３段階と、前記第２、第３段
階を実施すると同時に、前記選択されたフラッシュメモ
リセルと同一のワードラインに接続していない残りのフ
ラッシュメモリセルのゲートに接続されたワードライン
には接地電圧を印加し、前記フラッシュメモリセルのソ
ースとドレインとに接続された選択ラインとビットライ
ン及び前記フラッシュメモリセルの下部のウェルには所
定の電圧をそれぞれ印加する第４段階と、を行うことと
する。
【００２４】また、本発明のフラッシュメモリ装置のデ
ータ消去方法は、マトリックス状に配列された複数のフ
ラッシュメモリセルの各ゲートとソースとドレインにそ
れぞれ接続された複数のワードラインと選択ラインとビ
ットライン、及び、前記各フラッシュメモリセルの下部
にそれぞれ形成されているウェルを備えるフラッシュメ
モリ装置のデータ消去方法であって、前記フラッシュメ
モリセルのゲートに接続されたワードラインに所定の電
圧をそれぞれ印加する第１段階と、前記第１段階を実施
すると同時に、前記フラッシュメモリセルのソースとド
レインとに接続された選択ラインとビットライン及び前
記フラッシュメモリセルの下部のウェルに電源電圧をそ
れぞれ印加する第２段階と、を行うこととする。
【００２５】
【発明の実施の形態】以下、添付の図面を参照して、本
発明のフラッシュメモリ装置並びにそのデータプログラ
ム方法及びデータ消去方法について説明する。
【００２６】図１は、本発明のフラッシュメモリ装置を
示す構成図である。図２は、図１に示すフラッシュメモ
リ装置を構成するフラッシュメモリセルの断面図であ
り、図３〜図７は、図２に示すフラッシュメモリセルの
製造方法の各工程を示す断面図であり、図８は、図１に
示すフラッシュメモリ装置に対するデータプログラム動
作、データ消去動作及びデータ読み出し動作時に加えら
れるバイアス条件を示す表である。
【００２７】まず、本発明のフラッシュメモリ装置につ
いて、添付の図面を参照して説明する。
【００２８】本発明のフラッシュメモリ装置は、単位メ
モリセルがＭＯＮＯＳ／ＳＯＮＯＳ構造を有する一つの
トランジスタから構成されたものであり、単位メモリセ
ルはフラッシュメモリセルであるフラッシュＥＥＰＲＯ
Ｍから構成され、１Ｇ（Giga）ＦＥＴ（Field Effect T
ransistor)構造を有する。
【００２９】また、本発明のフラッシュメモリ装置は、
図１に示すようにＮＯＲ型に配置されたもので、複数の
フラッシュメモリセルがマトリックス状に配列されてい
る。このとき、同一行に配列された複数のフラッシュメ
モリセルの各ゲートを共通接続するために、行方向に配
列された複数のワードラインＷ／Ｌ１、Ｗ／Ｌ２、Ｗ／
Ｌ３、Ｗ／Ｌ４、・・・を備える。
【００３０】また、同一列に配列された複数のフラッシ
ュメモリセルの各ドレインを共通接続するために、行方
向に配列された複数のビットラインＢ／Ｌ１、Ｂ／Ｌ
２、・・・を備える。また、同一列に配列された複数の
フラッシュメモリセルの各ソースを共通接続するため
に、前記複数のビットラインＢ／Ｌ１、Ｂ／Ｌ２、・・
・と平行した方向に配列される複数の選択ラインＳ／Ｌ
１、Ｓ／Ｌ２、・・・を備える。従って、前記各フラッ
シュメモリセルのソースとドレインとは、ビットライン
Ｂ／Ｌと選択ラインＳ／Ｌとからそれぞれ異なる信号を
受けて動作する。
【００３１】次に、前記のようなアレイ構成を有するフ
ラッシュメモリ装置の各フラッシュメモリセルの構成に
ついて説明する。図２に示すように、半導体基板１０１
の一領域に、ＯＮＯ構造を成すように、第３窒化酸化シ
リコン膜１０２ｃと第１窒化酸化シリコン膜１０２ａと
第２窒化酸化シリコン膜１０２ｂが積層された絶縁膜が
形成されている。尚、第１窒化酸化シリコン膜１０２ａ
は、第２、第３窒化酸化シリコン膜１０２ｂ、１０２ｃ
より窒素の含有量が多い。
【００３２】そして、前記第２窒化酸化シリコン膜１０
２ｂ上にゲート電極１０３が形成され、第３窒化酸化シ
リコン膜１０２ｃと第１窒化酸化シリコン膜１０２ａと
第２窒化酸化シリコン膜１０２ｂとゲート電極１０３の
両側面に側壁スペーサー１０５がそれぞれ形成されてい
る。そして、前記側壁スペーサー１０５の下部の半導体
基板１０１の表面内には、低濃度ソース領域１０４ａと
低濃度ドレイン領域１０４ｂとが形成されている。そし
て、前記ゲート電極１０３と側壁スペーサー１０５の下
部を除いたゲート電極１０３の両側の半導体基板１０１
内に、低濃度ソース領域１０４ａ及び低濃度ドレイン領
域１０４ｂより深く、高濃度ソース領域１０６ａと高濃
度ドレイン領域１０６ｂとが形成されている。前記フラ
ッシュメモリセルは、ＮＭＯＳトランジスタやＰＭＯＳ
トランジスタから構成される。
【００３３】次に、前記の構成を有するフラッシュメモ
リセルの製造方法について説明する。まず、図３に示し
たように、半導体基板１０１上に、化学気相蒸着法によ
る工程や熱酸化工程でシリコン酸化膜１０２を形成す
る。その後、図４に示したように、ＮＯまたはＮ２Ｏガ
ス雰囲気でアニーリング工程を行い、半導体基板１０１
に隣接したシリコン酸化膜１０２には窒素の含有量の多
い第１窒化酸化シリコン膜１０２ａを形成し、その上に
は、第１窒化酸化シリコン膜１０２ａより相対的に少量
の窒素を含有した第２窒化酸化シリコン膜１０２ｂを形
成する。
【００３４】そして、図５に示すように、酸素（Ｏ2）
雰囲気で再酸化工程を行い、前記高濃度の窒素を含有し
た第１窒化酸化シリコン膜１０２ａの下に、相対的に低
濃度の窒素を含有する第３窒化酸化シリコン膜１０２ｃ
を形成する。
【００３５】次に、半導体基板１０１の全面にポリシリ
コン層を蒸着した後、ゲート形成用マスクを用いて、ポ
リシリコン層と第２窒化酸化シリコン膜１０２ｂと第１
窒化酸化シリコン膜１０２ａと第３窒化酸化シリコン膜
１０２ｃとを順に異方性食刻する。これにより、図６に
示すように、半導体基板１０１の一領域に、第３窒化酸
化シリコン膜１０２ｃと第１窒化酸化シリコン膜１０２
ａと第２窒化酸化シリコン膜１０２ｂとゲート電極１０
３とが積層形成される。
【００３６】その後、ゲート電極１０３の両側の半導体
基板１０１の表面内に低濃度不純物イオンを注入して、
ゲート電極１０３の両側に、低濃度ソース領域１０４ａ
と低濃度ドレイン領域１０４ｂとをそれぞれ形成する。
そして、ゲート電極１０３を含む半導体基板１０１の全
面に酸化膜（図示せず）を蒸着した後、エッチバックし
て、第３窒化酸化シリコン膜１０２ｃと第１窒化酸化シ
リコン膜１０２ａと第２窒化酸化シリコン膜１０２ｂと
ゲート電極１０３の両側面に側壁スペーサー１０５を形
成する。それから、ゲート電極１０３と側壁スペーサー
１０５をマスクに用いて、半導体基板１０１内に高濃度
不純物イオンを注入して、高濃度ソース領域１０６ａと
高濃度ドレイン領域１０６ｂとをそれぞれ形成する。
【００３７】次に、本発明のフラッシュメモリ装置のデ
ータプログラム方法とデータ消去方法を、図面に基づい
て説明する。
【００３８】本発明のフラッシュメモリ装置におけるデ
ータプログラム動作及びデータ消去動作は、量子力学的
なトンネル効果によってチャネルの全領域で行われるも
ので、データプログラム動作はバイト単位で行われ、デ
ータ消去動作はフラッシュメモリ装置全体やブロック単
位で行われる。
【００３９】本発明のフラッシュメモリ装置のデータプ
ログラム方法とデータ消去方法を行うためには、図８に
示すようなバイアス条件が必要である。最初に、本発明
のフラッシュメモリ装置のデータプログラム方法（デー
タプログラム動作時のバイアス条件）について説明す
る。まず、データをプログラム動作するためのフラッシ
ュメモリセルを選択する。このとき、ワードラインＷ／
Ｌ２と選択ラインＳ／Ｌ１とビットラインＢ／Ｌ１の信
号を受けるフラッシュメモリセルＳＦＣが選択された場
合には、選択したフラッシュメモリセルＳＦＣに対して
データプログラム動作を行う。
【００４０】前記のように選択したフラッシュメモリセ
ルＳＦＣに対してデータプログラム動作を行うために
は、図１及び図８に示すように、データプログラム動作
のために選択されたフラッシュメモリセルＳＦＣのワー
ドラインＷ／Ｌ２には電源電圧Ｖｃｃを印加し、選択さ
れたフラッシュメモリセルＳＦＣの選択ラインＳ／Ｌ１
とビットラインＢ／Ｌ１と半導体基板１０１（図２参
照）には−Ｖｐｐ電圧を印加する。これが、データプロ
グラム動作のための第１過程である。
【００４１】尚、図１に示す各フラッシュメモリセルの
下部にはウェルが形成されており、以下の説明では、半
導体基板１０１の代わりにウェルＷＥＬＬとして説明す
る。
【００４２】前記第１過程を行うと共に、ワードライン
Ｗ／Ｌ２に接続されていながら選択されていないフラッ
シュメモリセルには、データプログラム動作が行われな
いように、選択ラインＳ／Ｌ１及びビットラインＢ／Ｌ
１を除いた各選択ラインＳ／Ｌ２、・・・及びビットラ
インＢ／Ｌ２、・・・に、グラウンド電圧ＧＮＤ（０
Ｖ）を印加し、そのウェルＷＥＬＬには−Ｖｐｐ電圧を
印加する。これが、データプログラム動作のための第２
過程である。
【００４３】前記第１、第２過程を行うと共に、ワード
ラインＷ／Ｌ２に接続されていない残りのフラッシュメ
モリセルにもデータプログラム動作が行われないよう
に、ワードラインＷ／Ｌ２を除いた残りのワードライン
Ｗ／Ｌ１、Ｗ／Ｌ３、Ｗ／Ｌ４、・・・に、グラウンド
電圧ＧＮＤ（０Ｖ）を印加する。尚、選択ラインＳ／Ｌ
１、Ｓ／Ｌ２、・・・とビットラインＢ／Ｌ１、Ｂ／Ｌ
２、・・・とウェルＷＥＬＬには、それぞれ−Ｖｐｐ電
圧を印加する。
【００４４】前記選択されたフラッシュメモリセルＳＦ
Ｃと同一のワードライン信号を受けて動作するフラッシ
ュメモリセルは、前記第１過程のデータプログラム動作
を禁止されるので、第１データプログラム禁止領域と定
義し、フラッシュメモリセルＳＦＣと異なるワードライ
ン信号を受けるフラッシュメモリセルは、前記第２過程
のデータプログラム動作を禁止されるので、第２データ
プログラム禁止領域と定義する。そして、前記のような
バイアス条件を、各ワードラインＷ／Ｌ１、Ｗ／Ｌ２、
Ｗ／Ｌ３、Ｗ／Ｌ４、・・・とビットラインＢ／Ｌ１、
Ｂ／Ｌ２、・・・と選択ラインＳ／Ｌ１、Ｓ／Ｌ２、・
・・とウェルＷＥＬＬとに印加することにより、フラッ
シュメモリ装置のデータプログラム動作が進行される。
【００４５】次に、本発明のフラッシュメモリ装置のデ
ータ消去方法（データ消去動作時のバイアス条件）につ
いて説明する。まず、データ消去動作は、選択されたフ
ラッシュメモリセルＳＦＣのみに対して選択的にデータ
消去を行うものではなく、複数のフラッシュメモリセル
に対して一括してデータ消去を行うものである。そし
て、図１及び図８に示したように、複数のワードライン
Ｗ／Ｌ１、Ｗ／Ｌ２、Ｗ／Ｌ３、Ｗ／Ｌ４、・・・の全
てに−Ｖｐｐ電圧を印加し、複数の選択ラインＳ／Ｌ
１、Ｓ／Ｌ２、・・・とビットラインＢ／Ｌ１、Ｂ／Ｌ
２、・・・とウェルＷＥＬＬとに電源電圧Ｖｃｃを印加
することで行う。また、前記選択されたフラッシュメモ
リセルＳＦＣのデータを読み出すためのデータ読み出し
動作は、ワードラインＷ／Ｌ２に電源電圧Ｖｃｃを印加
し、選択ラインＳ／Ｌ１とウェルＷＥＬＬにグラウンド
電圧ＧＮＤ（０Ｖ）を印加し、ビットラインＢ／Ｌ１に
Ｖｄｄ電圧を印加することで行う。前記のようなバイア
ス条件を各ワードラインＷ／Ｌ１、Ｗ／Ｌ２、Ｗ／Ｌ
３、Ｗ／Ｌ４、・・・と選択ラインＳ／Ｌ１、Ｓ／Ｌ
２、・・・とビットラインＢ／Ｌ１、Ｂ／Ｌ２、・・・
とウェルＷＥＬＬとにそれぞれ印加すれば、フラッシュ
メモリ装置のデータ消去動作が行われる。
【００４６】次に、前記のようなバイアス条件を加え
て、データプログラム動作とデータ消去動作を行うと
き、各フラッシュメモリセルに現れる動作の特性を、実
験データを参照して以下に説明する。
【００４７】図９は、図８に示すようなバイアス条件を
適用した時のデータプログラム動作特性とデータ消去動
作特性を示す図である。図１０は、データプログラム動
作時に、図８に示す第１データプログラム禁止領域のバ
イアスが印加されたフラッシュメモリセルの妨害特性を
示す図である。図１１は、図１に示す構成に図８に示す
バイアス条件を適用した場合のデータプログラム動作時
とデータ消去動作時のしきい値電圧の分布を示す図であ
る。図１２は、本発明のフラッシュメモリ装置のデータ
記憶維持特性を示す図である。図１３は本発明のフラッ
シュメモリ装置のデータプログラム動作及びデータ消去
動作の回数によるしきい値電圧の維持特性を示す図であ
る。
【００４８】まず、データプログラム動作において、選
択されたフラッシュメモリセルＳＦＣのワードラインＷ
／Ｌ２に３Ｖの電圧を印加し、選択ラインＳ／Ｌ１とビ
ットラインＢ／Ｌ１とウェルＷＥＬＬに、−６Ｖ、−７
Ｖ、−８Ｖの電圧を順に印加する場合には、図９に示す
ように、データプログラム動作時間の経過に従ってしき
い値電圧Ｖｔが増加することが分かる。また、ワードラ
インＷ／Ｌ２に同一に３Ｖの電圧が印加されたとき、選
択ラインＳ／Ｌ１とビットラインＢ／Ｌ１とウェルＷＥ
ＬＬとに印加される負電圧が大きいほどデータプログラ
ム動作時間が短くなることが分かる。
【００４９】次に、データ消去動作において、全てのフ
ラッシュメモリセルのワードラインＷ／Ｌ１、Ｗ／Ｌ
２、Ｗ／Ｌ３、Ｗ／Ｌ４、・・・に−４Ｖ、−５、−６
Ｖの電圧を順に印加し、ワードラインＷ／Ｌ１、Ｗ／Ｌ
２、Ｗ／Ｌ３、Ｗ／Ｌ４、・・・に順に電圧を印加する
ごとに、各フラッシュメモリセルの選択ラインＳ／Ｌ１
とビットラインＢ／Ｌ１とウェルＷＥＬＬに同一に３Ｖ
を印加する場合には、データ消去動作時間の経過に従っ
てしきい値電圧Ｖｔが低くなることが分かる。また、選
択ラインＳ／Ｌ１とビットラインＢ／Ｌ１とウェルＷＥ
ＬＬとに同一に３Ｖの電圧が印加されたとき、ワードラ
インＷ／Ｌ１、Ｗ／Ｌ２、Ｗ／Ｌ３、Ｗ／Ｌ４、・・・
に印加される負電圧が大きいほどデータ消去動作時間は
短くなることが分かる。
【００５０】次に、選択されたフラッシュメモリセルＳ
ＦＣにデータをプログラム動作する間（すなわち、１×
１０1秒の間）における第１データプログラム禁止領域
のフラッシュメモリセルのデータプログラム状態を、図
１０を参照にして説明する。
【００５１】まず、選択されたフラッシュメモリセルＳ
ＦＣにデータプログラム動作が行われる間、第１データ
プログラム禁止領域のフラッシュメモリセルのワードラ
インＷ／Ｌには３Ｖの電圧が印加され、選択ラインＳ／
ＬとビットラインＢ／Ｌには０Ｖの電圧が印加され、ウ
ェルＷＥＬＬには−７Ｖの電圧が印加された場合には、
フラッシュメモリセルＳＦＣへのデータプログラム動作
が終わる時間（１×１０1秒）までの第１データプログ
ラム禁止領域のフラッシュメモリセルのしきい値電圧Ｖ
ｔは０．０５Ｖを超えていない。
【００５２】また、第１データプログラム禁止領域のフ
ラッシュメモリセルのワードラインＷ／Ｌ及びウェルＷ
ＥＬＬには、前記のように３Ｖ及び−７Ｖの電圧をそれ
ぞれ印加し、選択ラインＳ／ＬとビットラインＢ／Ｌに
は−１Ｖの電圧を印加した場合にも、第１データプログ
ラム禁止領域のフラッシュメモリセルのしきい値電圧Ｖ
ｔは０．１５Ｖしか増加していない。上述のことから、
フラッシュメモリセルＳＦＣに対してデータプログラム
動作が行われる間、第１データプログラム禁止領域のフ
ラッシュメモリセルにはデータプログラム動作が行われ
ていないことが分かる。
【００５３】次に、本発明のフラッシュメモリ装置にデ
ータプログラム動作とデータ消去動作を繰り返して行う
間のデータプログラム動作とデータ消去動作によるフラ
ッシュメモリセルのしきい値電圧Ｖｔの分布を、図１１
に基づいて説明する。
【００５４】図１１に示すように、ワードラインＷ／Ｌ
に３Ｖの電圧を印加（このときの印加時間は５００μ
ｓ）し、選択ラインＳ／ＬとビットラインＢ／Ｌとウェ
ルＷＥＬＬとにそれぞれ−８Ｖの電圧を印加するデータ
プログラム動作を４０回程度繰り返して行ったとき、フ
ラッシュメモリセルのしきい値電圧Ｖｔは５．３８±
０．０４Ｖでデルタファンクションを成していることが
分かる。また、ワードラインＷ／Ｌに−６Ｖの電圧を印
加（このときの印加時間は１ｓ）し、選択ラインＳ／Ｌ
とビットラインＢ／ＬとウェルＷＥＬＬとにそれぞれ３
Ｖの電圧を印加するデータ消去動作を３０回程度繰り返
して行ったとき、フラッシュメモリセルのしきい値電圧
Ｖｔは１．６７±０．０３Ｖでデルタファンクションを
成していることが分かる。
【００５５】前記の実験結果から分かるように、本発明
のフラッシュメモリ装置を構成するＭＯＮＯＳ／ＳＯＮ
ＯＳ構造を有するフラッシュメモリセルは、データプロ
グラム動作及びデータ消去動作を繰り返して行っても、
フラッシュメモリセルのしきい値電圧Ｖｔはほぼ同様と
なり、動作に信頼性があることが分かる。
【００５６】次に、単位メモリセルがＭＯＮＯＳ／ＳＯ
ＮＯＳ構造を有する一つのトランジスタからなる本発明
のフラッシュメモリ装置のデータ記憶維持特性につい
て、図１２を参照して説明する。図１２において、点線
で示した領域が、しきい値電圧Ｖｔを感知できないレベ
ル（ΔＶｔ＝０．８）であり、リード遅延時間が約２０
年（１×１０9秒）が過ぎた時点になって初めてデータ
プログラム動作及びデータ消去動作のためのフラッシュ
メモリセルのしきい値電圧Ｖｔが感知できないレベルに
なる。したがって、本発明のようにＭＯＮＯＳ／ＳＯＮ
ＯＳ構造で構成されたフラッシュメモリセルは、データ
記憶維持特性が優れていることが分かる。
【００５７】次に、本発明によるフラッシュメモリ装置
を構成するフラッシュメモリセルの耐久性について、図
１３を参照して説明する。図１３に示すように、ワード
ラインＷ／Ｌに３Ｖの電圧を印加（このときの印加時間
は５００μｓ）し、選択ラインＳ／ＬとビットラインＢ
／ＬとウェルＷＥＬＬとにそれぞれ−７Ｖの電圧を印加
するデータプログラム動作と、ワードラインＷ／Ｌに−
６Ｖの電圧を印加（このときの印加時間は１ｓ）し、選
択ラインＳ／ＬとビットラインＢ／ＬとウェルＷＥＬＬ
とに３Ｖの電圧を印加するデータ消去動作を行うとき、
データプログラム動作／データ消去動作（以下「Ｐ／
Ｅ」という）を１回とすると、このようＰ／Ｅの回数が
増えても、データプログラム動作におけるしきい値電圧
Ｖｔは４〜４．４Ｖの範囲で変化され、データ消去動作
におけるしきい値電圧Ｖｔは約２Ｖに維持される。そし
て、データプログラム動作時のしきい値電圧ＶＰからデ
ータ消去動作時のしきい値電圧ＶＥを減算した電圧ΔＶ
ｔは、２〜２．４Ｖの範囲を維持していることが分か
る。このように、Ｐ／Ｅの回数が増加してもデータプロ
グラム動作とデータ消去動作によるしきい値電圧Ｖｔは
一貫性をもって現れるので、本発明のフラッシュメモリ
装置を構成するフラッシュメモリセルは耐久性に優れる
ことが分かる。
【００５８】
【発明の効果】以上説明したような本発明のフラッシュ
メモリ装置並びにそのデータプログラム方法及びデータ
消去方法には、次のような効果がある。
【００５９】請求項１、２、３に係る発明によれば、一
つのフラッシュメモリセルを一つのトランジスタから構
成できるので、スケールダウンが容易であり、チップの
集積度を向上させることができる。また、フラッシュメ
モリセルの構造が簡単であり、ＣＭＯＳ工程をそのまま
適用して形成できるので、フラッシュメモリ装置を、単
独の製品としてだけではなく、他の製品に組み込んだも
のとしても量産が可能である。請求項１、４、５に係る
発明によれば、一つのフラッシュメモリセルが一つのト
ランジスタから構成されているので、データプログラム
動作及びデータ消去動作を簡単に行うことができる。
【図面の簡単な説明】
【図１】 本発明のフラッシュメモリ装置を示す構成
図。
【図２】 図１のフラッシュメモリ装置を構成するフラ
ッシュメモリセルの構成を示す断面図。
【図３】 図２のフラッシュメモリセルの製造方法の工
程を示す断面図。
【図４】 同じく図２のフラッシュメモリセルの製造方
法の工程を示す断面図。
【図５】 同じく図２のフラッシュメモリセルの製造方
法の工程を示す断面図。
【図６】 同じく図２のフラッシュメモリセルの製造方
法の工程を示す断面図。
【図７】 同じく図２のフラッシュメモリセルの製造方
法の工程を示す断面図。
【図８】 データプログラム動作、データ消去動作及び
データ読み出し動作時に加えられるバイアス条件を示す
表。
【図９】 図８のバイアス条件の適用時のデータプログ
ラム特性及びデータ消去特性を示す図。
【図１０】 データプログラム動作時に、第１データプ
ログラム禁止領域のバイアスを印加されたフラッシュメ
モリセルの妨害特性を示す図。
【図１１】 図８のバイアス条件の適用時のデータプロ
グラム動作及びデータ消去動作時のしきい値電圧の分布
を示す図。
【図１２】 本発明のフラッシュメモリ装置のデータ記
憶維持特性を示す図。
【図１３】 本発明のフラッシュメモリ装置のデータプ
ログラム回数及びデータ消去回数によるしきい値電圧の
維持特性を示す図。
【図１４】 従来の２トランジスタ−１メモリセル型の
フラッシュメモリセルを示す断面図。
【図１５】 従来のフラッシュメモリ装置におけるデー
タプログラム動作時のバイアス条件を示す図。
【図１６】 従来のフラッシュメモリ装置におけるデー
タ消去動作時のバイアス条件を示す図。
【符号の説明】
１０１：半導体基板 １０２：シリコン酸化膜 １０２ａ： 第１窒化酸化シリコン膜 １０２ｂ： 第２窒化酸化シリコン膜 １０２ｃ： 第３窒化酸化シリコン膜 １０３：ゲート電極 １０４ａ：低濃度ソース領域 １０４ｂ：低濃度ドレイン領域 １０５：側壁スぺーサー １０６ａ：高濃度ソース領域 １０６ｂ：高濃度ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｇ１１Ｃ 17/00 ６３５ 29/792 Ｈ０１Ｌ 27/10 ４３４ Ｆターム(参考） 5B025 AA04 AA07 AB01 AC01 AD00 AD03 AD04 AD08 AD09 AE00 5F083 EP18 EP23 EP63 EP68 EP77 ER22 GA09 JA05 LA20 5F101 BA01 BA29 BA45 BB05 BD07 BE05 BE07

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＮＯＳ／ＳＯＮＯＳ構造を有し、マ
    トリックス状に配列された複数のフラッシュメモリセル
    と、 同一行に配列された前記フラッシュメモリセルのゲート
    が共通に接続されるように、行方向に配列された複数の
    ワードラインと、 同一列に配列された前記フラッシュメモリセルのソース
    が共通に接続されるように、前記ワードラインと直交す
    る方向に配列された複数の選択ラインと、 同一列に配列された前記フラッシュメモリセルのドレイ
    ンが共通に接続されるように、前記選択ラインと平行す
    る方向に配列された複数のビットラインと、を備えるこ
    とを特徴とするフラッシュメモリ装置。
  2. 【請求項２】 前記マトリックス状に配列された複数の
    フラッシュメモリセルの各フラッシュメモリセルは、 半導体基板の一領域上に、低濃度窒化酸化シリコン膜と
    高濃度窒化酸化シリコン膜と低濃度窒化酸化シリコン膜
    とが積層形成された絶縁膜と、 前記絶縁膜上に形成されたゲート電極と、 前記ゲート電極の両側の前記半導体基板に形成された不
    純物拡散領域と、を備えることを特徴とする請求項１記
    載のフラッシュメモリ装置。
  3. 【請求項３】 前記マトリックス状に配列された複数の
    フラッシュメモリセルは、ＮＯＲ型に配置されることを
    特徴とする請求項１記載のフラッシュメモリ装置。
  4. 【請求項４】 マトリックス状に配列された複数のフラ
    ッシュメモリセルの各ゲートとソースとドレインとにそ
    れぞれ接続された複数のワードラインと選択ラインとビ
    ットライン、及び、前記各フラッシュメモリセルの下部
    にそれぞれ形成されているウェルを備えるフラッシュメ
    モリ装置のデータプログラム方法であって、 前記複数のフラッシュメモリセルのうち一つのフラッシ
    ュメモリセルを選択する第１段階と、 前記選択されたフラッシュメモリセルのゲートに接続さ
    れたワードラインには電源電圧を印加し、前記選択され
    たフラッシュメモリセルのソースとドレインとに接続さ
    れた選択ラインとビットライン及び前記選択されたフラ
    ッシュメモリセルの下部のウェルには所定の電圧をそれ
    ぞれ印加する第２段階と、 前記第２段階を実施すると同時に、前記選択されたフラ
    ッシュメモリセルと同一のワードラインに接続されたフ
    ラッシュメモリセルのソースとドレインとに接続された
    選択ラインとビットラインには接地電圧をそれぞれ印加
    し、前記フラッシュメモリセルの下部のウェルには所定
    の電圧を印加する第３段階と、 前記第２、第３段階を実施すると同時に、前記選択され
    たフラッシュメモリセルと同一のワードラインに接続し
    ていない残りのフラッシュメモリセルのゲートに接続さ
    れたワードラインには接地電圧を印加し、前記フラッシ
    ュメモリセルのソースとドレインとに接続された選択ラ
    インとビットライン及び前記フラッシュメモリセルの下
    部のウェルには所定の電圧をそれぞれ印加する第４段階
    と、を行うことを特徴とするフラッシュメモリ装置のデ
    ータプログラム方法。
  5. 【請求項５】 マトリックス状に配列された複数のフラ
    ッシュメモリセルの各ゲートとソースとドレインにそれ
    ぞれ接続された複数のワードラインと選択ラインとビッ
    トライン、及び、前記各フラッシュメモリセルの下部に
    それぞれ形成されているウェルを備えるフラッシュメモ
    リ装置のデータ消去方法であって、 前記フラッシュメモリセルのゲートに接続されたワード
    ラインに所定の電圧をそれぞれ印加する第１段階と、 前記第１段階を実施すると同時に、前記フラッシュメモ
    リセルのソースとドレインとに接続された選択ラインと
    ビットライン及び前記フラッシュメモリセルの下部のウ
    ェルに電源電圧をそれぞれ印加する第２段階と、を行う
    ことを特徴とするフラッシュメモリ装置のデータ消去方
    法。
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