JP3724648B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3724648B2
JP3724648B2 JP2003342899A JP2003342899A JP3724648B2 JP 3724648 B2 JP3724648 B2 JP 3724648B2 JP 2003342899 A JP2003342899 A JP 2003342899A JP 2003342899 A JP2003342899 A JP 2003342899A JP 3724648 B2 JP3724648 B2 JP 3724648B2
Authority
JP
Japan
Prior art keywords
oxide film
formation region
transistor formation
film
peripheral circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003342899A
Other languages
English (en)
Other versions
JP2005109297A (ja
Inventor
晋 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003342899A priority Critical patent/JP3724648B2/ja
Priority to US10/956,005 priority patent/US20050101065A1/en
Publication of JP2005109297A publication Critical patent/JP2005109297A/ja
Application granted granted Critical
Publication of JP3724648B2 publication Critical patent/JP3724648B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、半導体装置の製造方法に係わり、特に、製造工程を短くできる半導体装置の製造方法に関する。
以下、従来の不揮発性半導体装置の製造方法について説明する。この不揮発性半導体装置の製造方法は特開２００１−１８９３９０号公報に開示されている。
シリコン基板をメモリトランジスタ形成領域と周辺回路トランジスタ形成領域に素子分離し、シリコン基板の全面にＯＮＯ膜を形成する。次いで、メモリトランジスタ形成領域のＯＮＯ膜上にゲート電極を形成する。このゲート電極及びＯＮＯ膜により誘電体ゲート構造を構成する。
次いで、周辺回路トランジスタ形成領域においてＯＮＯ膜を除去してシリコン基板を露出させる。この後、周辺回路トランジスタ形成領域のシリコン基板にゲート酸化膜を形成し、このゲート酸化膜上にゲート電極を形成する。次いで、メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれのソース及びドレイン領域に不純物を導入し、熱処理を行ってソース及びドレイン領域の拡散層を形成する。
特開２００１−１８９３９０号公報（第８段落〜第１７段落、図２〜４）
ところで、上記従来の半導体装置では、メモリトランジスタ形成領域のゲート電極と周辺回路トランジスタ形成領域のゲート電極を別々の工程で形成している。このため、製造工程が長くなり複雑となっていた。
本発明は上記のような事情を考慮してなされたものであり、その目的は、製造工程を短くできる半導体装置の製造方法を提供することにある。
上記課題を解決するため、本発明に係る半導体装置の製造方法は、メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれの半導体基板上にボトム酸化膜を形成する工程と、
前記ボトム酸化膜上に窒化膜を形成する工程と、
前記窒化膜上にトップ酸化膜を形成する工程と、
前記周辺回路トランジスタ形成領域における前記トップ酸化膜、前記窒化膜及び前記ボトム酸化膜を除去することにより、前記周辺回路トランジスタ形成領域において半導体基板の表面を露出させる工程と、
前記周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成する工程と、
を具備する。
上記半導体装置の製造方法によれば、メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれの半導体基板上にボトム酸化膜、窒化膜、トップ酸化膜を形成し、周辺回路トランジスタ形成領域におけるトップ酸化膜、窒化膜及びボトム酸化膜を除去した後、周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成している。このため、従来技術に比べて工程を短縮でき、その結果、製造コストを低減できる。
本発明に係る半導体装置の製造方法は、メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれの半導体基板上に犠牲酸化膜を形成する工程と、
前記メモリトランジスタ形成領域の犠牲酸化膜を除去し、前記周辺回路トランジスタ形成領域の犠牲酸化膜を残す工程と、
前記メモリトランジスタ形成領域の前記半導体基板上及び前記周辺回路トランジスタ形成領域の前記犠牲酸化膜上にボトム酸化膜を形成する工程と、
前記ボトム酸化膜上に窒化膜を形成する工程と、
前記窒化膜上にトップ酸化膜を形成する工程と、
前記周辺回路トランジスタ形成領域において前記トップ酸化膜をエッチング除去し、前記窒化膜をエッチング除去し、前記ボトム酸化膜及び前記犠牲酸化膜をエッチング除去することにより、前記周辺回路トランジスタ形成領域において半導体基板の表面を露出させる工程と、
前記周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成する工程と、
を具備する。
上記半導体装置の製造方法によれば、メモリトランジスタ形成領域の半導体基板上及び周辺回路トランジスタ形成領域の犠牲酸化膜上にボトム酸化膜、窒化膜、トップ酸化膜を形成し、前記周辺回路トランジスタ形成領域においてトップ酸化膜、窒化膜、ボトム酸化膜及び犠牲酸化膜をエッチング除去した後、周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成しているため、従来技術に比べて工程を短縮でき、その結果、製造コストを低減できる。また、周辺回路トランジスタ形成領域において窒化膜をエッチング除去する際に、エッチング選択比を十分にとらないことによりボトム酸化膜の一部がエッチングされてボトム酸化膜に穴が空いても、ボトム酸化膜の下に犠牲酸化膜を残しているため、半導体基板が露出することはなく、半導体基板がエッチングされることを抑制できる。これにより、前記エッチング選択比を十分にとらなくても窒化膜のエッチングが可能となる。
また、本発明に係る半導体装置の製造方法においては、前記ボトム酸化膜を形成する工程と前記窒化膜を形成する工程との間に、ＮＨ３雰囲気で熱処理を行う工程をさらに具備することも可能である。
また、本発明に係る半導体装置の製造方法においては、前記半導体基板上にゲート絶縁膜を形成する工程の後に、前記メモリトランジスタ形成領域のトップ酸化膜上に第１のゲート電極を形成すると共に、前記周辺回路トランジスタ形成領域のゲート絶縁膜上に第２のゲート電極を形成する工程をさらに具備することも可能である。
また、本発明に係る半導体装置の製造方法においては、前記半導体基板上にゲート絶縁膜を形成する工程の後に、前記メモリトランジスタ形成領域のトップ酸化膜及び前記周辺回路トランジスタ形成領域のゲート絶縁膜それぞれの上にポリシリコン膜を形成し、前記ポリシリコン膜をパターニングすることにより、前記メモリトランジスタ形成領域のトップ酸化膜上に前記ポリシリコン膜からなる第１のゲート電極を形成すると共に、前記周辺回路トランジスタ形成領域のゲート絶縁膜上に前記ポリシリコン膜からなる第２のゲート電極を形成する工程をさらに具備することも可能である。
また、本発明に係る半導体装置の製造方法においては、前記ゲート絶縁膜上に第２のゲート電極を形成する工程の後に、前記第１のゲート電極及び前記第２のゲート電極それぞれの両側下の前記半導体基板にソース及びドレイン領域を形成する工程をさらに具備することも可能である。
また、本発明に係る半導体装置の製造方法においては、前記ゲート絶縁膜上に第２のゲート電極を形成する工程の後に、前記第１のゲート電極及び前記第２のゲート電極それぞれの両側下の前記半導体基板にＬＤＤ領域を形成し、前記半導体基板に前記ＬＤＤ領域の外側に位置するソース及びドレイン領域を形成する工程をさらに具備することも可能である。
本発明に係る半導体装置の製造方法は、メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれの半導体基板上にＯＮＯ膜を形成する工程と、
前記周辺回路トランジスタ形成領域におけるＯＮＯ膜を除去することにより、前記周辺回路トランジスタ形成領域において半導体基板の表面を露出させる工程と、
前記周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成する工程と、
を具備する。
上記半導体装置の製造方法によれば、メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれの半導体基板上にＯＮＯ膜を形成し、周辺回路トランジスタ形成領域のＯＮＯ膜のみを除去した後、周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成している。このため、従来技術に比べて工程を短縮でき、その結果、製造コストを低減できる。
本発明に係る半導体装置の製造方法は、メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれの半導体基板上に犠牲酸化膜を形成する工程と、
前記メモリトランジスタ形成領域の犠牲酸化膜を除去し、前記周辺回路トランジスタ形成領域の犠牲酸化膜を残す工程と、
前記メモリトランジスタ形成領域の前記半導体基板上及び前記周辺回路トランジスタ形成領域の前記犠牲酸化膜上にＯＮＯ膜を形成する工程と、
前記周辺回路トランジスタ形成領域において前記ＯＮＯ膜及び前記犠牲酸化膜をエッチング除去することにより、前記周辺回路トランジスタ形成領域において半導体基板の表面を露出させる工程と、
前記周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成する工程と、
を具備する。
発明を実施するための形態
以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１乃至図３は、本発明の実施の形態１による不揮発性半導体装置の製造方法を示す断面図である。この不揮発性半導体装置はＭＯＮＯＳ型のフラッシュメモリである。
まず、図１（Ａ）に示すように、Ｐ型のシリコン基板１に対して例えばＬＯＣＯＳ法によりシリコン酸化膜からなる素子分離絶縁膜２ａ〜２ｃを形成する。ここで、素子分離酸化膜２ｂにより分離された図面上左側の活性領域がメモリトランジスタ形成領域３であり、一方図面上右側の活性領域が周辺回路トランジスタ形成領域４である。次いで、シリコン基板１の表面に犠牲酸化膜５を熱酸化法により形成する。
この後、図１（Ｂ）に示すように、シリコン基板１の全面をライトエッチングすることにより犠牲酸化膜５を除去する。
次に、図１（Ｃ）に示すように、シリコン基板１の表面に膜厚が例えば３．８ｎｍのシリコン酸化膜からなるボトム酸化膜６を形成する。このボトム酸化膜６は、１０００〜１１５０℃程度の温度、好ましくは１１００℃の温度、ドライ酸素雰囲気、７６０Ｔｏｒｒ程度の圧力で１２０秒程度の熱酸化により形成する。あるいはボトム酸化膜６を６５０℃〜９００℃程度の温度、より好ましくは７５０℃〜８５０℃程度の温度で、ウエット酸化雰囲気の熱酸化により形成してもよい。
次いで、ＮＨ３雰囲気で数分〜２時間程度、６５０℃〜９５０℃程度のアニールを行う。次いで、ボトム酸化膜６の上に減圧ＣＶＤ（chemical vapor deposition）法により膜厚が例えば５．０ｎｍの窒化膜（Ｓｉ３Ｎ４）７を堆積する。次いで、窒化膜７の上に膜厚が例えば４．０ｎｍのシリコン酸化膜からなるトップ酸化膜（ＨＴＯ）８を比較的高温で減圧ＣＶＤ法により形成する。このようにしてシリコン基板１の上にはＯＮＯ膜（ボトム酸化膜−窒化膜−トップ酸化膜）が形成される。
この後、図２（Ｄ）に示すように、トップ酸化膜８の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、トップ酸化膜８上にはレジストパターン９が形成される。このレジストパターン９はメモリトランジスタ形成領域３を覆うパターンである。
次いで、レジストパターン９をマスクとしてトップ酸化膜８をドライエッチングすることにより、周辺回路トランジスタ形成領域のトップ酸化膜８が除去される。次いで、レジストパターン９をマスクとして窒化膜７をドライエッチングすることにより、周辺回路トランジスタ形成領域の窒化膜７が除去される。次いで、レジストパターン９をマスクとしてウエットエッチングすることにより、周辺回路トランジスタ形成領域のボトム酸化膜６が除去される。このようにして周辺回路トランジスタ形成領域のＯＮＯ膜は除去される。
次に、図２（Ｅ）に示すように、レジストパターン９を除去し、周辺回路トランジスタ形成領域のシリコン基板１の表面に熱酸化法によりゲート酸化膜１０を形成する。このようにシリコン基板１の全面にＯＮＯ膜を形成し、周辺回路トランジスタ形成領域のＯＮＯ膜のみを除去した後、周辺回路トランジスタ形成領域にゲート酸化膜１０を形成しているため、従来技術に比べて工程を短縮できる。
この後、図２（Ｆ）に示すように、トップ酸化膜８及びゲート酸化膜１０を含む全面上にポリシリコン膜をＣＶＤ法により堆積する。次いで、このポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をパターニングすることにより、メモリトランジスタ形成領域のＯＮＯ膜上にはゲート電極１１が形成され、周辺回路トランジスタ形成領域のゲート酸化膜１０上にはゲート電極１３が形成される。このようにしてメモリトランジスタ形成領域には、ボトム酸化膜６、窒化膜７、トップ酸化膜８及びゲート電極１１からなる誘電体ゲート構造１２が形成され、周辺回路トランジスタ形成領域にはトランジスタのゲート電極１３が形成される。
この後、図３（Ｇ）に示すように、誘電体ゲート構造１２及びゲート電極１３をマスクとしてシリコン基板１に低濃度不純物１４をイオン注入する。これにより、メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれのＬＤＤ(lightly doped drain)領域には低濃度不純物が導入される。
次に、図３（Ｈ）に示すように、誘電体ゲート構造１２及びゲート電極１３を含む全面上にシリコン酸化膜をＣＶＤ法により堆積する。次いで、このシリコン酸化膜をエッチバックすることにより、誘電体ゲート構造１２及びゲート電極１３それぞれの両側面にサイドウォール１５が形成される。
この後、誘電体ゲート構造１２、ゲート電極１３及びサイドウォール１５をマスクとしてシリコン基板１に高濃度不純物をイオン注入し、熱処理を施して不純物を拡散させる。これにより、メモリトランジスタ形成領域３において誘電体ゲート構造１２の両側面のシリコン基板１には高濃度不純物領域であるソース及びドレイン領域の拡散層１６，１７が形成され、その拡散層の内側には低濃度不純物領域であるＬＤＤ領域の拡散層２０，２１が形成される。また、周辺回路トランジスタ形成領域４においてゲート電極１３の両側面のシリコン基板１には高濃度不純物領域であるソース及びドレイン領域の拡散層１８，１９が形成され、その拡散層の内側には低濃度不純物領域であるＬＤＤ領域の拡散層２２，２３が形成される。
上記の構造のＭＯＮＯＳ型のフラッシュメモリの動作について説明する。
メモリトランジスタ形成領域３において、ＯＮＯ膜は、窒化膜７中の電荷トラップや、窒化膜７とトップ酸化膜８の界面に形成された電荷トラップなどに電荷を保持する機能を持つ。ゲート電極１１、シリコン基板１中のソース及びドレイン領域の拡散層１６，１７及びシリコン基板１に適当な電圧を印加することにより、トンネル電流が生じ、ボトム酸化膜６を通してシリコン基板１からＯＮＯ膜中に電子が注入され、上記の電圧によって形成される電界により伝導し、トラップ準位に捕獲される。あるいは逆に、ボトム酸化膜６を通してＯＮＯ膜中からシリコン基板１へ電子が放出される。
上記実施の形態１によれば、シリコン基板１の全面にＯＮＯ膜を形成し、周辺回路トランジスタ形成領域４のＯＮＯ膜のみを除去した後、周辺回路トランジスタ形成領域４のシリコン基板１の表面にゲート酸化膜１０を形成している。このため、従来技術に比べて工程を短縮でき、その結果、製造コストを低減できる。つまり、従来技術では、メモリトランジスタ形成領域にＯＮＯ膜、ゲート電極１１を形成し、周辺回路トランジスタ形成領域のＯＮＯ膜を除去した後、周辺回路トランジスタ形成領域にゲート酸化膜及びゲート電極を形成しているのに対し、本実施の形態では、上述したように周辺回路トランジスタ形成領域にＯＮＯ膜を形成し、メモリトランジスタ形成領域にゲート酸化膜を形成した後、ＯＮＯ膜及びゲート酸化膜それぞれの上にゲート電極を同時に形成しているからである。
（実施の形態２）
図４及び図５は、本発明の実施の形態２による不揮発性半導体装置の製造方法を示す断面図であり、図１乃至図３と同一部分には同一符号を付す。
図４（Ａ）に示すように、Ｐ型のシリコン基板１に対して例えばＬＯＣＯＳ法によりシリコン酸化膜からなる素子分離絶縁膜２ａ〜２ｃを形成し、シリコン基板１の表面に犠牲酸化膜５を熱酸化法により形成する。
次に、図４（Ｂ）に示すように、犠牲酸化膜５を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、犠牲酸化膜５上には周辺回路トランジスタ形成領域４を覆うレジストパターン２４が形成される。次いで、このレジストパターン２４をマスクとしてメモリトランジスタ形成領域３の犠牲酸化膜５をライトエッチングにより除去する。
この後、図４（Ｃ）に示すように、レジストパターン２４を除去し、ＯＮＯ膜を全面に形成する。
すなわち、メモリトランジスタ形成領域３のシリコン基板１の表面及び周辺回路トランジスタ形成領域４の犠牲酸化膜５上それぞれに膜厚が例えば３．８ｎｍのシリコン酸化膜からなるボトム酸化膜６を形成する。ボトム酸化膜６の形成方法は実施の形態１と同様である。次いで、ＮＨ３雰囲気で数分〜２時間程度、６５０℃〜９５０℃程度のアニールを行う。この際、周辺回路トランジスタ形成領域は犠牲酸化膜５で覆われているため、ＮＨ３などの影響を受け難い。次いで、ボトム酸化膜６の上に減圧ＣＶＤ法により膜厚が例えば５．０ｎｍの窒化膜（Ｓｉ３Ｎ４）７を堆積する。次いで、窒化膜７の上に膜厚が例えば４．０ｎｍのシリコン酸化膜からなるトップ酸化膜（ＨＴＯ）８を比較的高温で減圧ＣＶＤ法により形成する。このようにしてシリコン基板１の上にはＯＮＯ膜（ボトム酸化膜−窒化膜−トップ酸化膜）が形成される。
この後、図５（Ｄ）に示すように、トップ酸化膜８の上にメモリトランジスタ形成領域３を覆うレジストパターン９を形成する。
次いで、図５（Ｅ）に示すように、レジストパターン９をマスクとしてトップ酸化膜８をドライエッチングすることにより、周辺回路トランジスタ形成領域のトップ酸化膜８が除去される。
次に、レジストパターン９をマスクとして窒化膜７をドライエッチングすることにより、周辺回路トランジスタ形成領域の窒化膜７が除去される。この際のドライエッチング条件は、窒化膜７とボトム酸化膜６でエッチング選択比を十分にとり、ボトム酸化膜６がエッチングされないような条件が本来なら好ましいが、本実施の形態では、このエッチング選択比を十分にとらなくても窒化膜７のエッチングが可能である。つまり、前記エッチング選択比を十分にとらない条件で窒化膜７をエッチングすると、窒化膜７と共にボトム酸化膜６が一部エッチングされてしまうが、周辺回路トランジスタ形成領域にはボトム酸化膜の下に犠牲酸化膜５を残しているため、ボトム酸化膜に穴が空いてもシリコン基板が露出することはなく、シリコン基板がエッチングされることを抑制できる。従って、前記エッチング選択比の大小があまり問題とならないので、エッチング条件のマージンを大きくすることができ、エッチング工程が容易となる。
この後、図５（Ｆ）に示すように、レジストパターン９をマスクとしてウエットエッチングすることにより、周辺回路トランジスタ形成領域のボトム酸化膜６及び犠牲酸化膜５が除去される。このようにして周辺回路トランジスタ形成領域のＯＮＯ膜及び犠牲酸化膜５は除去される。
次の工程は、実施の形態１の図２（Ｅ）乃至図３（Ｈ）に示す工程と同様であるので、説明を省略する。
上記実施の形態２においても実施の形態１と同様の効果を得ることができる。
すなわち、シリコン基板１の全面にＯＮＯ膜を形成し、周辺回路トランジスタ形成領域４のＯＮＯ膜のみを除去した後、周辺回路トランジスタ形成領域４のシリコン基板１の表面にゲート酸化膜を形成しているため、従来技術に比べて工程を短縮でき、その結果、製造コストを低減できる。
また、本実施の形態では、周辺回路トランジスタ形成領域において窒化膜７をドライエッチングする際に、エッチング選択比を十分にとらないことによりボトム酸化膜６の一部がエッチングされてボトム酸化膜６に穴が空いても、ボトム酸化膜６の下に犠牲酸化膜５を残しているため、シリコン基板が露出することはなく、シリコン基板がエッチングされることを抑制できる。これにより、前記エッチング選択比を十分にとらなくても窒化膜７のエッチングが可能となる。従って、エッチング条件のマージンを大きくすることができ、エッチング工程が容易となる。
また、周辺回路トランジスタ形成領域はＯＮＯ膜の成膜時に犠牲酸化膜５で覆われているので、ＮＨ３などの影響を受け難いという利点もある。
尚、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
本発明の実施の形態１による不揮発性半導体装置の製造方法を示す断面図。 本発明の実施の形態１による不揮発性半導体装置の製造方法を示す断面図。 本発明の実施の形態１による不揮発性半導体装置の製造方法を示す断面図。 本発明の実施の形態２による不揮発性半導体装置の製造方法を示す断面図。 本発明の実施の形態２による不揮発性半導体装置の製造方法を示す断面図。
符号の説明
１…シリコン基板、２ａ〜２ｃ…素子分離絶縁膜、３…メモリトランジスタ形成領域、４…周辺回路トランジスタ形成領域、５…犠牲酸化膜、６…ボトム酸化膜、７…窒化膜、８…トップ酸化膜、９…レジストパターン、１０…ゲート酸化膜、１１…ゲート電極、１２…誘電体ゲート構造、１３…ゲート電極、１４…低濃度不純物、１５……サイドウォール、１６〜１９…ソース及びドレイン領域、２０〜２３…ＬＤＤ領域、２４…レジストパターン

Claims (7)

  1. メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれの半導体基板上に犠牲酸化膜を形成する工程と、
    前記メモリトランジスタ形成領域の犠牲酸化膜を除去し、前記周辺回路トランジスタ形成領域の犠牲酸化膜を残す工程と、
    前記メモリトランジスタ形成領域の前記半導体基板上及び前記周辺回路トランジスタ形成領域の前記犠牲酸化膜上にボトム酸化膜を形成する工程と、
    前記ボトム酸化膜上に窒化膜を形成する工程と、
    前記窒化膜上にトップ酸化膜を形成する工程と、
    前記周辺回路トランジスタ形成領域において前記トップ酸化膜をエッチング除去し、前記窒化膜をエッチング除去し、前記ボトム酸化膜及び前記犠牲酸化膜をエッチング除去することにより、前記周辺回路トランジスタ形成領域において半導体基板の表面を露出させる工程と、
    前記周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成する工程と、
    を具備する半導体装置の製造方法。
  2. 前記ボトム酸化膜を形成する工程と前記窒化膜を形成する工程との間に、ＮＨ３雰囲気で熱処理を行う工程をさらに具備する請求項１に記載の半導体装置の製造方法。
  3. 前記半導体基板上にゲート絶縁膜を形成する工程の後に、前記メモリトランジスタ形成領域のトップ酸化膜上に第１のゲート電極を形成すると共に、前記周辺回路トランジスタ形成領域のゲート絶縁膜上に第２のゲート電極を形成する工程をさらに具備する請求項１又は２に記載の半導体装置の製造方法。
  4. 前記半導体基板上にゲート絶縁膜を形成する工程の後に、前記メモリトランジスタ形成領域のトップ酸化膜及び前記周辺回路トランジスタ形成領域のゲート絶縁膜それぞれの上にポリシリコン膜を形成し、前記ポリシリコン膜をパターニングすることにより、前記メモリトランジスタ形成領域のトップ酸化膜上に前記ポリシリコン膜からなる第１のゲート電極を形成すると共に、前記周辺回路トランジスタ形成領域のゲート絶縁膜上に前記ポリシリコン膜からなる第２のゲート電極を形成する工程をさらに具備する請求項１又は２に記載の半導体装置の製造方法。
  5. 前記ゲート絶縁膜上に第２のゲート電極を形成する工程の後に、前記第１のゲート電極及び前記第２のゲート電極それぞれの両側下の前記半導体基板にソース及びドレイン領域を形成する工程をさらに具備する請求項３又は４に記載の半導体装置の製造方法。
  6. 前記ゲート絶縁膜上に第２のゲート電極を形成する工程の後に、前記第１のゲート電極及び前記第２のゲート電極それぞれの両側下の前記半導体基板にＬＤＤ領域を形成し、前記半導体基板に前記ＬＤＤ領域の外側に位置するソース及びドレイン領域を形成する工程をさらに具備する請求項３又は４に記載の半導体装置の製造方法。
  7. メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれの半導体基板上に犠牲酸化膜を形成する工程と、
    前記メモリトランジスタ形成領域の犠牲酸化膜を除去し、前記周辺回路トランジスタ形成領域の犠牲酸化膜を残す工程と、
    前記メモリトランジスタ形成領域の前記半導体基板上及び前記周辺回路トランジスタ形成領域の前記犠牲酸化膜上にＯＮＯ膜を形成する工程と、
    前記周辺回路トランジスタ形成領域において前記ＯＮＯ膜及び前記犠牲酸化膜をエッチング除去することにより、前記周辺回路トランジスタ形成領域において半導体基板の表面を露出させる工程と、
    前記周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成する工程と、
    を具備する半導体装置の製造方法。
JP2003342899A 2003-10-01 2003-10-01 半導体装置の製造方法 Expired - Lifetime JP3724648B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003342899A JP3724648B2 (ja) 2003-10-01 2003-10-01 半導体装置の製造方法
US10/956,005 US20050101065A1 (en) 2003-10-01 2004-09-30 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003342899A JP3724648B2 (ja) 2003-10-01 2003-10-01 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005109297A JP2005109297A (ja) 2005-04-21
JP3724648B2 true JP3724648B2 (ja) 2005-12-07

Family

ID=34537022

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003342899A Expired - Lifetime JP3724648B2 (ja) 2003-10-01 2003-10-01 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20050101065A1 (ja)
JP (1) JP3724648B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720474B1 (ko) * 2005-06-17 2007-05-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
JP2008305832A (ja) 2007-06-05 2008-12-18 Panasonic Corp 不揮発性半導体記憶装置及びその製造方法
JP2009267366A (ja) * 2008-04-02 2009-11-12 Nec Electronics Corp 半導体記憶装置及びその製造方法
JP5458547B2 (ja) * 2008-10-29 2014-04-02 セイコーエプソン株式会社 半導体装置の製造方法
CN102054782B (zh) * 2009-11-09 2013-04-24 中芯国际集成电路制造(上海)有限公司 一种多晶硅层间介质刻蚀方法
CN106024718A (zh) * 2016-05-31 2016-10-12 上海华虹宏力半导体制造有限公司 可优化去胶工艺的sonos存储器制造方法
JP2019102520A (ja) * 2017-11-29 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN108063141B (zh) * 2017-12-01 2019-05-28 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
CN109767979A (zh) * 2019-03-07 2019-05-17 上海华力微电子有限公司 Sonos存储器的ono结构形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4760034A (en) * 1987-06-15 1988-07-26 Motorola, Inc. Method of forming edge-sealed multi-layer structure while protecting adjacent region by screen oxide layer
WO1998006101A1 (de) * 1996-08-01 1998-02-12 Siemens Aktiengesellschaft Verfahren zum betrieb einer speicherzellenanordnung
US6215148B1 (en) * 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
US6248628B1 (en) * 1999-10-25 2001-06-19 Advanced Micro Devices Method of fabricating an ONO dielectric by nitridation for MNOS memory cells
KR100386611B1 (ko) * 2000-05-08 2003-06-02 주식회사 하이닉스반도체 플래쉬 메모리 셀의 어레이와 그를 이용한 데이터프로그램방법과 소거방법
KR100414211B1 (ko) * 2001-03-17 2004-01-07 삼성전자주식회사 모노스 게이트 구조를 갖는 비휘발성 메모리소자 및 그제조방법
US6548425B2 (en) * 2001-05-10 2003-04-15 Macronix International Co. Ltd. Method for fabricating an ONO layer of an NROM
US20030232284A1 (en) * 2002-06-12 2003-12-18 Chien-Hung Liu Method of forming a system on chip
JP4164324B2 (ja) * 2002-09-19 2008-10-15 スパンション エルエルシー 半導体装置の製造方法
US6946349B1 (en) * 2004-08-09 2005-09-20 Chartered Semiconductor Manufacturing Ltd. Method for integrating a SONOS gate oxide transistor into a logic/analog integrated circuit having several gate oxide thicknesses

Also Published As

Publication number Publication date
US20050101065A1 (en) 2005-05-12
JP2005109297A (ja) 2005-04-21

Similar Documents

Publication Publication Date Title
JP2003318405A (ja) 半導体装置およびその製造方法
US6582998B2 (en) Method for fabricating nonvolatile semiconductor memory device
JP3724648B2 (ja) 半導体装置の製造方法
US7951679B2 (en) Method for fabricating semiconductor device
JP2005116974A (ja) 半導体装置の製造方法
JP5365054B2 (ja) 半導体装置の製造方法
JP2018026455A (ja) 半導体装置及びその製造方法
JP2005116975A (ja) 半導体装置の製造方法
JP3079586B2 (ja) 高耐圧トランジスタおよびその製造方法
JP2005116973A (ja) 半導体装置の製造方法
JP2005129711A (ja) 半導体装置及びその製造方法
KR20050069170A (ko) 반도체 장치의 모스 트랜지스터 제조 방법
KR100340867B1 (ko) 반도체 소자의 게이트 전극 형성방법
JP3439415B2 (ja) 半導体装置の製造方法
JP2007287791A (ja) 半導体装置及びその製造方法
JP2005116748A (ja) 不揮発性半導体装置及びその製造方法
KR100773242B1 (ko) 반도체 소자의 제조 방법
JP2007005691A (ja) 半導体装置およびその製造方法
JP5458547B2 (ja) 半導体装置の製造方法
JPH05259446A (ja) 半導体装置の製造方法
JP2023044597A (ja) 半導体装置、及び半導体装置の製造方法
JP2004055610A (ja) 半導体装置の製造方法
JP2001102570A (ja) 半導体トランジスタ及びその製造方法
JP2010109049A (ja) 半導体装置の製造方法
JP2004079624A (ja) メモリーデバイス構造及びその製造方法

Legal Events

Date Code Title Description
A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20050124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050328

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050901

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050914

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080930

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090930

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090930

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100930

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100930

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110930

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120930

Year of fee payment: 7