JP2004079624A - メモリーデバイス構造及びその製造方法 - Google Patents
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Abstract
【課題】ポリシリコンのエッチング中に、周辺回路領域内に基板面の損傷が生じる問題を解決するような、SONOSメモリーデバイス及びその製造方法を提供する。
【解決手段】メモリーデバイス構造を製造する方法であって、この方法が、トンネル酸化物層、チッ化シリコン層、及び酸化シリコン層を形成するステップを具えている。次にこの酸化シリコン層上に導電層を形成する。次にこの導電層をパターン化して、導電ゲート層を形成する。前記酸化シリコン層は、前記導電層をパターン化するのと同じステップ中にパターン化して、前記チッ化シリコン層を露光する。これに続いて、ブランケット絶縁層を基板上に形成する。このブランケット絶縁層を1回のエッチングステップでパターン化して、前記導電ゲート層の側面にスペーサ壁を形成する。
【選択図】 図2E
【解決手段】メモリーデバイス構造を製造する方法であって、この方法が、トンネル酸化物層、チッ化シリコン層、及び酸化シリコン層を形成するステップを具えている。次にこの酸化シリコン層上に導電層を形成する。次にこの導電層をパターン化して、導電ゲート層を形成する。前記酸化シリコン層は、前記導電層をパターン化するのと同じステップ中にパターン化して、前記チッ化シリコン層を露光する。これに続いて、ブランケット絶縁層を基板上に形成する。このブランケット絶縁層を1回のエッチングステップでパターン化して、前記導電ゲート層の側面にスペーサ壁を形成する。
【選択図】 図2E
Description
【0001】
【発明の分野】
本発明は、半導体デバイス構造及びその製造方法に関するものである。特に、本発明は、メモリーデバイス構造及びその製造方法に関するものである。
【0002】
【発明の背景】
通常のフラッシュメモリーセルは、ポリシリコンを使用してフローティングゲートを形成する。プログラミング中には、フローティングゲートに注入された電子が、フローティングゲートの層の全体上に一様に分布する。しかし、ポリシリコンフローティングゲートの下のトンネル酸化物が欠陥を有する際には、このデバイスが漏洩電流を持ちやすく、信頼性の問題が生じる。
【0003】
従って、酸化−チッ化−酸化シリコン半導体(SONOS)構造を有するメモリーデバイスが開発されてきた。ワード線と埋め込みドレインとの間の電圧をプログラムすると、チャンネル内及び埋め込みドレイン領域付近の電子がチッ化シリコン層内に注入される。チッ化シリコンが電子を捕捉するという特別な特徴を有するので、注入された電子はチッ化シリコン層の全体上に一様には分布しない。これらの電子はむしろ、チッ化シリコン層上にガウス(正規)分布で局所的に集中する。チッ化シリコン層内に注入された電子が局所領域に分布するに過ぎないので、デバイスはトンネル酸化物の欠陥に対してそれほど敏感ではない。結果として、デバイスは漏洩電流については、より良好に動作する。
【0004】
図1A〜図1Cは、既存のSONOSメモリーデバイスのプロセスの流れの断面図である。
【0005】
図1Aに示すように、まず基板100を設けて、ここで基板100はメモリーセル領域120及び周辺回路領域130を有する。さらに、酸化物層102を基板100上に形成する。その後に、チッ化シリコン層104及び酸化物層106を酸化物層102上に形成し、そして周辺回路領域130に属する、酸化物層102、チッ化シリコン層104、及び酸化物層106をエッチングする。周辺回路領域内のゲート酸化物層103をウエット酸化法によって成長させて、この時点ではメモリーセル領域内には成長させない。そして同時に、ポリシリコン層108を、メモリーセル領域120内のシリコン酸化物層106の上に形成し、周辺回路領域130内の酸化物層103の上にも形成する。そしてフォトレジスト層110を、ポリシリコン層108の上にパターン化して、ゲート構造を形成すべき領域を覆う。
【0006】
図1Bに示すように、フォトレジスト層110をエッチングマスクとして使用して、ポリシリコン層108、シリコン酸化物層106、チッ化シリコン層104、及び酸化シリコン層102を含むメモリーセル領域内の120内の積層、並びにポリシリコン108及び酸化シリコン103を含む周辺回路領域130内の積層をパターン化して、2つの各領域120、130内のそれぞれにゲート構造を形成する。メモリーセル領域120内では、形成したゲート構造が、トンネル酸化物層102b、チッ化シリコン電子捕獲層104b、障壁(バリア)酸化物層106b、及びポリシリコン層108bを具えている。一方周辺回路領域130内では、形成されたゲート構造が、ゲート酸化物層103a及びポリシリコン層108aを具えている。さらに、このゲート構造は、イオン注入(打込み)中に、基板100内の領域120及び130内のゲート構造の周辺にそれぞれ、軽くドーピングしたドレイン領域112b、112aを形成するマスクであった。
【0007】
これに続いて、図1Cに示すように、メモリー領域120内及び周辺回路領域130内のそれぞれのゲート構造を囲むスペーサ壁114b、114aを形成する。そして、スペーサ壁114b、114aを他の注入のマスクとして使用して、基板100内に、スペーサ壁114b、114aを囲むソース及びドレイン領域116b、116aを形成する。この後に、金属ワイヤ層及び他のバックエンドプロセスを先行させて、メモリープロセスを完了することができる。
【0008】
上述したメモリーデバイスを製造するプロセスステップでは、メモリー領域及び周辺領域の両方について、ポリシリコンのパターン化を1ステップのエッチングで行って、ポリシリコンのエッチングに続いて、メモリー領域内の酸化物−窒化物−酸化物(O−N−O)層に対するエッチング、及び周辺回路領域内のゲート酸化物に対するエッチングを行う。しかし、メモリー領域内のO−N−O層の厚さ及び構造と、周辺回路領域内のゲート酸化物層の厚さ及び構造との大きな違いによって、そして0.25μm及びそれ未満のプロセスについて、ゲート酸化物の厚さがますます薄くなるものとすれば、ゲート酸化物の過度のエッチングによって周辺回路領域内の基板面を低くする(穴を掘る)ことなしに、O−N−O構造全体を通して完全にエッチングされるようにエッチングを制御することが困難である。上述したプロセスの問題を解決するために、他の既存の方法は、前記ポリシリコンのエッチングのステップを、周辺回路領域についてのステップとメモリー領域についてのステップの2ステップに分離して、デバイスの完成度を保証している。しかし、この方法は追加的なフォトリソグラフィーのマスクを使用しなければならず、従ってプロセスの複雑性が加わる。
【0009】
【発明の概要】
従って本発明の目的は、ポリシリコンのエッチング中に、周辺回路領域内に基板面の損傷が生じる問題を解決するような、SONOSメモリーデバイス及びその製造方法を提供することにある。
【0010】
本発明の他の目的は、プロセスの複雑性を低減するような、メモリーデバイス構造及びその製造方法を提供することにある。
【0011】
本発明は、メモリーデバイスを製造する方法を提供するものである。この方法は次のステップを具えている。まず、基板から始まってその上に、トンネル酸化物層、チッ化シリコン層、及び障壁酸化シリコン層を連続的に形成する。最後の酸化シリコン層のすぐ上に導電層を形成する。そしてこの導電層をパターン化して、同時に前記酸化シリコン層もパターン化して、前記チッ化シリコン層を露光する。これに続いて、その上にブランケット絶縁層を形成して、前記ゲート層及びチッ化シリコン層を覆う。そしてこの絶縁層を、1回のエッチングステップを用いて規定して、前記ゲート層の側面にスペーサ壁を形成する。このエッチングステップ中には、このスペーサ壁に覆われていない前記チッ化シリコン層を有効にエッチング除去して、チッ化シリコンの電子捕獲層を形成する。形成した電子捕獲層の幅は、導電ゲート層の幅よりも大きい。本発明は、基板内の前記スペーサの周辺にソース/ドレイン領域を形成するステップ、及び前記ゲート層の上にシリサイド層を形成して、ゲートの接触抵抗を低減するステップも具えている。
【0012】
本発明は、メモリーデバイスを製造する方法を提供するものである。この方法は次のステップを具えている。最初に、メモリー領域及び周辺回路領域を有する基板を用意する。2番目に、この基板の表面上に酸化物層を形成し、そしてチッ化シリコン層及び他の絶縁層を、この酸化物層上の前記メモリー領域内のみに形成する。その後に、前記絶縁層上の、前記メモリー領域内のみに導電層を形成して、前記周辺回路領域内のみに酸化物層を形成する。そしてこの導電層をパターン化して、前記メモリー領域内に第1ゲートを形成して、前記周辺回路領域内に第2ゲートを形成する。このパターン化ステップ中に、前記メモリー領域内の前記絶縁層及び前記周辺回路領域内の前記酸化物層も同じステップ中にパターン化して、前記メモリー領域内の前記チッ化シリコン層を露光する。そして、その上にブランケット絶縁層を形成して、両領域内の、前記第1ゲート、前記チッ化シリコン層、及び前記第2ゲートを覆う。これに続いて、エッチングステップを用いて前記ブランケット絶縁層をパターン化して、前記第1ゲートの側壁上にスペーサを形成して、前記第2ゲートの側壁上に他のスペーサを形成する。このパターン化ステップ中に、前記メモリー領域内の前記チッ化シリコン層の前記スペーサによって覆われていない部分も除去して、チッ化シリコンの電子捕獲層を形成する。なお、形成した電子捕獲層の幅は、前記導電ゲート層の幅よりも大きい。本発明は、基板内の前記スペーサの周辺にソース/ドレイン領域を形成するステップ、及び前記ゲート層の上にシリサイド層を形成してゲートの接触抵抗を低減するステップも具えている。
【0013】
本発明は、基板と、トンネル酸化物層と、チッ化シリコンの電子捕獲層と、酸化物層と、導電ゲート層と、チッ化シリコンのスペーサ壁とを具えたメモリーデバイス構造も提供するものである。この構造では、前記トンネル酸化物層を前記基板面上にドーピングする。前記チッ化シリコンの電子捕獲層は、前記トンネル酸化物層上に接触するように堆積させる。前記導電ゲート層は、前記電子捕獲層の一部の上に堆積させる。前記電子捕獲層の幅は、前記導電ゲート層の幅よりも大きい。前記酸化物層を、前記ゲート層と前記チッ化シリコンの電子捕獲層との間に堆積させて、前記導電ゲート層と前記チッ化シリコンの電子捕獲層とを隔離する。これに加えて、前記チッ化シリコンのスペーサを、前記チッ化シリコンの電子捕獲層上、及び前記導電ゲート層と前記酸化シリコン層の側壁上に堆積させる。本発明は、前記基板内の前記スペーサの周辺にソース/ドレイン領域を形成すること、及び前記ゲート層の上にシリサイド層を形成して、ゲート接触抵抗を低減することも含む。
【0014】
本発明のSONOSメモリーデバイスを製造する方法では、前記ポリシリコン層をパターン化するステップ中に、酸化シリコン−チッ化シリコン−トンネル酸化物の積層の最上部の酸化シリコン層に、前記チッ化シリコン層上で止まるパターン化を行って、これにより、エッチングステップ中の、前記基板の前記周辺回路領域の損傷を回避する。
【0015】
さらに、本発明のSONOSメモリーデバイスを製造する方法では、前記メモリー領域と前記周辺回路領域の両方について同時に、エッチングステップを処理することができるので、特別なフォト/エッチングの必要性がなく、これによりプロセスを簡略化して、埋め込み処理に適したプロセスにする。
【0016】
また、本発明のSONOSメモリーデバイス構造では、チッ化シリコンの電子捕獲層がより大きくなる。結果として、より大きな電子捕獲領域が提供されて、これにより、プログラミング中のしきい値(スレッショルド)電圧の窓が増加する。
【0017】
本発明、及びその目的、特徴、及び利点は、以下の図面を参照した好適な実施例の説明によって、十分に理解することができる。
【0018】
【実施例の詳細な説明】
以下、本発明の実施例について図面を参照して説明する。
図2Aに示すように、基板200を用意して、ここで基板200はメモリー領域220及び周辺回路領域230を具えている。この基板上には、絶縁領域(図示せず)を形成して、活性領域(図示せず)を形成する。そして基板200内には井戸領域(図示せず)を形成する。そして、酸化物層202を基板200上に形成する。その後に、チッ化シリコン層204及び酸化シリコン層206を、酸化物層202上に形成する。チッ化シリコン層204は、電子を蓄積及び捕獲する特性を有する他の材料で代用することができる。同様に、酸化シリコン層206も他の絶縁材料で代用することができる。酸化物層202、チッ化シリコン層204、及び酸化物層206の周辺回路領域230に属する部分をエッチングして、その後に、周辺回路領域230のゲート酸化物層203を、ウエット酸化法によって成長させる。
【0019】
そしてポリシリコン層208を上記の構造上に形成して、メモリー領域220内の酸化物層206及び周辺領域230内の酸化シリコン層203の両方を同時に覆う。ポリシリコン層208は他の導電材料で代用することができ、ゲート材料として使用可能ないずれの材料も、本発明に適しているものと考えられる。その後に、フォトレジストパターン210をポリシリコン層208上に形成して、ゲート構造を形成すべき領域を覆う。
【0020】
図2Bに示すように、フォトレジスト層210をエッチングマスクとして使用して、メモリー領域220内のポリシリコン層208並びに酸化シリコン層206を、周辺回路領域230内のポリシリコン層208及び酸化シリコン層203と共に、1回のエッチングステップですべてパターン化して、導電ゲート構造208b、208aをそれぞれメモリー領域220内及び周辺回路領域230内に形成する。このエッチングステップ中に、メモリー領域220内のチッ化シリコン層204の、ゲート208bで覆われた領域外を露光する。酸化シリコン層206とチッ化シリコン層204との間のエッチング選択度がより高いので、エッチングプロセスをこのように制御してチッ化シリコン層204の所で止めることができる。このことは、前記周辺領域内の基板200の表面が過度のエッチングによって掘り下げられることを防ぐようなエッチングプロセスの制御を容易にする。
【0021】
次に、導電ゲート構造208b、208aを注入マスクとして使用して、軽くドーピングしたドレイン領域212b、212aをそれぞれ、基板200内のゲート構造208b、208aの側に形成する。
【0022】
図2Cに示すように、次に、ブランケット絶縁層218を基板200上に形成して、導電ゲート構造208b、208a及びチッ化シリコン層204を覆い、ここでブランケット絶縁層用に最も好適な材料はチッ化シリコンである。
【0023】
図2Dに示すように、ブランケット絶縁層218に対する1回のエッチングステップで、スペーサ壁構造218b及び218aが、それぞれゲート構造208b及び208aの側壁に形成される。ブランケット絶縁層218の材料もチッ化シリコンであるので、下部のチッ化シリコン層204のゲート208bに覆われていない領域、及びスペーサ壁218bを同時に除去して、チッ化シリコンの電子捕獲層204bを形成することができる。なお形成されたチッ化シリコンの電子捕獲層204bの幅は、導電ゲート構造208bの幅よりも大きい。換言すれば、本発明におけるチッ化シリコンの電子捕獲層204bの幅は、既存のメモリーデバイスの電子捕獲層の幅よりも大きくすることができる。従って、本発明におけるメモリーデバイスはより大きな電子捕獲領域を提供することができ、結果として、プログラミング中に、より広いしきい値電圧の窓を提供することができる。
【0024】
次に、スペーサ218b、218aを注入マスクとして使用することによって、ソース/ドレイン領域216b、216aを基板200のスペーサ218b、218aの側に形成する。
【0025】
図2Eに示すように、本発明のメモリーデバイスはさらに、ゲート構造208b、208aの表面上、及び前記基板の表面のソース/ドレイン領域216b、216a上に、金属シリサイド材料219を具えている。金属シリサイド層219を形成する方法は、例えば、基板200上に金属層を形成するステップと、これに続く、この金属と、シリコン材料のスペーサ218b、218aで覆われていない部分との反応を可能にする加熱プロセスのステップとを具えている。金属シリサイド層219は、例えばコバルトシリサイドとすることができる。
【0026】
最後に、金属配線及び他のバックエンドプロセスを仕上げることによって、メモリーデバイスの製造を完了する。
【0027】
本発明におけるメモリーデバイスは、メモリー領域220、周辺回路領域230、及び基板200を具えている。メモリー領域220はさらに、導電ゲート層208b、トンネル酸化物202b、チッ化シリコンの電子捕獲層204b、酸化シリコン層206b、チッ化シリコンのスペーサ壁218b、及びソース/ドレイン領域216bを具えている。これに加えて、周辺回路領域230はさらに、ゲート酸化物層203a、導電ゲート層208a、チッ化シリコンのスペーサ壁218a、及びソース/ドレイン領域216aを具えている。
【0028】
メモリー領域220内では、トンネル酸化物層202bを基板200の表面上に堆積させる。チッ化シリコンの電子捕獲層204bをトンネル酸化物層202b上に堆積させる。シリコン酸化物層206bをチッ化シリコンの電子捕獲層204b上に堆積させる。そして導電ゲート層208bをチッ化シリコンの電子捕獲層204b上の一部に堆積させる。チッ化シリコンの電子捕獲層204bの幅はゲート208bの幅よりも大きい。さらに、導電ゲート層208bとチッ化シリコンの電子捕獲層204bとの間に堆積させた酸化シリコン層206bが存在して、上記2つの層208b、204bを隔離する。これに加えて、チッ化シリコンのスペーサ218bをチッ化シリコンの電子捕獲層204bの上、及びゲート層208bと酸化シリコン層206bの側壁上に堆積させる。さらに、ソース/ドレイン領域216bを、基板200内のチッ化シリコンのスペーサ218bに覆われている領域外に堆積させる。
【0029】
これに加えて、周辺回路領域230内では、ゲート酸化物層203aを基板200の表面上に堆積させる。ゲート層208aをゲート酸化物層203a上に堆積させて、チッ化シリコンのスペーサ218aを、ゲート層208a及びゲート酸化物層203aの側壁に堆積させる。ソース/ドレイン領域216aを、基板200内のチッ化シリコンのスペーサ218a外の領域に堆積させる。
【0030】
本発明のメモリーデバイスはさらに、ゲート層208b、208aの上面上、並びに基板200の上面のうちのソース/ドレイン領域上に堆積させた金属シリサイド層219を具えて、シリサイド層219はゲート層208b、208及びソース/ドレイン領域216b、216aの抵抗値を低減するために使用する。
【0031】
本発明のSONOSメモリーデバイスを製造する方法では、導電ゲート層をパターン化するステップが、前記ポリシリコン層、及び酸化物−チッ化シリコン−酸化シリコンの積層の最上部の酸化シリコン層をパターン化して、チッ化シリコン層で止まるステップのみを含むので、基板内への過度のエッチングを行って、前記周辺回路領域内の基板表面を低くする問題を防ぐことができる。また、SONOSメモリーデバイスを製造する前記方法では、前記メモリー領域内及び前記周辺回路領域内共に、特別なフォトリソグラフィのステップなしで前記ポリシリコンをパターン化することができるので、プロセスを簡略化して、このプロセスを埋め込みプロセス中に用いることができる。これに加えて、本発明のSONOSメモリーデバイスでは、前記チッ化シリコンの電子捕獲層の幅が既存のチッ化シリコンの電子捕獲層の幅よりも大きいので、デバイスがより大きな電子捕獲領域を提供することができ、結果として、プログラミング中のしきい値電圧の窓が増加する。
【0032】
以上の説明をまとめれば、本発明は次の利点を有する。
【0033】
1.本発明のメモリーデバイスを製造する方法は、エッチングプロセス中の、周辺回路領域内の基板の損傷を防止することができる。
【0034】
2.このメモリーデバイスを製造する方法は、プロセスを簡略化することができ、そして埋め込みプロセス中に用いることができる。
【0035】
3.本発明のメモリーデバイス構造は、プログラミング中のしきい値電圧の窓を増加させることができる。
【0036】
本発明の他の実施例は、本明細書の考察、及び本明細書に開示した発明の実施より、当業者にとって明らかである。本明細書中の記載は、請求項に示す本発明の範囲内の好適例に過ぎないものと考えるべきである。
【図面の簡単な説明】
【図1】A,B及びCは既存のSONOSメモリーデバイスの製造フローを示す図式的断面図である。
【図2A】本発明の好適実施例のSONOSメモリーデバイスの製造フローを示す図式的断面図である。
【図2B】本発明の好適実施例のSONOSメモリーデバイスの製造フローを示す図式的断面図である。
【図2C】本発明の好適実施例のSONOSメモリーデバイスの製造フローを示す図式的断面図である。
【図2D】本発明の好適実施例のSONOSメモリーデバイスの製造フローを示す図式的断面図である。
【図2E】本発明の好適実施例のSONOSメモリーデバイスの製造フローを示す図式的断面図である。
【符号の説明】
100 基板
102 酸化物層
103 ゲート酸化物層
104 チッ化シリコン層
106 酸化物層
108 ポリシリコン層
110 フォトレジスト層
112 ドレイン領域
114 スペーサ壁
116 ソース/ドレイン領域
120 メモリーセル領域
130 周辺回路領域
200 基板
202 酸化物層
203 ゲート酸化物層
204 チッ化シリコン層
206 酸化シリコン層
208 ポリシリコン層
210 フォトレジストパターン
212 ドレイン領域
216 ソース/ドレイン領域
218 スペーサ
219 金属シリサイド層
220 メモリー領域
230 周辺回路領域
【発明の分野】
本発明は、半導体デバイス構造及びその製造方法に関するものである。特に、本発明は、メモリーデバイス構造及びその製造方法に関するものである。
【0002】
【発明の背景】
通常のフラッシュメモリーセルは、ポリシリコンを使用してフローティングゲートを形成する。プログラミング中には、フローティングゲートに注入された電子が、フローティングゲートの層の全体上に一様に分布する。しかし、ポリシリコンフローティングゲートの下のトンネル酸化物が欠陥を有する際には、このデバイスが漏洩電流を持ちやすく、信頼性の問題が生じる。
【0003】
従って、酸化−チッ化−酸化シリコン半導体(SONOS)構造を有するメモリーデバイスが開発されてきた。ワード線と埋め込みドレインとの間の電圧をプログラムすると、チャンネル内及び埋め込みドレイン領域付近の電子がチッ化シリコン層内に注入される。チッ化シリコンが電子を捕捉するという特別な特徴を有するので、注入された電子はチッ化シリコン層の全体上に一様には分布しない。これらの電子はむしろ、チッ化シリコン層上にガウス(正規)分布で局所的に集中する。チッ化シリコン層内に注入された電子が局所領域に分布するに過ぎないので、デバイスはトンネル酸化物の欠陥に対してそれほど敏感ではない。結果として、デバイスは漏洩電流については、より良好に動作する。
【0004】
図1A〜図1Cは、既存のSONOSメモリーデバイスのプロセスの流れの断面図である。
【0005】
図1Aに示すように、まず基板100を設けて、ここで基板100はメモリーセル領域120及び周辺回路領域130を有する。さらに、酸化物層102を基板100上に形成する。その後に、チッ化シリコン層104及び酸化物層106を酸化物層102上に形成し、そして周辺回路領域130に属する、酸化物層102、チッ化シリコン層104、及び酸化物層106をエッチングする。周辺回路領域内のゲート酸化物層103をウエット酸化法によって成長させて、この時点ではメモリーセル領域内には成長させない。そして同時に、ポリシリコン層108を、メモリーセル領域120内のシリコン酸化物層106の上に形成し、周辺回路領域130内の酸化物層103の上にも形成する。そしてフォトレジスト層110を、ポリシリコン層108の上にパターン化して、ゲート構造を形成すべき領域を覆う。
【0006】
図1Bに示すように、フォトレジスト層110をエッチングマスクとして使用して、ポリシリコン層108、シリコン酸化物層106、チッ化シリコン層104、及び酸化シリコン層102を含むメモリーセル領域内の120内の積層、並びにポリシリコン108及び酸化シリコン103を含む周辺回路領域130内の積層をパターン化して、2つの各領域120、130内のそれぞれにゲート構造を形成する。メモリーセル領域120内では、形成したゲート構造が、トンネル酸化物層102b、チッ化シリコン電子捕獲層104b、障壁(バリア)酸化物層106b、及びポリシリコン層108bを具えている。一方周辺回路領域130内では、形成されたゲート構造が、ゲート酸化物層103a及びポリシリコン層108aを具えている。さらに、このゲート構造は、イオン注入(打込み)中に、基板100内の領域120及び130内のゲート構造の周辺にそれぞれ、軽くドーピングしたドレイン領域112b、112aを形成するマスクであった。
【0007】
これに続いて、図1Cに示すように、メモリー領域120内及び周辺回路領域130内のそれぞれのゲート構造を囲むスペーサ壁114b、114aを形成する。そして、スペーサ壁114b、114aを他の注入のマスクとして使用して、基板100内に、スペーサ壁114b、114aを囲むソース及びドレイン領域116b、116aを形成する。この後に、金属ワイヤ層及び他のバックエンドプロセスを先行させて、メモリープロセスを完了することができる。
【0008】
上述したメモリーデバイスを製造するプロセスステップでは、メモリー領域及び周辺領域の両方について、ポリシリコンのパターン化を1ステップのエッチングで行って、ポリシリコンのエッチングに続いて、メモリー領域内の酸化物−窒化物−酸化物(O−N−O)層に対するエッチング、及び周辺回路領域内のゲート酸化物に対するエッチングを行う。しかし、メモリー領域内のO−N−O層の厚さ及び構造と、周辺回路領域内のゲート酸化物層の厚さ及び構造との大きな違いによって、そして0.25μm及びそれ未満のプロセスについて、ゲート酸化物の厚さがますます薄くなるものとすれば、ゲート酸化物の過度のエッチングによって周辺回路領域内の基板面を低くする(穴を掘る)ことなしに、O−N−O構造全体を通して完全にエッチングされるようにエッチングを制御することが困難である。上述したプロセスの問題を解決するために、他の既存の方法は、前記ポリシリコンのエッチングのステップを、周辺回路領域についてのステップとメモリー領域についてのステップの2ステップに分離して、デバイスの完成度を保証している。しかし、この方法は追加的なフォトリソグラフィーのマスクを使用しなければならず、従ってプロセスの複雑性が加わる。
【0009】
【発明の概要】
従って本発明の目的は、ポリシリコンのエッチング中に、周辺回路領域内に基板面の損傷が生じる問題を解決するような、SONOSメモリーデバイス及びその製造方法を提供することにある。
【0010】
本発明の他の目的は、プロセスの複雑性を低減するような、メモリーデバイス構造及びその製造方法を提供することにある。
【0011】
本発明は、メモリーデバイスを製造する方法を提供するものである。この方法は次のステップを具えている。まず、基板から始まってその上に、トンネル酸化物層、チッ化シリコン層、及び障壁酸化シリコン層を連続的に形成する。最後の酸化シリコン層のすぐ上に導電層を形成する。そしてこの導電層をパターン化して、同時に前記酸化シリコン層もパターン化して、前記チッ化シリコン層を露光する。これに続いて、その上にブランケット絶縁層を形成して、前記ゲート層及びチッ化シリコン層を覆う。そしてこの絶縁層を、1回のエッチングステップを用いて規定して、前記ゲート層の側面にスペーサ壁を形成する。このエッチングステップ中には、このスペーサ壁に覆われていない前記チッ化シリコン層を有効にエッチング除去して、チッ化シリコンの電子捕獲層を形成する。形成した電子捕獲層の幅は、導電ゲート層の幅よりも大きい。本発明は、基板内の前記スペーサの周辺にソース/ドレイン領域を形成するステップ、及び前記ゲート層の上にシリサイド層を形成して、ゲートの接触抵抗を低減するステップも具えている。
【0012】
本発明は、メモリーデバイスを製造する方法を提供するものである。この方法は次のステップを具えている。最初に、メモリー領域及び周辺回路領域を有する基板を用意する。2番目に、この基板の表面上に酸化物層を形成し、そしてチッ化シリコン層及び他の絶縁層を、この酸化物層上の前記メモリー領域内のみに形成する。その後に、前記絶縁層上の、前記メモリー領域内のみに導電層を形成して、前記周辺回路領域内のみに酸化物層を形成する。そしてこの導電層をパターン化して、前記メモリー領域内に第1ゲートを形成して、前記周辺回路領域内に第2ゲートを形成する。このパターン化ステップ中に、前記メモリー領域内の前記絶縁層及び前記周辺回路領域内の前記酸化物層も同じステップ中にパターン化して、前記メモリー領域内の前記チッ化シリコン層を露光する。そして、その上にブランケット絶縁層を形成して、両領域内の、前記第1ゲート、前記チッ化シリコン層、及び前記第2ゲートを覆う。これに続いて、エッチングステップを用いて前記ブランケット絶縁層をパターン化して、前記第1ゲートの側壁上にスペーサを形成して、前記第2ゲートの側壁上に他のスペーサを形成する。このパターン化ステップ中に、前記メモリー領域内の前記チッ化シリコン層の前記スペーサによって覆われていない部分も除去して、チッ化シリコンの電子捕獲層を形成する。なお、形成した電子捕獲層の幅は、前記導電ゲート層の幅よりも大きい。本発明は、基板内の前記スペーサの周辺にソース/ドレイン領域を形成するステップ、及び前記ゲート層の上にシリサイド層を形成してゲートの接触抵抗を低減するステップも具えている。
【0013】
本発明は、基板と、トンネル酸化物層と、チッ化シリコンの電子捕獲層と、酸化物層と、導電ゲート層と、チッ化シリコンのスペーサ壁とを具えたメモリーデバイス構造も提供するものである。この構造では、前記トンネル酸化物層を前記基板面上にドーピングする。前記チッ化シリコンの電子捕獲層は、前記トンネル酸化物層上に接触するように堆積させる。前記導電ゲート層は、前記電子捕獲層の一部の上に堆積させる。前記電子捕獲層の幅は、前記導電ゲート層の幅よりも大きい。前記酸化物層を、前記ゲート層と前記チッ化シリコンの電子捕獲層との間に堆積させて、前記導電ゲート層と前記チッ化シリコンの電子捕獲層とを隔離する。これに加えて、前記チッ化シリコンのスペーサを、前記チッ化シリコンの電子捕獲層上、及び前記導電ゲート層と前記酸化シリコン層の側壁上に堆積させる。本発明は、前記基板内の前記スペーサの周辺にソース/ドレイン領域を形成すること、及び前記ゲート層の上にシリサイド層を形成して、ゲート接触抵抗を低減することも含む。
【0014】
本発明のSONOSメモリーデバイスを製造する方法では、前記ポリシリコン層をパターン化するステップ中に、酸化シリコン−チッ化シリコン−トンネル酸化物の積層の最上部の酸化シリコン層に、前記チッ化シリコン層上で止まるパターン化を行って、これにより、エッチングステップ中の、前記基板の前記周辺回路領域の損傷を回避する。
【0015】
さらに、本発明のSONOSメモリーデバイスを製造する方法では、前記メモリー領域と前記周辺回路領域の両方について同時に、エッチングステップを処理することができるので、特別なフォト/エッチングの必要性がなく、これによりプロセスを簡略化して、埋め込み処理に適したプロセスにする。
【0016】
また、本発明のSONOSメモリーデバイス構造では、チッ化シリコンの電子捕獲層がより大きくなる。結果として、より大きな電子捕獲領域が提供されて、これにより、プログラミング中のしきい値(スレッショルド)電圧の窓が増加する。
【0017】
本発明、及びその目的、特徴、及び利点は、以下の図面を参照した好適な実施例の説明によって、十分に理解することができる。
【0018】
【実施例の詳細な説明】
以下、本発明の実施例について図面を参照して説明する。
図2Aに示すように、基板200を用意して、ここで基板200はメモリー領域220及び周辺回路領域230を具えている。この基板上には、絶縁領域(図示せず)を形成して、活性領域(図示せず)を形成する。そして基板200内には井戸領域(図示せず)を形成する。そして、酸化物層202を基板200上に形成する。その後に、チッ化シリコン層204及び酸化シリコン層206を、酸化物層202上に形成する。チッ化シリコン層204は、電子を蓄積及び捕獲する特性を有する他の材料で代用することができる。同様に、酸化シリコン層206も他の絶縁材料で代用することができる。酸化物層202、チッ化シリコン層204、及び酸化物層206の周辺回路領域230に属する部分をエッチングして、その後に、周辺回路領域230のゲート酸化物層203を、ウエット酸化法によって成長させる。
【0019】
そしてポリシリコン層208を上記の構造上に形成して、メモリー領域220内の酸化物層206及び周辺領域230内の酸化シリコン層203の両方を同時に覆う。ポリシリコン層208は他の導電材料で代用することができ、ゲート材料として使用可能ないずれの材料も、本発明に適しているものと考えられる。その後に、フォトレジストパターン210をポリシリコン層208上に形成して、ゲート構造を形成すべき領域を覆う。
【0020】
図2Bに示すように、フォトレジスト層210をエッチングマスクとして使用して、メモリー領域220内のポリシリコン層208並びに酸化シリコン層206を、周辺回路領域230内のポリシリコン層208及び酸化シリコン層203と共に、1回のエッチングステップですべてパターン化して、導電ゲート構造208b、208aをそれぞれメモリー領域220内及び周辺回路領域230内に形成する。このエッチングステップ中に、メモリー領域220内のチッ化シリコン層204の、ゲート208bで覆われた領域外を露光する。酸化シリコン層206とチッ化シリコン層204との間のエッチング選択度がより高いので、エッチングプロセスをこのように制御してチッ化シリコン層204の所で止めることができる。このことは、前記周辺領域内の基板200の表面が過度のエッチングによって掘り下げられることを防ぐようなエッチングプロセスの制御を容易にする。
【0021】
次に、導電ゲート構造208b、208aを注入マスクとして使用して、軽くドーピングしたドレイン領域212b、212aをそれぞれ、基板200内のゲート構造208b、208aの側に形成する。
【0022】
図2Cに示すように、次に、ブランケット絶縁層218を基板200上に形成して、導電ゲート構造208b、208a及びチッ化シリコン層204を覆い、ここでブランケット絶縁層用に最も好適な材料はチッ化シリコンである。
【0023】
図2Dに示すように、ブランケット絶縁層218に対する1回のエッチングステップで、スペーサ壁構造218b及び218aが、それぞれゲート構造208b及び208aの側壁に形成される。ブランケット絶縁層218の材料もチッ化シリコンであるので、下部のチッ化シリコン層204のゲート208bに覆われていない領域、及びスペーサ壁218bを同時に除去して、チッ化シリコンの電子捕獲層204bを形成することができる。なお形成されたチッ化シリコンの電子捕獲層204bの幅は、導電ゲート構造208bの幅よりも大きい。換言すれば、本発明におけるチッ化シリコンの電子捕獲層204bの幅は、既存のメモリーデバイスの電子捕獲層の幅よりも大きくすることができる。従って、本発明におけるメモリーデバイスはより大きな電子捕獲領域を提供することができ、結果として、プログラミング中に、より広いしきい値電圧の窓を提供することができる。
【0024】
次に、スペーサ218b、218aを注入マスクとして使用することによって、ソース/ドレイン領域216b、216aを基板200のスペーサ218b、218aの側に形成する。
【0025】
図2Eに示すように、本発明のメモリーデバイスはさらに、ゲート構造208b、208aの表面上、及び前記基板の表面のソース/ドレイン領域216b、216a上に、金属シリサイド材料219を具えている。金属シリサイド層219を形成する方法は、例えば、基板200上に金属層を形成するステップと、これに続く、この金属と、シリコン材料のスペーサ218b、218aで覆われていない部分との反応を可能にする加熱プロセスのステップとを具えている。金属シリサイド層219は、例えばコバルトシリサイドとすることができる。
【0026】
最後に、金属配線及び他のバックエンドプロセスを仕上げることによって、メモリーデバイスの製造を完了する。
【0027】
本発明におけるメモリーデバイスは、メモリー領域220、周辺回路領域230、及び基板200を具えている。メモリー領域220はさらに、導電ゲート層208b、トンネル酸化物202b、チッ化シリコンの電子捕獲層204b、酸化シリコン層206b、チッ化シリコンのスペーサ壁218b、及びソース/ドレイン領域216bを具えている。これに加えて、周辺回路領域230はさらに、ゲート酸化物層203a、導電ゲート層208a、チッ化シリコンのスペーサ壁218a、及びソース/ドレイン領域216aを具えている。
【0028】
メモリー領域220内では、トンネル酸化物層202bを基板200の表面上に堆積させる。チッ化シリコンの電子捕獲層204bをトンネル酸化物層202b上に堆積させる。シリコン酸化物層206bをチッ化シリコンの電子捕獲層204b上に堆積させる。そして導電ゲート層208bをチッ化シリコンの電子捕獲層204b上の一部に堆積させる。チッ化シリコンの電子捕獲層204bの幅はゲート208bの幅よりも大きい。さらに、導電ゲート層208bとチッ化シリコンの電子捕獲層204bとの間に堆積させた酸化シリコン層206bが存在して、上記2つの層208b、204bを隔離する。これに加えて、チッ化シリコンのスペーサ218bをチッ化シリコンの電子捕獲層204bの上、及びゲート層208bと酸化シリコン層206bの側壁上に堆積させる。さらに、ソース/ドレイン領域216bを、基板200内のチッ化シリコンのスペーサ218bに覆われている領域外に堆積させる。
【0029】
これに加えて、周辺回路領域230内では、ゲート酸化物層203aを基板200の表面上に堆積させる。ゲート層208aをゲート酸化物層203a上に堆積させて、チッ化シリコンのスペーサ218aを、ゲート層208a及びゲート酸化物層203aの側壁に堆積させる。ソース/ドレイン領域216aを、基板200内のチッ化シリコンのスペーサ218a外の領域に堆積させる。
【0030】
本発明のメモリーデバイスはさらに、ゲート層208b、208aの上面上、並びに基板200の上面のうちのソース/ドレイン領域上に堆積させた金属シリサイド層219を具えて、シリサイド層219はゲート層208b、208及びソース/ドレイン領域216b、216aの抵抗値を低減するために使用する。
【0031】
本発明のSONOSメモリーデバイスを製造する方法では、導電ゲート層をパターン化するステップが、前記ポリシリコン層、及び酸化物−チッ化シリコン−酸化シリコンの積層の最上部の酸化シリコン層をパターン化して、チッ化シリコン層で止まるステップのみを含むので、基板内への過度のエッチングを行って、前記周辺回路領域内の基板表面を低くする問題を防ぐことができる。また、SONOSメモリーデバイスを製造する前記方法では、前記メモリー領域内及び前記周辺回路領域内共に、特別なフォトリソグラフィのステップなしで前記ポリシリコンをパターン化することができるので、プロセスを簡略化して、このプロセスを埋め込みプロセス中に用いることができる。これに加えて、本発明のSONOSメモリーデバイスでは、前記チッ化シリコンの電子捕獲層の幅が既存のチッ化シリコンの電子捕獲層の幅よりも大きいので、デバイスがより大きな電子捕獲領域を提供することができ、結果として、プログラミング中のしきい値電圧の窓が増加する。
【0032】
以上の説明をまとめれば、本発明は次の利点を有する。
【0033】
1.本発明のメモリーデバイスを製造する方法は、エッチングプロセス中の、周辺回路領域内の基板の損傷を防止することができる。
【0034】
2.このメモリーデバイスを製造する方法は、プロセスを簡略化することができ、そして埋め込みプロセス中に用いることができる。
【0035】
3.本発明のメモリーデバイス構造は、プログラミング中のしきい値電圧の窓を増加させることができる。
【0036】
本発明の他の実施例は、本明細書の考察、及び本明細書に開示した発明の実施より、当業者にとって明らかである。本明細書中の記載は、請求項に示す本発明の範囲内の好適例に過ぎないものと考えるべきである。
【図面の簡単な説明】
【図1】A,B及びCは既存のSONOSメモリーデバイスの製造フローを示す図式的断面図である。
【図2A】本発明の好適実施例のSONOSメモリーデバイスの製造フローを示す図式的断面図である。
【図2B】本発明の好適実施例のSONOSメモリーデバイスの製造フローを示す図式的断面図である。
【図2C】本発明の好適実施例のSONOSメモリーデバイスの製造フローを示す図式的断面図である。
【図2D】本発明の好適実施例のSONOSメモリーデバイスの製造フローを示す図式的断面図である。
【図2E】本発明の好適実施例のSONOSメモリーデバイスの製造フローを示す図式的断面図である。
【符号の説明】
100 基板
102 酸化物層
103 ゲート酸化物層
104 チッ化シリコン層
106 酸化物層
108 ポリシリコン層
110 フォトレジスト層
112 ドレイン領域
114 スペーサ壁
116 ソース/ドレイン領域
120 メモリーセル領域
130 周辺回路領域
200 基板
202 酸化物層
203 ゲート酸化物層
204 チッ化シリコン層
206 酸化シリコン層
208 ポリシリコン層
210 フォトレジストパターン
212 ドレイン領域
216 ソース/ドレイン領域
218 スペーサ
219 金属シリサイド層
220 メモリー領域
230 周辺回路領域
Claims (3)
- トンネル酸化物、電子捕獲材料層、及び絶縁層を形成するステップと;
前記絶縁層上に導電層を形成するステップと;
前記導電層をパターン化して導電ゲート層を形成して、同時に、前記絶縁層をパターン化して前記電子捕獲材料層を露光するステップと;
前記基板上にブランケット絶縁層を形成して、前記導電ゲート層及び前記電子捕獲材料層を覆うステップと;
前記ブランケット絶縁層をエッチングプロセスでパターン化して、前記導電ゲート層の側壁上にスペーサ壁を形成するステップと
を具えていることを特徴とするメモリーデバイスの製造方法。 - メモリー領域及び周辺回路領域を具えた基板を用意するステップと;
前記基板上に酸化物層を形成するステップと;
前記メモリー領域内の前記酸化物層上に、電子捕獲材料層及び絶縁層を形成するステップと;
前記メモリー領域内並びに前記周辺回路領域内の前記酸化物層上に、導電層を形成するステップと;
前記導電層をパターン化して、前記メモリー領域内に第1導電ゲート層を形成し、かつ前記周辺回路領域内に第2導電ゲート層を形成して、同時に、前記メモリー領域内の前記絶縁層及び前記周辺回路領域内の前記酸化物層をパターン化して、前記メモリー領域内の前記電子捕獲材料層を露光するステップと;
ブランケット絶縁層を形成して、前記第1導電層、前記第2導電層、及び前記電子捕獲材料層を覆うステップと;
前記ブランケット絶縁層を1回のエッチングプロセスでパターン化して、前記第1ゲート層の側面上に第1スペーサ壁を形成して、前記第2ゲート層の側面上に第2スペーサ壁を形成するステップと
を具えていることを特徴とするメモリーデバイスの製造方法。 - メモリーデバイス構造が、
基板と;
前記基板上に堆積させたトンネル酸化物層と;
前記トンネル酸化物層上に堆積させた電子捕獲層と;
前記電子捕獲層上の一部に堆積させた導電ゲート層とを具えて、前記電子捕獲層が、前記導電ゲート層の幅よりも大きい幅を有して;
前記メモリーデバイス構造がさらに、前記導電ゲート層と前記電子捕獲層との間に堆積させた絶縁層と;
前記電子捕獲層上、及び前記導電ゲート層と前記絶縁層の側壁上に堆積させたスペーサ壁と
を具えていることを特徴とするメモリーデバイス構造。
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Cited By (2)
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JP2007109954A (ja) * | 2005-10-14 | 2007-04-26 | Sharp Corp | 半導体記憶装置、その製造方法及びその動作方法 |
-
2002
- 2002-08-12 JP JP2002234922A patent/JP2004079624A/ja active Pending
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