JP2000215683A

JP2000215683A - 不揮発性半導体記憶装置

Info

Publication number: JP2000215683A
Application number: JP11011690A
Authority: JP
Inventors: Masafumi Doi; 雅文土井; Keita Takahashi; 桂太高橋
Original assignee: Matsushita Electronics Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-01-20
Filing date: 1999-01-20
Publication date: 2000-08-04

Abstract

(57)【要約】【課題】浮遊ゲート電極型ＭＯＳトランジスタをメモ
リセルとする不揮発性半導体記憶装置の読み出し速度を
速くする。【解決手段】メモリセルアレイ領域を複数の小メモリ
セルアレイ領域に分割し、ワード線として主ワード線９
と各小メモリセルアレイ領域に形成した副ワード線７と
を設け、副ワード線７に複数のメモリセル１の制御ゲー
ト電極を接続し、デコーダ出力インバータ５から主ワー
ド線９に出力された信号を副ワード線出力インバータ８
により増幅して副ワード線７上に伝達し、メモリセル１
の制御ゲート電極に供給するようにしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮遊ゲート電極型
ＭＯＳトランジスタをメモリセルとする不揮発性半導体
記憶装置に関するものである。

【０００２】

【従来の技術】図６は、従来の不揮発性半導体記憶装置
の構成図である。図６において、１は浮遊ゲート電極型
ＭＯＳトランジスタからなるメモリセル、２はワード
線、３はビット線、４はソース線、５はデコーダ出力イ
ンバータ、６はウェル拡散層である。

【０００３】この従来の不揮発性半導体記憶装置は、行
および列方向のマトリックス状にメモリセル１を複数個
配列したメモリセルアレイ領域を備え、各メモリセル１
は、半導体基板に形成されたウェル拡散層６の表面にド
レイン領域およびソース領域を有し、このドレイン領域
とソース領域との間上に浮遊ゲート電極および制御ゲー
ト電極を有する浮遊ゲート電極型ＭＯＳトランジスタ構
造である。そして、同一行のメモリセル１の制御ゲート
電極に接続したワード線２を行方向に複数配置し、同一
行のメモリセル１のソース領域に接続したソース線４を
行方向に複数配置し、同一列のメモリセル１のドレイン
領域に接続したビット線３を列方向に複数配置してい
る。この従来の構成では、ワード線２に直接メモリセル
１を接続している。このため、デコーダ出力インバータ
５からの電圧は、ワード線２に接続するすべてのメモリ
セル１の制御ゲート電極に印加されることになる。

【０００４】このように構成された従来の不揮発性半導
体記憶装置について、その動作を説明する。

【０００５】消去動作は、最小単位としては、ワード線
ごとに行い、例えば、ワード線２ａに接続されたメモリ
セル１のデータを一括して消去する場合、ワード線２ａ
に消去用ゲート電圧、例えば、１０Ｖを印加することに
より、ワード線２ａに接続された複数のメモリセル１の
制御ゲート電極に消去用ゲート電圧を印加し、ソース線
４にソースに消去用ソース電圧、例えば、−５Ｖを印加
することにより、ソース線４に接続された複数のメモリ
セル１のソースに消去用ソース電圧を印加し、ウェル拡
散層６に消去用ウェル電圧、例えば、−５Ｖを印加する
ことで、ワード線２ａに接続されたメモリセル１におい
てのみ、制御ゲート電極とウェル拡散層の間に１５Ｖが
印加されることになり、この電圧により消去動作を行
う。

【０００６】読み出し動作は、最小単位としては、メモ
リセルごとに行い、例えばメモリセル１ａのデータを読
み出す場合、ワード線２ａに読み出し用ゲート電圧、例
えば、３Ｖを印加することにより、ワード線２ａに接続
されたメモリセル１の制御ゲートに読み出し用ゲート電
圧を印加し、ビット線３ａに読み出し用ドレイン電圧、
例えば１Ｖを印加し、ビット線３ａに接続されたメモリ
セル１のドレインに読み出し用ドレイン電圧を印加する
ことで、１ａのメモリセルのみが導通し、このドレイン
電流を検出することで、読み出し動作を行う。

【０００７】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、読み出し動作において、デコーダ出力イン
バータ５からワード線２に出力される電流だけで、ワー
ド線２に接続されたすべてのメモリセル１のゲート容量
を充電するために、信号遅延が大きく、読み出し速度が
遅いという欠点があった。

【０００８】さらに、消去動作では、ワード線ごとに消
去を行うため、小ビット単位での書き換えができない。

【０００９】本発明の第１の目的は、読み出し速度を速
くできる不揮発性半導体記憶装置を提供することであ
る。

【００１０】本発明の第２の目的は、第１の目的を達成
でき、かつ小ビット単位の書き換えが可能である不揮発
性半導体記憶装置を提供することである。

【００１１】

【課題を解決するための手段】請求項１記載の不揮発性
半導体記憶装置は、半導体基板に形成されたウェル拡散
層の表面にドレイン領域およびソース領域を有しこのド
レイン領域とソース領域との間上に浮遊ゲート電極およ
び制御ゲート電極を有する浮遊ゲート電極型ＭＯＳトラ
ンジスタ構造のメモリセルを行および列方向に複数個配
列し、主ワード線およびソース線を行方向に複数配置す
るとともにビット線を列方向に複数配置し、同一行のメ
モリセルのソース領域を同一のソース線に接続し、同一
列のメモリセルのドレイン領域を同一のビット線に接続
したメモリセルアレイ領域を、列方向に分割して複数の
小メモリセルアレイ領域とし、それぞれの小メモリセル
アレイ領域に対して、副ワード線を行方向に複数配置す
るとともに、それぞれの主ワード線に信号増幅手段を介
してそれぞれの副ワード線を接続し、かつそれぞれの副
ワード線に同一行のメモリセルの制御ゲート電極を接続
したことを特徴とする。

【００１２】この構成によれば、メモリセルアレイ領域
を列方向に分割して複数の小メモリセルアレイ領域とす
るとともに、ワード線を主ワード線と，信号増幅手段を
介して主ワード線に接続した副ワード線とに分割し、副
ワード線に小メモリセルアレイ領域における同一行のメ
モリセルの制御ゲート電極を接続したことにより、主ワ
ード線の信号が信号増幅手段により増幅されて副ワード
線に伝わるとともに、副ワード線容量が小さいため、読
み出し速度を速くすることができる。

【００１３】請求項２記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置において、
信号増幅手段は、１個または複数のインバータからなる
ことを特徴とする。

【００１４】このように、信号増幅手段はインバータを
用いて構成できる。また、１個より２個以上のインバー
タで構成することにより、主ワード線の信号が大幅に増
幅され、読み出し速度を大幅に速くすることができる。

【００１５】請求項３記載の不揮発性半導体記憶装置
は、半導体基板に形成されたウェル拡散層の表面にドレ
イン領域およびソース領域を有しこのドレイン領域とソ
ース領域との間上に浮遊ゲート電極および制御ゲート電
極を有する浮遊ゲート電極型ＭＯＳトランジスタ構造の
メモリセルを行および列方向に複数個配列し、主ワード
線およびソース線を行方向に複数配置するとともにビッ
ト線を列方向に複数配置し、同一行のメモリセルのソー
ス領域を同一のソース線に接続し、同一列のメモリセル
のドレイン領域を同一のビット線に接続したメモリセル
アレイ領域を、列方向に分割して複数の小メモリセルア
レイ領域とし、それぞれの小メモリセルアレイ領域に対
して、副ワード線を行方向に複数配置するとともに、そ
れぞれの主ワード線に副ワード線選択手段を介してそれ
ぞれの副ワード線を接続し、かつそれぞれの副ワード線
に同一行のメモリセルの制御ゲート電極を接続し、副ワ
ード線選択手段は副ワード線選択線が接続されこの副ワ
ード線選択線の信号により主ワード線の信号を副ワード
線に伝達および非伝達の制御を行うようにしたことを特
徴とする。

【００１６】この構成によれば、メモリセルアレイ領域
を列方向に分割して複数の小メモリセルアレイ領域とす
るとともに、ワード線を主ワード線と，副ワード線選択
手段を介して主ワード線に接続した副ワード線とに分割
し、副ワード線に小メモリセルアレイ領域における同一
行のメモリセルの制御ゲート電極を接続したことによ
り、主ワード線の信号は副ワード線選択手段により選択
された副ワード線に伝達されるが、選択されない副ワー
ド線には伝達されず、また、副ワード線容量が小さいた
め、読み出し速度を速くすることができる。さらに、消
去動作においても主ワード線の信号を副ワード線毎に伝
達可能であるため、小メモリセルアレイ領域の行単位す
なわち１本の副ワード線に接続された複数のメモリセル
の単位で消去でき、小ビット単位での書き換えが可能に
なる。

【００１７】請求項４記載の不揮発性半導体記憶装置
は、請求項３記載の不揮発性半導体記憶装置において、
隣接する奇数行と偶数行のメモリセルに対する主ワード
線を１本とし、それぞれの小メモリセルアレイ領域に対
して、全ての奇数行のメモリセルに対する副ワード線に
接続された副ワード線選択手段に接続した第１の副ワー
ド線選択線と、全ての偶数行のメモリセルに対する副ワ
ード線に接続された副ワード線選択手段に接続した第２
の副ワード線選択線とからなる２本の副ワード線選択線
を設けたことを特徴とする。

【００１８】この構成により、請求項３と同様の効果が
得られることに加え、主ワード線の本数を半減できると
ともに、主ワード線に信号を供給する回路を小さくでき
るため、レイアウト面積の縮小が可能である。

【００１９】請求項５記載の不揮発性半導体記憶装置
は、請求項３または４記載の不揮発性半導体記憶装置に
おいて、それぞれの副ワード線選択手段は、２入力のう
ちの一入力端を主ワード線に接続し他入力端を副ワード
線選択線に接続するとともに出力端を副ワード線に接続
したＮＯＲゲートからなることを特徴とする。

【００２０】このように、副ワード線選択手段をＮＯＲ
ゲートを用いて構成できる。

【００２１】請求項６記載の不揮発性半導体記憶装置
は、請求項３または４記載の不揮発性半導体記憶装置に
おいて、それぞれの副ワード線選択手段は、２入力のう
ちの一入力端を主ワード線に接続し他入力端を副ワード
線選択線に接続したＮＡＮＤゲートと、入力端をＮＡＮ
Ｄゲートの出力端に接続するとともに出力端を副ワード
線に接続したインバータとからなることを特徴とする。

【００２２】このように、副ワード線選択手段をＮＡＮ
Ｄゲートとインバータとを用いて構成できる。また、こ
の場合、ＮＡＮＤゲートの後段に接続されるインバータ
によって信号が増幅され、読み出し速度を大幅に速くす
ることができる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態の不揮
発性半導体記憶装置について、図面を参照しながら説明
する。

【００２４】〔第１の実施の形態；請求項１，２に対
応〕図１は本発明の第１の実施の形態の不揮発性半導体
記憶装置の構成図である。図１において、１は浮遊ゲー
ト電極型ＭＯＳトランジスタからなるメモリセル、３は
ビット線、４はソース線、５はデコーダ出力インバー
タ、６はウェル拡散層、７は副ワード線、８は副ワード
線出力インバータ（信号増幅手段）、９は主ワード線で
ある。

【００２５】本実施の形態の不揮発性半導体記憶装置
は、従来の行および列方向のマトリックス状にメモリセ
ル１を複数個配列したメモリセルアレイ領域を、列方向
に分割して複数の小メモリセルアレイ領域としている。
すなわち、メモリセル１が形成されるウェル拡散層６を
複数に分割し、複数のメモリセル１が形成されているそ
れぞれのウェル拡散層６の領域が小メモリセルアレイ領
域である。各メモリセル１の構造は、従来と同じ浮遊ゲ
ート電極型ＭＯＳトランジスタ構造である。ここで、半
導体基板上に例えばｐ型のウェル拡散層６を複数形成
し、それぞれのウェル拡散層６表面にメモリセル１のソ
ース領域およびドレイン領域となる例えばｎ型の拡散領
域を形成している。各ウェル拡散層６は電気的に分離さ
れている。

【００２６】そして、メモリセルアレイ領域すなわち全
ての小メモリセルアレイ領域を通して、主ワード線９を
複数配置するとともに、同一行のメモリセル１のソース
領域に接続したソース線４を行方向に複数配置し、同一
列のメモリセル１のドレイン領域に接続したビット線３
を列方向に複数配置している。そして、それぞれの小メ
モリセルアレイ領域に対して、同一行のメモリセル１の
制御ゲート電極に接続した副ワード線７を行方向に複数
配置している。各副ワード線７は副ワード線出力インバ
ータ８を介して主ワード線９に接続されている。

【００２７】本実施の形態における主な特徴を簡単に言
えば、メモリセルアレイ領域を複数の小メモリセルアレ
イ領域に分割し、ワード線として主ワード線９と各小メ
モリセルアレイ領域に形成した副ワード線７とを設け、
副ワード線７に複数のメモリセル１の制御ゲート電極を
接続し、デコーダ出力インバータ５から主ワード線９に
出力された信号を副ワード線出力インバータ８により増
幅して副ワード線７上に伝達し、メモリセル１の制御ゲ
ート電極に供給するようにしている。

【００２８】このように構成される第１の実施の形態の
不揮発性半導体記憶装置について、その動作を説明す
る。なお、図１および以下の説明における１ａ，３ａ，
７ａ，９ａはそれぞれ所定のメモリセル１，ビット線
３，副ワード線７，主ワード線９を指すものとする。

【００２９】消去動作時に、副ワード線出力インバータ
８は、例えば、０Ｖと１０Ｖ間で動作するものとする。
消去動作は、最小単位としては主ワード線ごとに行う。
例えば主ワード線９ａに対応した複数の副ワード線７ａ
に接続された複数のメモリセル１のデータを一括して消
去する場合、主ワード線９ａに選択的に、例えば０Ｖを
印加し、副ワード線出力インバータ８の動作により、副
ワード線７ａを介してそれに接続された複数のメモリセ
ル１の制御ゲート電極に消去用ゲート電圧１０Ｖを出力
し、ソース線４に消去用ソース電圧、例えば−５Ｖを印
加することにより、ソース線４に接続された複数のメモ
リセル１のソースに消去用ソース電圧を印加し、ウェル
拡散層６に消去用ウェル電圧、例えば−５Ｖを印加する
ことにより、副ワード線７ａに接続された複数のメモリ
セル１においてのみ、制御ゲート電極とウェル拡散層６
の間に１５Ｖが印加されることになり、この電圧により
消去動作を行う。

【００３０】なお、以上の消去動作において、消去用ソ
ース電圧は、消去を行おうとするメモリセル１のソース
領域が接続されているソース線４に印加し、消去用ウェ
ル電圧は、消去を行おうとするメモリセル１が形成され
ているウェル拡散層６すなわち本実施の形態では全ての
ウェル拡散層６に印加する。

【００３１】読み出し動作時に、副ワード線出力インバ
ータ８は、例えば、０Ｖと３Ｖ間で動作するものとす
る。読み出し動作は最小単位としては、メモリセルごと
に行う。例えばメモリセル１ａのデータを読み出す場
合、主ワード線９ａに選択的に、例えば０Ｖを印加し、
副ワード線出力インバータ８の動作により、副ワード線
７ａを介してそれに接続された複数のメモリセル１の制
御ゲート電極に読み出し用ゲート電圧３Ｖを出力し、ビ
ット線３ａに読み出し用ドレイン電圧、例えば１Ｖを印
加し、ビット線３ａに接続された複数のメモリセル１の
ドレインに読み出し用ドレイン電圧を印加することで、
１ａのメモリセルのみが導通し、このドレイン電流を検
出することで、読み出し動作を行う。

【００３２】本実施の形態によれば、ワード線を主ワー
ド線９と，それぞれ副ワード線出力インバータ８を介し
て主ワード線９に接続した複数の副ワード線７とに分割
し、副ワード線７に小メモリセルアレイ領域における同
一行のメモリセル１の制御ゲート電極を接続したことに
より、主ワード線９の信号が副ワード線出力インバータ
８により増幅されて副ワード線７に伝わるとともに、副
ワード線出力インバータ８が駆動する副ワード線容量が
小さいため、読み出し速度を速くすることができる。

【００３３】〔第２の実施の形態；請求項１，２に対
応〕図２は本発明の第２の実施の形態の不揮発性半導体
記憶装置の構成図である。図２において、１０は副ワー
ド線出力増幅インバータ（信号増幅手段）であり、その
他の図１と対応する部分には同一符号を付し、その説明
を省略する。

【００３４】本実施の形態は、図１に示す第１の実施の
形態の構成において、それぞれの副ワード線出力インバ
ータ８の後段に副ワード線出力増幅インバータ１０を付
加したものであり、他は第１の実施の形態と同様であ
る。

【００３５】このように構成される第２の実施の形態の
不揮発性半導体記憶装置について、その動作を説明す
る。なお、図２および以下の説明における１ａ，３ａ，
７ａ，９ａはそれぞれ所定のメモリセル１，ビット線
３，副ワード線７，主ワード線９を指すものとする。

【００３６】消去動作時に、副ワード線出力インバータ
８および副ワード線出力増幅インバータ１０は、例え
ば、０Ｖと１０Ｖ間で動作するものとする。消去動作
は、最小単位としては主ワード線ごとに行い、例えば主
ワード線９ａに対応した複数の副ワード線７ａに接続さ
れた複数のメモリセル１のデータを一括して消去する場
合、主ワード線９ａに選択的に、例えば１０Ｖを印加
し、副ワード線出力インバータ８および副ワード線出力
増幅インバータ１０の動作により、副ワード線７ａを介
してそれに接続された複数のメモリセル１の制御ゲート
電極に消去用ゲート電圧１０Ｖを出力し、ソース線４に
消去用ソース電圧、例えば−５Ｖを印加することによ
り、ソース線４に接続された複数のメモリセル１のソー
スに消去用ソース電圧を印加し、ウェル拡散層６に消去
用ウェル電圧、例えば−５Ｖを印加することにより、副
ワード線７ａに接続された複数のメモリセル１において
のみ、制御ゲート電極とウェル拡散層６の間に１５Ｖが
印加されることになり、この電圧により消去動作を行
う。

【００３７】なお、以上の消去動作において、消去用ソ
ース電圧は、消去を行おうとするメモリセル１のソース
領域が接続されているソース線４に印加し、消去用ウェ
ル電圧は、消去を行おうとするメモリセル１が形成され
ているウェル拡散層６すなわち本実施の形態では全ての
ウェル拡散層６に印加する。

【００３８】読み出し動作時に、副ワード線出力インバ
ータ８および副ワード線出力増幅インバータ１０は、例
えば、０Ｖと３Ｖ間で動作するものとする。読み出し動
作は最小単位としては、メモリセルごとに行い、例えば
メモリセル１ａのデータを読み出す場合、主ワード線９
ａに選択的に、例えば３Ｖを印加し、副ワード線出力イ
ンバータ８および副ワード線出力増幅インバータ１０の
動作により、副ワード線７ａを介してそれに接続された
複数のメモリセル１の制御ゲート電極に読み出し用ゲー
ト電圧３Ｖを出力し、ビット線３ａに読み出し用ドレイ
ン電圧、例えば１Ｖを印加し、ビット線３ａに接続され
た複数のメモリセル１のドレインに読み出し用ドレイン
電圧を印加することで、１ａのメモリセルのみが導通
し、このドレイン電流を検出することで、読み出し動作
を行う。

【００３９】本実施の形態によれば、第１の実施の形態
の構成に加え、副ワード線出力インバータ８の後段に副
ワード線出力増幅インバータ１０を接続しているため、
デコーダ出力インバータ５から主ワード線９に出力され
た信号を２段のインバータで増幅することにより、第１
の実施の形態よりも読み出し速度を大幅に向上させるこ
とができる。

【００４０】なお、主ワード線９と副ワード線７との間
に、第１の実施の形態では１個のインバータ（８）を、
第２の実施の形態では２個のインバータ（８，１０）を
設けたが、さらに読み出し速度を向上させるために３個
以上のインバータを設けた構成としてもよい。

【００４１】〔第３の実施の形態；請求項３，５に対
応〕図３は本発明の第３の実施の形態の不揮発性半導体
記憶装置の構成図である。図３において、１１は副ワー
ド線出力ＮＯＲゲート（副ワード線選択手段）、１３は
副ワード線選択線であり、その他の図１と対応する部分
には同一符号を付し、その説明を省略する。

【００４２】本実施の形態において、図１に示す第１の
実施の形態の構成との相違は、図１の副ワード線出力イ
ンバータ８に代えて、主ワード線９を２入力のうちの一
入力端に接続し出力端を副ワード線７に接続した副ワー
ド線出力ＮＯＲゲート１１を設けるとともに、同一の小
メモリセルアレイ領域における副ワード線７に接続され
た全ての副ワード線出力ＮＯＲゲート１１の他入力端に
接続する副ワード線選択線１３を設けたことである。こ
の副ワード線選択線１３の信号により、小メモリセルア
レイ領域ごとの副ワード線７が選択可能になる。

【００４３】このように構成される第３の実施の形態の
不揮発性半導体記憶装置について、その動作を説明す
る。なお、図３および以下の説明における１ａ，３ａ，
７ａ，９ａ，１３ａはそれぞれ所定のメモリセル１，ビ
ット線３，副ワード線７，主ワード線９，副ワード線選
択線１３を指すものとする。

【００４４】消去動作時に、副ワード線出力ＮＯＲゲー
ト１１は、例えば、０Ｖと１０Ｖ間で動作するものとす
る。消去動作は、最小単位としては副ワード線ごとに行
い、例えば副ワード線７ａに接続された複数のメモリセ
ル１のデータを一括して消去する場合、主ワード線９ａ
と副ワード線選択線１３ａに選択的に０Ｖを印加するこ
とで、副ワード線出力ＮＯＲゲート１１の動作により、
副ワード線７ａを介してそれに接続された複数のメモリ
セル１の制御ゲート電極に消去用ゲート電圧１０Ｖを出
力し、ソース線４に消去用ソース電圧、例えば−５Ｖを
印加することにより、ソース線４に接続された複数のメ
モリセル１のソースに消去用ソース電圧を印加し、ウェ
ル拡散層６に消去用ウェル電圧、例えば−５Ｖを印加す
ることにより、副ワード線７ａに接続された複数のメモ
リセル１においてのみ、制御ゲート電極とウェル拡散層
６の間に１５Ｖが印加されることになり、この電圧によ
り消去動作を行う。

【００４５】なお、以上の消去動作において、消去用ソ
ース電圧は、消去を行おうとするメモリセル１のソース
領域が接続されているソース線４に印加し、消去用ウェ
ル電圧は、消去を行おうとするメモリセル１が形成され
ているウェル拡散層６に印加する。

【００４６】読み出し動作時に、副ワード線出力ＮＯＲ
ゲート１１は、例えば、０Ｖと３Ｖ間で動作するものと
する。読み出し動作は最小単位としては、メモリセルご
とに行い、例えばメモリセル１ａのデータを読み出す場
合、ワード線９ａと副ワード線選択線１３ａに選択的に
０Ｖを印加し、副ワード線出力ＮＯＲゲート１１の動作
により、副ワード線７ａを介してそれに接続された複数
のメモリセル１の制御ゲート電極に読み出し用ゲート電
圧３Ｖを出力し、ビット線３ａに読み出し用ドレイン電
圧、例えば１Ｖを印加し、ビット線３ａに接続された複
数のメモリセル１のドレインに読み出し用ドレイン電圧
を印加することで、１ａのメモリセルのみが導通し、こ
のドレイン電流を検出することで、読み出し動作を行
う。

【００４７】本実施の形態によれば、ワード線を主ワー
ド線９と，副ワード線出力ＮＯＲゲート１１を介して主
ワード線９に接続した副ワード線７とに分割し、副ワー
ド線７に小メモリセルアレイ領域における同一行のメモ
リセル１の制御ゲート電極を接続したことにより、主ワ
ード線９の信号は副ワード線選択線１８の信号により選
択された副ワード線７に伝達されるが、選択されない副
ワード線７には伝達されず、また、副ワード線出力ＮＯ
Ｒゲート１１が駆動する副ワード線容量が小さいため、
読み出し速度を速くすることができる。さらに、消去動
作においても主ワード線９の信号を副ワード線７毎に伝
達可能であるため、小メモリセルアレイ領域の行単位す
なわち１本の副ワード線７に接続された複数のメモリセ
ル１の単位で消去でき、小ビット単位での書き換えが可
能になる。

【００４８】〔第４の実施の形態；請求項４，５に対
応〕図４は本発明の第４の実施の形態の不揮発性半導体
記憶装置の構成図である。図４において、１３Ａ，１３
Ｂは副ワード線選択線であり、その他の図３と対応する
部分には同一符号を付し、その説明を省略する。

【００４９】本実施の形態において、図３に示す第３の
実施の形態の構成との相違は、隣接する奇数行と偶数行
のメモリセル１に対する主ワード線９を１本としてい
る。すなわち、２本の副ワード線７に対して１本の主ワ
ード線９がそれぞれ副ワード線出力ＮＯＲゲート１１を
介して接続される。さらに、それぞれの小メモリセルア
レイ領域において２本の副ワード線選択線１３Ａ，１３
Ｂを設け、第１の副ワード線選択線１３Ａは、奇数行の
メモリセル１に対する副ワード線７に接続された副ワー
ド線出力ＮＯＲゲート１１に接続し、第２の副ワード線
選択線１３Ｂは、偶数行のメモリセル１に対する副ワー
ド線７に接続している。

【００５０】本実施の形態の不揮発性半導体記憶装置で
は、主ワード線９の信号により全ての小メモリセルアレ
イ領域における隣接した２本の副ワード線７が選択可能
となり、さらに小メモリセルアレイ領域ごとに副ワード
線選択線１３Ａ，１３Ｂの信号により、主ワード線９に
より選択された２本のうち１本の副ワード線７が選択可
能となる。これ以外の動作は第３の実施の形態と同様で
あるので省略する。

【００５１】本実施の形態によれば、第３の実施の形態
の効果に加え、２本の副ワード線７に対して、１本の主
ワード線９とデコーダ出力インバータ５を配置すればよ
いので、主ワード線９の本数およびデコーダ回路が半減
し、第３の実施の形態に対してレイアウト面積の縮小が
可能である。

【００５２】〔第５の実施の形態；請求項３，６に対
応〕図５は本発明の第５の実施の形態の不揮発性半導体
記憶装置の構成図である。図５において、１０は副ワー
ド線出力増幅インバータ（副ワード線選択手段）、１２
は副ワード線出力ＮＡＮＤゲート（副ワード線選択手
段）であり、その他の図３と対応する部分には同一符号
を付し、その説明を省略する。

【００５３】本実施の形態において、図３に示す第３の
実施の形態の構成との相違は、図３の副ワード線出力Ｎ
ＯＲゲート１１に代えて、副ワード線出力ＮＡＮＤゲー
ト１２と副ワード線出力増幅インバータ１０とを設けた
ことである。副ワード線出力ＮＡＮＤゲート１２は、２
入力のうちの一入力端を主ワード線９に接続し他入力端
を副ワード線選択線１３に接続し、出力端を副ワード線
出力増幅インバータ１０の入力端に接続し、副ワード線
出力増幅インバータ１０の出力端を副ワード線７に接続
している。

【００５４】このように構成される第５の実施の形態の
不揮発性半導体記憶装置について、その動作を説明す
る。なお、図５および以下の説明における１ａ，３ａ，
７ａ，９ａ，１３ａはそれぞれ所定のメモリセル１，ビ
ット線３，副ワード線７，主ワード線９，副ワード線選
択線１３を指すものとする。

【００５５】消去動作時に、副ワード線出力増幅インバ
ータ１０と副ワード線出力ＮＡＮＤゲート１２は、例え
ば、０Ｖと１０Ｖ間で動作するものとする。消去動作
は、最小単位としては副ワード線ごとに行い、例えば副
ワード線７ａに接続された複数のメモリセル１のデータ
を一括して消去する場合、主ワード線９ａと副ワード線
選択線１３ａに選択的に１０Ｖを印加し、副ワード線出
力ＮＡＮＤゲート１２と、副ワード線出力増幅インバー
タ１０の動作により、副ワード線７ａを介してそれに接
続された複数のメモリセル１の制御ゲート電極に消去用
ゲート電圧１０Ｖを出力し、ソース線４に消去用ソース
電圧、例えば−５Ｖを印加することにより、ソース線４
に接続された複数のメモリセル１のソースに消去用ソー
ス電圧を印加し、ウェル拡散層６に消去用ウェル電圧、
例えば−５Ｖを印加することにより、副ワード線７ａに
接続された複数のメモリセル１においてのみ、制御ゲー
ト電極とウェル拡散層６の間に１５Ｖが印加されること
になり、この電圧により消去動作を行う。

【００５６】なお、以上の消去動作において、消去用ソ
ース電圧は、消去を行おうとするメモリセル１のソース
領域が接続されているソース線４に印加し、消去用ウェ
ル電圧は、消去を行おうとするメモリセル１が形成され
ているウェル拡散層６に印加する。

【００５７】読み出し動作時に、副ワード線出力増幅イ
ンバータ１０と副ワード線出力ＮＡＮＤゲート１２は、
例えば、０Ｖと３Ｖ間で動作するものとする。読み出し
動作は最小単位としては、メモリセルごとに行い、例え
ばメモリセル１ａのデータを読み出す場合、ワード線９
ａと副ワード線選択線１３ａに選択的に３Ｖを印加し、
副ワード線出力ＮＡＮＤゲート１２と、副ワード線出力
増幅インバータ１０の動作により、副ワード線７ａを介
してそれに接続された複数のメモリセル１の制御ゲート
電極に読み出し用ゲート電圧３Ｖを出力し、ビット線３
ａに読み出し用ドレイン電圧、例えば１Ｖを印加し、ビ
ット線３ａに接続された複数のメモリセル１のドレイン
に読み出し用ドレイン電圧を印加することで、１ａのメ
モリセルのみが導通し、このドレイン電流を検出するこ
とで、読み出し動作を行う。

【００５８】本実施の形態によれば、第３の実施の形態
の効果に加え、副ワード線出力ＮＡＮＤゲート１２の後
段に接続される副ワード線出力増幅インバータ１０によ
って信号が増幅され、第３の実施の形態よりも読み出し
速度を大幅に速くすることができる。

【００５９】なお、第４の実施の形態である図４の構成
において、副ワード線出力ＮＯＲゲート１１に代えて、
図５のように副ワード線出力ＮＡＮＤゲート１２および
副ワード線出力増幅インバータ１０を用いた構成として
もよい（請求項４，６に対応）。この場合、第５の実施
の形態に対して、主ワード線９の本数およびデコーダ回
路が半減し、レイアウト面積の縮小が可能である。

【００６０】また、第１および第２の実施の形態では、
それぞれのウェル拡散層６が電気的に分離されている必
要はないが、第３，第４および第５の実施の形態では、
それぞれのウェル拡散層６およびウェル拡散層６毎にソ
ース線４が電気的に分離されている方が好ましく、消去
動作時に消去を行おうとするメモリセル１が形成されて
いるウェル拡散層６およびソース線４にのみ消去用ウェ
ル電圧およびソース電圧を印加できるため、節電効果が
得られる。

【００６１】また、上記第１〜第５の実施の形態では、
ワード線を主ワード線９と副ワード線７の階層構造にし
ており、ビット線を主ビット線と副ビット線とする階層
構造には触れていないが、必要に応じ、ビット線方向に
も同様の階層構造化を行ってもかまわない。

【００６２】

【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、メモリセルアレイ領域を列方向に分割して複数の小
メモリセルアレイ領域とするとともに、ワード線を主ワ
ード線と，信号増幅手段を介して主ワード線に接続した
副ワード線とに分割し、副ワード線に小メモリセルアレ
イ領域における同一行のメモリセルの制御ゲート電極を
接続したことにより、主ワード線の信号が信号増幅手段
により増幅されて副ワード線に伝わるとともに、副ワー
ド線容量が小さいため、読み出し速度を速くすることが
できる。

【００６３】そして、信号増幅手段はインバータを用い
て構成でき、１個より２個以上のインバータで構成する
ことにより、主ワード線の信号が大幅に増幅され、読み
出し速度を大幅に速くすることができる。

【００６４】また、本発明の不揮発性半導体記憶装置に
よれば、メモリセルアレイ領域を列方向に分割して複数
の小メモリセルアレイ領域とするとともに、ワード線を
主ワード線と，副ワード線選択手段手段を介して主ワー
ド線に接続した副ワード線とに分割し、副ワード線に小
メモリセルアレイ領域における同一行のメモリセルの制
御ゲート電極を接続したことにより、主ワード線の信号
は副ワード線選択手段により選択された副ワード線に伝
達されるが、選択されない副ワード線には伝達されず、
また、副ワード線容量が小さいため、読み出し速度を速
くすることができる。さらに、消去動作においても主ワ
ード線の信号を副ワード線毎に伝達可能であるため、小
メモリセルアレイ領域の行単位すなわち１本の副ワード
線に接続された複数のメモリセルの単位で消去でき、小
ビット単位での書き換えが可能になる。

【００６５】さらに、隣接する奇数行と偶数行のメモリ
セルに対する主ワード線を１本とし、それぞれの小メモ
リセルアレイ領域に対して、全ての奇数行のメモリセル
に対する副ワード線に接続された副ワード線選択手段に
接続した第１の副ワード線選択線と、全ての偶数行のメ
モリセルに対する副ワード線に接続された副ワード線選
択手段に接続した第２の副ワード線選択線とからなる２
本の副ワード線選択線を設けることにより、主ワード線
の本数を半減できるとともに、主ワード線に信号を供給
する回路を小さくできるため、レイアウト面積の縮小が
可能である。

【００６６】そして、副ワード線選択手段は、ＮＯＲゲ
ートを用いて、またはＮＡＮＤゲートとインバータとを
用いて構成でき、ＮＡＮＤゲートとインバータとで構成
した場合、ＮＡＮＤゲートの後段に接続されるインバー
タによって信号が増幅され、読み出し速度を大幅に速く
することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の不揮発性半導体記
憶装置の構成図。

【図２】本発明の第２の実施の形態の不揮発性半導体記
憶装置の構成図。

【図３】本発明の第３の実施の形態の不揮発性半導体記
憶装置の構成図。

【図４】本発明の第４の実施の形態の不揮発性半導体記
憶装置の構成図。

【図５】本発明の第５の実施の形態の不揮発性半導体記
憶装置の構成図。

【図６】従来の不揮発性半導体記憶装置の構成図。

【符号の説明】

１メモリセル３ビット線４ソース線５デコーダ出力インバータ６ウェル拡散層７副ワード線８副ワード線出力インバータ９主ワード線１０副ワード線出力増幅インバータ１１副ワード線出力ＮＯＲゲート１２副ワード線出力ＮＡＮＤゲート１３，１３Ａ，１３Ｂ副ワード線選択線

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成されたウェル拡散層の
表面にドレイン領域およびソース領域を有しこのドレイ
ン領域とソース領域との間上に浮遊ゲート電極および制
御ゲート電極を有する浮遊ゲート電極型ＭＯＳトランジ
スタ構造のメモリセルを行および列方向に複数個配列
し、主ワード線およびソース線を行方向に複数配置する
とともにビット線を列方向に複数配置し、同一行の前記
メモリセルのソース領域を同一のソース線に接続し、同
一列の前記メモリセルのドレイン領域を同一のビット線
に接続したメモリセルアレイ領域を、列方向に分割して
複数の小メモリセルアレイ領域とし、それぞれの前記小メモリセルアレイ領域に対して、副ワ
ード線を行方向に複数配置するとともに、それぞれの前
記主ワード線に信号増幅手段を介してそれぞれの副ワー
ド線を接続し、かつそれぞれの前記副ワード線に同一行
の前記メモリセルの制御ゲート電極を接続したことを特
徴とする不揮発性半導体記憶装置。
【請求項２】信号増幅手段は、１個または複数のイン
バータからなることを特徴とする請求項１記載の不揮発
性半導体記憶装置。
【請求項３】半導体基板に形成されたウェル拡散層の
表面にドレイン領域およびソース領域を有しこのドレイ
ン領域とソース領域との間上に浮遊ゲート電極および制
御ゲート電極を有する浮遊ゲート電極型ＭＯＳトランジ
スタ構造のメモリセルを行および列方向に複数個配列
し、主ワード線およびソース線を行方向に複数配置する
とともにビット線を列方向に複数配置し、同一行の前記
メモリセルのソース領域を同一のソース線に接続し、同
一列の前記メモリセルのドレイン領域を同一のビット線
に接続したメモリセルアレイ領域を、列方向に分割して
複数の小メモリセルアレイ領域とし、それぞれの前記小メモリセルアレイ領域に対して、副ワ
ード線を行方向に複数配置するとともに、それぞれの前
記主ワード線に副ワード線選択手段を介してそれぞれの
副ワード線を接続し、かつそれぞれの前記副ワード線に
同一行の前記メモリセルの制御ゲート電極を接続し、前
記副ワード線選択手段は副ワード線選択線が接続されこ
の副ワード線選択線の信号により前記主ワード線の信号
を前記副ワード線に伝達および非伝達の制御を行うよう
にしたことを特徴とする不揮発性半導体記憶装置。
【請求項４】隣接する奇数行と偶数行のメモリセルに
対する主ワード線を１本とし、それぞれの小メモリセル
アレイ領域に対して、全ての奇数行のメモリセルに対す
る副ワード線に接続された副ワード線選択手段に接続し
た第１の副ワード線選択線と、全ての偶数行のメモリセ
ルに対する副ワード線に接続された副ワード線選択手段
に接続した第２の副ワード線選択線とからなる２本の副
ワード線選択線を設けたことを特徴とする請求項３記載
の不揮発性半導体記憶装置。
【請求項５】それぞれの副ワード線選択手段は、２入
力のうちの一入力端を主ワード線に接続し他入力端を副
ワード線選択線に接続するとともに出力端を副ワード線
に接続したＮＯＲゲートからなることを特徴とする請求
項３または４記載の不揮発性半導体記憶装置。
【請求項６】それぞれの副ワード線選択手段は、２入
力のうちの一入力端を主ワード線に接続し他入力端を副
ワード線選択線に接続したＮＡＮＤゲートと、入力端を
前記ＮＡＮＤゲートの出力端に接続するとともに出力端
を副ワード線に接続したインバータとからなることを特
徴とする請求項３または４記載の不揮発性半導体記憶装
置。