KR20220022993A - 게이트 절연 특성 검출이 가능한 보호 회로를 갖는 전력 반도체 장치 - Google Patents

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Abstract

게이트 절연 특성 검출이 가능한 보호 회로를 갖는 전력 반도체 장치가 개시된다. 전력 반도체 장치는, 반도체 기판에 형성되며, 게이트 옥사이드에 의해 절연된 게이트를 가진 전력 반도체 소자, 상기 전력 반도체 소자의 상면에 형성된 제1 게이트 패드 및 제2 게이트 패드 및 일단은 상기 제1 게이트 패드와 상기 전력 반도체 소자의 게이트 단자에 전기적으로 연결되고, 타단은 상기 전력 반도체 소자의 소스 단자에 전기적으로 연결되며, 내부 노드는 상기 제2 게이트 패드에 연결된 게이트 보호 회로를 포함하되, 상기 게이트 보호 회로는 상기 게이트 단자에 상이한 레벨의 클램핑 전압을 제공한다.

Description

게이트 절연 특성 검출이 가능한 보호 회로를 갖는 전력 반도체 장치{Power semiconductor device with protection circuit capable of detecting gate insulation properties}
본 발명은 게이트 절연 특성 검출이 가능한 보호 회로를 갖는 전력 반도체 장치 에 관한 것이다.
본 발명은, 한국산업기술평가관리원의 우수기술연구센터(ATC)사업(과제고유번호: 10076304, 연구과제명: 48V 기반 EV/HEV 대응 100V급 Trench MOSFET 기술 개발)의 결과물이다.
일반적으로 반도체 기판 상에 형성된 전력 반도체 장치는 정전기(ESD, Electrostatic Discharge)에 기인해 발생하는 펄스 고전압 및 순간적으로 외부에서 유입되는 써지 전압으로 인하여 내부 요소가 파괴되는 손상을 받을 수 있다.
꾸준한 집적도 향상과 소비 전력의 감소를 위한 동작 전압 감소로 인해, 전력 반도체 소자의 구조는 더 정교해지고, 고밀도화되고 있으며, 그 크기 역시 지속적으로 축소되고 있다. 그러나, 정교한 고밀도 반도체 소자일수록 정전기적 브레이크다운에 취약할 수 밖에 없다.
게이트 옥사이드에 의해 절연된 게이트 구조를 가지는 전력반도체 소자, 예를 들어, POWER MOSFET, IGBT 등은, 게이트를 서지 전압이나 정전기로부터 보호하기 위하여, 게이트와 소스 또는 게이트와 에미터 사이에 추가된 제너 다이오드로 구성된 보호 회로를 포함한다. 일정 전압 이상의 정전기 전압이 게이트에 유기되면 이로 인해 발생한 정전기 전류를 보호 회로로 바이패스시켜 게이트를 보호하는 방법이 사용되고 있었다.
일반적으로, 게이트-소스 사이에 배치된 보호 회로는 바이패스시키고자 하는 전압 수준에 적합한 수량의 제너 다이오드를 백투백(back-to-back) 연결하여 구현되며, 정전기 스트레스에 의해 게이트가 손상되지 않도록 하기 위해 이때의 최종 브레이크다운 전압값은 전력 반도체 소자의 게이트 절연 내압의 크기보다 작게 설정된다.
예를 들어, P-N/N-P의 형태로 백투백 연결된 한 쌍의 제너 다이오드의 내압이 5V일 때 6쌍을 이용하면 30V를 바이패스할 수 있는 보호 회로가 구현될 수 있고, 이 경우 게이트 옥사이드의 절연 내압은 30V보다 크게 설정된다(즉, BV_diode < BV_Gox).
한편, 전력 반도체 소자의 경우 공정산포 및 particle 등에 의하여, 매우 낮은 게이트 옥사이드의 파괴전압을 가진 전력 반도체 소자가 발생한다. 이러한 전력 반도체 소자는, 웨이퍼 레벨에서 스크리닝하는 것이 가장 바람직하다. 하지만, 보호 회로를 추가한 경우, 취약한 게이트 옥사이드를 가진 전력 반도체 소자를 웨이퍼 레벨에서 스크리닝하는 것은 매우 어렵다.
전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
한국등록특허 제10-1570483호(과도전압 보호용 다이오드 소자를 내장하는 전력 반도체 장치 및 그 제조 방법)
본 발명은 취약한 게이트 옥사이드를 가진 전력 반도체 소자를 웨이퍼 레벨에서 스크리닝할 수 있는 해결책을 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 게이트 절연 특성 검출이 가능한 보호 회로를 갖는 전력 반도체 장치가 제공된다. 전력 반도체 장치는, 반도체 기판에 형성되며, 게이트 옥사이드에 의해 절연된 게이트를 가진 전력 반도체 소자, 상기 전력 반도체 소자의 상면에 형성된 제1 게이트 패드 및 제2 게이트 패드 및 일단은 상기 제1 게이트 패드와 상기 전력 반도체 소자의 게이트 단자에 전기적으로 연결되고, 타단은 상기 전력 반도체 소자의 소스 단자에 전기적으로 연결되며, 내부 노드는 상기 제2 게이트 패드에 연결된 게이트 보호 회로를 포함하되, 상기 게이트 보호 회로는 상기 게이트 단자에 상이한 레벨의 클램핑 전압을 제공할 수 있다.
일 실시예로, 상기 게이트 보호 회로는, 상기 일단과 상기 타단 사이에 직렬 연결되어, 상기 게이트 단자에 제1 클램핑 전압을 제공하는 제1 클램핑 전압 공급부 및 상기 내부 노드와 상기 타단 사이에 직렬 연결되어, 상기 게이트 단자에 제2 클램핑 전압을 제공하는 제2 클램핑 전압 공급부를 포함할 수 있다.
일 실시예로, 상기 제1 클램핑 전압 공급부는, m(>1)쌍 백투백 제너 다이오드를 포함하며, 상기 제2 클램핑 전압 공급부는, n(<m)쌍의 백투백 제너 다이오드를 포함할 수 있다.
일 실시예로, 웨이퍼 레벨 테스트시, 상기 전력 반도체 소자의 게이트 절연 테스트 신호는 상기 제1 게이트 패드를 통해 입력되어 상기 게이트 단자에 상기 제1 클램핑 전압을 제공할 수 있다.
일 실시예로, 패키징시, 상기 제1 게이트 패드와 상기 제2 게이트 패드는 전기적으로 연결되어 상기 게이트 단자에 상기 제2 클램핑 전압을 제공할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예에 따르면, 정전기 보호 기능의 손상 없이, 취약한 게이트 옥사이드를 가진 전력 반도체 소자를 웨이퍼 레벨에서 스크리닝할 수 있으며, 패키징 이후 정전기로부터 게이트를 보호하는 기능을 유지할 수 있게 하는 효과가 있다.
도 1은 인가된 전계의 세기에 따른 게이트 절연 파괴가 발생한 전력 반도체 소자의 분포를 나타낸 그래프.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자와 게이트 보호회로의 연결 관계를 나타낸 회로도.
도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자와 게이트 보호회로의 연결 관계를 나타낸 회로도.
도 4는 본 발명에 따른 전력 반도체 소자의 패키징시 리드 프레임과의 와이어링된 상태를 나타낸 예시도.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 인가된 전계의 세기에 따른 게이트 절연 파괴가 발생한 전력 반도체 소자의 분포를 나타낸 그래프이다.
도 1을 참조하면, 게이트 옥사이드에 걸리는 전계의 세기는, 게이트-소스(또는 에미터)간 전압 VGS와 게이트 옥사이드의 두께 XOX에 의해 결정된다. 예시된 그래프에서, 정상적인 게이트 산화막은 산화막에 7.5~9.5 [MV/cm] 수준의 전계가 인가될 때 게이트 절연 파괴가 발생한다.
그러나, 공정산포 및 particle 등에 의해, 게이트 옥사이드에 결함을 가진 전력 반도체 소자는, 정상범위에서 벗어난 매우 낮은 전계에서도 게이트 절연 파괴가 발생할 수 있다. 게이트 절연 파괴는, 전력 반도체 장치의 신뢰성을 저하시키는 주요 요인이다.
보호 회로가 결합된 반도체 소자는, 일정 크기 이상의 전압을 바이패스시켜 게이트를 보호하므로, 보호 회로가 결합된 상태에서는, 보호 회로의 클램핑 전압 이상의 전압에서 검출될 수 있는 게이트 옥사이드 결함을 가진 전력 반도체 소자를 스크리닝하기가 매우 어렵다. 본 발명의 실시예에 따른 게이트 절연 특성 검출이 가능한 보호 회로를 갖는 전력 반도체 장치는, 게이트 옥사이드에 결함을 가진 전력 반도체 소자를 웨이퍼 레벨 테스트에서 판별할 수 있게 한다. 이를 위해, 보호 회로는, 상이한 레벨의 클램핑 전압을 게이트 단자에 인가할 수 있다.
보호 회로는, 웨이퍼 레벨 테스트시에는 제1 클램핑 전압 VCL1을 제공하며, 전력 반도체 장치로 동작할 때에는 제2 클램핑 전압 VCL2를 제공한다. 보호 회로에 의해 생성되는 제1 클램핑 전압 VCL1은, 게이트 절연 파괴 전압 VBD보다 상대적으로 낮으며, 제2 클램핑 전압 VCL2 보다는 상대적으로 높다. 제1 클램핑 전압 VCL1은, 예를 들어, 게이트 절연 파괴 전압 VBD의 약 70~80%일 수 있다. 제1 클램핑 전압 VCL1은, 웨이퍼 레벨 테스트시 전력 반도체 소자의 게이트에 인가되어, 게이트 옥사이드에 결함을 가진 전력 반도체 소자의 절연 파괴를 유도한다.
제2 클램핑 전압 VCL2는 게이트 구동 신호 VDrive보다 상대적으로 크다. 제2 클램핑 전압 VCL2는 패키징된 전력 반도체 소자(이하 전력 반도체 장치)의 구동시, 정전기 등에 의한 서지 전압이 인가되었을 때, 바이패스시키실 수 있는 최대 전압이다. 제2 클램핑 전압 VCL2는, 예를 들어, 서지 전압을 바이패스 시키면서 게이트 옥사이드에 스트레스를 최소화하기 위하여 게이트 구동 신호에 근접하게 설계하며 통상적으로 게이트 구동 신호 VDrive보다 약 1.5배 내지 3배 클 수 있다. 따라서 종래의 경우, 제2 클램핑 전압 VCL2과 제1 클램핑 전압 VCL1 사이 영역의 취약한 게이트 옥사이드를 갖는 전력반도체 소자는 검출이 어려우나 본 발명으로 상기 영역의 소자를 웨이퍼 상태에서 선별 가능하다. 특히 제 1 클램핑 전압 VCL1 로 인하여, 정상적인 게이트 옥사이드는 서지 등의 전압으로부터 충분히 보호될 수 있다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자와 게이트 보호회로의 연결 관계를 나타낸 회로도이다.
도 2를 참조하면, 게이트 보호 회로(110)는, 제1 게이트 패드 G1 및 제2 게이트 G2와 전력 반도체 소자(100)의 게이트 단자와 소스 단자 사이에 전기적으로 연결된다. 여기서, 제1 게이트 패드 G1 및 제2 게이트 G2은, 전력 반도체 소자(100)의 상면에 형성되어 패키징시 리드 프레임과 와이어에 의해 전기적으로 연결되는 금속층뿐 아니라, 이에 전기적으로 연결되어 액티브 영역을 둘러싸도록 형성된 게이트 러너(도4의 210) 등도 포함할 수 있다. 제1 게이트 구동 신호 입력단 G1은, 보호회로(110)의 일단(노드 A)에 전기적으로 연결되고, 제2 게이트 구동 신호 입력단 G2는, 보호회로(110)의 내부 노드 B에 전기적으로 연결되며, 전력 반도체 소자(100)의 소스 단자는 보호회로(110)의 타단(노드 C)에 전기적으로 연결된다.
게이트 보호 회로(110)는 백투백 연결된 m개의 제너 다이오드 쌍으로 구성된 보호회로 소자를 포함한다. 한 쌍의 백투백 제너 다이오드의 클램핑 전압을 a V라고 가정하면, 직렬로 연결된 m(>1)쌍의 백투백 제너 다이오드의 클램핑 전압은 m x a V이다. 한편, 직렬로 연결된 n(<m)쌍의 백투백 제너 다이오드의 클램핑 전압은 n x a V이다. 따라서, 노드 A와 노드 C 사이에 걸리는 제1 클램핑 전압 VCL1은 m x a V이며, 노드 B와 노드 C 사이에 걸리는 제2 클램핑 전압 VCL2는 n x a V이다. 이하에서는, 노드 A와 노드 C 사이에 직렬로 연결된 m쌍의 백투백 제너 다이오드는 제1 클램핑 전압 공급부로, 노드 B와 노드 C 사이에 직렬로 연결된 n쌍의 백투백 제너 다이오드는 제2 클램핑 전압 공급부로 지칭한다.
전력 반도체 소자의 단면 형상을 참조하면, 수직형 전력 반도체 소자(100)와, 수평형 소자(즉, 수평 전류 흐름 소자)인 게이트 보호 회로(110)이 동일한 기판 내에 형성됨을 알 수 있다. 전력 반도체 소자(100)는 액티브 영역에 형성되며, 게이트 보호 회로(110)는 액티브 영역의 주변 영역에 형성될 수 있다.
게이트 보호 회로(110)인 m 쌍의 백투백 제너 다이오드는 게이트 옥사이드 층의 상부에 N 도전형 영역과 P 도전형 영역이 교번되는 폴리 실리콘 층으로 구성된다. 게이트 보호 회로(110)의 일단, 즉, 교번하여 배치된 N 도전형 영역과 P 도전형 영역 중 가장 좌측에 위치한 N 도전형 영역은 절연막 층을 관통하여 외부로 노출되는 금속에 의해 제1 게이트 패드 G1에 전기적으로 연결되며, 게이트 보호 회로(110)의 타단, 즉, 교번하여 배치된 N 도전형 영역과 P 도전형 영역 중 가장 우측에 위치한 N 도전형 영역은 절연막을 관통하여 외부로 노출되는 금속에 의해 소스층에 전기적으로 연결된다. 한편, 교번하여 배치된 N 도전형 영역과 P 도전형 영역 중 우측으로부터 두 번째 위치한 N 도전형 영역은 절연막을 관통하여 외부로 노출되는 금속에 의해 제2 게이트 패드 G2에 전기적으로 연결된다.
도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자와 게이트 보호회로의 연결 관계를 나타낸 회로도이다.
도 3을 참조하면, 웨이퍼 레벨 테스트시, 전력 반도체 소자의 게이트 절연 테스트 신호는 제1 게이트 패드 G1을 통해 인가되며, 이 때, 제2 게이트 패드 G2는 오픈된다. 따라서, 게이트 절연 테스트 신호에 의해 노드 A와 노드 C 사이 전압 VGS는, 제1 클램핑 전압 VCL1과 같거나 작을 수 있다. 도 1을 다시 참조하면, 제1 클램핑 전압 VCL1은, 게이트 절연 파괴 전압보다 상대적으로 작지만, 제2 클램핑 전압 VCL2 및 게이트 구동 신호 VDrive보다 상대적으로 크다. 따라서, 게이트 옥사이드에 결함이 있는 전력 반도체 소자는 게이트 절연이 파괴된다. 한편, 제1 클램핑 전압 공급부는, 웨이퍼 레벨 테스트시 테스트 프로브와 게이트 패드간 발생하는 아크로 인해 유입되는 서지 전압으로부터 게이트를 보호하는 역할을 한다.
다음으로, 패키징시, 제1 게이트 패드 G1과 제2 게이트 패드 G2는 전기적으로 연결되면, 노드 A와 노드 B간 전위차가 없어진다. 이로 인해, 게이트 보호 회로(110)는 제2 클램핑 전압 공급부로만 동작하게 된다. 제2 클램핑 전압 공급부는, 정전기로 인해 유입되는 서지 전압으로부터 게이트를 보호하는 역할을 한다.
도 4는 본 발명에 따른 전력 반도체 소자의 패키징시 리드 프레임에 와이어링된 상태를 나타낸 예시도이다.
도 4의 (a) 및 (b)를 참조하면, 전력 반도체 장치는, 전력 반도체 소자를 와이어(300)를 이용하여 리드 프레임(310, 320, 330)에 전기적으로 연결한 후 몰딩하여 제조된다. 전력 반도체 소자는, 액티브 영역의 상면에 형성된 소스 패드(200), 제1 게이트 패드 G1, 제2 게이트 패드 G2, 및 액티브 영역의 저면에 형성된 드레인 패드(미도시)를 포함한다. 제1 게이트 패드 G1을 통해 인가된 게이트 절연 테스트 신호 및 제2 게이트 패드 G2를 통해 인가된 게이트 구동 신호를 게이트에 전달하는 게이트 러너(210)는 액티브 영역을 둘러싸도록 형성될 수 있다. 게이트 러너(210)의 바깥쪽에는 필드링(220)이 형성될 수 있다. 게이트 러너(210) 및 필드링(220)은, 이해를 돕기 위해 표시한 것이며, 전력 반도체 소자의 상면에 노출되지 않을 수 있다.
전력 반도체 소자의 저면은 리드(330)상에 배치되며, 전기적으로 연결된다. 소스 패드(200)는, 적어도 하나 이상의 와이어에 의해 동일한 리드(310)에 전기적으로 연결되며, 제1 게이트 패드 G1 및 제2 게이트 패드 G2는, 복수의 와이어(300)에 의해 동일한 리드(320)에 연결될 수 있다. (a)는 제1 게이트 패드 G1 및 제2 게이트 패드 G2가 리드(310)에 개별적으로 연결된 상태를 나타낸다. 이에 의해, 제1 게이트 패드 G1 및 제2 게이트 패드 G2는 전기적으로 연결된다. 한편, (b)는, 제1 게이트 패드 G1' 및 제2 게이트 패드 G2' 간 간격을 상대적으로 좁게 형성하며, 하나의 와이어에 의해 동일한 리드(320)에 연결된 상태를 나타낸다. 추가적으로 또는 선택적으로, 제1 게이트 패드 G1' 및 제2 게이트 패드 G2'는 솔더 등과 같은 전도성 물질을 이용하여 전기적으로 연결된 상태에서, 하나의 와이어(301)에 의해 리드(320)에 연결될 수도 있다. (a) 및 (b)에 예시된 바와 같이, 제1 게이트 패드 G1 및 제2 게이트 패드 G2가 전기적으로 연결되면, 이로 인해, 노드 A와 노드 B 사이에 직렬로 연결된 (m-n)쌍의 백투백 제너 다이오드가 전기적으로 제거되며, 노드 B와 노드 C 사이에 직렬로 연결된 n쌍의 백투백 제너 다이오드만 전기적으로 연결된 게이트 패드와 소스 단자 사이에 남게 된다.
이제까지, 전력 반도체 소자(100)는, N 채널형 모스펫인 경우를 예로 들어 도시하였으나, P 채널형 모스펫, 절연게이트 바이폴라 트랜지스터(IGBT) 등 여러 형태의 전력 반도체 소자에 본 발명의 기술적 사상이 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 전력 반도체 소자 110 : 보호 회로
200 : 소스 패드 210 : 게이트 러너
220 : 필드링 300 : 와이어
301: 와이어 310 : 리드(소스)
320 : 리드(게이트) 330 : 리드(드레인)

Claims (5)

  1. 반도체 기판에 형성되며, 게이트 옥사이드에 의해 절연된 게이트를 가진 전력 반도체 소자;
    상기 전력 반도체 소자의 상면에 형성된 제1 게이트 패드 및 제2 게이트 패드; 및
    일단은 상기 제1 게이트 패드와 상기 전력 반도체 소자의 게이트 단자에 전기적으로 연결되고, 타단은 상기 전력 반도체 소자의 소스 단자에 전기적으로 연결되며, 내부 노드는 상기 제2 게이트 패드에 연결된 게이트 보호 회로를 포함하되,
    상기 게이트 보호 회로는 상기 게이트 단자에 상이한 레벨의 클램핑 전압을 제공하는 것을 특징으로 하는 게이트 절연 특성 검출이 가능한 보호 회로를 갖는 전력 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 보호 회로는,
    상기 일단과 상기 타단 사이에 직렬 연결되어, 상기 게이트 단자에 제1 클램핑 전압을 제공하는 제1 클램핑 전압 공급부; 및
    상기 내부 노드와 상기 타단 사이에 직렬 연결되어, 상기 게이트 단자에 제2 클램핑 전압을 제공하는 제2 클램핑 전압 공급부를 포함하는 게이트 절연 특성 검출이 가능한 보호 회로를 갖는 전력 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 클램핑 전압 공급부는, m(>1)쌍 백투백 제너 다이오드를 포함하며,
    상기 제2 클램핑 전압 공급부는, n(<m)쌍의 백투백 제너 다이오드를 포함하는 게이트 절연 특성 검출이 가능한 보호 회로를 갖는 전력 반도체 장치.
  4. 제2항에 있어서,
    웨이퍼 레벨 테스트시, 상기 전력 반도체 소자의 게이트 절연 테스트 신호는 상기 제1 게이트 패드를 통해 입력되어 상기 게이트 단자에 상기 제1 클램핑 전압을 제공하는 게이트 절연 특성 검출이 가능한 보호 회로를 갖는 전력 반도체 장치.
  5. 제2항에 있어서,
    패키징시, 상기 제1 게이트 패드와 상기 제2 게이트 패드는 전기적으로 연결되어 상기 게이트 단자에 상기 제2 클램핑 전압을 제공하는 게이트 절연 특성 검출이 가능한 보호 회로를 갖는 전력 반도체 장치.
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KR20110088911A (ko) * 2010-01-29 2011-08-04 주식회사 하이닉스반도체 반도체 장치의 과전압 보호 회로 및 그의 과전압 보호 방법
KR101570483B1 (ko) 2014-07-30 2015-11-20 파워큐브세미(주) 과도전압 보호용 다이오드 소자를 내장하는 전력 반도체 장치 및 그 제조방법
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