KR20110088911A - 반도체 장치의 과전압 보호 회로 및 그의 과전압 보호 방법 - Google Patents

반도체 장치의 과전압 보호 회로 및 그의 과전압 보호 방법 Download PDF

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Abstract

정전기 보호 회로와 더불어 파워 노이즈(power noise)로 인한 부작용을 최소화하기 위한 반도체 장치의 과전압 보호 회로를 제공한다. 반도체 장치의 과전압 보호 회로는 전원전압 라인과 접지전압 라인 사이에 연결되어 임의의 정전기를 방전시키기 위한 정전기 보호 회로부와, 전원전압 라인과 접지전압 라인 사이에 연결되고, 전원전압 라인을 통해 인가되는 험프(hump) 형태의 과전압을 소정의 클램핑 전압 레벨에 따라 클램핑하기 위한 클램핑 회로부를 구비한다. 이때 클램핑 회로부는 테스트 모드신호에 응답하여 상기 전원전압 라인에 인가되는 외부 전원전압의 전압 레벨에 대응되게 상기 클램핑 전압 레벨을 조절한다.

Description

반도체 장치의 과전압 보호 회로 및 그의 과전압 보호 방법{EXCESS VOLTAGE PROTECTION CIRCUIT FOR SEMICONDUCTOR DEVICE AND EXCESS VOLTAGE PROTECTION METHOD THEREOF}
본 발명의 반도체 설계 기술에 관한 것으로, 반도체 장치의 과전압 보호 회로 및 그의 과전압 보호 방법에 관한 것이다.
일반적으로 ESD(Electro Static Discharge) 현상은 정전기가 흐르면서 발생하는 현상으로, 정전기의 발생원인에 따라 인체 모델(Human Body Model:HBM), 머신 모델(Machine Model:MM), 디바이스 대전 모델(Charge Device Model:CDM)로 분류된다. 인체 모델은 인체에 의한 정전기 현상이고, 머신 모델은 측정 장비와의 접촉에 의한 정전기 현상이며, 디바이스 대전 모델은 소자 내에 축적된 정전기가 외부와의 순간적인 접지에 의해 순간적으로 방전되는 현상이다.
이러한 ESD 현상에 의한 정전기 전류는 트랜지스터의 가장 취약한 부분으로 집중되어 흐르기 때문에 접합(Junction)이나 콘택(Contact) 또는 게이트 산화막 부분에 용융(Melting)을 발생시켜 불량(Failure) 현상의 원인이 된다. 따라서, 반도체 장치는 이러한 외부 ESD로부터 칩 내부를 보호하기 위하여, 외부 핀과 연결되는 패드(PAD) 마다 ESD 보호 회로를 내장한다.
도 1에는 일반적인 반도체 장치의 일부 구성이 도시되어 있다.
도 1을 참조하면, 반도체 장치(10)에는 전원전압 라인(L1)에 연결된 전원전압 패드(12)와, 접지전압 라인(L2)에 연결된 접지전압 패드(14)와, 전원전압 라인(L1)과 접지전압 라인(L2) 사이에 연결되어 전원전압 패드(12) 및 접지전압(14) 간에 발생하는 정전기로부터 반도체 장치(10)의 내부회로(도면에 미도시)를 보호하기 위한 ESD 보호 회로부(16)가 구비된다. 여기서, ESD 보호 회로부(16)는 통상적으로 MOS 트랜지스터, 바이폴라 트랜지스터, 다이오드, 또는 SCR 등과 함께 다양한 수동소자를 조합한 회로로 구성된다.
이와 같은 구성을 가지는 반도체 장치(10)의 동작을 간단히 살펴보면, ESD 보호 회로부(16)는 반도체 장치(10)가 정상 동작시 턴 오프 상태를 유지하여 정상적인 회로 동작에 영향을 주지 않는다. 그러나, 전원전압 패드(12) 및 접지전압 패드(14) 간에 정전기가 발생한 경우, ESD 보호 회로부(16)는 턴 온되어 전원전압 라인(L1) 또는 접지전압 라인(L2)으로 정전기 방전 경로를 제공한다.
그러나, 상기와 같은 반도체 장치는 다음과 같은 문제점이 있다.
ESD 보호 회로부(16)는 정전기로 인한 순간적인 고전압에 대해선 방전 동작을 정상적으로 수행할 수 있지만, 도 2a 및 도 2b에 도시된 바와 같이, 외부 전원전압(VDD 또는 high VDD)이 노이즈 등으로 인해 험프(hump) 형태의 고전압으로 인가되는 경우 정상적인 전원전압(VDD 또는 high VDD) 레벨로 클램핑하는 동작을 수행하지 못하는 문제점이 있다. 이러한 경우, 반도체 장치(10)의 동작을 방해할 뿐만 아니라 번트 페일(burnt fail) 까지 유발될 수 있다.
더욱이, 도 2a 및 도 2b와 같이, 모드에 따라 전원전압 패드(12)를 통해 인가되는 전원전압의 레벨이 상이할 수 있다. 예컨대, 노멀모드시에는 통상의 전원전압(VDD)이 인가된다면, 번인 테스트(burn-in test)모드시에는 전원전압(VDD)보다 높은 고 전원전압(high VDD)이 인가된다. 따라서, 모드별로 서로 상이한 전압 레벨의 전원전압(VDD 또는 high VDD)이 인가되는 환경에서 그에 적합한 클램핑 회로부가 필요한 실정이다.
본 발명은 전원전압 패드를 통해 인가되는 험프(hump) 형태의 과전압을 클램핑하기 위한 반도체 장치의 과전압 보호 회로를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 전원전압 라인과 접지전압 라인 사이에 연결되어 임의의 정전기를 방전시키기 위한 정전기 보호 회로부와, 상기 전원전압 라인과 상기 접지전압 라인 사이에 연결되고 상기 전원전압 라인을 통해 인가되는 험프(hump) 형태의 과전압을 소정의 클램핑 전압 레벨에 따라 클램핑하기 위한 클램핑 회로부를 구비하고, 상기 클램핑 회로부는 테스트 모드신호에 응답하여 상기 전원전압 라인에 인가되는 외부 전원전압의 전압 레벨에 대응되게 상기 클램핑 전압 레벨을 조절한다.
본 발명의 다른 측면에 따르면, 본 발명은 전원전압 라인과 접지전압 라인 사이에 연결되는 정전기 보호 회로부와, 상기 전원전압 라인과 상기 접지전압 라인 사이에 직렬로 연결되는 다수의 다이오드와, 테스트 모드신호에 응답하여 상기 다수의 다이오드 중 소정 개수의 다이오드를 바이패스하기 위한 스위칭부를 구비한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 반도체 장치가 모드별로 지원하는 서로 다른 외부 전원전압에 대응하여 다수의 클램핑 전압 레벨을 설정하는 단계와, 테스트 모드신호에 따라 대응하는 클램핑 전압 레벨로 조절하는 단계와, 해당 모드에 따라 지원되는 외부 전원전압 이상의 과전압이 험프(hump) 형태로 전원전압 라인에 인가되면 상기 조절된 클램핑 전압 레벨에 따라 클램핑 동작을 수행하는 단계를 포함한다.
본 발명은 노이즈로 인해 야기되는 일정 전압 레벨 이상을 가지는 험프(hump) 형태의 과전압이 전원전압 패드를 통해 인가될 때 설정된 클램핑 전압 레벨에 따라 클램핑 동작을 수행함으로써, 반도체 장치의 내부 회로를 보호할 수 있는 효과가 있다.
아울러, 외부 전원전압의 전압 레벨에 대응하여 클램핑 전압 레벨을 조절하기 때문에, 클램핑 동작 신뢰도 및 안정성이 향상되는 효과를 기대할 수 있다.
도 1은 일반적인 반도체 장치의 일부 블록 구성도.
도 2a 및 도 2b는 전원전압 라인에 노이즈 등으로 인해 험프(hump) 형태의 과전압이 인가되는 예시도.
도 3은 본 발명의 실시예에 의한 반도체 장치의 과전압 보호 회로의 블록 구성도.
도 4는 본 발명에 의한 반도체 장치의 과전압 보호 방법을 설명하기 위한 흐름도.
도 5a 및 도 5b는 도 4의 클램핑 전압 레벨의 조절이 잘못된 경우를 설명하기 위한 예시도.
도 6a 및 도 6b는 도 4에서 모드별로 조절된 클램핑 전압 레벨에 따라 임의의 과전압이 클램핑되는 예시도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3에는 본 발명의 실시예에 의한 반도체 장치의 과전압 보호 회로의 구성이 블록도로 도시되어 있다.
도 3을 참조하면, 반도체 장치(100)에는 전원전압 라인(L3)에 연결된 전원전압 패드(110)와 접지전압 라인(L4)에 연결된 접지전압 패드(120)가 구비된다.
전원전압 라인(L3)과 접지전압 라인(L4) 사이에 연결되어 전원전압 패드(110) 및 접지전압(120) 간에 발생하는 정전기를 방전시키기 위한 ESD 보호 회로부(130)가 구비된다. 통상적으로, ESD 보호 회로부(130)는 MOS 트랜지스터, 바이폴라 트랜지스터, 다이오드, 또는 SCR 등과 함께 다양한 수동소자를 조합한 회로로 구성된다.
전원전압 라인(L3)과 접지전압 라인(L4) 사이에 연결되고, 전원전압 패드(110)를 통해 인가되는 험프(hump) 형태의 과전압을 소정의 클램핑 전압 레벨에 따라 클램핑하기 위한 클램핑 회로부(140)가 구비된다. 여기서 험프 형태의 과전압이란 전원전압 패드(110)를 통해 인가되는 전원전압(VDD 또는 high VDD)이 노이즈 등으로 인해 일정 구간동안 정상적인 전압 레벨이상으로 인가되는 것을 말한다. 그리고, 클램핑 회로부(140)는 테스트 모드신호(THvdd)에 응답하여 전원전압 라인(L3)에 인가되는 외부 전원전압(VDD 또는 high VDD)의 전압 레벨에 대응되게 클램핑 전압 레벨을 조절한다.
이와 같은 클램핑 회로부(140)에는 전원전압 라인(L3)과 접지전압 라인(L4) 사이에 직렬로 연결되는 다수의 다이오드(142)와 저항(144)이 구비된다. 그리고 테스트 모드신호(THvdd)에 응답하여 다수(m + n 개)의 다이오드(142) 중 소정 개수(n 개)의 다이오드를 바이패스하기 위한 스위칭부(146)가 구비된다. 스위칭부(146)는 다수의 다이오드(142) 중 일부를 바이패스하도록 제1 및 제2 접속노드(N1, N2) 사이에 소오스/드레인이 접속되며, 후술하는 전달부(148)의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터로 구성된다. 또한 테스트 모드신호(Thvdd)를 입력받아 반전시켜 스위칭부(146)로 전달하기 위한 전달부(148)가 구비된다. 전달부(148)는 인버터로 구성되고, 그 인버터는 전원전압 라인(L3)에 인가되는 외부 전원전압(VDD 또는 high VDD)보다 동일하거나 또는 그 이상인 전압 레벨을 구동 전압으로 이용하는 것이 좋다. 이는 다수의 다이오드(142) 중 일부가 스위칭부(146)로 인해 차단되는 오동작을 최소화하기 위한 것이다.
한편, 테스트 모드신호(THvdd)는 별도로 구성된 신호생성부(도면에 미도시)로부터 생성될 수도 있지만, 반도체 장치(100)의 내부회로에 기 구성된 회로로부터 생성되는 신호를 활용할 수도 있다. 예컨대, 번인 테스트(burn-in test)모드 동작시 생성되는 번인 테스트신호를 이용할 수 있다. 참고적으로, 번인 테스트모드에서는 노멀모드시에 인가되는 전원전압(VDD)보다 높은 전압 레벨의 고 전원전압(high VDD)이 인가되므로, 그에 대응하여 클램핑 전압 레벨을 조절하기 위해 번인 테스트신호를 본 실시예에 적용할 수 있는 것이다.
이하, 상기와 같은 구성을 가지는 본 발명에 의한 반도체 장치의 과전압 보호 방법을 단계별로 상세하게 설명한다.
도 4에는 본 발명에 의한 반도체 장치의 과전압 보호 방법을 설명하기 위한 흐름도가 도시되어 있고, 도 5a 및 도 5b에는 도 4의 클램핑 전압 레벨의 조절이 잘못된 경우를 설명하기 위한 예시도가 도시되어 있고, 도 6a 및 도 6b에는 도 4에서 모드별로 조절된 클램핑 전압 레벨에 따라 임의의 과전압이 클램핑되는 예시도가 도시되어 있다.
이들 도면을 참조하면, 일단 반도체 장치(100)가 지원하는 외부 전원전압(VDD 또는 high VDD)의 전압 레벨에 대응하는 클램핑 전압 레벨을 설정한다(S100). 클램핑 전압 레벨을 설정한다는 것은 외부 전원전압(VDD 또는 high VDD) 이상의 과전압이 전원전압 라인(L3)에 인가되도라도 다수의 다이오드(142)의 토탈 문턱 전압(threshold voltage) 이상으로 전압 레벨이 올라가지 못하도록 다수의 다이오드(142)의 토탈 문턱 전압(threshold voltage:Vt)을 설정하는 것을 말한다. 이는 다이오드의 특성, 즉 순방향으로 문턱 전압(Vt) 이상의 전압이 인가되면 순방향으로 전류를 흘려주는 특성을 이용한 것으로, 다이오드 개수를 조절함으로써 설정이 가능하다.
여기서 클램핑 전압 레벨을 설정하는 단계(S100)는 번인 테스트 모드시에 인가되는 고 전원전압(high VDD)에 대응하는 제1 클램핑 전압 레벨을 설정하는 단계(S102)와, 노멀모드시에 인가되는 전원전압(VDD)에 대응하는 제2 클램핑 전압 레벨을 설정하는 단계(S104)를 포함한다.
먼저, 제1 클램핑 전압 레벨을 설정하기 위해서는 다수의 다이오드(142)의 전체 개수를 번인 테스트 모드시에 인가되는 고 전원전압(high VDD)에 대응하여 조절한다. 이때 조절된 다이오드(142)의 전체 개수가 'm+n' 개이면, 제1 클램핑 전압 레벨은 'Vt×(m+n)'이 된다.
다음, 제2 클램핑 전압 레벨을 설정하기 위해서는 이미 조절된 다이오드(142)의 전체 개수(m+n)에서 노멀모드시 인가되는 전원전압(VDD)에 대응하는 개수(m)를 제외한 나머지(n)가 스위칭부(146)에 의해 바이패스되도록 조절된다. 이때 조절된 다이오드(142)의 개수 'm' 개에 따라 제2 클램핑 전압 레벨은 'Vt×(m)'이 된다.
참고적으로, 다수의 다이오드(142)의 토탈 문턱 전압(Vt)이 외부 전원전압(VDD 또는 high VDD)보다 이하로 설정되었다면, 도 5a에 도시된 바와 같이 다이오드의 특성에 따라 불필요한 전류 소모가 발생한다. 또는 다수의 다이오드(142)의 토탈 문턱 전압(Vt)이 외부 전원전압(VDD 또는 high VDD)보다 너무 높게 설정되었다면, 도 5b에 도시된 바와 같이 과전압에 대한 클램핑 동작이 정상적으로 수행되지 못하게 된다. 따라서, 클램핑 전압 레벨은 반도체 장치(100)의 내부회로에 영향을 주지않으면서 클램핑 동작을 정상적으로 수행할 수 있는 범위 내에서 설정되어야 한다.
이러한 상태에서, 노멀모드시에는 번인 테스트신호(THvdd)가 논리 로우가 되고 인버터(148)에 의해 논리 하이로 반전되면서 스위칭부(146)가 턴 온(turn on)된다. 그러면, 바이패스 경로가 형성되어 다수의 다이오드(142)의 토탈 문턱 전압은 제2 클램핑 전압 레벨(Vt×(m))로 낮게 조절된다(S106, S108).
그리고 노멀모드에 따라 전원전압 라인(L3)에 전원전압(VDD)이 인가되고 있는 상태에서, 노이즈(noise)로 인해 전원전압(VDD) 이상의 과전압이 전원전압 라인(L3)에 인가되는 경우(S110), 전원전압 라인(L3)의 전압 레벨은 도 6a에 도시된 바와 같이 조절된 다수의 다이오드(142)의 토탈 문턱 전압, 즉 제2 클램핑 전압 레벨(Vt×(m))로 유지된다(S112). 따라서 반도체 장치(100)의 내부회로가 과전압으로부터 보호될 수 있다.
한편, 번인 테스트모드시에는 번인 테스트신호(THvdd)가 논리 하이가 되고 인버터(148)에 의해 논리 로우로 반전되면서 스위칭부(146)가 턴 오프(turn off)된다. 그러면, 바이패스 경로가 미형성되면서 다수의 다이오드(142)의 토탈 문턱 전압이 제2 클램핑 전압 레벨보다 높은 제1 클램핑 전압 레벨(Vt×(m+n))로 조절된다(S114, S116).
그리고 번인 테스트모드에 따라 전원전압 라인(L3)에 고 전원전압(high VDD)이 인가되고 있는 상태에서, 노이즈(noise)로 인해 고 전원전압(high VDD) 이상의 과전압이 전원전압 라인(L3)에 인가되는 경우(S110), 전원전압 라인(L3)의 전압 레벨은 조절된 다수의 다이오드(142)의 토탈 문턱 전압, 즉 제1 클램핑 전압 레벨(Vt×(m+n))로 유지된다(S112). 따라서 반도체 장치(100)의 내부회로가 과전압으로부터 보호될 수 있다.
이와 같은 본 발명의 실시예에 따르면, 모드별로 다수의 다이오드의 토탈 문턱 전압을 조절함으로써, 서로 다른 전압 레벨 환경에서도 그에 적합한 클램핑 동작이 수행 가능하게 된다. 따라서 반도체 장치는 노이즈로부터 강인성을 가지게 되어 동작 신뢰도 및 안정성이 향상되는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 노멀모드 이외에 번인 테스트모드를 설명하고 있지만, 반드시 그러한 것은 아니고 반도체 장치가 지원하는 외부 전원전압의 전압 레벨이 여러 환경을 가짐에 따라 클램핑 전압 레벨을 조절해야하는 경우에 대하여 본 발명이 적용 가능함은 당연하다.
100 : 반도체 장치 110 : 전원전압 패드
120 : 접지전압 패드 130 : ESD 보호 회로부
140 : 클램핑 회로부 142 : 다수의 다이오드
144 : 저항 146 : 스위칭부
148 : 인버터 L3 : 전원전압 라인
L4 : 접지전원 라인

Claims (10)

  1. 전원전압 라인과 접지전압 라인 사이에 연결되어 임의의 정전기를 방전시키기 위한 정전기 보호 회로부; 및
    상기 전원전압 라인과 상기 접지전압 라인 사이에 연결되고, 상기 전원전압 라인을 통해 인가되는 험프(hump) 형태의 과전압을 소정의 클램핑 전압 레벨에 따라 클램핑하기 위한 클램핑 회로부를 구비하고,
    상기 클램핑 회로부는 테스트 모드신호에 응답하여 상기 전원전압 라인에 인가되는 외부 전원전압의 전압 레벨에 대응되게 상기 클램핑 전압 레벨을 조절하는 것을 특징으로 하는 반도체 장치의 과전압 보호 회로.
  2. 제1항에 있어서,
    상기 클램핑 회로부는,
    상기 외부 전원전압의 전압레벨이 노멀 전압 레벨인 경우에 클램핑 동작을 수행하는 제1 클램핑부;
    상기 제1 클램핑부와 직렬로 연결되고, 상기 외부 전원전압의 전압레벨이 상기 노멀 전압 레벨보다 큰 고 전압 레벨인 경우에 상기 제1 클램핑부와 함께 클램핑 동작을 수행하는 제2 클램핑부; 및
    상기 테스트 모드신호에 응답하여 상기 제2 클램핑부의 클램핑 동작 여부를 제어하는 동작제어부를 구비하는 반도체 장치의 과전압 보호 회로.
  3. 제1항에 있어서,
    상기 테스트 모드신호는 번인 테스트(burn-in test)신호인 반도체 장치의 과전압 보호 회로.
  4. 전원전압 라인과 접지전압 라인 사이에 연결되는 정전기 보호 회로부;
    상기 전원전압 라인과 상기 접지전압 라인 사이에 직렬로 연결되는 다수의 다이오드; 및
    테스트 모드신호에 응답하여 상기 다수의 다이오드 중 소정 개수의 다이오드를 바이패스하기 위한 스위칭부
    를 구비하는 반도체 장치의 과전압 보호 회로.
  5. 제4항에 있어서,
    상기 테스트 모드신호를 입력받아 반전시켜 상기 스위칭부로 전달하기 위한 전달부를 더 구비하는 반도체 장치의 과전압 보호 회로.
  6. 제5항에 있어서,
    상기 전달부는 적어도 하나 이상의 인버터로 구성되고,
    상기 인버터는 상기 전원전압 라인에 인가되는 외부 전원전압보다 동일하거나 또는 그 이상인 전압 레벨을 구동 전압으로 이용하는 반도체 장치의 과전압 보호 회로.
  7. 제4항에 있어서,
    상기 다수의 다이오드와 상기 접지전원 라인 사이에 연결되는 저항을 더 구비하는 반도체 장치의 과전압 보호 회로.
  8. 제4항에 있어서,
    상기 테스트 모드신호는 번인 테스트(burn-in test)신호인 반도체 장치의 과전압 보호 회로.
  9. 반도체 장치가 모드별로 지원하는 서로 다른 외부 전원전압에 대응하여 다수의 클램핑 전압 레벨을 설정하는 단계;
    테스트 모드신호에 따라 대응하는 클램핑 전압 레벨로 조절하는 단계; 및
    해당 모드에 따라 지원되는 외부 전원전압 이상의 과전압이 험프(hump) 형태로 전원전압 라인에 인가되면, 상기 조절된 클램핑 전압 레벨에 따라 클램핑 동작을 수행하는 단계
    를 포함하는 반도체 장치의 과전압 보호 방법.
  10. 제9항에 있어서,
    상기 클램핑 전압 레벨을 설정하는 단계는 다이오드의 전체 개수를 설정 및 적용하고,
    상기 클램핑 전압 레벨을 조절하는 단계는 상기 설정 및 적용된 다이오드의 전체 개수에서 턴 온되는 개수를 조절하는 반도체 장치의 과전압 보호 방법.
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KR20220022993A (ko) * 2020-08-20 2022-03-02 (주) 트리노테크놀로지 게이트 절연 특성 검출이 가능한 보호 회로를 갖는 전력 반도체 장치

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