JP2010016263A - 半導体装置 - Google Patents

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敏雄 三本
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Abstract

【課題】内部に流入するイミュニティノイズを接地端子に逃がすことで、イミュニティ耐性を向上させる半導体装置を提供する。
【解決手段】静電気保護素子５１の一端及び抵抗体Ｒの一端は、電源端子または基準電源端子に接続され、静電気保護素子５１の他端は、グランド端子に接続され、静電気保護素子５１は、ダイオード、ＰＭＯＳトランジスター、ＮＭＯＳトランジスター、バイポーラトランジスター及びサイリスター構造を有するもののいずれか１つである。
【選択図】図８

Description

本発明は、半導体集積回路に外部から電圧を供給する、電源端子または基準電源端子に対する静電気放電保護回路を有する半導体装置に関するものである。
各種の電子機器に用いられる電子デバイスは、その製造過程や電子機器への実装時などにおいて、静電放電により破壊（劣化）することがある。従って、電子デバイスの設計に際しては、静電気に対する耐量を十分に確保することが必要となる。
この静電気放電に対する破壊耐量を測定するために、電子デバイスにおける静電気放電をシミュレーションする試験が静電破壊試験であり、近年重要性が指摘されている。従来から、静電破壊のモデルはその発生要因によって、ＨＢＭ（human-body model：人体モデル）、ＣＤＭ（charged-device model：帯電デバイス・モデル）、ＭＭ（machine model：マシン・モデル）の三つに大別されてきた。
ＨＢＭやＭＭは、電子デバイス自体は帯電していないが、静電帯電した他の物体（人や機械）が電子デバイスの端子に触れることにより、放電が起こり、これにより電子デバイスが破壊するモードである。ＣＤＭは、電子デバイス自体が、摩擦や、誘電あるいは帯電物体との直接な接触により帯電し、電子デバイスの端子へ外部の導体が接触したときに起こる放電によって、電子デバイスが破壊するモードである。
この他にも、静電気放電に関連した試験として、電磁妨害に対する耐性を評価するイミュニティ試験があり、複数の電子デバイスで構成された電子機器装置の品質確認のひとつとして採用されている。
国際電気標準会議（International Electrotechnical Commission：ＩＥＣ）では、静電気放電に関するイミュニティ試験として、IEC-61000-4-2という試験規格を設けている。IEC-61000-4-2試験規格に基づく試験は、帯電した人体や物体から評価対象装置への静電気放電をシミュレーションする目的で行われており、概略構成が図１５の回路図で示される、ＥＳＤガンと呼ばれる高電圧を印加可能な印加機を用いて、評価対象装置に高電圧を印加し、印加後も評価対象装置が正常動作するかを試験している。
印加機の出力電流の波形は、IEC-61000-4-2試験規格により図１６に示される波形図のように決められており、正常動作が確認できた印加電圧の大小で、評価対象装置のイミュニティ耐性の強弱を判断している。
電子機器装置を構成する電子デバイスの中で、上記イミュティ耐性が弱いものとして、半導体装置がある。半導体装置のイミュニティ耐性を向上させるために、半導体装置内に静電気などのサージノイズを流入させない保護回路が特許文献１で考案されている。特許文献１では、定電圧ダイオード（ツェナーダイオード）、抵抗体及びコンデンサーから成るローパスフィルターを、半導体装置の端子部に設けることにより、半導体装置内に静電気などのサージノイズが流入を防止することが開示されている。
特開２００５−２２８８０７号公報（２００５年８月２５日公開）
しかし、液晶ディスプレイやプラズマディスプレイ等の表示パネル駆動用ＬＳＩは、電源電圧が１０Ｖ以上のものが多く、ツェナー降伏電圧が１０Ｖ以上となる定電圧ダイオード（ツェナーダイオード）を、表示パネル駆動用ＬＳＩ内に形成することは困難である。
また、特許文献１に開示されている方法で形成されるコンデンサーは、金属、絶縁膜及びＰ型半導体から成るＭＩＳ容量（ＭＩＳコンデンサー、Metal Insulator Semiconductor capacitor）であるので、高周波ノイズに対しては、Ｐ型半導体表面に空乏層が形成される。このため、ＭＩＳコンデンサーの静電容量が低下する。従って、カットオフ周波数が上昇し、ローパスフィルターとしてのフィルター能力が低下してしまう。
また、ＭＩＳコンデンサーを構成する絶縁膜は、１０Ｖ以上の電圧に耐える必要があることから膜厚が厚くなり、必要な静電容量を得るのに必要な電極面積が大きくなる。さらに、表示パネル駆動用ＬＳＩは、ＣＯＦ（Chip On Film）と呼ばれる、フィルムキャリア上に実装されることが多い。ＣＯＦ（Chip On Film）実装では、ＬＳＩの、入力端子、出力端子、基準電源端子及び電源端子と、フィルムキャリア上に形成される配線パターンとが対向する形で実装される。このため、ＬＳＩの裏面から電極を取り出すことは困難である。
このように、表示パネル駆動用ＬＳＩへの適用を考えた場合、特許文献１で考案されている保護回路は、高いツェナー電圧を有するツェナーダイオードの形成、高い耐圧を有するコンデンサーを形成するのに要する電極面積、ＣＯＦ（Chip On Film）実装に伴うＬＳＩ裏面での電極形成といった課題がある。
本発明は、上記の問題点に鑑みてなされたものであって、その目的は、内部に流入するイミュニティノイズを接地端子に逃がすことで、イミュニティ耐性を向上させる半導体装置を提供することにある。
本発明の半導体装置は、上記半導体装置の外部から電圧を供給される、電圧供給端子に一端が接続され、上記半導体装置の内部回路に他端が接続される抵抗体と、上記電圧供給端子と、電気的に接地される接地端子との間に接続される第１回路保護手段とを備える半導体装置において、上記第１回路保護手段の一端及び抵抗体の一端は、上記電圧供給端子に接続され、上記第１回路保護手段の他端は、上記接地端子に接続され、上記第１回路保護手段は、ダイオード、ＰＭＯＳトランジスター、ＮＭＯＳトランジスター、バイポーラトランジスター及びサイリスター構造を有するもののいずれか１つであることを特徴とする。
上記発明によれば、上記半導体装置の内部にイミュニティノイズが流入する場合、上記第１回路保護手段に電圧が印加される。例えば上記第１回路保護手段として上記ダイオードを用いる場合、上記第１ダイオードに逆バイアスの電圧が印加され、該逆バイアスの電圧が、上記第１ダイオードの降伏電圧を上回る。同様に、上記第１回路保護手段として上記ＰＭＯＳトランジスターを用いる場合、上記ＰＭＯＳトランジスターのドレイン−ソース間電圧が、上記ＭＯＳトランジスターのドレイン−ソース間耐圧を上回る。
この時、上記第１回路保護手段に電流が流れる。上記第１回路保護手段として上記ダイオードを用いる場合、上記ダイオードのカソードから上記ダイオードのアノードへアバランシェ降伏により大きな電流が流れる。上記第１回路保護手段として上記ＰＭＯＳトランジスターを用いる場合、上記第１ＰＭＯＳトランジスターのソースから上記第１ＰＭＯＳトランジスターのドレインへアバランシェ降伏により大きな電流が流れる。
従って、上記半導体装置の内部に流入するイミュニティノイズを上記接地端子に逃がすことが可能となり、上記半導体装置のイミュニティ耐性を向上させることが可能となる。特に、表示パネル駆動用ＬＳＩのイミュニティ耐性を向上させることが可能となる。
また、上記電圧供給端子と上記内部回路との間に上記抵抗体を介することで、上記内部回路に流入する電流を低減させている。
さらに、上記第１回路保護手段として上記ダイオードを用いる場合、通常のアバランシェダイオードを用いているので、高いツェナー電圧を有するツェナーダイオードやコンデンサーを形成する必要が無い。
上記半導体装置では、第２回路保護手段をさらに備え、上記第２回路保護手段の一端は、上記抵抗体の上記他端に接続され、上記第２回路保護手段の他端は、上記接地端子に接続され、上記第２回路保護手段は、ダイオード、ＰＭＯＳトランジスター、ＮＭＯＳトランジスター、バイポーラトランジスター及びサイリスター構造を有するもののいずれか１つであってもよい。
上記第１回路保護手段のみを備え、上記第２回路保護手段を備えない半導体装置においては、ＨＢＭモデルやＭＭモデルでの静電破壊試験時のサージノイズは、上記抵抗体を通った後に上記接地端子にサージノイズが向かう。例えば上記第１回路保護手段として上記ダイオードを用いる場合、上記ダイオードの逆方向特性を利用して上記接地端子に上記サージノイズを逃がすが、この場合、上記抵抗体を介するので上記ダイオードの逆方向特性が悪くなり、耐量が低下する場合がある。
電源ラインとグランドラインとの間に上記第２回路保護手段を備えることにより、ＨＢＭモデルやＭＭモデルでの静電破壊試験時のサージノイズは、上記抵抗体を介することなく、上記第２回路保護手段を経由して、上記接地端子へ逃げることができる。このため、ＨＢＭモデルやＭＭモデルでの静電破壊試験時の耐量の向上が図られる。
上記半導体装置では、上記内部回路の、入力端子または出力端子に一端が接続され、上記第１回路保護手段の一端に他端が接続される第３回路保護手段をさらに備えてもよい。
また、上記半導体装置では、上記第３回路保護手段は、ダイオード、ＰＭＯＳトランジスター、ＮＭＯＳトランジスター、バイポーラトランジスター及びサイリスター構造を有するもののいずれか１つであってもよい。
これにより、ＨＢＭモデルやＭＭモデルにおいて静電破壊試験を行う時のサージノイズは、抵抗体Ｒを介することなく、上記第１回路保護手段を経由して、グランド端子へ逃げることができる。このため、ＨＢＭモデルやＭＭモデルでの静電破壊試験時の耐量の向上が図られる。
上記いずれかの半導体装置では、前記電圧供給端子と、前記接地端子とは、上記半導体装置を形成する、半導体基板の同じ面に形成されてもよい。
これにより、上記第１回路保護手段を備え、かつＣＯＦ（Chip On Film）実装を行う半導体装置を実現できる。
上記いずれかの半導体装置では、上記抵抗体は、多結晶シリコン膜、または多結晶シリコン膜と高融点金属膜とを積層した膜であってもよい。
これにより、上記内部回路に流入する電流を低減することが可能となる。
本発明の半導体装置は、以上のように、第１回路保護手段の一端及び抵抗体の一端は、電圧供給端子に接続され、上記第１回路保護手段の他端は、接地端子に接続され、上記第１回路保護手段は、ダイオード、ＰＭＯＳトランジスター、ＮＭＯＳトランジスター、バイポーラトランジスター及びサイリスター構造を有するもののいずれか１つであるものである。
それゆえ、内部に流入するイミュニティノイズを接地端子に逃がすことで、イミュニティ耐性を向上させる半導体装置を提供するという効果を奏する。
本発明の一実施形態について実施例１〜実施例９、及び図１〜図１４に基づいて説明すれば、以下の通りである。
〔実施例１〕
図１は、本実施例１に係る静電気放電保護回路１０の横断面図である。静電気放電保護回路１０では、ボロンを注入したＰ型半導体基板１に厚さ（Ｙ方向の長さ）が０．２μｍ〜０．８μｍの酸化膜で素子分離部２を形成する。Ｐ型半導体基板１の基板濃度は、１×１０１５ ／ｃｍ３〜１×１０１８ ／ｃｍ３である。
Ｐ型半導体基板１の表面１ａの内側（Ｙ＜０）に、リンや砒素を注入したＮ型不純物領域３とボロンを注入したＰ型不純物領域４とを形成する。Ｎ型不純物領域３の不純物濃度は、１×１０１８ ／ｃｍ３〜５×１０２０ ／ｃｍ３であり、Ｐ型不純物領域４の不純物濃度は１×１０１８ ／ｃｍ３〜５×１０２０ ／ｃｍ３である。
また、Ｐ型半導体基板１の表面１ａ上（Ｙ＞０）に、多層膜５を形成する。多層膜５は、厚さが５０ｎｍ〜５００ｎｍであり、リンや砒素、ボロンなどを注入した多結晶シリコン膜であるか、または多結晶シリコン膜と高融点金属膜とを積層した膜である。
その後、Ｐ型半導体基板１の表面１ａ上（Ｙ＞０）に、厚さが１００ｎｍ〜１５００ｎｍの層間絶縁膜６を形成し、接続穴を開口後、厚さが１００ｎｍ〜１５００ｎｍの、アルミ合金、チタン合金または銅、もしくはアルミ合金、チタン合金及び銅の少なくとも１つを含む多層膜から成るメタル配線７〜メタル配線９を形成する。
本実施例１では、Ｎ型不純物領域３、Ｐ型半導体基板１及びＰ型不純物領域４がダイオードＤを形成している。Ｎ型不純物領域３がダイオードＤのカソード電極であり、Ｐ型不純物領域４がダイオードＤのアノード電極である。Ｐ型半導体基板１は、ダイオードＤの本体を構成する。
また、多結晶シリコン膜、または多結晶シリコン膜と高融点金属膜とを積層した膜である多層膜５は、抵抗体Ｒを形成している。
さらに、メタル配線７は、Ｐ型不純物領域４と、静電気放電保護回路１０が接続される半導体装置のグランド端子（接地端子）とを接続する。メタル配線８は、Ｎ型不純物領域３、多層膜５及び上記半導体装置の電源端子を接続するか、Ｎ型不純物領域３、多層膜５及び上記半導体装置の基準電源端子を接続する。メタル配線９は、多層膜５と上記半導体装置の内部回路とを接続する。電源端子及び基準電源端子は、電圧供給端子である。
図２は、静電気放電保護回路１０の等価回路である。図２の等価回路では、電源端子または基準電源端子とグランド端子との間にダイオードＤを設けて、イミュニティノイズを逃がすと共に、電源端子または基準電源端子と上記半導体装置の内部回路との間に抵抗体Ｒを介することで半導体装置内部回路に流入する電流を低減させている。
抵抗体Ｒの抵抗値は、ＬＳＩの動作時にＬＳＩ内部の電源ラインに流れる電流と、ＬＳＩの動作時に抵抗体Ｒにより生じる電圧降下とを考慮して選ぶ必要があり、通常は１Ω〜１０Ω程度の抵抗値を選ぶことが望ましい。また、ダイオードＤは複数に分割したものを並列に接続しても良いが、その総周囲長は１０００μｍ〜２００００μｍの範囲で選ぶことが望ましい。
以上のように、本実施例１に係る静電気放電保護回路１０では、上記半導体装置の内部に流入するイミュニティノイズが流入する場合、ダイオードＤに逆バイアスの電圧が印加され、該逆バイアスの電圧が、ダイオードＤの降伏電圧を上回る。
この時、ダイオードＤのカソードからダイオードＤのアノードへらアバランシェ降伏により大きな電流が流れる。これにより、上記半導体装置の内部に流入するイミュニティノイズをグランド端子に逃がすことが可能となり、上記半導体装置のイミュニティ耐性を向上させることが可能となる。特に、表示パネル駆動用ＬＳＩのイミュニティ耐性を向上させることが可能となる。
本実施例１に係る静電気放電保護回路１０は、通常のアバランシェダイオードを用いているので、高いツェナー電圧を有するツェナーダイオードやコンデンサーを形成する必要が無い。また、電極（ダイオードＤのカソード電極、ダイオードＤのアノード電極）は、Ｐ型半導体基板１の表面１ａ側にのみ形成できる。これらの理由から、本実施例１に係る静電気放電保護回路１０は、ＣＯＦ（Chip On Film）実装を行う半導体装置に適している。
〔実施例２〕
図３は、本実施例２に係る静電気放電保護回路２０の横断面図である。静電気放電保護回路２０では、ボロンを注入したＰ型半導体基板２１に厚さが０．２μｍ〜０．８μｍの酸化膜で素子分離部２２を形成する。Ｐ型半導体基板２１の基板濃度は、１×１０１５ ／ｃｍ３〜１×１０１８ ／ｃｍ３である。
Ｐ型半導体基板２１の表面２１ａの内側（Ｙ＜０）側に、リンや砒素を注入した、Ｎ型不純物領域２３ａ及びＮ型不純物領域２３ｂ、並びにボロンを注入した、Ｐ型不純物領域２４ａ及びＰ型不純物領域２４ｂを形成する。Ｎ型不純物領域２３ａ及びＮ型不純物領域２３ｂの不純物濃度は、１×１０１８ ／ｃｍ３〜５×１０２０ ／ｃｍ３であり、Ｐ型不純物領域２４ａ及びＰ型不純物領域２４ｂの不純物濃度は、１×１０１８ ／ｃｍ３〜５×１０２０ ／ｃｍ３である。
また、Ｐ型半導体基板２１の表面２１ａ上（Ｙ＞０）に、多層膜２５を形成する。多層膜２５は、厚さが５０ｎｍ〜５００ｎｍであり、リンや砒素、ボロンなどを注入した多結晶シリコン膜であるか、または多結晶シリコン膜と高融点金属膜とを積層した膜である。
その後、Ｐ型半導体基板２１の表面２１ａ上（Ｙ＞０）に、厚さが１００ｎｍ〜１５００ｎｍの層間絶縁膜２６を形成し、接続穴を開口後、厚さが１００ｎｍ〜１５００ｎｍの、アルミ合金、チタン合金または銅、もしくはアルミ合金、チタン合金及び銅の少なくとも１つを含む多層膜から成るメタル配線２７〜メタル配線２９を形成する。
本実施例２では、Ｎ型不純物領域２３ａ、Ｐ型半導体基板２１及びＰ型不純物領域２４ａが第１のダイオードＤ１を形成しており、Ｎ型不純物領域２３ｂ、Ｐ型半導体基板２１及びＰ型不純物領域２４ｂが第２のダイオードＤ２を形成している。
Ｎ型不純物領域２３ａが第１のダイオードＤ１のカソード電極であり、Ｐ型不純物領域２４ａが第１のダイオードＤ１のアノード電極であり、Ｐ型半導体基板２１は、第１のダイオードＤ１の本体を構成する。同様に、Ｎ型不純物領域２３ｂが第２のダイオードＤ２のカソード電極であり、Ｐ型不純物領域２４ｂが第２のダイオードＤ２のアノード電極であり、Ｐ型半導体基板２１は、第２のダイオードＤ２の本体を構成する。
さらに、多結晶シリコン膜、または多結晶シリコン膜と高融点金属膜とを積層した膜である多層膜２５は、抵抗体Ｒを形成している。
メタル配線２７は、Ｐ型不純物領域２４ａと、静電気放電保護回路２０が接続される半導体装置のグランド端子とを接続する。メタル配線２８は、Ｎ型不純物領域２３ａ、多層膜２５及び上記半導体装置の電源端子を接続するか、Ｎ型不純物領域２３ａ、多層膜２５及び上記半導体装置の基準電源端子を接続する。メタル配線２９は、多層膜２５、Ｎ型不純物領域２３ｂ及び上記半導体装置の内部回路を接続する。
なお、図３には図示していないが、Ｐ型不純物領域２４ｂは、Ｐ型不純物領域２４ａと同様に、上記半導体装置のグランド端子に接続される。
図４は、静電気放電保護回路２０の等価回路である。図４の等価回路では、電源端子または基準電源端子とグランド端子との間に第１のダイオードＤ１を設け、イミュニティノイズを逃がすと共に、電源端子または基準電源端子と上記半導体装置の内部回路との間に抵抗体Ｒを介することで、上記半導体装置の内部回路に流入する電流を低減させている。
また、静電破壊試験には、試験規格IEC-61000-4-2の他にも、ＨＢＭモデル（human-body model：人体モデル）やＭＭモデル（machine model：マシン・モデル）による規格も存在する。ＨＢＭモデルやＭＭモデルでの静電破壊試験では、グランド端子を基準とした、入力端子や出力端子へのサージ印加試験の項目がある。
入力端子や出力端子へ、静電気などのサージノイズが印加される場合、図１０及び図１１に示されるように、入力端子や出力端子から入ったサージノイズは、入力端子や出力端子に設置された静電気保護素子や内部回路の中を通ってグランド端子へと向かう。
実施例１の静電気放電保護回路１０を備える場合、図１０に示すように、抵抗体Ｒを通った後にダイオードの逆方向特性を利用してグランド端子にサージノイズが向かうのであるが、抵抗体Ｒを介するのでダイオードの逆方向特性が悪くなり耐量が低下する場合がある。
本実施例２の静電気放電保護回路２０を備える場合、図１１に示すように、電源ラインＰとグランドラインＧとの間に第２のダイオードＤ２を設けており、ＨＢＭモデルやＭＭモデルでの静電破壊試験時のサージノイズは、抵抗体Ｒを介することなく、第２のダイオードＤ２を経由して、グランド端子へ逃げることができる。このため、ＨＢＭモデルやＭＭモデルでの静電破壊試験時の耐量の向上が図られる。
抵抗体Ｒの抵抗値は、実施例１と同様に１Ω〜１０Ω程度の抵抗値を選ぶことが望ましい。各ダイオードについては、実施例１と同様に、複数に分割したものを並列に接続しても良いが、第１のダイオードＤ１の総周囲長は１０００μｍ〜２００００μｍの範囲から選ぶことが望ましく、第２のダイオードＤ２の総周囲長は１０００〜１００００ｕｍの範囲から選ぶことが望ましい。
なお、電極（ダイオードＤ１のカソード電極、ダイオードＤ１のアノード電極、ダイオードＤ２のカソード電極、ダイオードＤ２のアノード電極）は、Ｐ型半導体基板２１の表面２１ａ側にのみ形成できる。これらの理由から、本実施例２に係る静電気放電保護回路２０は、ＣＯＦ（Chip On Film）実装を行う半導体装置に適している。
〔実施例３〕
図５は、本実施例３に係る静電気放電保護回路３０の横断面図である。静電気放電保護回路３０では、ボロンを注入したＰ型半導体基板３１にさらにリンを注入し、Ｎ型不純物ウェル３２をＰ型半導体基板３１内に形成する。また、Ｐ型半導体基板３１には、厚さ（Ｙ方向の長さ）が０．２μｍ〜０．８μｍの酸化膜で素子分離部３３を形成する。
Ｐ型半導体基板３１の基板濃度は、１×１０１５ ／ｃｍ３〜１×１０１８ ／ｃｍ３である。Ｎ型不純物ウェル３２の不純物濃度は、１×１０１５ ／ｃｍ３〜１×１０１８ ／ｃｍ３であり、Ｎ型不純物ウェル３２の深さは（Ｙ方向の長さ）は、０．５μｍ〜５μｍである。
Ｐ型半導体基板３１の表面３１ａ上（Ｙ＞０）に、厚さが１０ｎｍ〜１００ｎｍの酸化膜３４と、厚さが５０ｎｍ〜５００ｎｍの多層膜３５とでゲート電極を形成する。多層膜３５は、リンや砒素、ボロンなどを注入した多結晶シリコン膜であるか、または多結晶シリコン膜と高融点金属膜とを積層した膜である。
Ｐ型半導体基板３１の表面３１ａの内側（Ｙ＜０）側に、ボロンを注入したＰ型不純物領域３６ａでドレイン領域を形成する。同様に、Ｐ型半導体基板３１の表面３１ａの内側（Ｙ＜０）側に、ボロンを注入したＰ型不純物領域３６ｂでソース領域を形成する。Ｐ型不純物領域３６ａ及びＰ型不純物領域３６ｂの不純物濃度は、１×１０１８ ／ｃｍ３〜５×１０２０ ／ｃｍ３である。
また、リンや砒素を注入したＮ型不純物領域３７でＮウェルコンタクト領域を形成する。Ｎ型不純物領域３７の不純物濃度は、１×１０１８ ／ｃｍ３〜５×１０２０ ／ｃｍ３である。
さらに必要に応じて、Ｐ型半導体基板３１の表面３１ａの内側（Ｙ＜０）側の、酸化膜３４と対向する位置に、閾値電圧を調整するためのチャンネル注入領域３８を形成する。
また、Ｐ型半導体基板３１の表面３１ａ上（Ｙ＞０）に、多層膜３９を形成する。多層膜３９は、厚さが５０ｎｍ〜５００ｎｍであり、リンや砒素、ボロンなどを注入した多結晶シリコン膜であるか、または多結晶シリコン膜と高融点金属膜とを積層した膜である。
その後、Ｐ型半導体基板３１の表面３１ａ上（Ｙ＞０）に、厚さが１００ｎｍ〜１５００ｎｍの層間絶縁膜４１を形成し、接続穴を開口後、厚さが１００ｎｍ〜１５００ｎｍの、アルミ合金、チタン合金または銅、もしくはアルミ合金、チタン合金及び銅の少なくとも１つを含む多層膜から成るメタル配線４２〜メタル配線４４を形成する。
本実施例３では、Ｎ型不純物ウェル３２、酸化膜３４、多層膜３５、Ｐ型不純物領域３６ａ、Ｐ型不純物領域３６ｂ及びＮ型不純物領域３７がＰＭＯＳトランジスターＭＰを形成している。
また、Ｐ型不純物領域３６ａはＰＭＯＳトランジスターＭＰのドレイン電極であり、Ｐ型不純物領域３６ｂはＰＭＯＳトランジスターＭＰのソース電極である。Ｎ型不純物領域３７はＰＭＯＳトランジスターＭＰのＮウェルコンタクト電極であり、多層膜３５はＰＭＯＳトランジスターＭＰのゲート電極である。Ｎ型不純物ウェル３２は、ＰＭＯＳトランジスターＭＰのＮウェル領域を構成する。
さらに、多結晶シリコン膜、または多結晶シリコン膜と高融点金属膜とを積層した膜である多層膜３９は、抵抗体Ｒを形成している。
メタル配線４２は、Ｐ型不純物領域３６ａと、静電気放電保護回路３０が接続される半導体装置のグランド端子とを接続する。メタル配線４３は、Ｐ型不純物領域３６ｂ、Ｎ型不純物領域３７、多層膜３５、多層膜３９及び上記半導体装置の電源端子を接続するか、またはＰ型不純物領域３６ｂ、Ｎ型不純物領域３７、多層膜３５、多層膜３９及び上記半導体装置の基準電源端子を接続する。メタル配線４４は、多層膜３９と上記半導体装置の内部回路とを接続する。
図６は、静電気放電保護回路３０の等価回路である。図６の等価回路では、電源端子または基準電源端子とグランド端子との間に、ソース電極、ゲート電極及びＮウェルコンタクト電極を共通に接続したＰＭＯＳトランジスターＭＰを設けている。
図６の等価回路では、ＰＭＯＳトランジスターＭＰを設けることでイミュニティノイズを逃がすと共に、電源端子または基準電源端子と上記半導体装置の内部回路との間に抵抗体を介することで、上記半導体装置の内部回路に流入する電流を低減させている。
抵抗体Ｒの抵抗値は、実施例１と同様に１Ω〜１０Ω程度の抵抗値を選ぶことが望ましい。ＰＭＯＳトランジスターＭＰのチャンネル長は、０．５μｍ〜１０μｍの範囲から選ぶことが望ましく、ＰＭＯＳトランジスターＭＰのチャンネル幅は、３００μｍ〜７０００μｍの範囲から選ぶことが望ましい。
また、ＰＭＯＳトランジスターＭＰは、複数のＰＭＯＳトランジスターに分割したものを並列に接続しても良いが、その総チャンネル幅が３００ｕｍ〜７０００ｕｍの範囲から選ぶことが望ましい。
以上のように、本実施例３に係る静電気放電保護回路３０では、上記半導体装置の内部にイミュニティノイズが流入する場合、ＰＭＯＳトランジスターＭＰのドレイン−ソース間電圧が、ＰＭＯＳトランジスターＭＰのドレイン−ソース間耐圧を上回る。
この時、ＰＭＯＳトランジスターＭＰのソースからＰＭＯＳトランジスターＭＰのドレインへアバランシェ降伏により大きな電流が流れる。これにより、上記半導体装置の内部に流入するイミュニティノイズを上記接地端子に逃がすことが可能となり、上記半導体装置のイミュニティ耐性を向上させることが可能となる。
なお、電極（ＰＭＯＳトランジスターＭＰのゲート電極、ＰＭＯＳトランジスターＭＰのソース電極、ＰＭＯＳトランジスターＭＰのドレイン電極、ＰＭＯＳトランジスターＭＰのＮウェルコンタクト電極）は、Ｐ型半導体基板３１の表面３１ａ側にのみ形成できる。これらの理由から、本実施例３に係る静電気放電保護回路３０は、ＣＯＦ（Chip On Film）実装を行う半導体装置に適している。
〔実施例４〕
図７は、本実施例４の静電気放電保護回路４０の等価回路である。図７の等価回路では、実施例２の静電気放電保護回路２０と同様に、電源ラインＰとグランドラインＧとの間に、第２のＰＭＯＳトランジスターＭＰ２を設けている。電源端子または基準電源端子とグランド端子との間には、第１のＰＭＯＳトランジスターＭＰ１を設けている。
静電気放電保護回路４０を備える半導体装置では、ＨＢＭモデルやＭＭモデルにおいて静電破壊試験を行う時のサージノイズは、抵抗体Ｒを介することなく、第２のＰＭＯＳトランジスターＭＰ２を経由して、グランド端子へ逃げることができる。このため、ＨＢＭモデルやＭＭモデルにおいて静電破壊試験を行う時の耐量の向上が図られる。
抵抗体Ｒの抵抗値は、実施例１と同様に１Ω〜１０Ω程度の抵抗値を選ぶことが望ましい。各ＰＭＯＳトランジスターは、実施例３と同様に、複数に分割したものを並列に接続しても良いが、第１のＰＭＯＳトランジスターＭＰ１の総チャンネル幅は、３００μｍ〜７０００μｍの範囲から選ぶことが望ましく、第２のＰＭＯＳトランジスターＭＰ２の総チャンネル幅は、３００μｍ〜３５００μｍの範囲から選ぶことが望ましい。
〔実施例５〕
より一般的な静電気放電保護回路の等価回路は、本実施例５の図８、及び後述する実施例６の図９に示されるような等価回路となる。図８は、本実施例５の静電気放電保護回路５０の等価回路である。図８の等価回路では、静電気保護素子５１を１つ用いており、電源端子または基準電源端子とグランド端子との間に静電気保護素子５１を設けている。
図８の等価回路では、静電気保護素子５１を設けることで、イミュニティノイズを逃がすと共に、電源端子または基準電源端子と、静電気放電保護回路５０が接続される半導体装置の内部回路との間に、抵抗体Ｒを介することで、上記半導体装置の内部回路に流入する電流を低減させている。
抵抗体Ｒの抵抗値は、実施例１と同様に１Ω〜１０Ω程度の抵抗値を選ぶことが望ましい。
〔実施例６〕
図９は、本実施例６の静電気放電保護回路６０の等価回路である。図９の等価回路では、静電気保護素子を２つ用いており、電源ラインＰとグランドラインＧとの間に第２の静電気保護素子６２を設けている。電源端子または基準電源端子とグランド端子との間には、第１の静電気保護素子６１を設けている。
静電気放電保護回路６０を備える半導体装置では、ＨＢＭモデルやＭＭモデルにおいて静電破壊試験を行う時のサージノイズは、抵抗体Ｒを介することなく、第２の静電気保護素子６２を経由して、グランド端子へ逃げることができる。このため、ＨＢＭモデルやＭＭモデルにおいて静電破壊試験を行う時の耐量の向上が図られる。
抵抗体Ｒの抵抗値は、実施例１と同様に１Ω〜１０Ω程度の抵抗値を選ぶことが望ましい。
図８及び図９で示される等価回路の、静電気保護素子５１、６１、６２としては、本実施形態の実施例１〜４で述べている、ダイオードやＰＭＯＳトランジスターの他にも、ＮＭＯＳトランジスターやバイポーラトランジスター、サイリスター構造を有するものを用いても良い。
〔実施例７〕
図１２は、本実施例７の静電気放電保護回路７０を備える半導体装置における、ＨＢＭモデルまたはＭＭモデルでのサージノイズの経路を示すブロック図である。上記サージノイズの経路は、グランド端子基準＋印加でのサージノイズ経路である。
図１２のブロック図では、静電気保護素子であるダイオードＤ７は、実施例１と同じ要領で形成されるが、入力端子や出力端子と電源ラインＰとの間に接続されている、静電気保護素子（回路保護装置）７１の一端の接続方法を工夫することにより、実施例２の静電気放電保護回路２０と同様に、ＨＢＭモデルやＭＭモデルでの耐量向上を実現するものである。
図１２の、本実施例８の静電気放電保護回路７０を備える半導体装置では、入力端子や出力端子と電源ラインＰとの間に接続されている、静電気保護素子７１の一端Ｅ７１を、ダイオードＤ７のカソード電極と抵抗体Ｒの一端との接続点Ｐ７１に接続している。
静電気放電保護回路７０を備える半導体装置では、ＨＢＭモデルやＭＭモデルにおいて静電破壊試験を行う時のサージノイズは、抵抗体Ｒを介することなく、ダイオードＤ７を経由して、グランド端子へ逃げることができる。このため、ＨＢＭモデルやＭＭモデルでの静電破壊試験時の耐量の向上が図られる。
抵抗体Ｒの抵抗値は、実施例１と同様に１Ω〜１０Ω程度の抵抗値を選ぶことが望ましい。ダイオードＤ７は、実施例１と同様に、複数に分割したものを並列に接続しても良いが、ダイオードの総周囲長は１０００μｍ〜２００００μｍの範囲から選ぶことが望ましい。
〔実施例８〕
図１３は、本実施例８の静電気放電保護回路８０を備える半導体装置における、ＨＢＭモデルまたはＭＭモデルでのサージノイズの経路を示すブロック図である。上記サージノイズの経路は、グランド端子基準＋印加でのサージノイズ経路である。
図１３のブロック図では、静電気保護素子であるＰＭＯＳトランジスターＭＰ８は、実施例３と同じ要領で形成されるが、入力端子や出力端子と電源ラインＰとの間に接続されている、静電気保護素子（回路保護装置）８１の一端の接続方法を工夫することにより、実施例４の静電気放電保護回路４０と同様に、ＨＢＭモデルやＭＭモデルでの耐量向上を実現するものである。
図１３の、本実施例８の静電気放電保護回路８０を備える半導体装置では、入力端子や出力端子と電源ラインＰとの間に接続されている、静電気保護素子８１の一端Ｅ８１を、ＰＭＯＳトランジスターＭＰ８のソース電極、ＰＭＯＳトランジスターＭＰ８のゲート電極及び抵抗体Ｒの一端の接続点Ｐ８１に接続している。
静電気放電保護回路８０を備える半導体装置では、ＨＢＭモデルやＭＭモデルにおいて静電破壊試験を行う時のサージノイズは、抵抗体Ｒを介することなく、ＰＭＯＳトランジスターＭＰ８を経由して、グランド端子へ逃げることができる。このため、ＨＢＭモデルやＭＭモデルでの静電破壊試験時の耐量の向上が図られる。
抵抗体Ｒの抵抗値は、実施例１と同様に１Ω〜１０Ω程度の抵抗値を選ぶことが望ましい。ＰＭＯＳトランジスターＭＰ８は、実施例３と同様に、複数に分割したものを並列に接続しても良いが、ＰＭＯＳトランジスターの総チャンネル幅は３００μｍ〜７０００μｍの範囲から選ぶことが望ましい。
〔実施例９〕
図１４は、本実施例９の静電気放電保護回路９０を備える半導体装置における、ＨＢＭモデルまたはＭＭモデルでのサージノイズの経路を示すブロック図である。上記サージノイズの経路は、グランド端子基準＋印加でのサージノイズ経路である。図１４の半導体装置は、より一般的な静電気放電保護回路９０を備える半導体装置である。
図１４のブロック図では、静電気保護素子９２は、実施例５と同じ要領で形成されるが、入力端子や出力端子と電源ラインＰとの間に接続されている、静電気保護素子（回路保護装置）９１の一端の接続方法を工夫することにより、実施例６の静電気放電保護回路６０と同様に、ＨＢＭモデルやＭＭモデルでの耐量向上を実現するものである。
図１４の、本実施例９の静電気放電保護回路９０を備える半導体装置では、入力端子や出力端子と電源ラインＰとの間に接続されている、静電気保護素子９１の一端Ｅ９１を、電源端子または基準電源端子とグランド端子との間に接続されている、静電気保護素子９２の一端Ｅ９２と、抵抗体Ｒの一端との接続点Ｐ９１に接続している。
静電気放電保護回路９０を備える半導体装置では、ＨＢＭモデルやＭＭモデルにおいて静電破壊試験を行う時のサージノイズは、抵抗体Ｒを介することなく、電源端子または基準電源端子とグランド端子との間に接続されている、静電気保護素子９２を経由して、グランド端子へ逃げることができる。このため、ＨＢＭモデルやＭＭモデルでの静電破壊試験時の耐量の向上が図られる。
抵抗体Ｒの抵抗値は、実施例１と同様に１Ω〜１０Ω程度の抵抗値を選ぶことが望ましい。図１４に示される静電気放電保護回路９０において、電源端子または基準電源端子とグランド端子との間に接続されている、静電気保護素子９２としては、本実施形態の実施例１〜実施例４で述べている、ダイオードやＰＭＯＳトランジスターの他にも、ＮＭＯＳトランジスターやバイポーラトランジスター、サイリスター構造を有するものでも良い。
実施例７〜実施例９では、内部回路の両端にさらなる静電気保護素子を追加することなく、ＨＢＭモデルやＭＭモデルでの静電破壊試験時の耐量の向上が図られる。従って、半導体装置の大きさを増加させる必要がないので、チップコストを増加させることなく、ＨＢＭモデルやＭＭモデルにおいて静電破壊試験を行う時の耐量の向上が実現できる。
また、実施例７〜実施例９では、静電気保護素子７１、８１、９１としては、本実施形態の実施例１〜実施例４で述べている、ダイオードやＰＭＯＳトランジスターの他にも、ＮＭＯＳトランジスターやバイポーラトランジスター、サイリスター構造を有するものでも良い。
なお、本実施の形態において、抵抗体Ｒの両端に複数の静電気放電保護を用いる場合、同じ素子を使用しているが、これに限定されず、異なる素子を組み合わせてもよい。例えば図４において、ダイオードＤ２の代りにＰＭＯＳトランジスターを設けてもよい。
本発明の半導体装置は、内部に流入するイミュニティノイズを接地端子に逃がすことで、イミュニティ耐性を向上させているので、液晶ディスプレイやプラズマディスプレイ等の表示パネル駆動用ＬＳＩに好適に用いることが出来る。
本発明の実施例に係る静電気放電保護回路の横断面図である。 本発明の実施例に係る静電気放電保護回路の等価回路である。 本発明の他の実施例に係る静電気放電保護回路の横断面図である。 本発明の他の実施例に係る静電気放電保護回路の等価回路である。 本発明のさらに別の実施例に係る静電気放電保護回路の横断面図である。 本発明のさらに別の実施例に係る静電気放電保護回路の等価回路である。 本発明のさらに別の実施例に係る静電気放電保護回路の等価回路である。 本発明のさらに別の実施例に係る静電気放電保護回路の等価回路である。 本発明のさらに別の実施例に係る静電気放電保護回路の等価回路である。 本発明の実施例に係る静電気放電保護回路を備える半導体装置における、ＨＢＭモデルまたはＭＭモデルでのサージノイズの経路を示すブロック図である。 本発明の他の実施例に係る静電気放電保護回路を備える半導体装置における、ＨＢＭモデルまたはＭＭモデルでのサージノイズの経路を示すブロック図である。 本発明のさらに別の実施例に係る静電気放電保護回路を備える半導体装置における、ＨＢＭモデルまたはＭＭモデルでのサージノイズの経路を示すブロック図である。 本発明のさらに別の実施例に係る静電気放電保護回路を備える半導体装置における、ＨＢＭモデルまたはＭＭモデルでのサージノイズの経路を示すブロック図である。 本発明のさらに別の実施例に係る静電気放電保護回路を備える半導体装置における、ＨＢＭモデルまたはＭＭモデルでのサージノイズの経路を示すブロック図である。 IEC-61000-4-2試験用高電圧印加機の概略構成を示す回路図である。 IEC-61000-4-2試験用高電圧印加機が出力する電流の波形図である。
符号の説明
１、２１、３１ Ｐ型半導体基板
１ａ、２１ａ、３１ａ 表面
２、２２、３３ 素子分離部
３、２３ａ、２３ｂ、３７ Ｎ型不純物領域
４、２４ａ、２４ｂ、３６ａ、３６ｂ Ｐ型不純物領域
５、２５、３５、３９ 多層膜
６、２６、４１ 層間絶縁膜
７〜９、２７〜２９、４２〜４４ メタル配線
１０、２０、３０、４０、５０、６０、７０、８０、９０ 静電気放電保護回路
３２ Ｎ型不純物ウェル
３８ チャンネル注入領域
５１、９２ 静電気保護素子（第１回路保護手段）
６１ 第１の静電気保護素子（第１回路保護手段）
６２ 第２の静電気保護素子（第２回路保護手段）
７１、８１、９１ 静電気保護素子（第３回路保護手段）
Ｄ ダイオード（第１回路保護手段）
Ｄ１ 第１のダイオード（第１回路保護手段）
Ｄ２ 第２のダイオード（第２回路保護手段）
Ｄ７ ダイオード（第１回路保護手段）
Ｅ７１、Ｅ８１、Ｅ９１、Ｅ９２ 一端
Ｇ グランドライン
ＭＰ、ＭＰ１、ＭＰ８ ＰＭＯＳトランジスター（第１回路保護手段）
ＭＰ２ ＰＭＯＳトランジスター（第２回路保護手段）
Ｐ 電源ライン
Ｐ７１、Ｐ８１、Ｐ９１ 接続点
Ｒ 抵抗体

Claims (6)

  1. 上記半導体装置の外部から電圧を供給される、電圧供給端子に一端が接続され、上記半導体装置の内部回路に他端が接続される抵抗体と、
    上記電圧供給端子と、電気的に接地される接地端子との間に接続される第１回路保護手段とを備える半導体装置において、
    上記第１回路保護手段の一端及び抵抗体の一端は、上記電圧供給端子に接続され、
    上記第１回路保護手段の他端は、上記接地端子に接続され、
    上記第１回路保護手段は、ダイオード、ＰＭＯＳトランジスター、ＮＭＯＳトランジスター、バイポーラトランジスター及びサイリスター構造を有するもののいずれか１つであることを特徴とする半導体装置。
  2. 第２回路保護手段をさらに備え、
    上記第２回路保護手段の一端は、上記抵抗体の上記他端に接続され、上記回路保護手段の他端は、上記接地端子に接続され、
    上記第２回路保護手段は、ダイオード、ＰＭＯＳトランジスター、ＮＭＯＳトランジスター、バイポーラトランジスター及びサイリスター構造を有するもののいずれか１つであることを特徴とする、請求項１に記載の半導体装置。
  3. 上記内部回路の、入力端子または出力端子に一端が接続され、
    上記第１回路保護手段の一端に他端が接続される第３回路保護手段をさらに備えることを特徴とする、請求項１に記載の半導体装置。
  4. 上記第３回路保護手段は、ダイオード、ＰＭＯＳトランジスター、ＮＭＯＳトランジスター、バイポーラトランジスター及びサイリスター構造を有するもののいずれか１つであることを特徴とする、請求項３に記載の半導体装置。
  5. 前記電圧供給端子と、前記接地端子とは、上記半導体装置を形成する、半導体基板の同じ面に形成されることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
  6. 上記抵抗体は、多結晶シリコン膜、または多結晶シリコン膜と高融点金属膜とを積層した膜であることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
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