JP2012054435A - 電力用半導体装置及びその製造方法 - Google Patents

電力用半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2012054435A
JP2012054435A JP2010196300A JP2010196300A JP2012054435A JP 2012054435 A JP2012054435 A JP 2012054435A JP 2010196300 A JP2010196300 A JP 2010196300A JP 2010196300 A JP2010196300 A JP 2010196300A JP 2012054435 A JP2012054435 A JP 2012054435A
Authority
JP
Japan
Prior art keywords
trench
semiconductor substrate
insulating film
semiconductor device
power semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010196300A
Other languages
English (en)
Inventor
Ryoichi Fujii
亮一 藤井
Naruto Honda
成人 本田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2010196300A priority Critical patent/JP2012054435A/ja
Publication of JP2012054435A publication Critical patent/JP2012054435A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】CMPによる平坦化処理においてセル領域の絶縁膜厚ばらつきを抑制することが可能な、電力用半導体装置及びその製造方法の提供を目的とする。
【解決手段】本発明に係る電力用半導体装置は、半導体基板1と、半導体基板1の表面における周縁部にリング状に形成された第1トレンチ2と、半導体基板1の前記表面における第1トレンチ2に囲まれた領域に形成された少なくとも1のリング状のダミートレンチ3と、第1トレンチ2、ダミートレンチ3内に埋め込まれ平坦化処理された絶縁膜4とを備える。半導体基板1の前記表面における第1トレンチ2、ダミートレンチ3間の領域は半導体素子が形成されるセル領域として規定される。
【選択図】図1

Description

この発明は、電力用半導体装置における絶縁膜の平坦化技術に関する。
電力用半導体装置として、半導体基板上に形成されたPN接合により整流を行うダイオード、あるいは半導体基板上に絶縁膜を介して形成されたゲートに電圧を印加することにより主電流制御を行うMOS型電界効果トランジスタ(MOSFET:Metal-Oxide-Semiconductor Field-Effect Transistor)や絶縁ゲートバイポーラトランジスタ(IGBT: Insulated Gate Bipolar Transistor)等が知られている。これらの電力用半導体装置は、電流が流れるセル領域と、耐圧を保持するためにセル領域外周に形成された終端領域で構成される。終端領域構造としては、例えばリサーフ(RESURF:Reduced Surface Field)構造が使用されている。リサーフ構造では、逆電圧印加時に空乏層をリサーフ層により伸ばすことで耐圧を保持している。この際、リサーフ層の表面には耐圧保持のため厚い絶縁膜が必要となる。この厚い絶縁膜の存在は基板上に高段差を生じ、例えば写真製版工程でのレジスト塗付など後工程での加工を難しくするため、特許文献1のように絶縁体を基板に埋め込む方法が提案されている。特許文献1では、終端領域にリサーフ層形成のための不純物注入を行った後にトレンチを形成して絶縁膜を埋め込み、不要な絶縁膜をCMP(Chemical Mechanical Polishing)で平坦化処理することでリサーフ層上に厚い絶縁膜を形成し、高段差の発生を抑制している。
特開2009−88385号公報
従来技術では、半導体基板にトレンチを形成した後に、トレンチ内に絶縁膜を埋め込むために基板全体に成膜した絶縁膜を例えばCMPで平坦化処理するが、基板表面へのダメージを避けるために基板表面が露出する前に平坦化処理を停止する。この際に、トレンチで囲まれたセル領域の中心部で絶縁膜が厚く残り、セル領域内で絶縁膜の膜厚にばらつきが生じるという問題がある。
平坦化処理の後セル領域に電極を形成するために、例えば写真製版によりレジストを終端領域にのみ残して、セル領域の絶縁膜をドライエッチングにより全て除去すると、セル領域の外周部では中央部と比較して絶縁膜厚が薄いためオーバーエッチ量が大きくなる。そのためセル領域外周部の基板表面には中央部と比べてオーバーエッチングによるダメージが多く入り、基板に欠陥が形成され、電力用半導体装置としての電気特性を悪化させる要因となる。
絶縁膜の除去をウェットエッチングにより行った場合には、絶縁膜の薄いセル領域外周部で中央部よりも早く基板表面が露出する。セル領域外周部の基板表面が露出した後もセル領域中央部の厚い絶縁膜を除去するためにウェットエッチングを続行すると、セル領域外周部からレジストで覆われている終端領域の絶縁膜にサイドエッチングが入り、絶縁膜が薄くなる。これにより電力用半導体装置としての耐圧が悪化する。
平坦化処理後のセル領域内の酸化膜厚のばらつきは、セル領域の面積が大きく、終端領域に形成するトレンチの幅が広い場合に悪化する。高耐圧の電力用半導体装置では、終端領域で耐圧を保つため耐圧に比例してトレンチの幅が広くなるので、平坦化処理後のセル領域の酸化膜のばらつきによる電気特性への影響が特に大きくなる。
本発明は上述の問題に鑑み、CMPによる平坦化処理においてセル領域の絶縁膜厚ばらつきを抑制することが可能な、電力用半導体装置及びその製造方法の提供を目的とする。
本発明の電力用半導体装置は、半導体基板と、前記半導体基板の表面における周縁部にリング状に形成された第1トレンチと、前記半導体基板の前記表面における前記第1トレンチに囲まれた領域に形成された少なくとも1のリング状の第2トレンチと、前記第1、第2トレンチ内に埋め込まれ平坦化処理された絶縁膜とを備え、前記半導体基板の前記表面における前記第1、第2トレンチ間の領域は半導体素子が形成されるセル領域として規定されることを特徴とする。
本発明の電力用半導体装置の製造方法は、(a)半導体基板を準備する工程と、(b)半導体基板の表面における周縁部にリング状に第1トレンチを形成する工程と、(c)前記半導体基板の前記表面における前記第1トレンチに囲まれた領域に少なくとも1のリング状の第2トレンチを形成し、前記半導体基板の前記表面における前記第1、第2トレンチ間の領域を半導体素子が形成されるセル領域として規定する工程と、(d)前記第1、第2トレンチの内部を含む前記半導体基板上に絶縁膜を形成する工程と、(e)化学機械研磨により前記絶縁膜の平坦化処理を行う工程とを備える。
本発明の電力用半導体装置は、前記半導体基板の前記表面における前記第1トレンチに囲まれた領域に形成された少なくとも1のリング状の第2トレンチを備えるので、半導体基板上に形成した絶縁膜の平坦化処理において絶縁膜の膜厚のばらつきを抑制することができる。
本発明の電力用半導体装置の製造方法は、(c)半導体基板の表面における第1トレンチに囲まれた領域に少なくとも1のリング状の第2トレンチを形成し、前記半導体基板の前記表面における前記第1、第2トレンチ間の領域を半導体素子が形成されるセル領域として規定する工程と、(d)前記第1、第2トレンチの内部を含む前記半導体基板上に絶縁膜を形成する工程と、(e)化学機械研磨により前記絶縁膜の平坦化処理を行う工程とを備えるので、平坦化処理において絶縁膜の膜厚のばらつきを抑制することができる。
実施の形態1に係る電力用半導体装置の平面図である。 実施の形態1に係る電力用半導体装置の製造工程を示す断面図である。 実施の形態1に係る電力用半導体装置の製造工程を示す断面図である。 実施の形態1に係る電力用半導体装置の製造工程を示す断面図である。 実施の形態1に係る電力用半導体装置の製造工程を示す断面図である。 実施の形態1に係る電力用半導体装置の製造工程を示す断面図である。 実施の形態1に係る電力用半導体装置の製造工程を示す断面図である。 実施の形態1に係る電力用半導体装置の製造工程を示す断面図である。 実施の形態1に係る電力用半導体装置の平面図である。 前提技術に係る電力用半導体装置の製造工程を示す断面図である。 前提技術に係る電力用半導体装置の製造工程を示す断面図である。 前提技術に係る電力用半導体装置の製造工程を示す断面図である。 前提技術に係る電力用半導体装置の製造工程を示す断面図である。 前提技術に係る電力用半導体装置の製造工程を示す断面図である。 実施の形態2に係る電力用半導体装置の製造工程を示す断面図である。
<前提技術>
図9は、本発明の前提技術に係るダイオードチップの平面図である。
1.5cm角の半導体基板1の周縁に沿って、リング状のトレンチ2が形成され、トレンチ2の内側がセル領域と規定される。トレンチ2は幅が1mmであり、深さは1.5μmである。またトレンチ2の内部には絶縁膜4(図11~14参照)が埋め込まれる。
図10は図9のB−B断面図であり、図11〜図14は図2のダイオードチップにおいてトレンチ2の内部に絶縁膜4を形成する工程を示す図である。まず、半導体基板1上にその周縁部に沿ってトレンチ2を形成する(図10)。
次に、トレンチ2を含む半導体基板1の表面に絶縁膜4を形成する(図11)。絶縁膜4の表面にはトレンチ2の形状に沿って窪んだ凹状領域が生じる。
研磨パッド5を用いてCMPによる絶縁膜4の平坦化処理を開始すると、図12のようにトレンチ2の近傍の凹状領域から研磨が開始される。ところが、図13に示すようにチップ中央部分の研磨が進まない。図14に示すようにトレンチ1上の絶縁膜4の膜厚が2μmになるまで研磨を進めた場合、チップ中央の半導体基板1上に形成される絶縁膜4の膜厚は2μm程度残る。絶縁膜4の表面は平坦にならず、チップ内に1.5μmの絶縁膜4の膜厚のばらつきが生じる。
このように絶縁膜4の膜厚ばらつきが生じると、後のエッチング工程で半導体基板1表面にダメージを与えて電気特性が悪化したり、終端領域の絶縁膜をサイドエッチングすることによって耐圧が悪化するという問題が生じる。そこで、本発明ではトレンチ2の内側にさらにダミートレンチ3を設けることによって、平坦化処理後にチップ全体で絶縁膜4の膜厚を均一にする。
(実施の形態1)
図1は、本実施の形態1に係る電力用半導体装置であるダイオードチップの構造を示す平面図である。本発明の構造はダイオードの他、MOSFETやIGBTなど他の電力用半導体装置にも適用可能であるが、以下ではダイオードチップを例にして説明する。
1.5cm角の半導体基板1の周縁は終端領域であって、不純物が注入されてリサーフ層(図示せず)が形成される。リサーフ層上の基板表面にはリング状のトレンチ2が形成される。半導体基板1は例えばシリコン基板であり、その他SiC、GaNまたはダイヤモンドなど、Siよりバンドギャップの大きいワイドバンドギャップ半導体も用いられる。
さらに、チップ中央部のセル領域にもリング状のダミートレンチ3が形成される。トレンチ2、ダミートレンチ3はいずれも幅が1mmであり、深さは1.5μmである。またこれらのトレンチ2,3の内部には絶縁膜4(図3〜8参照)が埋め込まれる。そして、トレンチ2、ダミートレンチ3間の半導体基板1表面が、半導体素子が形成されるセル領域として規定される。
図2は図1のA−A断面図であり、図3〜図8は図2のダイオードチップにおいてトレンチ2、ダミートレンチ3の内部に絶縁膜4を形成する工程を示す図である。
半導体基板1上にトレンチ2、ダミートレンチ3が写真製版工程とドライエッチングによりそれぞれ形成される(図2)。
この構造上に膜厚2.5μmの絶縁膜4を成膜すると図3に示すようになる。絶縁膜4は例えばシリコン酸化膜である。絶縁膜4はトレンチ2/ダミートレンチ3の内部のみならず半導体基板1の表面にも形成され、絶縁膜4の表面にはトレンチ2/ダミートレンチ3の形状に沿って窪んだ凹状領域が形成される。
このような絶縁膜4をCMPによって平坦化処理する場合、前記凹状領域の幅が1mm程度と広いと、凹状領域の角から、すなわちトレンチ2/ダミートレンチ3と半導体基板1の表面の境界近傍の絶縁膜4の角から研磨が開始する。図4は、研磨開始直後の研磨パッド5とダイオードチップの断面図である。
さらに図5、図6、図7に示す順に研磨が進行し、最終的には図8に示すように絶縁膜4は平坦になる。トレンチ2/ダミートレンチ3上の絶縁膜4の膜厚は2μm、半導体基板1上の絶縁膜4の膜厚は0.5μmとなる。
このように、本実施の形態ではトレンチ2の内側にダミートレンチ3を形成することにより、平坦化処理後にチップ全体で平坦な絶縁膜4表面を得ることが出来る。
なお、ダミートレンチ3はトレンチ2の内側に形成されれば良く、チップ中央以外の場所に配置されても良い。
<効果>
実施の形態1に係る電力用半導体装置によれば、半導体基板1と、半導体基板1の表面における周縁部にリング状に形成されたトレンチ2(第1トレンチ)と、半導体基板1の前記表面における第1トレンチ2に囲まれた領域に形成された少なくとも1のリング状のダミートレンチ3(第2トレンチ)と、第1、第2トレンチ内に埋め込まれ平坦化処理された絶縁膜4とを備え、半導体基板1の前記表面における第1、第2トレンチ間の領域は半導体素子が形成されるセル領域として規定されることにより、CMPによる平坦化処理においてセル領域の絶縁膜4の膜厚ばらつきを抑制することが可能となる。
また、実施の形態1に係る電力用半導体装置によれば、半導体基板1はSiまたはSiよりもバンドギャップの大きいSiC,GaN系半導体あるいはダイヤモンドを含むワイドバンドギャップ半導体によって構成されるため、良好な電気特性を得ることが出来る。
また、実施の形態1に係る電力用半導体装置によれば、半導体基板1上に形成されたリサーフ層をさらに備え、第1トレンチがリサーフ層の表面に形成されるので、リサーフ構造を備えた電力用半導体装置において、CMPによる平坦化処理におけるセル領域の絶縁膜4の膜厚ばらつきを抑制することが可能となる。
実施の形態1に係る電力用半導体装置の製造方法によれば、(a)半導体基板1を準備する工程と、(b)半導体基板1の表面における周縁部にリング状にトレンチ2を形成し、(c)半導体基板1の前記表面におけるトレンチ2に囲まれた領域に少なくとも1のリング状のダミートレンチ3を形成し、半導体基板1の前記表面におけるトレンチ2、ダミートレンチ3間の領域を半導体素子が形成されるセル領域として規定する工程と、(d)トレンチ2、ダミートレンチ3の内部を含む半導体基板1上に絶縁膜4を形成する工程と、(e)化学機械研磨により絶縁膜4の平坦化処理を行う工程とを備えるので、CMPによる平坦化処理においてセル領域の絶縁膜4の膜厚ばらつきを抑制することが可能となる。
また、実施の形態1に係る電力用半導体装置の製造方法によれば、工程(a)で、SiまたはSiよりもバンドギャップの大きいSiC,GaN系半導体あるいはダイヤモンドを含むワイドバンドギャップ半導体により構成された半導体基板1を準備することにより、良好な電気特性を得ることが出来る。
また、実施の形態1に係る電力用半導体装置の製造方法によれば、工程(b)の前に、半導体基板1上にリサーフ層を形成する工程をさらに備え、工程(b)では、リサーフ層の表面にトレンチ2を形成するので、リサーフ構造を備えた電力用半導体装置において、CMPによる平坦化処理におけるセル領域の絶縁膜4の膜厚ばらつきを抑制することが可能となる。
(実施の形態2)
図15は、実施の形態2に係る電力用半導体装置、具体的にはダイオードチップの平面図である。
実施の形態1ではチップ中央の1箇所にダミートレンチ3を形成したが、実施の形態2では、リング状のトレンチ2の内側に複数のリング状のダミートレンチ3a,3b,3c,3dを形成する。それ以外の構成は実施の形態1と同様であるため、説明を省略する。
チップサイズが大きくなると、1箇所のダミートレンチだけではCMPによりチップ全体の絶縁膜4を平坦化することが困難になるので、複数個所にダミートレンチを設けることによって平坦化を可能にする。
例えば、2cm角のダイオードチップで他の寸法が実施の形態1と同様であれば、図15に示すようにダミートレンチを4箇所に配置すれば良い。図13ではダミートレンチ3a,3b,3c,3dを2行2列で配置しているが、斜めや千鳥状に配置しても良く配置方法に制約はない。
<効果>
実施の形態2に係る電力用半導体装置によれば、ダミートレンチ3a,3b,3c,3d(第2トレンチ)が複数形成されるので、大きいチップサイズの電力用半導体装置であっても、CMPによる平坦化処理においてセル領域の絶縁膜4の膜厚ばらつきを抑制することが可能となる。
実施の形態2に係る電力用半導体装置の製造方法によれば、半導体基板1の表面におけるトレンチ2に囲まれた領域に複数のダミートレンチ3a,3b,3c,3dを形成する工程を備えるので、大きいチップサイズの電力用半導体装置であっても、CMPによる平坦化処理においてセル領域の絶縁膜4の膜厚ばらつきを抑制することが可能となる。
1 半導体基板、2 トレンチ、3,3a,3b,3c,3d ダミートレンチ、4 酸化膜、5 研磨パッド。

Claims (8)

  1. 半導体基板と、
    前記半導体基板の表面における周縁部にリング状に形成された第1トレンチと、
    前記半導体基板の前記表面における前記第1トレンチに囲まれた領域に形成された少なくとも1のリング状の第2トレンチと、
    前記第1、第2トレンチ内に埋め込まれ平坦化処理された絶縁膜とを備え、
    前記半導体基板の前記表面における前記第1、第2トレンチ間の領域は半導体素子が形成されるセル領域として規定されることを特徴とする電力用半導体装置。
  2. 前記第2トレンチは複数形成されることを特徴とする、請求項1に記載の電力用半導体装置。
  3. 前記半導体基板はSiまたはSiよりもバンドギャップの大きいSiC,GaN系半導体あるいはダイヤモンドを含むワイドバンドギャップ半導体によって構成されることを特徴とする、請求項1又は2に記載の電力用半導体装置。
  4. 前記半導体基板上に形成されたリサーフ層をさらに備え、
    前記第1トレンチは前記リサーフ層の表面に形成される、請求項1〜3のいずれかに記載の電力用半導体装置。
  5. (a)半導体基板を準備する工程と、
    (b)半導体基板の表面における周縁部にリング状に第1トレンチを形成する工程と、
    (c)前記半導体基板の前記表面における前記第1トレンチに囲まれた領域に少なくとも1のリング状の第2トレンチを形成し、前記半導体基板の前記表面における前記第1、第2トレンチ間の領域を半導体素子が形成されるセル領域として規定する工程と、
    (d)前記第1、第2トレンチの内部を含む前記半導体基板上に絶縁膜を形成する工程と、
    (e)化学機械研磨により前記絶縁膜の平坦化処理を行う工程と
    を備える電力用半導体装置の製造方法。
  6. 前記工程(c)は、複数の前記第2トレンチを形成する工程である、請求項5に記載の電力用半導体装置の製造方法。
  7. 前記工程(a)は、SiまたはSiよりもバンドギャップの大きいSiC,GaN系半導体あるいはダイヤモンドを含むワイドバンドギャップ半導体により構成された半導体基板を準備する工程である、請求項5又は6に記載の電力用半導体装置の製造方法。
  8. (f)前記工程(b)の前に、前記半導体基板上にリサーフ層を形成する工程をさらに備え、
    前記工程(b)は、前記リサーフ層の表面に前記第1トレンチを形成する工程であることを特徴とする、請求項5〜7のいずれかに記載の電力用半導体装置の製造方法。
JP2010196300A 2010-09-02 2010-09-02 電力用半導体装置及びその製造方法 Pending JP2012054435A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010196300A JP2012054435A (ja) 2010-09-02 2010-09-02 電力用半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010196300A JP2012054435A (ja) 2010-09-02 2010-09-02 電力用半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2012054435A true JP2012054435A (ja) 2012-03-15

Family

ID=45907449

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010196300A Pending JP2012054435A (ja) 2010-09-02 2010-09-02 電力用半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP2012054435A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106571402A (zh) * 2016-11-18 2017-04-19 吉林瑞能半导体有限公司 一种快恢复功率二极管及其制造方法
CN112768447A (zh) * 2021-01-11 2021-05-07 杭州士兰集昕微电子有限公司 逆导型绝缘栅双极型晶体管及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106571402A (zh) * 2016-11-18 2017-04-19 吉林瑞能半导体有限公司 一种快恢复功率二极管及其制造方法
CN106571402B (zh) * 2016-11-18 2024-03-29 吉林瑞能半导体有限公司 一种快恢复功率二极管及其制造方法
CN112768447A (zh) * 2021-01-11 2021-05-07 杭州士兰集昕微电子有限公司 逆导型绝缘栅双极型晶体管及其制造方法

Similar Documents

Publication Publication Date Title
KR102156130B1 (ko) 반도체 소자 형성 방법
US9099321B2 (en) Method for fabricating power semiconductor device
US20120235229A1 (en) Inter-poly dielectric in a shielded gate mosfet device
KR101206382B1 (ko) 반도체장치 및 반도체장치의 제조방법
US8962430B2 (en) Method for the formation of a protective dual liner for a shallow trench isolation structure
TW200933899A (en) Mesa type semiconductor device and method for making the same
US20160020279A1 (en) Edge Termination Using Guard Rings Between Recessed Field Oxide Regions
KR101786202B1 (ko) 접합 누설이 감소한 반도체 구조물
US20120168859A1 (en) Vertical transistor manufacturing method and vertical transistor
CN108962993B (zh) 半导体装置及其制造方法
KR101236498B1 (ko) 전력 반도체장치
JP2008270811A (ja) トレンチ金属酸化物半導体
JP5509543B2 (ja) 半導体装置の製造方法
KR20160111302A (ko) 반도체 장치
US20150054064A1 (en) Power semiconductor device with super junction structure and interlaced, grid-type trench network
JP2014078689A (ja) 電力用半導体装置、および、電力用半導体装置の製造方法
JP2007208075A (ja) 半導体装置
US8450183B2 (en) Power semiconductor device and method of manufacturing the same
JP2010021532A (ja) メサ型半導体装置及びその製造方法
JP2004079988A (ja) 半導体装置
JP2012054435A (ja) 電力用半導体装置及びその製造方法
JP5520024B2 (ja) 半導体装置、及びその製造方法
TW201244059A (en) Termination structure for power devices
JP2020038938A (ja) 半導体装置および半導体装置の製造方法
JP2008283030A (ja) 半導体装置及びその製造方法