JP2008283030A

JP2008283030A - 半導体装置及びその製造方法

Info

Publication number: JP2008283030A
Application number: JP2007126589A
Authority: JP
Inventors: Akira Suzuki; 彰鈴木; Katsuyuki Seki; 克行関; Kikuo Okada; 喜久雄岡田
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd; Sanyo Semiconductor Manufacturing Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd; On Semiconductor Niigata Co Ltd
Priority date: 2007-05-11
Filing date: 2007-05-11
Publication date: 2008-11-20
Anticipated expiration: 2027-05-11
Also published as: JP5074093B2

Abstract

【課題】いわゆるメサ型の半導体装置において、耐圧の向上を図ると共に高信頼性の半導体装置及びその製造方法を提供することを目的とする。
【解決手段】レジスト層をマスクとした異方性エッチングで絶縁膜５及び半導体基板１を選択的に除去し、半導体基板１の主面に対して実質的に垂直な側壁を有する溝８を形成する。次に、溝８に対して等方性エッチングする。これにより、溝８の内壁に生じた荒れは除去されて、溝８の内壁が平坦化される。また、同時に水平方向にもエッチングが進行し、溝８の上部１０は、半導体基板１の表面側に近付くにつれて広がるように傾斜する。次に、溝８内にパッシベーション膜１１を形成する。次に、所定のダイシングラインに沿って半導体基板１等を切断し、チップ状の個々の半導体装置を得る。
【選択図】図６

Description

本発明は、高耐圧な半導体装置及びその製造方法に関するものである。

従来より、大電力用の整流素子として、メサ型ダイオーオードが知られている。従来のメサ型ダイオードについて図８を参照しながら説明する。

Ｎ^＋型の半導体基板１００の一方の面（以下、表面とする）上には、Ｎ型不純物が低濃度に拡散されたＮ⁻型半導体層１０１が形成されている。Ｎ⁻型半導体層１０１の表面上には、Ｐ型不純物が拡散されたＰ型半導体層１０２が形成され、Ｐ型半導体層１０２上には、絶縁膜１０３と、Ｐ型半導体層１０２と電気的に接続されたアノード電極１０４とが形成されている。また、半導体基板１００の表面からＮ⁻型半導体層１０１に達するメサ溝１０５が形成されている。また、半導体基板１００の他方の面（以下、裏面とする）上にはカソード電極１０６が形成されている。

メサ溝１０５の内壁は、半導体基板１００の表面側から裏面側にかけてＵ字状に緩やかに傾斜し、その内壁面上にはガラス等の絶縁性の材料を含むパッシベーション膜１０７が形成されている。

本発明に関連した技術は、例えば以下の特許文献に記載されている。
特開２００３―３４７３０６公報

上述したようなメサ型の半導体装置において、逆バイアス印加時の耐圧向上が要求されていた。そこで本発明者は、メサ構造を以下のように形成することで耐圧の向上が図れることを見出した。つまり、図８で示した従来構造の場合にはメサ溝１０５の内壁の全体が傾斜していたが、メサ溝の側壁を基板面に対して垂直にすることで耐圧の向上が図れることを見出した。これは、メサ溝付近の空乏層が広がり易くなり、電荷の集中が従来構造に比して起き難くなるためであると考えられる。

そこで、異方性の強いドライエッチング工程によって、より垂直な側壁部を有するメサ溝を形成したところ、耐圧の向上を図る事ができた。このドライエッチング工程では、例えば反応ガスを真空チャンバー内でプラズマ化させ、当該高密度プラズマを用いて半導体基板のエッチングを行う。

しかしながら、従来の手法で垂直な側壁部を有するメサ溝を形成した場合には、耐圧が向上する一方で、以下の問題が新たに生じることが判った。まず、メサ溝付近でのリーク電流が大きく、所望の動作特性が得られないという問題があった。

また、メサ溝の幅はチップサイズを小さく設計する観点から微細であるため、スクリーン印刷法やディスペンス法等でパッシベーション膜となる材料（例えばガラスペースト）をメサ溝内に塗布する際に、当該材料を被覆性良く塗布することが非常に困難であった。特に、半導体基板の表面に近い上部でパッシベーション膜の被覆不足が生じ易い。従って、このようなパッシベーション膜の被覆不足によって半導体装置の不良（例えば、機械的応力によるパッシベーション膜のクラック発生，水分やダスト等の腐食物質の浸入、局所的なリーク電流の発生等）が生じるという問題があった。なお、溝の幅を拡げることで、パッシベーション膜の材料を溝内に塗布し易くすることも考えられるが、それではチップサイズが大きくなり、微細な半導体装置を形成できない。

そこで本発明は、高耐圧でなお且つリーク電流の低減が可能であり、更にはチップサイズを増大させることなくパッシベーション膜の被覆性を改善した半導体装置及びその製造方法を提供することを目的とする。

本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された第１導電型の第１の半導体層と、前記第１の半導体層上に形成された第２導電型の第２の半導体層と、前記第１及び第２の半導体層の側面を覆うパッシベーション膜とを備え、前記第１の半導体層と前記第２の半導体層とは互いに接触してＰＮ接合部を形成しており、前記第１及び第２の半導体層の側面は、前記ＰＮ接合部では前記半導体基板の表面に対して垂直であり、前記第２の半導体層の側面は、前記ＰＮ接合部より前記第２の半導体層の表面に近い部分に前記半導体基板の表面に対して傾斜している傾斜部を有することを特徴とする。

また、本発明の半導体装置の製造方法は、第１導電型の第１の半導体層が形成された半導体基板を準備し、前記第１の半導体層上に第２導電型の第２の半導体層を形成し、前記第１及び第２の半導体層によってＰＮ接合部を形成する工程と、前記半導体基板の表面側から前記半導体基板の厚み方向の途中まで切削して、前記第１及び第２の半導体層を露出させる溝を形成するとともに、前記第1及び第２の半導体層の側面を前記ＰＮ接合部では前記半導体基板の表面に対して垂直となるように加工する第１のエッチング工程と、前記溝の内壁を平坦化させるとともに、前記溝の内壁のうち前記ＰＮ接合部よりも前記第２の半導体層の表面に近い部分を傾斜させる第２のエッチング工程と、前記溝内にパッシベーション膜を形成する工程とを有することを特徴とする。

本発明の半導体装置では、ＰＮ接合を構成する第１及び第２の半導体層を備え、ＰＮ接合部での第１及び第２の半導体層の側面を、半導体基板の表面に対して垂直に形成している。そのため、逆バイアス印加時において、ＰＮ接合部付近での電荷の集中が従来構造に比して起き難くなり、耐圧を向上させることができる。

また、第２の半導体層の側面を、ＰＮ接合部より第２の半導体層の表面に近い部分で半導体基板の表面に対して傾斜させている。そのため、パッシベーション膜が被覆性良く形成される。

次に、本発明の実施形態について図面を参照しながら説明する。図１乃至図６は、それぞれ製造工程順に示した断面図または平面図である。なお、以下に説明する製造工程は、ウェハ状の半導体基板を用いて行われるものであり、所定のダイシングラインを境界として多数の半導体装置がマトリクス状に形成されることになるが、便宜上その一つの半導体装置が形成される工程を説明する。

まず、図１に示すように、２００μｍ程度の厚さのＮ^＋型の半導体基板１上に、公知のエピタキシャル結晶成長法にてＮ⁻型半導体層２を形成する。なお、半導体基板１にはリン等のＮ型不純物が高濃度に拡散されており、半導体基板１の裏面は後述するカソード電極７と接続される。

次に、Ｎ⁻型半導体層２にボロン等のＰ型不純物を熱拡散させることでＰ型半導体層３を形成する。これにより、Ｎ⁻型半導体層２とＰ型半導体層３との界面には、ＰＮ接合部４が半導体基板１の主面とほぼ平行に形成される。

次に、半導体基板１の表面上に絶縁膜（例えば、熱酸化法やＣＶＤ法によって形成されたシリコン酸化膜）を形成し、その後所定のマスクを用いて当該絶縁膜を選択的にエッチングする。こうして図２に示すように、Ｐ型半導体層３の少なくとも一部上に開口部を備えた絶縁膜５が形成される。次に、当該開口部から露出したＰ型半導体層３上に、例えばスパッタリング法や蒸着法により、アルミニウム等の導電材料から成るアノード電極６を形成する。また、半導体基板１の裏面上に、アノード電極６と同様の方法により、アルミニウム等の導電材料から成るカソード電極７を形成する。

次に、図３に示すように、溝８の形成予定領域に開口部を有するレジスト層９を半導体基板１の表面上に選択的に形成する。次に、当該レジスト層９をマスクとした異方性エッチング（第１のエッチング）によって絶縁膜５及び半導体基板１を、半導体基板１の厚み方向の途中であって、少なくともＰＮ接合部４よりも深く半導体基板１を切削して溝８を形成する。従って、溝８の形成によってＰ型半導体層３及びＮ⁻型半導体層２の側面が露出される。

溝８の幅は５０μｍ程度であり、深さは１００μｍ程度である。また、溝８によってＰＮ接合部４は分離され、この溝８で囲まれた領域が最終的に得られる半導体装置（本実施形態ではダイオード）の主たる動作領域となる。

溝８の内壁は半導体基板１の主面に対して垂直である。なお、ここでいう垂直とは理想的には半導体基板１の主面に対して９０度であることをいうが、エッチング条件による若干の角度のズレも垂直に含まれるとする。また、溝８の底部は、半導体基板１の主面及びＰＮ接合部４に対して平行に形成さている。

第１のエッチングとしては、ＣＦ系やＨＢｒ系，ＳＦ_６系，Ｃｌ_２系等のエッチングガスを用いたドライエッチングが好ましく、あるいはボッシュプロセスでもよい。ボッシュプロセスは、主としてＳＦ_６ガスを用いて半導体基板の表面を等方的にエッチングするプラズマエッチング工程と、プラズマエッチング工程により形成される溝の内壁に主としてＣ_４Ｆ_８ガスを用いてカーボン高分子を保護膜として堆積させるプラズマデポジション工程の両工程を周期的に繰り返すことによって、半導体基板を垂直且つ深く異方性エッチングするプロセスである。

また、上述したＣＦ系，ＨＢｒ系等のガスを用いたドライエッチングやボッシュプロセスを含めてドライエッチングにより溝８を形成すると、当該エッチングの際のプラズマダメージによって溝８の内壁が荒れる場合が多い。そのため、この内壁の荒れが従来生じていたリーク電流の原因であると考えられる。

なお、溝８は、図４Ａに示すように最終的に個片化される各半導体装置の境界（ダイシングラインＤＬ１）に対応するように縦横にスリット状に形成されても良いし、図４Ｂに示すように各半導体装置の境界（ダイシングラインＤＬ２）で囲まれた各区画の内側にリング状に形成されても良い。なお、図４Ａ及び図４Ｂは個々の半導体装置の境界と溝８との関係を示す概略平面図である。

次に、溝８に対して等方性エッチング（第２のエッチング）する。当該等方性エッチングとしては、所定の薬液（酸系の薬液が好ましい）を用いたウェットエッチング処理であることが好ましい。あるいは、ケミカルドライエッチング(CDE)法による等方性エッチングでもよい。これにより、溝８の内壁に生じた荒れは除去されて、溝８の内壁（つまり、Ｐ型半導体層３及びＮ⁻型半導体層２の側面）が平坦化される。

また、等方性エッチングであるため水平方向にもエッチングが進行し、溝８の上部１０（Ｐ型半導体層３の表面に近い部分）は、図５に示すように、半導体基板１の表面側に近付くにつれて丸みを帯びて傾斜する。なお、絶縁膜５の端部についても同様にエッチングされ、絶縁膜５の端部は、溝８の上部１０の傾斜（Ｐ型半導体層３の側面の傾斜）と連続的に傾斜する。なお、この第２のエッチングは、溝８の上部１０を除いてその垂直形状部分が過度に変化しない程度に行う。

次に、レジスト層９を除去する。次に、図６に示すように、溝８内にパッシベーション膜１１を形成し、溝８から露出していたＰ型半導体層３及びＮ⁻型半導体層２を当該パッシベーション膜１１で被覆する。パッシベーション膜１１は、溝８の上部１０から溝８の外部である絶縁膜５上に延在して形成することが好ましい。このように絶縁膜５（絶縁膜５の形成を要しない半導体装置であれば半導体基板１）の表面上にパッシベーション膜１１を延在させることで、溝８からＰ型半導体層３及びＮ⁻型半導体層２が外部露出されることを完全に防止し、リーク電流を防止することができる。

パッシベーション膜１１の形成は以下のようにして行う。例えば、所定の印刷用マスク及びスキージを用いてペースト状の材料を塗布するスクリーン印刷法や、溝８の形成領域に沿ってペースト状の材料をディスペンサーで塗布するいわゆるディスペンス法、あるいはスピン塗布法を用いて溝８内に材料を塗布する。そして、その後に熱処理を施して当該ペースト状の材料を硬化させることで、パッシベーション膜１１が形成される。パッシベーション膜１１は、高い絶縁性を有するとともに、溝８内への埋め込み性が良い材料から成ることが好ましく、ポリイミド系の樹脂や、鉛系あるいは亜鉛系のガラス粉末と樹脂とを含有するガラスペースト等が好適に用いられる。

ここで、上述のとおり溝８の上部１０が丸みを帯びて傾斜しているため、パッシベーション膜１１の材料が溝８内に円滑に入り込みやすくなっている。そのため、溝８内への材料の塗布を均一に行い、パッシベーション膜１１を被覆性良く形成することが可能であり、結果として高耐圧且つ高信頼性の半導体装置を製造することができる。

なお、パッシベーション膜１１の材質や形成方法は、上記に限定されず、例えばＣＶＤ法によって形成されたシリコン窒化膜等の絶縁膜であってもよい。この場合であっても、溝８の上部１０が丸みを帯びているため、上記第２のエッチング処理をしていない場合（溝の上部が全く傾斜していない直角形状の場合）に比べて被覆性の良いパッシベーション膜１１を形成することが可能である。

次に、所定のダイシングラインＤＬに沿って半導体基板１を切断し、チップ状の個々の半導体装置を得る。半導体基板１を分割する方法としては、ダイシング法、エッチング法、レーザーカット法等がある。

ここで、溝８を図４Ａに示すようにダイシングラインＤＬ１に沿って形成した場合には、溝８のほぼ中央に沿って半導体基板１を切断する。換言すれば、溝８を境界として各半導体装置が分離される。そのため、チップサイズが動作領域範囲と同等になるため、半導体装置の微細化を図ることができる。

また、図４Ｂに示すように、ダイシングラインＤＬ２に沿って溝８を形成するのではなく、個片化される個々の半導体装置の内側にリング状に溝８を形成した場合には、絶縁膜５及び半導体基板１等がダイシングラインＤＬ２に沿って切断される。そのため、パッシベーション膜１１にダイシングブレードやレーザー等の接触による応力が加わらないため、パッシベーション膜１１にクラックが生じることを効果的に抑えることができる。特に、パッシベーション膜１１がガラス材料を含むときは、その硬度が高いためにダイシングブレード等で切断することが困難になる傾向がある。そのため、ダイシングラインと溝の形成位置を図４Ｂに示すように別配置とすることは、パッシベーション膜１１の切断が困難な場合に有効である。

以上の工程により、溝８を備える半導体装置（ダイオード）が完成する。本実施形態の構成では、溝８の内壁（Ｐ型半導体層３及びＮ⁻型半導体層２の側面）がＰＮ接合部４で垂直に形成されている。そのため、従来構造に比してＰＮ接合部４付近での電荷の集中が起き難く、逆バイアス印加時の耐圧を向上させることができる。また、半導体基板１の機械的強度が保たれる範囲で、溝を可能な限り深く形成することができるため、耐圧向上に適した構造になっている。さらにまた、従来構造（図８参照）のメサ溝１０５では、メサ溝１０５の深さに応じてその幅が拡がるが、本実施形態の溝ではそのような制約はなく、アスペクト比が高い。従って、従来構造に比して溝を深くしても、その幅が拡がらないため、チップサイズを小さくして１枚のウェハから得られる半導体装置の数を多くし、製造コストを低く抑えることができる。

また、上述した第２のエッチング処理によって、溝１０の内壁（Ｐ型半導体層３及びＮ⁻型半導体層２の側面）の平坦化がなされている。そのため、リーク電流を低減させることが出来る。

また、溝８の上部１０が丸みを帯びて傾斜している。そのため、溝８内にパッシベーション膜１１を被覆性良く形成することができ、パッシベーション膜１１の被覆不足に起因する不良（例えば、機械的応力によるパッシベーション膜のクラック発生，水分やダスト等の腐食物質の浸入、局所的なリーク電流の発生、耐圧劣化等）を防止することができる。

なお、本発明は上述した実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能なことは言うまでも無い。例えば、上記実施形態では、溝内にパッシベーション膜１１が半導体基板１の露出面に対して直接形成されていたが、熱酸化膜等の絶縁膜の形成工程を加えることで、パッシベーション膜１１と半導体基板１との間に別の絶縁膜を形成してもよい。あるいは、熱酸化法やＣＶＤ法等による絶縁膜のみを溝内に形成することも可能である。

また、上述した実施形態ではダイオードとして機能する半導体装置を説明したが、バイポーラトランジスタ，ＭＯＳＦＥＴ，ＩＧＢＴ，サイリスタ等であっても本発明を同様に適用でき、同様の効果（耐圧向上、リーク電流の低減、パッシベーション膜の被覆性向上等）を得ることができる。具体的には例えば、図７に示すようにバイポーラトランジスタに本発明を適用することも可能である。当該バイポーラトランジスタでは、Ｐ型半導体層３の表層にＮ^＋型半導体層２０が形成され、半導体基板１上には、絶縁膜５の開口部を介してＮ^＋型半導体層２０と接続されたエミッタ電極２１が形成されている。また、半導体基板１の表面上には、絶縁膜５の別の開口部を介してＰ型半導体層３と接続されたベース電極２２が形成されている。半導体基板１の裏面上にはコレクタ電極２３が形成されている。なお、既に説明した構成と同様の構成については同一符号を示してその説明を省略する。

本発明の実施形態に係る半導体装置の製造工程を説明する断面図である。本発明の実施形態に係る半導体装置の製造工程を説明する断面図である。本発明の実施形態に係る半導体装置の製造工程を説明する断面図である。本発明の実施形態に係る半導体装置の製造工程を説明する断面図である。本発明の実施形態に係る半導体装置及びその製造工程を説明する断面図である。本発明の実施形態に係る半導体装置及びその製造工程を説明する平面図である。本発明の変更例に係る半導体装置を説明する断面図である。従来の半導体装置を説明する断面図である。

符号の説明

１半導体基板２Ｎ⁻型半導体層３Ｐ型半導体層４ＰＮ接合部
５支持体６アノード電極７カソード電極８溝
９レジスト層１０上部１１パッシベーション膜
２０Ｎ^＋型半導体層２１エミッタ電極２２ベース電極
２３コレクタ電極１００半導体基板１０１Ｎ⁻型半導体層
１０２Ｐ型半導体層１０３絶縁膜１０４アノード電極
１０５メサ溝１０６カソード電極１０７パッシベーション膜

Claims

半導体基板と、
前記半導体基板上に形成された第１導電型の第１の半導体層と、
前記第１の半導体層上に形成された第２導電型の第２の半導体層と、
前記第１及び第２の半導体層の側面を覆うパッシベーション膜とを備え、
前記第１の半導体層と前記第２の半導体層とは互いに接触してＰＮ接合部を形成しており、
前記第１及び第２の半導体層の側面は、前記ＰＮ接合部では前記半導体基板の表面に対して垂直であり、
前記第２の半導体層の側面は、前記ＰＮ接合部より前記第２の半導体層の表面に近い部分に前記半導体基板の表面に対して傾斜している傾斜部を有することを特徴とする半導体装置。
前記半導体基板の表面上に形成された絶縁膜を備え、
前記絶縁膜の端部は、前記第２の半導体層の傾斜部と連続的に傾斜しており、
前記絶縁膜の端部が前記パッシベーション膜で被覆されていることを特徴とする請求項１に記載の半導体装置。
第１導電型の第１の半導体層が形成された半導体基板を準備し、
前記第１の半導体層上に第２導電型の第２の半導体層を形成し、前記第１及び第２の半導体層によってＰＮ接合部を形成する工程と、
前記半導体基板の表面側から前記半導体基板の厚み方向の途中まで切削して、前記第１及び第２の半導体層の側面を露出させる溝を形成するとともに、前記第1及び第２の半導体層の側面を前記ＰＮ接合部では前記半導体基板の表面に対して垂直となるように加工する第１のエッチング工程と、
前記溝の内壁を平坦化させるとともに、前記溝の内壁のうち前記ＰＮ接合部よりも前記第２の半導体層の表面に近い部分を傾斜させる第２のエッチング工程と、
前記溝内にパッシベーション膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
前記パッシベーション膜を形成する工程は、前記溝内にペースト状の材料を塗布する工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。