KR20160111302A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20160111302A
KR20160111302A KR1020150108040A KR20150108040A KR20160111302A KR 20160111302 A KR20160111302 A KR 20160111302A KR 1020150108040 A KR1020150108040 A KR 1020150108040A KR 20150108040 A KR20150108040 A KR 20150108040A KR 20160111302 A KR20160111302 A KR 20160111302A
Authority
KR
South Korea
Prior art keywords
semiconductor region
region
insulating layer
insulating
type semiconductor
Prior art date
Application number
KR1020150108040A
Other languages
English (en)
Inventor
히데키 오쿠무라
마사노부 츠치타니
히로토 미사와
아키라 에자키
다츠야 시라이시
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20160111302A publication Critical patent/KR20160111302A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Led Devices (AREA)
  • Pressure Sensors (AREA)

Abstract

본 발명의 실시 형태에 따른 반도체 장치는, 제1 도전형의 제1 반도체 영역과, 제2 도전형의 제2 반도체 영역과, 제1 절연층과, 제1 절연 영역을 갖는다. 제2 반도체 영역은, 제1 반도체 영역의 위에 형성되어 있다. 제1 절연층은, 제2 반도체 영역에 접하고 있다. 제1 절연층은, 제1 반도체 영역의 적어도 일부 및 제2 반도체 영역의 적어도 일부를 둘러싸고 있다. 제1 절연 영역은, 제1 절연층의 적어도 일부를 둘러싸고 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 출원은, 일본 특허 출원 제2015-51579호(출원일: 2015년 3월 16일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 이 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
본 발명의 실시 형태는, 반도체 장치에 관한 것이다.
다이오드, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 및 IGBT(Insulated Gate Bipolar Transistor) 등의 반도체 장치는, 예를 들어 전력 변환 회로 등에 사용된다. 이들 반도체 장치에서는, 예를 들어 n-형 반도체 영역의 일부 위에 p형 반도체 영역이 형성되고, 이 pn 접합면에서 n-형 반도체 영역을 향하여 공핍층을 확장함으로써 내압을 얻고 있다.
그러나, n-형 반도체 영역의 일부 위에 p형 반도체 영역이 형성되어 있는 경우, pn 접합면은 굴곡되는 부분을 포함한다. 전계는, pn 접합면의 굴곡 부분에 집중된다. 이로 인해, 반도체 장치의 내압은, 이 굴곡부에 있어서의 전계 집중에 의해 저하되어 버린다.
따라서, 반도체 장치의 내압의 저하를 억제할 수 있는 기술이 요구되고 있다.
본 발명의 실시 형태는, 내압의 저하를 억제 가능한 반도체 장치를 제공한다.
실시 형태에 따른 반도체 장치는, 제1 도전형의 제1 반도체 영역과, 제2 도전형의 제2 반도체 영역과, 제1 절연층과, 제1 절연 영역을 갖는다.
제2 반도체 영역은, 제1 반도체 영역의 위에 형성되어 있다.
제1 절연층은, 제2 반도체 영역에 접하고 있다. 제1 절연층은, 제1 반도체 영역의 적어도 일부 및 제2 반도체 영역의 적어도 일부를 둘러싸고 있다.
제1 절연 영역은, 제1 절연층의 적어도 일부를 둘러싸고 있다.
도 1은 제1 실시 형태에 따른 반도체 장치의 평면도.
도 2는 도 1의 A-A' 단면도.
도 3은 도 2의 일부를 확대한 단면도.
도 4는 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 공정 평면도.
도 5는 도 4의 A-A' 단면도.
도 6은 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 공정 평면도.
도 7은 도 6의 A-A' 단면도.
도 8은 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 공정 단면도.
도 9는 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 공정 단면도.
도 10은 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 공정 단면도.
도 11은 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 공정 단면도.
도 12는 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 공정 평면도.
도 13은 도 12의 A-A' 단면도.
도 14는 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 공정 단면도.
도 15는 제1 실시 형태에 따른 반도체 장치의 특성을 예시하는 확대 단면도.
도 16은 제2 실시 형태에 따른 반도체 장치의 일부를 확대한 단면도.
도 17은 제2 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 공정 단면도.
도 18은 제3 실시 형태에 따른 반도체 장치의 일부를 확대한 단면도.
도 19는 제4 실시 형태에 따른 반도체 장치의 단면도.
도 20은 제5 실시 형태에 따른 반도체 장치의 단면도.
도 21은 제5 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 공정 단면도.
도 22는 제6 실시 형태에 따른 반도체 장치의 단면도.
도 23은 도 22의 일부를 확대한 단면도.
도 24는 제7 실시 형태에 따른 반도체 장치의 단면도.
도 25는 제7 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 공정 단면도.
도 26은 제8 실시 형태에 따른 반도체 장치의 단면도.
도 27은 도 26의 일부를 확대한 단면도.
도 28은 제9 실시 형태에 따른 반도체 장치의 단면도.
도 29는 제10 실시 형태에 따른 반도체 장치의 단면도.
이하에, 본 발명의 각 실시 형태에 대하여 도면을 참조하면서 설명한다.
도면은 모식적 또는 개념적인 것이며, 각 부분의 두께와 폭의 관계, 부분 간의 크기의 비율 등은, 반드시 현실의 것과 동일하다고는 할 수 없다. 동일한 부분을 나타내는 경우에도, 도면에 따라 서로의 치수나 비율이 상이하게 표현되는 경우도 있다.
본원 명세서와 각 도면에 있어서, 이미 설명한 것과 마찬가지의 요소에는 동일한 부호를 부여하고 상세한 설명은 적절히 생략한다.
각 실시 형태의 설명에는, XYZ 직교 좌표계를 사용한다. 예를 들어, 각 실시 형태에 따른 반도체 장치를 제작할 때 사용되는 기판의 주면에 대하여 평행한 방향이며 서로 직교하는 두 방향을 X 방향(제2 방향) 및 Y 방향이라고 한다. 그리고, 이들 X 방향 및 Y 방향의 양쪽에 대하여 직교하는 방향을 Z 방향(제1 방향)이라고 한다.
각 실시 형태의 설명에 있어서, n+, n, n- 및 p+, p, p-의 표기는, 각 도전형에 있어서의 불순물 농도의 상대적인 고저를 나타낸다. 즉, n+는 n보다도 n형의 불순물 농도가 상대적으로 높고, n-는 n보다도 n형의 불순물 농도가 상대적으로 낮은 것을 나타낸다. p+는 p보다도 p형의 불순물 농도가 상대적으로 높고, p-는 p보다도 p형의 불순물 농도가 상대적으로 낮은 것을 나타낸다.
이하에서 설명하는 각 실시 형태에 대해서, 각 반도체 영역의 p형과 n형을 반전시켜서 각 실시 형태를 실시해도 된다.
(제1 실시 형태)
도 1은 제1 실시 형태에 따른 반도체 장치(100)의 평면도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 일부를 확대한 단면도이다.
도 1에서는, 절연부(10)의 일부, 애노드 전극(22) 및 절연층(31)이 생략되어 있다.
반도체 장치(100)는, 예를 들어 다이오드이다.
반도체 장치(100)는, n+형 반도체 영역(1)(제1 도전형의 제3 반도체 영역)과, n-형 반도체 영역(2)(제1 반도체 영역)과, p형 반도체 영역(3)(제2 도전형의 제2 반도체 영역)과, p+형 반도체 영역(4)(제5 반도체 영역)과, 제1 절연층(11)과, 제1 절연 영역(12)과, 캐소드 전극(21)과, 애노드 전극(22)과, 절연층(31)을 갖는다.
도 1에 도시하는 바와 같이, p+형 반도체 영역(4)은 p형 반도체 영역(3)에 둘러싸여 있다. 그리고, p형 반도체 영역(3)은 절연부(10)에 의해 둘러싸여 있다. n+형 반도체 영역(1)의 일부는, Z 방향에서 반도체 장치(100)를 본 경우에, 절연부(10)의 주위에 형성되어 있다.
반도체 장치(100)의 외측 테두리(n+형 반도체 영역(1)의 외측 테두리)는, 도 1에 도시하는 바와 같이 사각형이다. 단, 이 예에 한하지 않고, 반도체 장치(100)의 외측 테두리는, 원형이어도 되고, 코너부가 작은 곡률을 갖는 사각형이어도 된다.
도 2에 도시하는 바와 같이, 캐소드 전극(21)은 n+형 반도체 영역(1)과 전기적으로 접속되어 있다. n-형 반도체 영역(2)은, 예를 들어 n+형 반도체 영역(1)의 일부의 위에 형성되어 있다. 따라서, n+형 반도체 영역(1)의 X 방향에 있어서의 길이 L1은, n-형 반도체 영역(2)의 X 방향에 있어서의 길이 L2보다도 길다.
p형 반도체 영역(3)은 n-형 반도체 영역(2)의 위에 형성되어 있다. p+형 반도체 영역(4)은 p형 반도체 영역(3) 위에 선택적으로 형성되어 있다. p+형 반도체 영역(4)은 p형 반도체 영역(3)의 전체면 위에 형성되어 있어도 된다.
n+형 반도체 영역(1)의 다른 일부의 위에는, 절연부(10)가 형성되어 있다. 절연부(10)는, 예를 들어 n-형 반도체 영역(2)으로부터 p형 반도체 영역(3)을 향하는 방향(Z 방향)과 직교하는 X-Y면을 따라, n+형 반도체 영역(1)의 일부, n-형 반도체 영역(2) 및 p형 반도체 영역(3)을 둘러싸고 있다.
절연부(10)의 -Z 방향의 단부는, 예를 들어 n+형 반도체 영역(1)에 도달하고 있다. n+형 반도체 영역(1)의 일부는, X-Y면을 따라, 절연부(10)의 일부에 둘러싸여 있다. 단, 절연부(10)의 -Z 방향의 단부와, n+형 반도체 영역(1)의 사이에, n-형 반도체 영역(2)의 일부가 형성되어 있어도 된다.
p형 반도체 영역(3)의 위에는, 절연층(31)이 형성되어 있다. p+형 반도체 영역(4)의 위 및 절연층(31)의 위에는, 애노드 전극(22)이 형성되어 있다. p형 반도체 영역(3)의 일부는, Z 방향에 있어서, 절연층(31)을 개재하여 애노드 전극(22)과 대면하고 있다. 도 2에 도시하는 바와 같이, 절연부(10)의 일부가, p형 반도체 영역(3)의 위에 형성되어 있어도 된다.
도 1의 B-B' 단면도에 있어서의 반도체 장치(100)의 구조는, 예를 들어 도 2에 도시하는 A-A' 단면도와 동일한 구조이다.
절연부(10)는 도 2 및 도 3에 도시하는 바와 같이, 제1 절연층(11)과, 제1 절연 영역(12)을 갖는다. 제1 절연층(11)은, 예를 들어 n+형 반도체 영역(1), n-형 반도체 영역(2) 및 p형 반도체 영역(3)과 접하고 있다. 제1 절연층(11)은 X-Y면을 따라, n+형 반도체 영역(1)의 일부, n-형 반도체 영역(2) 및 p형 반도체 영역(3)을 둘러싸고 있다. 제1 절연층(11)은 n-형 반도체 영역(2)의 일부 및 p형 반도체 영역(3)의 일부만을 둘러싸고 있어도 된다.
제1 절연 영역(12)은 X-Y면을 따라, 제1 절연층(11)의 일부, n-형 반도체 영역(2)의 적어도 일부 및, p형 반도체 영역(3)의 적어도 일부를 둘러싸고 있다. 제1 절연 영역(12)은 또한, n+형 반도체 영역(1)의 일부를 둘러싸고 있어도 된다.
n+형 반도체 영역(1)의 X 방향에 있어서의 길이 L1은, 예를 들어 도 2에 도시하는 바와 같이, 제1 절연층(11)의 X 방향에 있어서의 일단부로부터 타단부까지의 거리 D1보다도 길다.
제1 절연층(11)은, 예를 들어 제1 부분(11a) 및 제2 부분(11b)을 포함한다. 제1 부분(11a) 및 제2 부분(11b)은, 예를 들어 Z 방향을 따르고 있다. 제2 부분(11b)은, p형 반도체 영역(3)으로부터 제1 절연층(11)을 향하는 방향에 있어서, 제1 부분(11a)과 이격되어 있다.
이후의 설명에서는, p형 반도체 영역(3)으로부터 제1 절연층(11)을 향하는 방향을, 제4 방향이라고 부른다. 제4 방향은, 예를 들어 X-Y 면에 따른 방향이다.
제1 부분(11a)은 n-형 반도체 영역(2) 및 p형 반도체 영역(3)에 접하고 있다. 제1 부분(11a)은, 또한 n+형 반도체 영역(1)과 접하고 있어도 된다. 제2 부분(11b)은, X-Y면을 따라, 제1 부분(11a)의 적어도 일부를 둘러싸고 있다. 제1 절연 영역(12)은, 제1 부분(11a)과 제2 부분(11b)의 사이에 형성되어 있다.
제1 부분(11a)의 제4 방향에 있어서의 두께 T1은, 예를 들어 제2 부분(11b)의 제4 방향에 있어서의 두께 T2보다도 두껍다. 단, 두께 T1은, 두께 T2보다 얇아도 되고, 두께 T1과 T2가 동등해도 된다.
제1 절연층(11)과 제1 절연 영역(12)을 갖는 절연부(10)의, 제4 방향에 있어서의 두께는, 절연부(10)의 외벽에 부착된 불순물 등이 내압에 미치는 영향을 저감하기 위해서, 1㎛ 이상으로 설정되는 것이 바람직하다. 게다가, 절연부(10)가 두꺼우면, 반도체 장치(100)의 사이즈가 커져 버리기 때문에, 절연부(10)의 제4 방향에 있어서의 두께는 1㎛ 이상 200㎛ 이하인 것이 바람직하다.
도 3은 도 1의 A-A' 단면도의 절연부(10) 근방을 확대한 것인데, 도 1의 B-B' 단면도의 절연부(10) 근방의 모습도, 예를 들어 도 3과 마찬가지이다.
이어서, 도 4 내지 도 14를 참조하여, 반도체 장치(100)의 제조 방법의 일례에 대하여 설명한다.
도 4, 도 6 및 도 12는 제1 실시 형태에 따른 반도체 장치(100)의 제조 공정을 도시하는 공정 평면도이다.
도 5, 도 7 내지 도 11, 도 13 및 도 14는 제1 실시 형태에 따른 반도체 장치(100)의 제조 공정을 도시하는 공정 단면도이다.
도 5는 도 4의 A-A' 단면을 도시하고 있다. 도 7은 도 6의 A-A' 단면을 도시하고 있다. 도 13은 도 12의 A-A' 단면을 도시하고 있다.
도 8 내지 도 11 및 도 14는, 도 4, 도 6 및 도 12의 A-A' 선이 그어진 위치에 대응하는 위치에 있어서의 단면도이다.
먼저, n+형의 반도체 기판 S(이하, 기판 S라고 함)를 준비한다. 기판 S의 주성분은, 예를 들어 실리콘(Si)이다. 기판 S의 주성분은, 갈륨 비소, 탄화 실리콘 또는 질화 갈륨 등이어도 된다. 기판 S의 일부의 영역이, 도 1 내지 도 3에 도시하는 n+형 반도체 영역(1)에 대응한다.
이하의 설명에서는, 기판 S의 주성분이 Si인 경우에 대해서 설명한다.
기판 S의 위에 n-형 반도체층(2a) 및 p형 반도체층(3a)을 형성한다. n-형 반도체층(2a)은, 예를 들어 n형 불순물을 첨가하면서 Si를 에피택셜 성장시킴으로써 형성된다. p형 반도체층(3a)은, 예를 들어 p형 불순물을 첨가하면서 Si를 에피택셜 성장시킴으로써 형성된다. n형 불순물로서, 예를 들어 인 또는 비소를 사용할 수 있다. p형 불순물로서, 예를 들어 붕소를 사용할 수 있다.
이어서, p형 반도체층(3a)의 위에 절연층을 형성한다. 그리고, 이 절연층을 패터닝함으로써, 절연층(31a) 및 절연층(32)이 형성된다. 이때의 모습을, 도 4 및 도 5에 도시한다.
이어서, 도 6 및 도 7에 도시하는 바와 같이, n-형 반도체층(2a) 및 p형 반도체층(3a)에 개구 OP1을 형성한다. 개구 OP1은, 도 6 및 도 7에 도시하는 바와 같이, 기판 S에 도달하고 있어도 된다. 이 공정에 의해, 예를 들어 n-형 반도체층(2a) 및 p형 반도체층(3a)이 분단되고, 도 1 내지 도 3에 도시하는, n-형 반도체 영역(2) 및 p형 반도체 영역(3)이 얻어진다.
개구 OP1은, 예를 들어 포토리소그래피법 및 RIE(Reactive Ion Etching)법을 사용하여 형성된다. 도 6에 도시하는 바와 같이, 개구 OP1은 환상으로 형성된다. 개구 OP1의 형상 및 폭은, 도 6 및 도 7에 도시하는 예에 한정되지 않고, 최종적으로 형성되는 절연부(10)의 형상 및 폭에 따라서 적절히 변경 가능하다.
개구 OP1을 형성할 때의 에칭 가스로서는, 예를 들어 CF4 등의 불화 탄소계 가스나, SF6 등의 불화 황계 가스를 사용할 수 있다.
이어서, 열산화를 행함으로써, 도 8에 도시하는 바와 같이, 개구 OP1의 내벽에 산화막인 제1 절연층(11)이 형성된다. 이 공정에 의해, 개구 OP1의 내벽에 노출된 Si의 댕글링 본드가 종단부화된다. 이때 동시에, 열산화에 의해, p형 반도체 영역(3)의 상면 중, 절연층(31a)에 의해 덮여 있지 않은 부분에도 제1 절연층(11)이 형성될 수 있다.
열산화를 행하기 전에, CDE(Chemical Dry Etching)법이나 습식 에칭법 등에 의해, RIE법에 의해 대미지가 발생한 부분을 제거해도 된다. 대미지가 발생한 부분을 제거함으로써, 댕글링 본드를 갖는 Si의 수를 한층 더 저감할 수 있다.
이어서, 도 9에 도시하는 바와 같이, 제1 절연층(11)이 형성된 개구 OP1의 내부에 절연 재료를 매립한다. 이때, 절연 재료는 절연층(31a)의 위에도 퇴적된다. 절연층(31a)의 위에 퇴적된 절연 재료는, 예를 들어 CMP(Chemical Mechanical Polishing)법에 의해 제거된다. 이들 공정에 의해, 도 9에 도시하는 바와 같이, 개구 OP1의 내부에 형성된 제1 절연 영역(12)이 형성된다.
이어서, p형 반도체 영역(3)의 일부를 노출시키도록, 절연층(31a)의 일부를 제거한다. 이때, 동시에, 절연층(32)을 제거한다. 이어서, p형 반도체 영역(3)이 노출된 영역 이외를 도시하지 않은 마스크로 덮은 상태에서, p형 불순물을 이온 주입함으로써, 도 10에 도시하는 바와 같이, p+형 반도체 영역(4)을 형성한다.
이어서, p+형 반도체 영역(4) 위에 금속층을 형성한다. 이 금속층을 패터닝함으로써, 도 11에 도시하는 바와 같이, 애노드 전극(22)이 형성된다.
이어서, 절연부(10)의 적어도 일부, 애노드 전극(22) 및 절연층(31)을 덮는 도시하지 않은 마스크를 형성한다. 계속해서, 이 마스크를 사용하여, RIE법에 의해, 복수의 개구 OP1로 구획된, n-형 반도체층(2a) 및 p형 반도체층(3a) 중, n-형 반도체 영역(2) 및 p형 반도체 영역(3) 이외의 부분을 제거한다. 이 공정에 의해, 도 12 및 도 13에 도시하는 바와 같이, 절연부(10)의 주위에 개구 OP2가 형성된다.
개구 OP2의 내벽에 에칭의 잔사 등이 부착되어 있으면, 이 잔사에 의해, 반도체 장치 내부에 있어서의 전위의 분포가 영향을 받고, 내압이 저하되는 경우가 있다. 따라서, 개구 OP2를 형성한 후에, 예를 들어 CDE 등의 등방성 에칭을 행하고, 개구 OP2의 측벽에 부착된 잔사를 제거하는 것이 바람직하다.
또는, 보쉬(BOSCH) 프로세스를 사용하여, 개구 OP2를 형성해도 된다. 보쉬 프로세스는, 에칭 공정과 보호막 형성 공정을 반복해서 행하는 방법이다. 구체적으로는, 먼저, 도시하지 않은 마스크를 사용하여, Si의 에칭이 행하여진다. 에칭에는, 예를 들어 SF6 등의 불화 황 가스가 사용된다. 이어서, C4F8 등의 불화 탄소 가스를 사용하여, 보호막이 형성된다. 계속해서, 마스크로 덮여있지 않은 영역에 퇴적된 보호막을 제거하고, Si의 에칭을 행한다. 계속해서, 재차 보호막의 형성을 행한다. 이 수순을 반복함으로써, 개구 OP2가 형성된다.
보쉬 프로세스에 있어서의 에칭 공정은 등방성 에칭을 포함한다. 이로 인해, 보쉬 프로세스를 사용하여 개구 OP2를 형성함으로써, 개구 OP2를 형성한 후의, 개구 OP2의 측벽에 부착된 잔사를 저감할 수 있다.
또는, 습식 에칭법에 의해, 개구 OP2를 형성해도 된다. 이 경우, 에칭액으로서는, 수산화 칼륨(KOH) 등의 알칼리계 용액을 사용할 수 있다.
개구 OP2를 형성할 때, 절연부(10)에 있어서, 제1 절연층(11)은 제1 절연 영역(12)을 보호하는 마스크로서 기능할 수 있다. 따라서, 개구 OP2를 형성할 때 사용되는 에칭 가스는, 제1 절연층(11)에 대하여 n-형 반도체 영역(2) 및 p형 반도체 영역(3)을 선택적으로 제거할 수 있는 것이 바람직하다. 에칭 가스로서는, 개구 OP1의 형성시와 마찬가지로, 예를 들어 CF4 등의 불화 탄소계 가스나, SF6 등의 불화 황계 가스를 사용할 수 있다.
개구 OP2를 형성할 때, 제1 절연층(11) 중, 제2 부분(11b)은 에칭 가스에 노출되는 데 반하여, p형 반도체 영역(3)에 접하는 제1 부분(11a)은 에칭 가스에 노출되지 않는다. 이로 인해, 개구 OP2를 형성한 후의 상태에 있어서, 제1 부분(11a)의 제4 방향에 있어서의 두께는, 제2 부분(11b)의 제4 방향에 있어서의 두께보다도 두꺼워질 수 있다.
이어서, 기판 S가 소정의 두께가 될 때까지, 기판 S의 이면을 연마한다. 계속해서, 도 14에 도시하는 바와 같이, 기판 S의 이면 위에 캐소드 전극(21a)을 형성한다. 그 후, 도 14의 파선으로 표시하는 위치에서 다이싱을 행하고, 기판 S 및 캐소드 전극(21a)을 분단함으로써 도 1 내지 도 3에 도시하는 반도체 장치(100)가 얻어진다.
다이싱의 방법으로서는, 블레이드를 사용한 메커니컬 다이싱이나, 레이저 다이싱, RIE 기술을 사용한 플라즈마 다이싱 등을 사용할 수 있다.
이어서, 본 실시 형태에 의한 작용 및 효과에 대하여 설명한다.
본 실시 형태에 따르면, 반도체 장치의 내압의 저하를 억제하는 것이 가능하게 된다.
그 이유에 대해서, 이하에서 상세하게 설명한다.
먼저 비교예로서, p형 반도체 영역(3)이 n-형 반도체 영역(2)의 일부 위에 형성되고, n-형 반도체 영역(2)과 p형 반도체 영역(3)과의 pn 접합면의 일부가 굴곡되어 있는 반도체 장치에 대하여 설명한다. 이 비교예에 관한 반도체 장치에서는, pn 접합면이 굴곡되어 있는 부분에 있어서 전계의 집중이 발생한다. 이로 인해, 이 굴곡부에 있어서의 전계의 집중에 의해 반도체 장치의 내압이 저하되어 버린다.
이에 비해, 본 실시 형태에 따른 반도체 장치(100)에 있어서의 전위의 분포에 대하여 도 15를 참조하여 설명한다.
도 15는 제1 실시 형태에 따른 반도체 장치(100)의 특성을 예시하는 확대 단면도이다.
도 15에 있어서의 파선은, 애노드 전극(22)에, 캐소드 전극(21)에 대하여 정의 전압이 인가되어 있는 상태에 있어서의 등전위선을 모식적으로 표시한 것이다.
도 15에 도시되는 바와 같이, 등전위선은, n-형 반도체 영역(2)과 p형 반도체 영역(3)의 pn 접합면을 따라 확장된다. 본 실시 형태에서는, p형 반도체 영역(3)과 제1 절연층(11)이 접하고 있기 때문에, pn 접합면이 굴곡된 부분을 갖고 있지 않다.
이로 인해, pn 접합면을 따라 확장되는 등전위선은, 도 15에 도시하는 바와 같이, 제1 절연층(11)과 n-형 반도체 영역(2)의 접촉면에 대하여 거의 수직으로 교차된다. 그 결과, pn 접합면의 일부에 있어서 국소적으로 전계의 집중이 발생하는 것이 억제되어, 반도체 장치의 내압의 저하를 억제하는 것이 가능하게 된다.
본 실시 형태에 따르면, p형 반도체 영역(3)에 접하여 제1 절연층(11) 및 제1 절연 영역(12)을 형성하기 때문에, p형 반도체 영역(3)의 주위에 종단부 영역을 형성할 필요가 없다. 따라서, 본 실시 형태에 따르면, 반도체 장치의 내압의 저하를 억제함과 함께, 반도체 장치의 소형화가 가능하게 된다.
p형 반도체 영역(3)은 n-형 반도체 영역(2)의 전체면 위에 형성되어 있다. 이와 같은 구성을 채용함으로써, p형 반도체 영역(3)의 주위에 n-형 반도체 영역(2)이 형성되어 있는 경우에 비하여, n-형 반도체 영역(2)과 애노드 전극(22)의 사이에서 발생하는 전계의 강도를 저감시키는 것이 가능하게 된다.
이로 인해, 본 실시 형태에 따르면, n-형 반도체 영역(2)과 애노드 전극(22)의 사이에, 두꺼운 층간 절연막을 형성할 필요가 없고, 반도체 장치를 소형화할 수 있음과 함께, 반도체 장치의 생산성을 개선하는 것도 가능하다.
또한, 본 실시 형태에서는, 예를 들어 산화 처리에 의해 형성되는 제1 절연층(11) 외에, 제1 절연층(11)의 적어도 일부를 둘러싸는 제1 절연 영역(12)을 형성하고 있다. 이렇게 함으로써, 제1 절연 영역(12)의 주위에 부착되는 불순물이 반도체 장치의 내압에 미치는 영향을 저감하는 것이 가능하게 된다.
(제2 실시 형태)
도 16은 제2 실시 형태에 따른 반도체 장치(200)의 일부를 확대한 단면도이다.
도 16은 반도체 장치(200)의 X-Z 단면의 일부를 확대한 것이고, 반도체 장치(200)의 Y-Z 단면에 있어서의 구조는, 예를 들어 도 16에 도시하는 구조와 같다.
반도체 장치(200)는, 반도체 장치(100)와의 비교에 있어서, 예를 들어 절연부(10)의 구조가 상이하다. 반도체 장치(200)의 절연부(10) 이외의 구조에 대해서는, 반도체 장치(100)와 마찬가지의 구조를 채용 가능하다.
도 16에 도시하는 바와 같이, 절연부(10)는 제1 절연층(11), 제1 절연 영역(12) 및 제2 절연 영역(13)을 갖는다. 제1 절연층(11)은 제1 실시 형태와 마찬가지로, 제1 부분(11a) 및 제2 부분(11b)을 갖는다. 본 실시 형태에 있어서는, 제1 절연 영역(12)은 공극(에어 갭)이다.
제1 부분(11a)과 제2 부분(11b)의 사이에는, 제1 절연 영역(12)의 적어도 일부가 형성되어 있다. 제1 부분(11a)과 제2 부분(11b)의 사이이며, 절연부(10)의 상단부 부분에는, 제2 절연 영역(13)의 적어도 일부가 형성되어 있다. 즉, 제2 절연 영역(13)의 적어도 일부는, 제1 절연 영역(12)의 위에 형성되어 있다. 제1 부분(11a)과 제1 절연 영역(12)의 사이 및, 제2 부분(11b)과 제1 절연 영역(12)의 사이에, 제2 절연 영역(13)의 일부가 형성되어 있어도 된다.
제1 절연 영역(12)은, 예를 들어 X-Y면을 따라, n-형 반도체 영역(2)의 적어도 일부와 p형 반도체 영역(3)의 적어도 일부를 둘러싸고 있다. 제1 절연 영역(12)은 n-형 반도체 영역(2)의 적어도 일부 및 p형 반도체 영역(3)의 적어도 일부의 한쪽만을 둘러싸고 있어도 된다.
이어서, 도 17을 참조하여, 제2 실시 형태에 따른 반도체 장치(200)의 제조 방법에 대하여 설명한다.
도 17은 제2 실시 형태에 따른 반도체 장치(200)의 제조 공정을 나타내는 공정 단면도이다.
먼저, 도 4 내지 도 8에 나타내는 공정과 마찬가지의 공정을 행하고, 개구 OP1의 내벽의 위 및 p형 반도체 영역(3)의 일부의 위에 제1 절연층(11)을 형성한다. 계속해서, 제1 절연층(11)의 위 및 절연층(31a)의 위에, 도 17에 도시하는 바와 같이, CVD(Chemical Vapor Deposition)법을 사용하여, 절연층(13a)을 형성한다. 절연층(13a)은, 예를 들어 붕소인규산 유리(BPSG: Boron Phosphorus Silicon Glass)층이다.
이어서, 절연층(13a)을, 예를 들어 700℃ 이상으로 가열하여, 리플로우시킴으로써, BPSG를 개구 OP1에 흘려 넣는다. 이 공정에 의해, 개구 OP1의 상단부가 BPSG 층으로 덮이고, BPSG층과 제1 절연층(11)으로 둘러싸인 공간에 에어 갭인 제1 절연 영역(12)이 형성된다.
제1 절연층(11)의 막 두께(제4 방향에 있어서의 두께)는, 절연층(13a)을 리플로우시킬 때, 절연층(13a)으로부터 각 반도체 영역으로의 붕소 및 인의 확산을 억제하기 위해서, 0.5㎛ 이상인 것이 바람직하다.
계속해서, 절연층(31a)의 위에 형성된, 여분의 BGSG층을 제거한다. 이 공정에 의해, 도 16에 도시하는, 제2 절연 영역(13)이 형성된다. 그 후, 도 10 내지 도 14에 도시하는 공정과 마찬가지의 공정을 행함으로써, 반도체 장치(200)가 얻어진다.
개구 OP1의 내부에 에어 갭이 생기도록, 절연 재료를 퇴적시킴으로써, 제1 절연 영역(12) 및 제2 절연 영역(13)을 형성해도 된다. 이 경우, 예를 들어 CVD법이나 PVD(Physical Vapor Deposition)법 등을 사용할 수 있다.
에어 갭인 제1 절연 영역(12)의 비유전율은, 1.0에 가까운 값을 갖는다. 이에 반해, 제1 절연층(11)이, 예를 들어 산화 실리콘을 포함하는 경우, 제1 절연층(11)의 비유전율은 3.5 내지 4.0이다. 즉, 제1 절연 영역(12)의 비유전율은 제1 절연층(11)의 비유전율보다도 작다.
절연부(10)가 비유전율이 작은 영역을 포함함으로써, n-형 반도체 영역(2)과p형 반도체 영역(3)의 pn 접합면으로부터 확장되는 등전위선이, 절연부(10)에 있어서 구부러지는 것을 억제할 수 있다. 그 결과, n-형 반도체 영역(2)과 p형 반도체 영역(3)과의 pn 접합면의 단부에 있어서의 전계 집중이 억제되어, 반도체 장치의 내압의 저하를 한층 더 억제하는 것이 가능하게 된다.
(제3 실시 형태)
도 18은 제3 실시 형태에 따른 반도체 장치(300)의 일부를 확대한 단면도이다.
도 18은 반도체 장치(300)의 X-Z 단면의 일부를 확대한 것이고, 반도체 장치(300)의 Y-Z 단면에 있어서의 구조는, 예를 들어 도 18에 도시하는 구조와 같다.
반도체 장치(300)는, 반도체 장치(100)와의 비교에 있어서, 예를 들어 절연부(10)의 구조가 상이하다. 반도체 장치(300)의 절연부(10) 이외의 구조에 대해서는, 반도체 장치(100)와 마찬가지의 구조를 채용 가능하다.
도 18에 도시하는 바와 같이, 절연부(10)는 제1 절연층(11), 제1 절연 영역(12) 및 제2 절연층(14)을 갖는다. 제1 절연층(11)은 제1 부분(11a) 및 제2 부분(11b)을 갖는다.
제2 절연층(14)은, 제1 절연층(11)과 제1 절연 영역(12)의 사이에 형성되어 있다. 제2 절연층(14)의 재료는, 제1 절연층(11)의 재료 및 제1 절연 영역(12)의 재료보다도, 패시베이션성이 우수하다.
일례로서, 제1 절연층(11) 및 제1 절연 영역(12)이 반도체의 산화물 또는 금속의 산화물을 포함하는 경우, 제2 절연층(14)은, 반도체의 질화물 또는 금속의 질화물을 포함한다. 예를 들어, 제1 절연층(11) 및 제1 절연 영역(12)은 산화 실리콘을 포함하고, 제2 절연층(14)은 질화 실리콘을 포함한다.
제1 절연층(11)의 내측은, 모두 제2 절연층(14)이어도 된다. 즉, 제1 부분(11a)과 제2 부분(11b) 사이의 모든 영역에, 제2 절연층(14)이 형성되어 있어도 된다.
반도체 장치(300)에 있어서의 제2 절연층(14)은, 예를 들어 도 8에 도시하는 공정의 후, 제1 절연층(11) 위에 CVD법을 사용하여 질화 실리콘층을 형성함으로써, 형성된다. 그 후, 제2 절연층(14)의 내측에 제1 절연 영역(12)을 형성하고, 도 10 내지 도 14에 도시하는 공정과 마찬가지의 공정을 행함으로써, 반도체 장치(300)가 얻어진다.
절연부(10)의 주위에 불순물, 예를 들어 물 등이 부착되면, 이들 불순물이, 절연부(10)의 내부에 인입되는 경우가 있다. 절연부(10)의 내부에 인입된 불순물이 반도체 장치로부터 발생하는 전계에 의해 분극되면, 반도체 장치 내부의 전위의 분포에 영향을 주고, 반도체 장치의 내압을 저하시킬 수 있다.
본 실시 형태에 따르면, 절연부(10)가 패시베이션성이 우수한 제2 절연층(14)을 갖기 때문에, 절연부(10)의 주위에 부착된 불순물이 절연부(10)의 내부에 인입될 가능성을 저감할 수 있다.
(제4 실시 형태)
도 19는 제4 실시 형태에 따른 반도체 장치(400)의 단면도이다.
도 19는 반도체 장치(400)의 X-Z 단면에 있어서의 모습이고, 반도체 장치(400)의 Y-Z 단면에 있어서의 구조는, 예를 들어 도 19에 도시하는 X-Z 단면에 있어서의 구조와 같다.
반도체 장치(400)는, 반도체 장치(100)와의 비교에 있어서, 예를 들어 절연층(15)을 더 구비하는 점에서 상이하다. 반도체 장치(400)의 절연층(15) 이외의 구조에 대해서는, 예를 들어 반도체 장치(100)와 마찬가지의 구조를 채용 가능하다.
절연층(15)의 적어도 일부는, 절연부(10)의 주위에 형성되어 있다. 절연층(15)의 일부가, 절연부(10)의 위에 형성되어 있어도 된다. 절연층(15)의 재료에는, 반도체 장치(300)에 있어서의 제2 절연층(14)과 마찬가지로, 패시베이션성이 우수한 재료가 사용된다. 일례로서, 절연부(10)는 산화 실리콘을 포함하고, 절연층(15)은 질화 실리콘을 포함한다.
반도체 장치(400)는, 예를 들어 이하의 방법에 의해 제작된다.
먼저, 도 4 내지 도 13에 도시하는 공정과 마찬가지의 공정을 행하여, 개구 OP2를 형성한다. 계속해서, 개구 OP2의 내벽에, 예를 들어 CVD법을 사용하여 질화 실리콘층을 형성한다. 그 후, 애노드 전극(22)의 위에 형성된, 여분의 질화 실리콘층을 제거하고, 도 14에 도시하는 공정과 마찬가지의 공정을 행함으로써, 반도체 장치(400)가 얻어진다.
본 실시 형태에 따르면, 반도체 장치(400)와 마찬가지로, 절연층(15)의 주위에 부착된 불순물이, 절연부(10)의 내부에 인입될 가능성을 저감할 수 있다.
(제5 실시 형태)
도 20은 제5 실시 형태에 따른 반도체 장치(500)의 단면도이다.
도 20은 반도체 장치(500)의 X-Z 단면에 있어서의 모습을 도시하고 있다. 반도체 장치(500)의 Y-Z 단면에 있어서의 구조는, 예를 들어 X-Z 단면에 있어서의 구조와 같을 수 있다.
반도체 장치(500)는, 반도체 장치(100)와의 비교에 있어서, 예를 들어 n+형 반도체 영역(1)의 형상이 상이하다. 반도체 장치(500)의 n+형 반도체 영역(1) 이외의 구조에 대해서는, 예를 들어 반도체 장치(100)와 마찬가지의 구조를 채용 가능하다.
반도체 장치(500)에서는, n+형 반도체 영역(1)의 일부와 절연부(10)의 일부와의 Z 방향에 있어서의 사이에, 간극 G가 형성되어 있다. 이로 인해, n+형 반도체 영역(1)의, 제1 절연층(11)과 접하는 부분의, X 방향의 일단부로부터 타단부까지의 길이 L4는, n+형 반도체 영역(1)의 다른 일부의 X 방향에 있어서의 길이 L1보다도 짧다. 제1 절연층(11)의 X 방향에 있어서의 일단부로부터 타단부까지의 거리 D1은, 예를 들어 길이 L4보다도 길고, 길이 L1보다도 짧다.
공극 G는, n+형 반도체 영역(1)의 상단부 외주 전체면에 걸쳐서 형성되어 있어도 되고, n+형 반도체 영역(1)의 상단부 주위의 일부에만 형성되어 있어도 된다.
도 21은 제5 실시 형태에 따른 반도체 장치(500)의 제조 공정을 도시하는 공정 단면도이다.
반도체 장치(500)는, 예를 들어 이하의 방법에 의해 제작된다.
먼저, 도 4 내지 도 11에 도시하는 공정과 마찬가지의 공정을 행하고, 절연부(10), p+형 반도체 영역(4) 및 애노드 전극(22)을 형성한다. 이때, 개구 OP1이 기판 S에 도달하도록, 개구 OP1을 형성한다.
이어서, RIE법을 사용하여 개구 OP2를 형성한다. 이때, 기판 S까지 도달하는 개구 OP2를 형성한다. 계속해서, 또한 CDE법에 의해, 기판 S가 노출된 부분을 등방적으로 에칭함으로써, 도 21에 도시하는 바와 같은 개구 OP2가 형성되고, 기판 S의 일부와 절연부(10)의 일부와의 Z 방향에 있어서의 사이에, 간극이 형성된다.
또는, 보쉬 프로세스를 사용하는 것도 가능하다. 개구 OP2가 기판 S까지 도달한 상태에서, 보호막의 퇴적량에 대한 등방성 에칭의 에칭량을 크게 함으로써, 도 21에 도시하는 개구 OP2가 형성된다.
그 후, 도 14에 도시하는 공정과 마찬가지의 공정을 행함으로써, 반도체 장치(500)가 얻어진다.
본 실시 형태에 있어서도, 제1 실시 형태와 마찬가지로, 반도체 장치의 내압의 저하를 억제하는 것이 가능하다.
(제6 실시 형태)
도 22는 제6 실시 형태에 따른 반도체 장치(600)의 단면도이다.
도 22는 반도체 장치(600)의 X-Z 단면에 있어서의 모습을 도시하고 있다. 반도체 장치(600)의 Y-Z 단면에 있어서의 구조는, 예를 들어 X-Z 단면에 있어서의 구조와 같다.
도 23은 도 22의 일부를 확대한 단면도이다.
반도체 장치(600)는, 반도체 장치(100)와의 비교에 있어서, 예를 들어 애노드 전극(22)의 일부가 절연부(10)의 위에 형성되어 있는 점에서 상이하다. 반도체 장치(600)의 애노드 전극(22) 이외의 구조에 대해서는, 예를 들어 반도체 장치(100)와 마찬가지의 구조를 채용 가능하다.
애노드 전극(22)의 일부는, 절연층(31)의 위에 형성되어 있다. 애노드 전극(22)의 다른 일부는, 절연부(10)의 위에 형성되어 있다. 애노드 전극(22)은 Z 방향에 있어서, 절연부(10)의 일부를 개재하여, n+형 반도체 영역(1)의 일부와 겹쳐져 있다.
일례로서, 도 23에 도시하는 바와 같이, 제1 부분(11a)은 Z 방향에 있어서 애노드 전극(22)과 n+형 반도체 영역(1)과의 사이에 형성되어 있다. 제1 절연 영역(12)의 일부는, Z 방향에 있어서, 애노드 전극(22)과 n+형 반도체 영역(1)과의 사이에 형성되어 있다.
본 실시 형태와 같이, 애노드 전극(22)의 일부가 절연부(10)의 적어도 일부 위에 형성되어 있음으로써, n-형 반도체 영역(2)과 p형 반도체 영역(3)과의 pn 접합면을 따라 확장된 등전위선이, 절연부(10)에 있어서, 애노드 전극(22)측으로 구부러지는 것을 억제할 수 있다. 그 결과, 애노드 전극(22)의 일부가, 절연부(10)의 위에 형성되어 있지 않은 경우에 비하여, pn 접합면의 단부에 있어서의 전계 집중이 억제되어, 반도체 장치의 내압의 저하를 한층 더 억제할 수 있다.
(제7 실시 형태)
도 24는 제7 실시 형태에 따른 반도체 장치(700)의 단면도이다.
도 24는 반도체 장치(700)의 X-Z 단면에 있어서의 모습을 도시하고 있다. 반도체 장치(700)의 Y-Z 단면에 있어서의 구조는, 예를 들어 X-Z 단면에 있어서의 구조와 같다.
반도체 장치(700)는, 반도체 장치(100)와의 비교에 있어서, 예를 들어 p-형 반도체 영역(25)(제4 반도체 영역)을 더 구비하는 점에서 상이하다. 반도체 장치(700)의 p-형 반도체 영역(25) 이외의 구조에 대해서는, 예를 들어 반도체 장치(100)와 마찬가지의 구조를 채용 가능하다.
p-형 반도체 영역(25)의 p형 불순물 농도는, 예를 들어 p형 반도체 영역(3)의 p형 불순물 농도보다도 낮다. 단, p-형 반도체 영역(25)의 p형 불순물 농도가, p형 반도체 영역(3)의 p형 불순물 농도와 동등해도 된다.
p-형 반도체 영역(25)의 Z 방향의 일단부는, p형 반도체 영역(3)과 접하고 있다. p-형 반도체 영역(25)은, 예를 들어 n-형 반도체 영역(2) 일부의 주위에 형성되어 있다. 즉, n-형 반도체 영역(2)의 위 및 측방에 있어서, p형의 반도체 영역이 연속적으로 형성되어 있다.
p-형 반도체 영역(25)의 제4 방향에 있어서의 두께와 불순물 농도는, 예를 들어 캐소드 전극(21)과 애노드 전극(22)으로의 역방향 전압 인가 시에, p-형 반도체 영역(25)이 모두 공핍화되도록 설정된다.
p-형 반도체 영역(25)은, n-형 반도체 영역(2)의 모든 주위에 형성되어 있어도 된다. 이 경우, p-형 반도체 영역(25)의 Z 방향의 타단부는, n+형 반도체 영역(1)에 접하고, p-형 반도체 영역(25)의 일부는, 예를 들어 n+형 반도체 영역(1)에 둘러싸여 있다. 즉, p-형 반도체 영역(25)의 적어도 일부는, X 방향 및 Y 방향에 있어서, n-형 반도체 영역(2)의 적어도 일부와, 절연부(10)의 일부의 사이에 형성되어 있다.
도 25는 제7 실시 형태에 따른 반도체 장치(700)의 제조 공정을 도시하는 공정 단면도이다.
반도체 장치(700)는, 예를 들어 이하의 제조 방법에 의해 제작된다.
먼저, 도 4 내지 도 7에 도시하는 공정과 마찬가지의 공정을 행하여, 개구 OP1을 형성한다.
이어서, 도 25에 도시하는 바와 같이, 개구 OP1을 통해서, n-형 반도체 영역(2)이 노출된 부분에, p형 불순물을 이온 주입한다. 이 공정에 의해, p-형 반도체 영역(25)이 형성된다.
p-형 반도체 영역(25)의 형성 공정은, 개구 OP1을 형성하고, 제1 절연층(11)을 형성한 후에 행해도 된다. 단, p형 불순물을 효율적으로 n-형 반도체 영역(2)의 일부에 이온 주입하기 위해서는, 제1 절연층(11)의 형성 전에, p-형 반도체 영역(25)을 형성하는 것이 바람직하다.
본 실시 형태에 따르면, p형 반도체 영역(3)에 접하는 p-형 반도체 영역(25)이 형성되어 있기 때문에, 등전위선은, p-형 반도체 영역(25)이 형성되어 있는 영역에 있어서, 캐소드 전극(21)측으로 확장된다. 이로 인해, p형 반도체 영역(3)의 단부에 있어서의 전계의 집중이 억제되어, 반도체 장치의 내압의 저하를 한층 더 억제하는 것이 가능하게 된다.
(제8 실시 형태)
도 26은 제8 실시 형태에 따른 반도체 장치(800)의 단면도이다.
도 27은 도 26의 일부를 확대한 단면도이다. 도 26은 반도체 장치(800)의 X-Z 단면이고, 반도체 장치(800)의 Y-Z 단면에 있어서의 구조도, 도 26과 마찬가지의 구조를 가질 수 있다.
반도체 장치(800)는, 반도체 장치(100)와의 비교에 있어서, 예를 들어 n-형 반도체 영역(2), p형 반도체 영역(3) 및 절연부(10)의 형상이 상이하다. 반도체 장치(800)의 절연부(10) 이외의 구조에 대해서는, 예를 들어 반도체 장치(100)와 마찬가지의 구조를 채용 가능하다.
도 26 및 도 27에 도시하는 바와 같이, 절연부(10)는 -Z 방향으로 향할수록, 그 폭이 증가하고 있다. 이로 인해, 절연부(10)에 둘러싸이는 n-형 반도체 영역(2) 및 p형 반도체 영역(3)의 폭은, 예를 들어 -Z 방향으로 향할수록 감소하고 있다.
즉, n-형 반도체 영역(2)의 적어도 일부의 X 방향에 있어서의 길이는, p형 반도체 영역(3)의 적어도 일부의 X 방향에 있어서의 길이 보다도 짧다. 구체적으로는, 도 26에 도시하는 바와 같이, n-형 반도체 영역(2) 일부의 X 방향에 있어서의 길이 L6은, p형 반도체 영역(3)의 적어도 일부의 X 방향에 있어서의 길이 L5보다도 짧다.
절연부(10) 중, X 방향에 있어서 n-형 반도체 영역(2)과 겹치는 부분의, 제4 방향에 있어서의 두께 T4는, 절연부(10) 중, X 방향에 있어서 p형 반도체 영역(3)과 겹치는 부분의, 제4 방향에 있어서의 두께 T3보다도 두껍다. 절연부(10)가 X 방향에 있어서 n+형 반도체 영역(1)과 겹치고 있는 경우, 절연부(10) 중, X 방향에 있어서 n+형 반도체 영역(1)과 겹치는 부분의, 제4 방향에 있어서의 두께 T5는, T3보다도 두껍다.
절연부(10)에 있어서, 예를 들어 제1 절연층(11)의 제4 방향에 있어서의 두께는 일정하고, 제1 절연 영역(12)의 제4 방향에 있어서의 두께가 변화하였다. 즉, 제1 절연 영역(12) 중, 제1 절연층(11)을 개재하여 X 방향에 있어서 n-형 반도체 영역(2)과 겹치는 부분의, 제4 방향에 있어서의 두께 T7은, 제1 절연 영역(12) 중, 제1 절연층(11)을 개재하여 X 방향에 있어서 p형 반도체 영역(3)과 겹치는 부분의, 제4 방향에 있어서의 두께 T6보다도 두껍다.
제1 절연 영역(12)이 X 방향에 있어서 제1 절연층(11)을 개재해서 n+형 반도체 영역(1)과 겹치고 있는 경우, 제1 절연 영역(12) 중, 제1 절연층(11)을 개재하여 X 방향에 있어서 n+형 반도체 영역(1)과 겹치는 부분의, 제4 방향에 있어서의 두께 T8은, 두께 T7보다도 길다.
반도체 장치(800)는, 예를 들어 이하의 제조 방법에 의해 제작된다.
먼저, 도 4 및 도 5에 도시하는 공정과 마찬가지의 공정을 행하여, 절연층(31a) 및 절연층(32)을 형성한다. 계속해서, 개구 OP1을 형성한다. 이때, 예를 들어 보쉬 프로세스를 사용하여, 측벽 보호막의 막 두께를 두껍게 하고, 또한 등방성 에칭의 에칭레이트를 크게 함으로써, -Z 방향을 향하여 폭이 넓어지는 개구 OP1을 형성할 수 있다.
그 후에는 도 8 내지 도 14에 도시하는 공정과 마찬가지의 공정을 행함으로써, 도 26 및 도 27에 도시하는 반도체 장치(800)가 얻어진다.
본 실시 형태에서는, -Z 방향으로 향할수록 절연부(10)의 두께가 두꺼워지고 있다. 이로 인해, 도 27에 도시하는 바와 같이, p형 반도체 영역(3)과 절연부(10)의 접촉면과, n-형 반도체 영역(2)과 p형 반도체 영역의 pn 접합면이 이루는 각도 α는, 90도보다 크다.
한편, n-형 반도체 영역(2)과 절연부(10)의 접촉면과, n-형 반도체 영역(2)과 p형 반도체 영역의 pn 접합면이 이루는 각도 β는 90도보다도 작다. 즉, pn 접합면을 형성하고 있는 2개의 반도체 영역 중 불순물 농도가 낮은 쪽의 반도체 영역의 단부면(n-형 반도체 영역(2)과 제1 절연층(11)과의 접촉면)과, pn 접합면의 이루는 각도가 90도보다도 작다.
pn 접합면의 단부 근방에서는, 공핍층이 축소되고, 전계 강도가 높아지는 경우가 있다. 본 실시 형태와 같이, 각도 β를 90도보다도 작게 함으로써, 단부면 근방에 있어서의 전계 강도를 약화시키는 것이 가능하게 된다. 따라서, 본 실시 형태에 따르면, 반도체 장치의 내압의 저하를 한층 더 억제하는 것이 가능하게 된다.
(제9 실시 형태)
도 28은 제9 실시 형태에 따른 반도체 장치(900)의 단면도이다.
반도체 장치(900)는, 예를 들어 MOSFET이다.
반도체 장치(900)는, n+형 드레인 영역(1)(제1 도전형의 제3 반도체 영역)과, n-형 반도체 영역(2)(제1 반도체 영역)과, p형 베이스 영역(3)(제2 도전형의 제2 반도체 영역)과, n+형 소스 영역(5)(제6 반도체 영역)과, 게이트 절연층(6)과, 게이트 전극(7)과, 제1 절연층(11)과, 제1 절연 영역(12)과, 드레인 전극(21)과, 소스 전극(22)과, 절연층(31)을 갖는다.
도 28은 반도체 장치(900)의 X-Z 단면에 있어서의 모습이고, 반도체 장치(900)의 Y-Z 단면에 있어서의 구조는, 예를 들어 도 28에 도시하는 X-Z 단면에 있어서의 구조와 같을 수 있다.
본 실시 형태에 있어서, n+형 드레인 영역(1), n-형 반도체 영역(2), 절연부(10), 드레인 전극(21) 및 소스 전극(22)의 구조에 대해서는, 예를 들어 제1 실시 형태 내지 제8 실시 형태 중 어느 하나에 있어서의 n+형 반도체 영역(1), n-형 반도체 영역(2), 절연부(10), 캐소드 전극(21) 및 애노드 전극(22)과 마찬가지의 구조를 채용 가능하다. 또는, 제1 실시 형태 내지 제8 실시 형태에서 설명한 구조를 서로 조합하여 채용하는 것도 가능하다.
p형 베이스 영역(3)은 n-형 반도체 영역(2) 중에 선택적으로 형성되어 있다. n+형 소스 영역(5)은 p형 베이스 영역(3)의 위에 선택적으로 형성되어 있다. 소스 전극(22)은 p형 베이스 영역(3)의 위 및 n+형 소스 영역(5)의 위에 형성되고, n+형 소스 영역(5)과 전기적으로 접속되어 있다. 절연부(10)는 X-Y면을 따라, n-형 반도체 영역(2) 및 p형 베이스 영역(3)을 둘러싸고 있다.
게이트 전극(7)은, 예를 들어 X 방향에 있어서 게이트 절연층(6)을 개재하여, n-형 반도체 영역(2)의 일부, p형 베이스 영역(3) 및 n+형 소스 영역(5)의 적어도 일부와 겹쳐져 있다. 반도체 장치(900)는 게이트 전극(7)이 Z 방향에 있어서 게이트 절연층(6)을 개재하여, n-형 반도체 영역(2)의 일부, 베이스 영역(3) 및 n+형 소스 영역(5)의 일부와 겹치는, 플래너형 MOSFET이어도 된다.
드레인 전극(21)에, 소스 전극(22)에 대하여 정의 전압이 인가된 상태에서, 게이트 전극(7)에 역치 이상의 전압이 가해짐으로써, MOSFET이 온 상태로 된다. 이때, p형 베이스 영역(3)의 게이트 절연층(6) 근방의 영역에 채널(반전층)이 형성된다.
한편, 드레인 전극(21)에, 소스 전극(22)에 대하여 정의 전압이 인가되고, 게이트 전극(7)으로의 인가 전압이 역치 미만일 경우, p형 베이스 영역(3)의 게이트 절연층(6) 근방의 영역에 채널이 형성되지 않고, MOSFET이 오프 상태로 된다. 이때, p형 베이스 영역(3)과 n-형 반도체 영역(2)의 pn 접합 계면으로부터 공핍층이 확장되고, 내압이 유지된다.
본 실시 형태에 있어서도, 제1 실시 형태와 마찬가지로, pn 접합면의 단부에 있어서의 전계의 집중을 억제할 수 있고, 반도체 장치의 내압의 저하를 억제하는 것이 가능하게 된다.
(제10 실시 형태)
도 29는 제10 실시 형태에 따른 반도체 장치(1000)의 단면도이다.
반도체 장치(1000)는, 예를 들어 IGBT이다.
반도체 장치(1000)는, p+형 콜렉터 영역(8)(제8 반도체 영역)과, n형 반도체 영역(1a)(제1 도전형의 제3 반도체 영역)과, n-형 반도체 영역(2)(제1 반도체 영역)과, p형 베이스 영역(3)(제2 도전형의 제2 반도체 영역)과, n+형 이미터 영역(5)과, p+형 콘택트 영역(9)(제7 반도체 영역)과, 게이트 절연층(6)과, 게이트 전극(7)과, 제1 절연층(11), 제1 절연 영역(12), 콜렉터 전극(21)과, 이미터 전극(22)과, 절연층(31)을 갖는다.
도 29는 반도체 장치(1000)의 X-Z 단면에 있어서의 모습이고, 반도체 장치(1000)의 Y-Z 단면에 있어서의 구조는, 예를 들어 도 29에 도시하는 X-Z 단면에 있어서의 구조와 같다.
p+형 콜렉터 영역(8)은 콜렉터 전극(21)과 전기적으로 접속되어 있다. p+형 콜렉터 영역(8)의 위에는, n형 반도체 영역(1a)이 형성되어 있다. n형 반도체 영역(1a)은, 예를 들어 p+형 콜렉터 영역(8)의 전체면 위에 형성되어 있다. n형 반도체 영역(1a)의 일부의 위에는, n-형 반도체 영역(2)이 형성되어 있다. n형 반도체 영역(1a)의 다른 일부의 위에는, 절연부(10)가 형성되어 있다.
n-형 반도체 영역(2)의 위에는, p형 베이스 영역(3)이 형성되어 있다. p형 베이스 영역(3)의 위에는, n+형 이미터 영역(5)이 선택적으로 형성되어 있다. n+형 이미터 영역(5)의 구조로서, 제9 실시 형태에 있어서의 n+형 소스 영역(5)과 마찬가지의 구조를 채용 가능하다.
p형 베이스 영역(3)의 위에는, 또한 p+형 콘택트 영역(9)이 형성되어 있다. p+형 콘택트 영역(9)은, 예를 들어 X 방향에 있어서 n+형 이미터 영역(5)의 사이에 형성되어 있어도 된다. 또는, X 방향에 있어서 인접하는 게이트 절연층(6)의 사이에 있어서, n+형 이미터 영역(5)과 p+형 콘택트 영역(9)이, Y 방향에 있어서 교대로 형성되어 있어도 된다.
절연부(10)는, 예를 들어 X-Y면을 따라, n형 반도체 영역(1a)의 일부, n-형 반도체 영역(2), 복수의 p형 반도체 영역(3), 복수의 n+형 이미터 영역(5) 및, 복수의 p+형 콘택트 영역(9)을 둘러싸고 있다.
본 실시 형태에 있어서도, 제1 실시 형태와 마찬가지로, pn 접합면의 단부에 있어서의 전계의 집중을 억제할 수 있고, 반도체 장치의 내압의 저하를 억제하는 것이 가능하게 된다.
이상에서 설명한 각 실시 형태에 있어서의, 각 반도체 영역 사이의 불순물 농도의 상대적인 고저에 대해서는, 예를 들어 SCM(주사형 정전 용량 현미경)을 사용하여 확인하는 것이 가능하다. 각 반도체 영역에서의 캐리어 농도는, 각 반도체 영역에서 활성화되어 있는 불순물 농도와 동등한 것으로 간주할 수 있다. 따라서, 각 반도체 영역 사이의 캐리어 농도의 상대적인 고저에 대해서도, SCM을 사용하여 확인할 수 있다.
이상, 본 발명의 몇 가지 실시 형태를 예시했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는, 기타 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경 등을 행할 수 있다. 이들 실시 형태나 그 변형예는, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다. 또한, 상술한 각 실시 형태는, 서로 조합하여 실시할 수 있다.

Claims (20)

  1. 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역의 위에 형성된 제2 도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역에 접하고, 상기 제1 반도체 영역의 적어도 일부 및 상기 제2 반도체 영역의 적어도 일부를 둘러싸는 제1 절연층과,
    상기 제1 절연층의 적어도 일부를 둘러싸는 제1 절연 영역을 구비한 반도체 장치.
  2. 제1항에 있어서,
    제1 도전형의 제3 반도체 영역-상기 제3 반도체 영역의 제1 도전형의 캐리어 농도는 상기 제1 반도체 영역의 제1 도전형의 캐리어 농도보다도 높고, 상기 제1 반도체 영역은 상기 제3 반도체 영역의 일부 위에 형성되고, 상기 제1 절연층의 일부는 상기 제1 반도체 영역의 일부를 둘러쌈-을 더 구비한 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 절연층은,
    상기 제1 반도체 영역의 적어도 일부 및 상기 제2 반도체 영역의 적어도 일부를 둘러싸는 제1 부분, 및
    제1 방향과 직교하는 방향에 있어서 상기 제1 부분과 이격하여 형성된 제2 부분-상기 제1 방향은 상기 제1 반도체 영역으로부터 상기 제2 반도체 영역을 향하고, 상기 제2 부분은 상기 제1 부분의 적어도 일부를 둘러쌈-을 포함하고,
    상기 제1 절연 영역은, 상기 제1 부분과 상기 제2 부분의 사이에 형성된 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 부분의 두께는, 상기 제2 부분의 두께보다도 두꺼운 반도체 장치.
  5. 제3항에 있어서,
    상기 제3 반도체 영역의, 상기 제1 방향에 직교하는 제2 방향에 있어서의 길이는, 상기 제1 반도체 영역의, 상기 제2 방향에 있어서의 길이보다 긴 반도체 장치.
  6. 제5항에 있어서,
    상기 제3 반도체 영역의 상기 제2 방향에 있어서의 상기 길이는, 상기 제1 절연층의 상기 제2 방향에 있어서의 한쪽 단부로부터 다른 쪽 단부까지의 거리보다도 긴 반도체 장치.
  7. 제3항에 있어서,
    상기 제1 절연 영역은 에어 갭인 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 부분과 상기 제2 부분의 사이에 형성된 제2 절연 영역을 더 구비하고,
    상기 제2 절연 영역의 적어도 일부는, 상기 제1 절연 영역의 위에 형성되고,
    상기 제2 절연 영역은, 붕소인규산 유리를 포함하는 반도체 장치.
  9. 제2항에 있어서,
    상기 제1 반도체 영역으로부터 상기 제2 반도체 영역을 향하는 제1 방향에 있어서, 상기 제1 반도체 영역의 일부와 상기 제1 절연층의 일부의 사이에, 간극이 형성된 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 절연층의 적어도 일부를 둘러싸는 제2 절연층을 더 갖고,
    상기 제2 절연층은, 질화물을 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제2 절연층의 적어도 일부는, 상기 제1 절연층과 상기 제1 절연 영역의 사이에 형성되고,
    상기 제2 절연층은, 질화 실리콘을 포함하는 반도체 장치.
  12. 제1항에 있어서,
    상기 제2 반도체 영역의 위에 형성된 제1 전극을 더 구비하고,
    상기 제1 전극의 일부는, 상기 제1 절연층의 위에 형성된 반도체 장치.
  13. 제1항에 있어서,
    상기 제1 반도체 영역의 적어도 일부와 상기 제1 절연층의 적어도 일부의 사이에 형성된 제2 도전형의 제4 반도체 영역을 더 구비한 반도체 장치.
  14. 제13항에 있어서,
    상기 제4 반도체 영역의 제2 도전형의 캐리어 농도는, 상기 제2 반도체 영역의 제2 도전형의 캐리어 농도보다도 낮은 반도체 장치.
  15. 제1항에 있어서,
    상기 제1 반도체 영역의, 상기 제1 반도체 영역으로부터 상기 제2 반도체 영역을 향하는 제1 방향과 직교하는 제2 방향에 있어서의 길이는, 상기 제2 반도체 영역의 상기 제2 방향에 있어서의 길이 보다도 짧은 반도체 장치.
  16. 제1항에 있어서,
    상기 제2 반도체 영역 위에 선택적으로 형성된 제2 도전형의 제5 반도체 영역-상기 제5 반도체 영역의 제2 도전형의 캐리어 농도는 상기 제2 반도체 영역의 제2 도전형의 캐리어 농도보다도 높음-을 더 구비한 반도체 장치.
  17. 제1항에 있어서,
    상기 제2 반도체 영역 위에 선택적으로 형성된 제1 도전형의 제6 반도체 영역;
    게이트 전극; 및
    상기 게이트 전극과 상기 제2 반도체 영역의 사이에 형성된 게이트 절연층;
    을 더 구비한 반도체 장치.
  18. 제17항에 있어서,
    상기 제2 반도체 영역 위에 선택적으로 형성된 제2 도전형의 제7 반도체 영역-상기 제7 반도체 영역의 제2 도전형의 캐리어 농도는 상기 제2 반도체 영역의 제2 도전형의 캐리어 농도보다도 높음-을 더 구비한 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 반도체 영역 아래에 형성된 제1 도전형의 제3 반도체 영역-상기 제3 반도체 영역의 제1 도전형의 캐리어 농도는 상기 제1 반도체 영역의 제1 도전형의 캐리어 농도보다도 높음-; 및
    상기 제3 반도체 영역 아래에 형성된 제2 도전형의 제8 반도체 영역을 더 구비한 반도체 장치.
  20. 제19항에 있어서,
    상기 제8 반도체 영역의 제2 도전형의 캐리어 농도는, 상기 제3 반도체 영역의 제1 도전형의 캐리어 농도보다도 높은 반도체 장치.
KR1020150108040A 2015-03-16 2015-07-30 반도체 장치 KR20160111302A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015051579A JP6317694B2 (ja) 2015-03-16 2015-03-16 半導体装置
JPJP-P-2015-051579 2015-03-16

Publications (1)

Publication Number Publication Date
KR20160111302A true KR20160111302A (ko) 2016-09-26

Family

ID=56923938

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150108040A KR20160111302A (ko) 2015-03-16 2015-07-30 반도체 장치

Country Status (5)

Country Link
US (1) US10141399B2 (ko)
JP (1) JP6317694B2 (ko)
KR (1) KR20160111302A (ko)
CN (1) CN105990451B (ko)
TW (1) TW201635537A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6523997B2 (ja) 2016-03-14 2019-06-05 株式会社東芝 半導体装置の製造方法
US10511135B2 (en) 2017-12-19 2019-12-17 Raytheon Company Laser system with mechanically-robust monolithic fused planar waveguide (PWG) structure
US11309349B2 (en) * 2018-08-21 2022-04-19 Hewlett-Packard Development Company, L.P. P-type semiconductor layers coupled to N-type semiconductor layers
JP7471250B2 (ja) 2021-03-19 2024-04-19 株式会社東芝 半導体装置
EP4131422A1 (en) * 2021-08-03 2023-02-08 Infineon Technologies Austria AG Semiconductor device
CN114226984B (zh) * 2021-12-06 2022-11-18 湖北三维半导体集成创新中心有限责任公司 一种晶圆的切割方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3008480B2 (ja) 1990-11-05 2000-02-14 日産自動車株式会社 半導体装置
JP3207559B2 (ja) 1992-10-27 2001-09-10 株式会社東芝 Ｍｏｓ駆動型半導体装置
JP2000332099A (ja) 1999-05-21 2000-11-30 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2002289683A (ja) 2001-03-28 2002-10-04 Nec Corp トレンチ分離構造の形成方法および半導体装置
JP4631268B2 (ja) * 2003-10-29 2011-02-16 富士電機システムズ株式会社 半導体装置
JPWO2008044801A1 (ja) * 2006-10-13 2010-02-18 三洋電機株式会社 半導体装置及びその製造方法
US7781310B2 (en) 2007-08-07 2010-08-24 Semiconductor Components Industries, Llc Semiconductor die singulation method
TW200933899A (en) * 2008-01-29 2009-08-01 Sanyo Electric Co Mesa type semiconductor device and method for making the same
TW201007836A (en) * 2008-04-11 2010-02-16 Sandisk 3D Llc Methods for etching carbon nano-tube films for use in non-volatile memories
JP2009289791A (ja) * 2008-05-27 2009-12-10 Nec Electronics Corp 半導体装置
JP5729745B2 (ja) * 2009-09-15 2015-06-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2012009489A (ja) * 2010-06-22 2012-01-12 Denso Corp 半導体装置の製造方法および半導体装置
CN103022088A (zh) * 2011-09-21 2013-04-03 株式会社东芝 具有沟道结构体的半导体装置及其制造方法
US8809942B2 (en) * 2011-09-21 2014-08-19 Kabushiki Kaisha Toshiba Semiconductor device having trench structure
JP5951213B2 (ja) 2011-10-11 2016-07-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
JP5978781B2 (ja) 2012-06-05 2016-08-24 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2015019014A (ja) * 2013-07-12 2015-01-29 住友電気工業株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN105990451B (zh) 2019-06-11
JP6317694B2 (ja) 2018-04-25
CN105990451A (zh) 2016-10-05
US10141399B2 (en) 2018-11-27
JP2016171267A (ja) 2016-09-23
TW201635537A (zh) 2016-10-01
US20160276430A1 (en) 2016-09-22

Similar Documents

Publication Publication Date Title
JP6426642B2 (ja) 半導体装置
US8884362B2 (en) Semiconductor device and manufacturing method of the same
WO2017043606A1 (ja) 炭化珪素半導体装置
KR20160111302A (ko) 반도체 장치
JP6378220B2 (ja) 半導体装置
CN105633168A (zh) 一种集成肖特基二极管的SiC沟槽型MOSFET器件及其制造方法
CN108962993B (zh) 半导体装置及其制造方法
US8872278B2 (en) Integrated gate runner and field implant termination for trench devices
JP2004064063A (ja) 高電圧縦型ｄｍｏｓトランジスタ及びその製造方法
KR101279203B1 (ko) 전력 반도체 소자
JP2009200300A (ja) 半導体装置およびその製造方法
JP2018046251A (ja) 半導体装置およびその製造方法
CN104733301A (zh) 用于制造具有斜切边缘终止的半导体器件的方法
JPWO2008044801A1 (ja) 半導体装置及びその製造方法
TW201607025A (zh) 半導體裝置
JP2012043955A (ja) 半導体装置及びその製造方法
US9508798B2 (en) Semiconductor device
JP6970068B2 (ja) 半導体装置
JP2012160601A (ja) 半導体装置の製造方法
US8633072B2 (en) Method of manufacturing semiconductor device
JP2011124325A (ja) 半導体装置、及びその製造方法
KR20120082441A (ko) 개선된 트렌치 종단 구조
JP2012174852A (ja) 半導体装置およびその製造方法
CN109390387B (zh) 半导体器件及其制造方法
WO2020203650A1 (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application