WO2020203650A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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達郎 澤田
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Definitions

  • the present disclosure relates to semiconductor devices such as diodes and transistors having a trench structure, and methods for manufacturing semiconductor devices.
  • the second conductive type low concentration region at the bottom of the trench projects out of the trench.
  • the second conductive type low concentration region protrudes outward from the bottom of the trench
  • the second conductive type low concentration region protrudes into the conductive region of the forward current, and the on-resistance increases. Invite, and therefore the forward characteristics may deteriorate. If the second conductive type low concentration region is formed in an attempt to improve the withstand voltage, or if the same region is formed to be large, the withstand voltage can be improved, but the on-resistance is increased. Therefore, it is difficult to improve the withstand voltage while suppressing the increase in the on-resistance.
  • the semiconductor device of one aspect of the present disclosure includes a semiconductor substrate, a first conductive type semiconductor layer laminated on the surface of the semiconductor substrate, a trench formed on the surface of the semiconductor layer, a bottom surface of the trench, and the like.
  • An insulating film that coats the side surface, a conductor that fills the inside of the trench coated with the insulating film, and a second conductive type region formed in the semiconductor layer are electrically connected to the conductor.
  • the second conductive type region is arranged under the trench, and when the semiconductor substrate is viewed in a plan view, the inside of the trench region is provided with a surface of the semiconductor layer and a metal film forming a shotky barrier. It fits in.
  • the method for manufacturing a semiconductor device includes a semiconductor substrate, a first conductive type semiconductor layer laminated on the surface of the semiconductor substrate, a trench formed on the surface of the semiconductor layer, and the trench.
  • An insulating film that coats the bottom surface and side surfaces of the semiconductor layer, a conductor that fills the inside of the trench coated with the insulating film, a second conductive type region formed in the semiconductor layer, and electrically on the conductor.
  • the present invention includes a doping step of introducing a second conductive type impurity into the semiconductor layer from the central portion of the bottom surface.
  • the semiconductor device is manufactured as follows.
  • the trench forming step is carried out as shown in FIG. That is, the trench 104 is formed by forming the insulator mask pattern 103 for forming a trench on the semiconductor layer 102 on the semiconductor substrate 101 and etching the insulator mask pattern 103 as a mask.
  • the semiconductor substrate 101 is an N-type high-concentration silicon substrate.
  • the semiconductor layer 102 is an N-type low-concentration semiconductor layer laminated on the surface of the semiconductor substrate 101 by an epitaxial growth method.
  • the insulator mask pattern 103 is a mask pattern for etching that opens in a region where a trench is to be formed on the surface of the semiconductor layer 102.
  • the insulating material constituting the insulator mask pattern 103 include silicon oxide, silicon nitride, and TEOS (tetraethyl orthosilicate).
  • CVD chemical vapor deposition
  • the number of trenches 104 is arbitrary.
  • the semiconductor substrate 101 and the semiconductor layer 102 may be any semiconductor material of SiC (silicon carbide), GaN (gallium nitride), and Ga2O3 (gallium oxide).
  • the insulator layer 105 is first formed as shown in FIG.
  • the insulator layer 105 is laminated on the insulator mask pattern 103 in the trench forming step described above.
  • the insulator layer 105 covers the bottom surface and the side surface of the trench 104.
  • the insulating material constituting the insulator layer 105 include silicon oxide, silicon nitride, and TEOS (tetraethyl orthosilicate).
  • CVD chemical vapor deposition
  • the entire surface is etched as shown in FIG. Anisotropic etching is applied as the etching.
  • anisotropic etching one having a reactivity in which the etching rate in the vertical direction perpendicular to the surface is faster than the etching rate in the horizontal direction parallel to the surface is applied. Therefore, as shown in FIG. 3, the central portion of the bottom surface of the trench 104 while leaving the side wall insulator 105S of the portion of the insulator layer 105 that adheres to the outer edge portion 104a and the side surface 104b of the bottom surface of the trench 104. 104c can be exposed.
  • the side wall insulator 105S remains when the insulator on the central portion 104c of the bottom surface of the trench 104 is removed by longitudinal etching. Since the side wall insulator 105S is etched closer to the opening of the trench 104, it becomes thicker as it approaches the bottom surface from the opening of the trench 104.
  • the insulator mask pattern 103 is covered with the insulator layer 105 at the stage before etching shown in FIG. Therefore, when the insulator on the central portion 104c of the bottom surface of the trench 104 is removed by vertical etching, the insulator mask pattern 103 also remains.
  • the insulator mask pattern 103 remaining after the anisotropic etching and the side wall insulator 105S are combined to form an insulator mask pattern 106. As shown in FIG.
  • the insulator mask pattern 106 covers the surface of the semiconductor layer 102 around the trench 104, the outer edge 104a and the side surface 104b of the bottom surface of the trench 104, and exposes the central portion 104c of the bottom surface. It has become.
  • This insulator mask pattern 106 is used as a mask for the next doping.
  • a doping step is carried out.
  • the insulator mask pattern 106 is used as a mask, and a second conductive type (P type in this embodiment) impurities are introduced into the semiconductor layer 102 from the central portion 104c of the bottom surface of the trench 104.
  • the ion implantation method is applied as the impurity introduction method. Since the side wall insulator 105S is located in the trench 104, ion implantation into the semiconductor layer 102 is limited to the central portion 104c inside the side wall insulator 105S. After introducing impurities, annealing is performed to activate P-type impurities to form P-type region 102P.
  • P-type impurities are diffused in the semiconductor layer 102 as compared with the time of ion implantation, but in the lateral direction, they are contained within the width of the trench 104, and the P-type region 102P does not project outward from the trench 104. ..
  • the insulator mask pattern 106 is removed as shown in FIG. 5, and the insulating films (thermal oxide films) 107a and 107b are formed on the surface of the semiconductor layer 102 including the inside of the trench 104 as shown in FIG.
  • the conductor 108 is embedded in the trench 104.
  • the material of the conductor 108 may be polysilicon or a metal material.
  • the Schottky metal film 109a is joined to the surface 102a of the semiconductor layer 102 to form a Schottky barrier as shown in FIG. 7, and further, the surface electrode metal film 109b is formed. Is formed to connect the Schottky metal film 109a and the conductor 108. Further, the back electrode metal film 110 is formed.
  • the semiconductor device 100 that can be manufactured by the above manufacturing method is a first conductive type semiconductor substrate 101 having a relatively high concentration and a first conductive type semiconductor laminated on the surface of the semiconductor substrate 101.
  • the second conductive type region 102P is arranged below the trench 104, and is contained within the region of the trench 104 when the semiconductor substrate 101 is viewed in a plan view. Furthermore, when the semiconductor substrate 101 is viewed in a plan view, the second conductive type region 102P is contained in the region of the trench 104 at a distance from the outer edge of the trench 104 without being in contact with the outer edge of the region.
  • the second conductive region 102P fits within the width of the bottom of the trench 104, and the corners of the bottom of the trench 104 are not covered by the second conductive region 102P.
  • the bottom corner of the trench 104 may be round. It has the effect of relaxing the local concentration of the electric field when a reverse voltage is applied.
  • the region inside the semiconductor layer 102 and outside the region of the trench 104 when the semiconductor substrate 101 is viewed in a plan view is occupied by the region of the first conductive type (N type). Therefore, a large forward current conduction region can be secured under the Schottky junction.
  • the second conductive type region 102P is a region formed by ion implantation.
  • the ion implantation surface that appears on the bottom surface of the trench 104 corresponds to the central portion 104c in FIG.
  • the central portion 104c is contained within the region of the trench 104 without being in contact with the outer edge of the region of the trench 104.
  • the ion implantation surface 102b appearing on the bottom surface of the trench 104 is narrower than the final diffusion width of the second conductive type region 102P in FIG.
  • the outline of the side wall insulator 105S in FIG. 4 is also shown by a broken line in FIG. The inside thereof corresponds to the ion implantation surface 102b.
  • the impurity concentration distribution of the second conductive type (P type) in the second conductive type region 102P takes the maximum value at a depth (point 102M in FIG. 7) away from the bottom surface of the trench 104. This is due to ion implantation, but by forming a peak at a deep position, the electrolytic relaxation effect becomes good. P-type impurities diffuse laterally from the ion-implanted surface 102b, but are distributed while having a lower concentration than the ion-implanted surface 102b.
  • the semiconductor device 100 can be applied to MOSFETs (metal-oxide-semiconductor field-effect transistors), IGBTs (Insulated Gate Bipolar Transistors), and the like, in addition to SBDs (Schottky diodes).
  • MOSFETs metal-oxide-semiconductor field-effect transistors
  • IGBTs Insulated Gate Bipolar Transistors
  • SBDs Schottky diodes
  • the semiconductor device is manufactured as follows.
  • the trench forming step is carried out as shown in FIG. That is, the trench 204 is formed by forming the insulator mask pattern 203 for forming the trench on the semiconductor layer 202 on the semiconductor device 201 and etching the insulator mask pattern 203 as a mask.
  • the semiconductor substrate 201 is an N-type high-concentration silicon substrate.
  • the semiconductor layer 202 is an N-type low-concentration semiconductor layer laminated on the surface of the semiconductor substrate 201 by the epitaxial growth method.
  • the insulator mask pattern 203 is a mask pattern for etching that opens in a region where a trench is to be formed on the surface of the semiconductor layer 202.
  • Examples of the insulating material constituting the insulator mask pattern 203 include silicon oxide, silicon nitride, and TEOS (tetraethyl orthosilicate).
  • CVD chemical vapor deposition
  • the number of trenches 204 is arbitrary.
  • a doping mask forming step for introducing P-type impurities under the trench 204 is carried out, followed by a doping step.
  • the insulator layer 205 is formed as shown in FIG.
  • the insulator layer 205 is laminated on the insulator mask pattern 203 in the trench forming step described above.
  • the insulator layer 205 covers the bottom surface and the side surface of the trench 204.
  • the insulating material constituting the insulator layer 205 include silicon oxide, silicon nitride, and TEOS (tetraethyl orthosilicate).
  • CVD chemical vapor deposition
  • the entire surface is etched as shown in FIG. Anisotropic etching is applied as the etching.
  • anisotropic etching one having a reactivity in which the etching rate in the vertical direction perpendicular to the surface is faster than the etching rate in the horizontal direction parallel to the surface is applied. Therefore, as shown in FIG. 10, the central portion of the bottom surface of the trench 204 while leaving the side wall insulator 205S of the portion of the insulator layer 205 that adheres to the outer edge portion 204a and the side surface 204b of the bottom surface of the trench 204. 204c can be exposed.
  • the side wall insulator 205S remains when the insulator on the central portion 204c of the bottom surface of the trench 204 is removed by longitudinal etching. Since the side wall insulator 205S is etched closer to the opening of the trench 204, it becomes thicker as it approaches the bottom surface from the opening of the trench 204.
  • the insulator mask pattern 103 is covered with the insulator layer 205 at the stage before etching shown in FIG. Therefore, when the insulator on the central portion 204c of the bottom surface of the trench 204 is removed by vertical etching, the insulator mask pattern 203 also remains.
  • the insulator mask pattern 203 remaining after the anisotropic etching and the side wall insulator 205S are combined to form an insulator mask pattern 206. As shown in FIG.
  • the insulator mask pattern 206 covers the surface of the semiconductor layer 202 around the trench 204, the outer edge portion 204a and the side surface 204b of the bottom surface of the trench 204, and the central portion 204c of the bottom surface is exposed. It has become.
  • This insulator mask pattern 206 is used as a mask for the next doping.
  • the insulator mask pattern 206 is used as a mask, and the second conductive type (P type in this embodiment) impurity P is introduced into the semiconductor layer 202 from the central portion 204c of the bottom surface of the trench 204. It is done by introducing.
  • the vapor phase diffusion method is applied as the impurity introduction method. Since the side wall insulator 205S is located in the trench 204, the introduction surface of the impurity P to the semiconductor layer 202 is limited to the central portion 204c inside the side wall insulator 205S.
  • annealing is performed to activate the P-type impurities to form the P-type region 202P.
  • P-type impurities are diffused in the semiconductor layer 202 more than at the time of introduction, but in the lateral direction, they are contained within the width of the trench 204, and the P-type region 202P does not protrude outward from the trench 204.
  • the insulator mask pattern 206 is removed as shown in FIG. 12, and the insulating films (thermal oxide films) 207a and 207b are formed on the surface of the semiconductor layer 202 including the inside of the trench 204 as shown in FIG.
  • the conductor 208 is embedded in the trench 204.
  • the conductor 208 may be polysilicon or a metallic material.
  • the Schottky metal film 209a is joined to the surface 202a of the semiconductor layer 202 to form a Schottky barrier as shown in FIG. 14, and further, the surface electrode metal film 209b is formed. Is formed to connect the Schottky metal film 209a and the conductor 208. Further, the back electrode metal film 210 is formed.
  • the semiconductor device 200 that can be manufactured by the above manufacturing method is a first conductive type semiconductor substrate 201 having a relatively high concentration and a first conductive type semiconductor laminated on the surface of the semiconductor substrate 201.
  • the second conductive type region 202P is arranged below the trench 204, and is contained within the region of the trench 204 when the semiconductor substrate 201 is viewed in a plan view. Furthermore, when the semiconductor substrate 201 is viewed in a plan view, the second conductive type region 202P does not touch the outer edge of the region of the trench 204, but is contained within the region 204 at a distance from the outer edge.
  • the second conductive region 202P fits within the width of the bottom of the trench 204, and the corners of the bottom of the trench 204 are not covered by the second conductive region 202P.
  • the bottom corner of the trench 204 may be round. It has the effect of relaxing the local concentration of the electric field when a reverse voltage is applied.
  • the region inside the semiconductor layer 202 and outside the region of the trench 204 when the semiconductor substrate 201 is viewed in a plan view is occupied by the region of the first conductive type (N type). Therefore, a large forward current conduction region can be secured under the Schottky junction.
  • the second conductive type region 202P is a region formed by vapor phase diffusion, and the impurity introduction surface appearing on the bottom surface of the trench 204 corresponds to the central portion 204c in FIG.
  • the semiconductor substrate 201 When the semiconductor substrate 201 is viewed in a plan view, it fits within the region of the trench 204 without touching the outer edge of the region of the trench 204.
  • the impurity introduction surface 202b appearing on the bottom surface of the trench 204 is narrower than the final diffusion width of the second conductive type region 202P in FIG.
  • the outline of the side wall insulator 205S in FIG. 11 is also shown by a broken line in FIG. The inside thereof corresponds to the impurity introduction surface 202b.
  • the impurity concentration distribution of the second conductive type (P type) in the second conductive type region 202P has the highest value on the impurity introduction surface 202b. This is due to the diffusion method from the surface. P-type impurities diffuse laterally from the impurity introduction surface 202b, but are distributed while having a lower concentration than the impurity introduction surface 202b.
  • the semiconductor device 200 can be applied to MOSFETs (metal-oxide-semiconductor field-effect transistors), IGBTs (Insulated Gate Bipolar Transistors), and the like, in addition to SBDs (Schottky diodes).
  • MOSFETs metal-oxide-semiconductor field-effect transistors
  • IGBTs Insulated Gate Bipolar Transistors
  • SBDs Schottky diodes
  • the second conductive type region arranged under the trench relaxes the electric field when the reverse voltage is applied and improves the withstand voltage.
  • a conductive region of forward current under the Schottky junction can be secured, and an increase in on-resistance can be suppressed.
  • FIG. 15 shows the VF-VRM characteristics of the comparative example and the example of the present invention.
  • point 13 showing the characteristics of the SBD of the example of the present invention according to the first embodiment has appeared.
  • point 14 shows the characteristics of SBD of Comparative Example in which P-type region 102P overhangs the trench 104. Other conditions were the same as the SBD (point 13) of the example of the present invention.
  • FIG. 15 shows the characteristics of SBD of Comparative Example in which P-type region 102P overhangs the trench 104. Other conditions were the same as the SBD (point 13) of the example of the present invention.
  • the straight line 16 shows the characteristics of SBD of Comparative Example without P-type region 102P. Other conditions were the same as the SBD (point 13) of the example of the present invention.
  • the straight line 16 shows a tendency that the VF and VRM increase linearly as the concentration of N-type impurities in the semiconductor layer 102 decreases.
  • the SBD at point 14 was able to improve the withstand voltage VRM as compared with the SBD of the comparative example without the P-type region 102P.
  • the forward voltage VF increased.
  • the forward voltage VF increases as the withstand voltage VRM improves. This is because the withstand voltage can be improved, but the on-resistance is increased.
  • the withstand voltage was improved while suppressing the increase in the on-resistance, and a low VF and a high withstand voltage VRM could be achieved as compared with the comparative example.
  • the present disclosure can be used for semiconductor devices and methods for manufacturing semiconductor devices.
  • Semiconductor device 101 Semiconductor substrate 102 Semiconductor layer (N type) 102P Second Conductive Type Region (P Type) 104 Trench 107a Insulation film (thermal oxide film) 108 Conductor 109a Schottky metal film 109b Front electrode metal film 110 Back electrode metal film

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Abstract

半導体装置１００は、半導体基板１０１と、半導体基板の表面に積層された第１導電型の半導体層１０２と、半導体層の表面に形成されたトレンチ１０４と、トレンチの底面及び側面を被膜する絶縁膜１０７ａと、絶縁膜により被膜されたトレンチの内部を埋める導電体１０８と、半導体層内に形成された第２導電型領域１０２Ｐと、導電体に電気的に接続するとともに、半導体層の表面１０２ａとショットキー障壁を形成する金属膜１０９ａとを備える。第２導電型領域はトレンチの下に配置され、半導体基板を平面視したとき、トレンチの領域内に収まっている。

Description

半導体装置及び半導体装置の製造方法
　本開示は、トレンチ構造を有するダイオード、トランジスタ等の半導体装置及び半導体装置の製造方法に関する。
　従来、特表２０１６－５０２２７０号公報にも記載されているように、ショットキー障壁を形成する第１導電型の半導体層の表面から形成されたトレンチの底部に位置する当該半導体層内領域に、第２導電型低濃度領域が形成されたトレンチ構造を有する半導体装置が知られる。
　上記従来の半導体装置にあっては、半導体基板を平面視したとき、トレンチ底部の第２導電型低濃度領域がトレンチの外に張り出している。
　このような第２導電型低濃度領域がトレンチ底部から外方に張り出した構造では、順方向電流の導通領域に、当該第２導電型低濃度領域が張り出していることとなり、オン抵抗の上昇を招く、従って順方向特性が劣化することがある。
　耐圧を向上しようとして上記第２導電型低濃度領域を形成する、さらには同領域を大きく形成しようとすると、耐圧の向上が得られるが、オン抵抗の上昇が伴う。そのため、オン抵抗の上昇を抑えつつ耐圧を向上することが難しい。
　本開示の１つの態様の半導体装置は、半導体基板と、前記半導体基板の表面に積層された第１導電型の半導体層と、前記半導体層の表面に形成されたトレンチと、前記トレンチの底面及び側面を被膜する絶縁膜と、前記絶縁膜により被膜された前記トレンチの内部を埋める導電体と、前記半導体層内に形成された第２導電型領域と、前記導電体に電気的に接続するとともに、前記半導体層の表面とショットキー障壁を形成する金属膜と、を備え、　前記第２導電型領域は、前記トレンチの下に配置され、前記半導体基板を平面視したとき、前記トレンチの領域内に収まっている。
　本開示の１つの態様の半導体装置の製造方法は、半導体基板と、前記半導体基板の表面に積層された第１導電型の半導体層と、前記半導体層の表面に形成されたトレンチと、　前記トレンチの底面及び側面を被膜する絶縁膜と、前記絶縁膜により被膜された前記トレンチの内部を埋める導電体と、前記半導体層内に形成された第２導電型領域と、前記導電体に電気的に接続するとともに、前記半導体層の表面とショットキー障壁を形成する金属膜と、を備え、前記第２導電型領域が前記トレンチの下に配置された半導体装置を製造する方法であって、前記トレンチの周囲の前記半導体層の表面並びに前記トレンチの底面の外縁部及び側面を覆い、同底面の中央部を露出させた絶縁体マスクパターンを設けるドーピングマスク形成工程と、前記絶縁体マスクパターンをマスクにして、前記底面の中央部から前記半導体層内に第２導電型の不純物を導入するドーピング工程と、を備える。
本開示の第１実施形態を説明するための断面模式図である。 本開示の第１実施形態を説明するための断面模式図である。 本開示の第１実施形態を説明するための断面模式図である。 本開示の第１実施形態を説明するための断面模式図である。 本開示の第１実施形態を説明するための断面模式図である。 本開示の第１実施形態を説明するための断面模式図である。 本開示の第１実施形態を説明するための断面模式図である。 本開示の第２実施形態を説明するための断面模式図である。 本開示の第２実施形態を説明するための断面模式図である。 本開示の第２実施形態を説明するための断面模式図である。 本開示の第２実施形態を説明するための断面模式図である。 本開示の第２実施形態を説明するための断面模式図である。 本開示の第２実施形態を説明するための断面模式図である。 本開示の第２実施形態を説明するための断面模式図である。 順方向電圧及び耐圧につき、本発明例と比較例とを比較したグラフである。
　以下に本開示の一実施形態につき図面を参照して説明する。
〔第１実施形態〕
　まず、第１実施形態の半導体装置の製造方法及び半導体装置につき説明する。
（製造方法）
　次の通り半導体装置を製造する。
　図１に示すようにトレンチ形成工程を実施する。すなわち、半導体基板１０１上の半導体層１０２に対しトレンチ形成用の絶縁体マスクパターン１０３を形成し、絶縁体マスクパターン１０３をマスクとしてエッチングすることにより、トレンチ１０４を形成する。
　半導体基板１０１はＮ型高濃度シリコン基板である。半導体層１０２は、エピタキシャル成長法により半導体基板１０１の表面に積層されたＮ型低濃度の半導体層である。
　絶縁体マスクパターン１０３は、半導体層１０２の表面にトレンチの形成予定の領域で開口するエッチングのためのマスクパターンである。絶縁体マスクパターン１０３を構成する絶縁材料としては、酸化ケイ素、窒化ケイ素、ＴＥＯＳ（オルトケイ酸テトラエチル）などが挙げられる。絶縁体マスクパターン１０３の積層方法としては、例えば化学蒸着（ＣＶＤ）が適用される。
　なお、トレンチ１０４の数は任意である。
　半導体基板１０１及び半導体層１０２は、ＳｉＣ（炭化ケイ素）、ＧａＮ（窒化ガリウム）、Ｇａ２Ｏ３（酸化ガリウム）のいずれかの半導体材料であってもよい。
　次に、トレンチ１０４の下にＰ型不純物を導入するためのドーピングマスク形成工程、続いてドーピング工程を実施する。
　ドーピングマスク形成工程としては、まず図２に示すように絶縁体層１０５を形成する。絶縁体層１０５を、上記のトレンチ形成工程における絶縁体マスクパターン１０３の上に積層する。それとともに絶縁体層１０５でトレンチ１０４の底面及び側面を覆う。絶縁体層１０５を構成する絶縁材料としては、酸化ケイ素、窒化ケイ素、ＴＥＯＳ（オルトケイ酸テトラエチル）などが挙げられる。絶縁体層１０５の積層方法としては、例えば化学蒸着（ＣＶＤ）が適用される。
　次に、図３に示すように表面全体をエッチングする。エッチングとしては異方性エッチングを適用する。異方性エッチングとしては、表面に垂直な縦方向のエッチング速度が、表面に平行な横方向のエッチング速度より早い反応性のものを適用する。
　したがって、図３に示すように絶縁体層１０５の一部のうち、トレンチ１０４の底面の外縁部１０４ａ及び側面１０４ｂに被着する部分の側壁絶縁体１０５Ｓを残しつつ、トレンチ１０４の底面の中央部１０４ｃを露出させることができる。トレンチ１０４の底面の中央部１０４ｃ上の絶縁体が縦方向エッチングにより除去される時、側壁絶縁体１０５Ｓが残存するからである。
　側壁絶縁体１０５Ｓは、トレンチ１０４の開口に近い部位ほどエッチングが進行するので、トレンチ１０４の開口から底面に近づくにつれて厚くなる。
　また、トレンチ１０４の周囲の半導体層１０２の表面では、絶縁体マスクパターン１０３が図２に示したエッチング前の段階で絶縁体層１０５に覆われている。そのため、トレンチ１０４の底面の中央部１０４ｃ上の絶縁体が縦方向エッチングにより除去される時、絶縁体マスクパターン１０３も残存する。
　以上の異方性エッチングにより残存した絶縁体マスクパターン１０３と側壁絶縁体１０５Ｓとを合わせて絶縁体マスクパターン１０６とする。
　絶縁体マスクパターン１０６は、図３に示すようにトレンチ１０４の周囲の半導体層１０２の表面並びにトレンチ１０４の底面の外縁部１０４ａ及び側面１０４ｂを覆い、同底面の中央部１０４ｃを露出させたパターンとなっている。この絶縁体マスクパターン１０６を次のドーピングのためのマスクとする。
　次に、ドーピング工程を実施する。
　ドーピング工程は、図４に示すように絶縁体マスクパターン１０６をマスクにして、トレンチ１０４の底面の中央部１０４ｃから半導体層１０２内に第２導電型（本実施形態ではＰ型）の不純物を導入することにより行う。不純物導入方法としてはイオン注入法を適用する。トレンチ１０４内に側壁絶縁体１０５Ｓがあるため、半導体層１０２に対するイオン注入は側壁絶縁体１０５Ｓより内側の中央部１０４ｃに限定される。
　不純物導入後、アニールを行ってＰ型不純物を活性化させＰ型領域１０２Ｐを形成する。本アニールにより、半導体層１０２内でＰ型不純物がイオン注入時よりも拡散するが、横方向についてはトレンチ１０４の幅内に収まり、トレンチ１０４より外方にＰ型領域１０２Ｐが張り出すことがない。
　次に図５に示すように絶縁体マスクパターン１０６を除去し、図６に示すように絶縁膜（熱酸化膜）１０７ａ、１０７ｂを、トレンチ１０４内を含め半導体層１０２の表面に形成した後、トレンチ１０４内に導電体１０８を埋設する。導電体１０８の材料はポリシリコンまたは金属材料であってもよい。
　さらに、トレンチ１０４の周囲の絶縁膜１０７ｂを除去した後、図７に示すようにショットキー金属膜１０９ａを半導体層１０２の表面１０２ａに接合させてショットキー障壁を形成し、さらに表面電極金属膜１０９ｂを形成してショットキー金属膜１０９ａと導電体１０８とを接続する。さらに、裏面電極金属膜１１０を形成する。
（半導体装置）
　例えば以上の製造方法により製造できる半導体装置１００は、図７に示すように第１導電型で比較的高濃度の半導体基板１０１と、半導体基板１０１の表面に積層された第１導電型で比較的低濃度の半導体層１０２と、半導体層１０２の表面に形成されたトレンチ１０４と、トレンチ１０４の底面及び側面を被膜する絶縁膜１０７ａと、絶縁膜１０７ａにより被膜されたトレンチ１０４の内部を埋める導電体１０８と、半導体層１０２内に形成された第２導電型領域１０２Ｐと、導電体１０８に電気的に接続するとともに、半導体層１０２の表面１０２ａとショットキー障壁を形成するショットキー金属膜１０９ａと、を備える。
　第２導電型領域１０２Ｐは、トレンチ１０４の下に配置され、半導体基板１０１を平面視したとき、トレンチ１０４の領域内に収まっている。
　さらに言えば、半導体基板１０１を平面視したとき、第２導電型領域１０２Ｐは、トレンチ１０４の領域の外縁に接することなく、同外縁から距離を隔てて、トレンチ１０４の領域内に収まっている。
　第２導電型領域１０２Ｐは、トレンチ１０４の底部における幅内に収まっており、トレンチ１０４の底部のコーナーは、第２導電型領域１０２Ｐにより覆われていない。トレンチ１０４の底部のコーナーは、ラウンド型であってもよい。逆電圧印加時に局所的な電界の集中を緩和する作用がある。
　半導体層１０２内の領域であって、半導体基板１０１を平面視したときトレンチ１０４の領域外の領域は、第１導電型（Ｎ型）の領域で占められている。したがって、ショットキー接合下に順方向電流の導通領域を大きく確保することができる。
　第２導電型領域１０２Ｐは、イオン注入により形成された領域である。トレンチ１０４の底面に現れるイオン注入面は、図４における中央部１０４ｃに相当する。半導体基板１０１を平面視したとき、中央部１０４ｃは、トレンチ１０４の領域の外縁に接することなく、トレンチ１０４の領域内に収まっている。トレンチ１０４の底面に現れるイオン注入面１０２ｂは、図７における第２導電型領域１０２Ｐの最終的な拡散幅より狭い。図４における側壁絶縁体１０５Ｓのアウトラインを図７中にも破線により示す。その内側がイオン注入面１０２ｂに相当する。
　第２導電型領域１０２Ｐの第２導電型（Ｐ型）の不純物濃度分布は、トレンチ１０４の底面から離れた深さ（図７の点１０２Ｍ）で最高値をとる。これは、イオン注入によるためであるが、深い位置にピークを形成することによって、電解緩和効果が良好となる。
　イオン注入面１０２ｂから横方向にもＰ型不純物が拡散するが、イオン注入面１０２ｂより低濃度化しつつ分布する。
　半導体装置１００は、ＳＢＤ（Schottky diode）のほか、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などに応用できる。
　ＭＯＳＦＥＴを構成する場合は、Ｐボディ、ゲート等が中心部に形成され、表面電極金属膜１０９ｂがソース電極、裏面電極金属膜１１０がドレイン電極となる。ＩＧＢＴの場合はさらに、半導体基板１０１としてＰ型高濃度基板が適用され、表面電極金属膜１０９ｂがエミッター電極、裏面電極金属膜１１０がコレクター電極となる。
〔第２実施形態〕
　次に、第２実施形態の半導体装置の製造方法及び半導体装置につき説明する。
（製造方法）
　次の通り半導体装置を製造する。
　図８に示すようにトレンチ形成工程を実施する。すなわち、半導体装置２０１上の半導体層２０２に対しトレンチ形成用の絶縁体マスクパターン２０３を形成し、絶縁体マスクパターン２０３をマスクとしてエッチングすることにより、トレンチ２０４を形成する。
　半導体基板２０１はＮ型高濃度シリコン基板である。半導体層２０２は、エピタキシャル成長法により半導体基板２０１の表面に積層されたＮ型低濃度の半導体層である。
　絶縁体マスクパターン２０３は、半導体層２０２の表面にトレンチの形成予定の領域で開口するエッチングのためのマスクパターンである。絶縁体マスクパターン２０３を構成する絶縁材料としては、酸化ケイ素、窒化ケイ素、ＴＥＯＳ（オルトケイ酸テトラエチル）などが挙げられる。絶縁体マスクパターン２０３の積層方法としては、例えば化学蒸着（ＣＶＤ）が適用される。
　なお、トレンチ２０４の数は任意である。
　次に、トレンチ２０４の下にＰ型不純物を導入するためのドーピングマスク形成工程、続いてドーピング工程を実施する。
　ドーピングマスク形成工程としては、まず図９に示すように絶縁体層２０５を形成する。絶縁体層２０５を、上記のトレンチ形成工程における絶縁体マスクパターン２０３の上に積層する。それとともに絶縁体層２０５でトレンチ２０４の底面及び側面を覆う。絶縁体層２０５を構成する絶縁材料としては、酸化ケイ素、窒化ケイ素、ＴＥＯＳ（オルトケイ酸テトラエチル）などが挙げられる。絶縁体層２０５の積層方法としては、例えば化学蒸着（ＣＶＤ）が適用される。
　次に、図１０に示すように表面全体をエッチングする。エッチングとしては異方性エッチングを適用する。異方性エッチングとしては、表面に垂直な縦方向のエッチング速度が、表面に平行な横方向のエッチング速度より早い反応性のものを適用する。
　したがって、図１０に示すように絶縁体層２０５の一部のうち、トレンチ２０４の底面の外縁部２０４ａ及び側面２０４ｂに被着する部分の側壁絶縁体２０５Ｓを残しつつ、トレンチ２０４の底面の中央部２０４ｃを露出させることができる。トレンチ２０４の底面の中央部２０４ｃ上の絶縁体が縦方向エッチングにより除去される時、側壁絶縁体２０５Ｓが残存するからである。
　側壁絶縁体２０５Ｓは、トレンチ２０４の開口に近い部位ほどエッチングが進行するので、トレンチ２０４の開口から底面に近づくにつれて厚くなる。
　また、トレンチ２０４の周囲の半導体層２０２の表面では、絶縁体マスクパターン１０３が図９に示したエッチング前の段階で絶縁体層２０５に覆われている。そのため、トレンチ２０４の底面の中央部２０４ｃ上の絶縁体が縦方向エッチングにより除去される時、絶縁体マスクパターン２０３も残存する。
　以上の異方性エッチングにより残存した絶縁体マスクパターン２０３と側壁絶縁体２０５Ｓとを合わせて絶縁体マスクパターン２０６とする。
　絶縁体マスクパターン２０６は、図１０に示すようにトレンチ２０４の周囲の半導体層２０２の表面並びにトレンチ２０４の底面の外縁部２０４ａ及び側面２０４ｂを覆い、同底面の中央部２０４ｃを露出させたパターンとなっている。この絶縁体マスクパターン２０６を次のドーピングのためのマスクとする。
　次に、ドーピング工程を実施する。
　ドーピング工程は、図１１に示すように絶縁体マスクパターン２０６をマスクにして、トレンチ２０４の底面の中央部２０４ｃから半導体層２０２内に第２導電型（本実施形態ではＰ型）の不純物Ｐを導入することにより行う。不純物導入方法としては気相拡散法を適用する。トレンチ２０４内に側壁絶縁体２０５Ｓがあるため、半導体層２０２に対する不純物Ｐの導入面は側壁絶縁体２０５Ｓより内側の中央部２０４ｃに限定される。
　不純物導入後、アニールを行ってＰ型不純物を活性化させＰ型領域２０２Ｐを形成する。本アニールにより、半導体層２０２内でＰ型不純物が導入時よりも拡散するが、横方向についてはトレンチ２０４の幅内に収まり、トレンチ２０４より外方にＰ型領域２０２Ｐが張り出すことがない。
　次に図１２に示すように絶縁体マスクパターン２０６を除去し、図１３に示すように絶縁膜（熱酸化膜）２０７ａ、２０７ｂを、トレンチ２０４内を含め半導体層２０２の表面に形成した後、トレンチ２０４内に導電体２０８を埋設する。導電体２０８はポリシリコンまたは金属材料であってもよい。
　さらに、トレンチ２０４の周囲の絶縁膜２０７ｂを除去した後、図１４に示すようにショットキー金属膜２０９ａを半導体層２０２の表面２０２ａに接合させてショットキー障壁を形成し、さらに表面電極金属膜２０９ｂを形成してショットキー金属膜２０９ａと導電体２０８とを接続する。さらに、裏面電極金属膜２１０を形成する。
（半導体装置）
　例えば以上の製造方法により製造できる半導体装置２００は、図１４に示すように第１導電型で比較的高濃度の半導体基板２０１と、半導体基板２０１の表面に積層された第１導電型で比較的低濃度の半導体層２０２と、半導体層２０２の表面に形成されたトレンチ２０４と、トレンチ２０４の底面及び側面を被膜する絶縁膜２０７ａと、絶縁膜２０７により被膜されたトレンチ２０４の内部を埋める導電体２０８と、半導体層２０２内に形成された第２導電型領域２０２Ｐと、導電体２０８に電気的に接続するとともに、半導体層２０２の表面２０２ａとショットキー障壁を形成するショットキー金属膜２０９ａと、を備える。
　第２導電型領域２０２Ｐは、トレンチ２０４の下に配置され、半導体基板２０１を平面視したとき、トレンチ２０４の領域内に収まっている。
　さらに言えば、半導体基板２０１を平面視したとき、第２導電型領域２０２Ｐは、トレンチ２０４の領域の外縁に接することなく、同外縁から距離を隔てて、同領域２０４内に収まっている。
　第２導電型領域２０２Ｐは、トレンチ２０４の底部における幅内に収まっており、トレンチ２０４の底部のコーナーは、第２導電型領域２０２Ｐにより覆われていない。トレンチ２０４の底部のコーナーは、ラウンド型であってもよい。逆電圧印加時に局所的な電界の集中を緩和する作用がある。
　半導体層２０２内の領域であって、半導体基板２０１を平面視したときトレンチ２０４の領域外の領域は、第１導電型（Ｎ型）の領域で占められている。したがって、ショットキー接合下に順方向電流の導通領域を大きく確保することができる。
　第２導電型領域２０２Ｐは、気相拡散により形成された領域であり、トレンチ２０４の底面に現れる不純物導入面は、図１１における中央部２０４ｃに相当している。半導体基板２０１を平面視したとき、トレンチ２０４の領域の外縁に接することなく、トレンチ２０４の領域内に収まっている。トレンチ２０４の底面に現れる不純物導入面２０２ｂは、図１４における第２導電型領域２０２Ｐの最終的な拡散幅より狭い。図１１における側壁絶縁体２０５Ｓのアウトラインを図１４中にも破線により示す。その内側が不純物導入面２０２ｂに相当する。
　第２導電型領域２０２Ｐの第２導電型（Ｐ型）の不純物濃度分布は、不純物導入面２０２ｂで最高値をとる。これは、表面からの拡散法によるためである。
　不純物導入面２０２ｂから横方向にもＰ型不純物が拡散するが、不純物導入面２０２ｂより低濃度化しつつ分布する。
　半導体装置２００は、ＳＢＤ（Schottky diode）のほか、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などに応用できる。
　ＭＯＳＦＥＴを構成する場合は、Ｐボディ、ゲート等が中心部に形成され、表面電極金属膜２０９ｂがソース電極、裏面電極金属膜２１０がドレイン電極となる。ＩＧＢＴの場合はさらに、半導体基板２０１としてＰ型高濃度基板が適用され、表面電極金属膜２０９ｂがエミッター電極、裏面電極金属膜２１０がコレクター電極となる。
〔作用効果〕
　以上説明した実施形態によれば、トレンチの下に配置される第２導電型領域により逆電圧印加時の電界を緩和して耐圧を向上する。またショットキー接合下の順方向電流の導通領域を確保し、オン抵抗の上昇を抑えることができる。
〔特性比較〕
　図１５に、比較例と本発明例についてのＶＦ－ＶＲＭ特性を示す。ＶＦは、順方向電流ＩＦ＝１０〔Ａ〕時の順方向電圧である。ＶＲＭは耐圧を示し、逆方向漏れ電流ＩＲＭ＝０．１〔ｍＡ〕時の逆方向電圧である。
　図１５のグラフにおいて、上記第１実施形態に従った本発明例のＳＢＤの特性を示す点１３が出現した。図１５のグラフにおいて、点１４は、Ｐ型領域１０２Ｐがトレンチ１０４の外方に張り出した比較例のＳＢＤの特性を示す。その他の条件は、本発明例のＳＢＤ（点１３）と共通とした。
　図１５のグラフにおいて、直線１６は、Ｐ型領域１０２Ｐが無い比較例のＳＢＤの特性を示す。その他の条件は、本発明例のＳＢＤ（点１３）と共通とした。直線１６は、半導体層１０２のＮ型不純物濃度を低下させるほど、ＶＦ及びＶＲＭが直線的に上昇する傾向を示す。
　Ｐ型領域１０２Ｐがトレンチ１０４の外方に張り出した比較例のＳＢＤのうち点１４のＳＢＤでは、Ｐ型領域１０２Ｐが無い比較例のＳＢＤに対して耐圧ＶＲＭを向上することができた。しかし、それと引き替えに順方向電圧ＶＦが上昇した。
　Ｐ型領域１０２Ｐがトレンチ１０４の外方に張り出した比較例のＳＢＤでは、耐圧ＶＲＭの向上とともに順方向電圧ＶＦが上昇する。これは、耐圧の向上が得られるが、オン抵抗の上昇が伴うからである。
　これに対し本発明例のＳＢＤ（点１３）にあっては、オン抵抗の上昇を抑えつつ耐圧が向上され、比較例に比較して低いＶＦと高い耐圧ＶＲＭを達成することができた。
　以上本開示の実施形態を説明したが、この実施形態は、例として示したものであり、この他の様々な形態で実施が可能であり、発明の要旨を逸脱しない範囲で、構成要素の省略、置き換え、変更を行うことができる。
　本開示は、半導体装置及び半導体装置の製造方法に利用することができる。
１００ 半導体装置
１０１ 半導体基板
１０２ 半導体層（Ｎ型）
１０２Ｐ      第２導電型領域（Ｐ型）
１０４ トレンチ
１０７ａ      絶縁膜（熱酸化膜）
１０８ 導電体
１０９ａ      ショットキー金属膜
１０９ｂ      表面電極金属膜
１１０ 裏面電極金属膜

Claims (10)

  1. 　半導体基板と、
    　前記半導体基板の表面に積層された第１導電型の半導体層と、
    　前記半導体層の表面に形成されたトレンチと、
    　前記トレンチの底面及び側面を被膜する絶縁膜と、
    　前記絶縁膜により被膜された前記トレンチの内部を埋める導電体と、
    　前記半導体層内に形成された第２導電型領域と、
    　前記導電体に電気的に接続するとともに、前記半導体層の表面とショットキー障壁を形成する金属膜と、を備え、
    　前記第２導電型領域は、前記トレンチの下に配置され、前記半導体基板を平面視したとき、前記トレンチの領域内に収まっている半導体装置。
  2. 　前記半導体基板を平面視したとき、前記第２導電型領域は、前記トレンチの領域の外縁に接することなく、同領域内に収まっている請求項１に記載の半導体装置。
  3. 　前記半導体層内の領域であって、前記半導体基板を平面視したとき前記トレンチの領域外の領域は、第１導電型の領域で占められている請求項１又は請求項２に記載の半導体装置。
  4. 　前記第２導電型領域は、イオン注入により形成された請求項１から請求項３のうちいずれか一に記載の半導体装置。
  5. 　前記トレンチの底面に現れるイオン注入面は、前記半導体基板を平面視したとき、前記導電体の領域の外縁に接することなく、同領域内に収まっている請求項４に記載の半導体装置。
  6. 　前記第２導電型領域の第２導電型の不純物濃度分布は、前記トレンチの底面から離れた深さで最高値をとる請求項１から請求項５のうちいずれか一に記載の半導体装置。
  7. 　前記第２導電型領域は、気相成長法による第２導電型の不純物の導入により形成された請求項１から請求項３のうちいずれか一に記載の半導体装置。
  8. 　前記絶縁膜は、熱酸化膜である請求項１から請求項７のうちいずれか一に記載の半導体装置。
  9. 　半導体基板と、
    　前記半導体基板の表面に積層された第１導電型の半導体層と、
    　前記半導体層の表面に形成されたトレンチと、
    　前記トレンチの底面及び側面を被膜する絶縁膜と、
    　前記絶縁膜により被膜された前記トレンチの内部を埋める導電体と、
    　前記半導体層内に形成された第２導電型領域と、
    　前記導電体に電気的に接続するとともに、前記半導体層の表面とショットキー障壁を形成する金属膜と、を備え、前記第２導電型領域が前記トレンチの下に配置された半導体装置を製造する方法であって、
    　前記トレンチの周囲の前記半導体層の表面並びに前記トレンチの底面の外縁部及び側面を覆い、同底面の中央部を露出させた絶縁体マスクパターンを設けるドーピングマスク形成工程と、
    　前記絶縁体マスクパターンをマスクにして、前記底面の中央部から前記半導体層内に第２導電型の不純物を導入するドーピング工程と、を備える半導体装置の製造方法。
  10. 　前記ドーピングマスク形成工程の前に、前記半導体層の表面に前記トレンチの形成予定の領域で開口する絶縁体マスクパターンを形成し、当該絶縁体マスクパターンをマスクにして前記半導体層をエッチングすることで前記トレンチを形成するトレンチ形成工程を備え、
    　前記ドーピングマスク形成工程において、前記トレンチ形成工程における前記絶縁体マスクパターンの上に積層されるとともに前記トレンチの底面及び側面を覆う絶縁体層を形成し、当該絶縁体層を異方性エッチングすることにより当該絶縁体層の一部であって前記トレンチの底面の外縁部及び側面に被着する部分の絶縁体を残しつつ、前記トレンチの底面の中央部を露出させる請求項９に記載の半導体装置の製造方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008519447A (ja) * 2004-11-08 2008-06-05 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 半導体装置及びその使用乃至製造方法
JP2010147399A (ja) * 2008-12-22 2010-07-01 Shindengen Electric Mfg Co Ltd トレンチショットキバリアダイオード
JP2011142339A (ja) * 2011-03-17 2011-07-21 Fuji Electric Co Ltd 半導体素子
JP2012227501A (ja) * 2011-04-06 2012-11-15 Rohm Co Ltd 半導体装置
JP2014236171A (ja) * 2013-06-05 2014-12-15 ローム株式会社 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009082A (ja) * 2000-06-21 2002-01-11 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
JP4153811B2 (ja) * 2002-03-25 2008-09-24 株式会社東芝 高耐圧半導体装置及びその製造方法
JP4935160B2 (ja) * 2006-04-11 2012-05-23 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5767857B2 (ja) * 2011-05-20 2015-08-19 新電元工業株式会社 トレンチ型ｍｏｓｆｅｔ及びその製造方法
US9018698B2 (en) * 2012-11-16 2015-04-28 Vishay General Semiconductor Llc Trench-based device with improved trench protection
JP6152861B2 (ja) * 2015-02-09 2017-06-28 トヨタ自動車株式会社 ダイオードの製造方法
JP2016225333A (ja) * 2015-05-27 2016-12-28 トヨタ自動車株式会社 Ｓｂｄ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008519447A (ja) * 2004-11-08 2008-06-05 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 半導体装置及びその使用乃至製造方法
JP2010147399A (ja) * 2008-12-22 2010-07-01 Shindengen Electric Mfg Co Ltd トレンチショットキバリアダイオード
JP2011142339A (ja) * 2011-03-17 2011-07-21 Fuji Electric Co Ltd 半導体素子
JP2012227501A (ja) * 2011-04-06 2012-11-15 Rohm Co Ltd 半導体装置
JP2014236171A (ja) * 2013-06-05 2014-12-15 ローム株式会社 半導体装置およびその製造方法

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