KR102060383B1 - 3족-5족 화합물 반도체 장치 - Google Patents

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Abstract

3족-5족 화합물 반도체 장치는 기판, 기판 상에 제공되는 화합물 반도체 층, 및 화합물 반도체 층과 기판 사이에 개재하는 버퍼층을 포함하되, 화합물 반도체 층은, 제1 도전형을 갖는 제1 반도체 영역, 및 제2 도전형을 갖는 제2 반도체 영역을 포함하고, 버퍼층은 고 전자밀도 영역을 포함하고, 버퍼층 내에서, 고 전자밀도 영역의 전자밀도는 고 전자밀도 영역 외부의 전자밀도보다 높다.

Description

3족-5족 화합물 반도체 장치{III-V COMPOUND SEMICONDUCTOR DEVICE}
본 발명은 3족-5족 화합물 반도체 장치에 관한 것이다.
실리콘 이후의 차세대 반도체 물질로 III-V(3족-5족) 반도체를 사용하려는 시도가 이루어지고 있다. III-V 반도체를 전자 소자로 활용하기 위해선, 도전형들을 갖는 영역들(예를 들어, n형 영역 및 p형 영역)을 형성하는 공정이 필수적으로 수행되어야 한다.
미국등록특허 US7429747 미국등록특허 US8629012
본 발명이 해결하고자 하는 일 과제는 전기적 특성이 개선된 3족-5족 화합물 반도체 장치를 제공하는 것에 있다.
본 발명이 해결하고자 하는 일 과제는 회로 설계상 이점이 있는 3족-5족 화합물 반도체 장치를 제공하는 것에 있다.
다만, 본 발명이 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
상기 과제를 해결하기위한 본 발명의 예시적인 실시예들에 따른 3족-5족 화합물 반도체 장치는 기판; 상기 기판 상에 제공되는 화합물 반도체 층; 및 상기 화합물 반도체 층과 상기 기판 사이에 개재하는 버퍼층을 포함하되, 상기 화합물 반도체 층은: 제1 도전형을 갖는 제1 반도체 영역; 및 제2 도전형을 갖는 제2 반도체 영역을 포함하고, 상기 버퍼층은 고 전자밀도 영역을 포함하고, 상기 버퍼층 내에서, 상기 고 전자밀도 영역의 전자밀도는 상기 고 전자밀도 영역 외부의 전자밀도보다 높을 수 있다.
예시적인 실시예들에서, 상기 제1 반도체 영역은 제1 5족 원소를 포함하고, 상기 제2 반도체 영역은 상기 제1 5족 원소 및 제2 5족 원소를 포함할 수 있다.
예시적인 실시예들에서, 상기 제2 5족 원소는 상기 제1 5족 원소보다 원자번호가 낮을 수 있다.
예시적인 실시예들에서, 상기 제2 5족 원소의 비율은 상기 제2 반도체 영역 내에서 상기 기판의 상면에 평행한 방향을 따라 변할 수 있다.
예시적인 실시예들에서, 상기 제2 반도체 영역의 밴드갭은 상기 제1 반도체 영역의 밴드갭과 동일할 수 있다.
예시적인 실시예들에서, 상기 고 전자밀도 영역은 상기 제2 반도체 영역 아래에 배치될 수 있다.
예시적인 실시예들에서, 상기 고 전자밀도 영역은 상기 버퍼층의 상부에 제공될 수 있다.
예시적인 실시예들에서, 상기 고 전자밀도 영역과 상기 제2 반도체 영역은 서로 접할 수 있다.
예시적인 실시예들에서, 상기 버퍼층의 격자 상수는 상기 제1 반도체 영역의 격자 상수보다 작되, 상기 제2 반도체 영역의 격자 상수보다 클 수 있다.
예시적인 실시예들에서, 상기 제1 반도체 영역 및 상기 제2 반도체 영역은 서로 동일한 3족 원소들을 포함할 수 있다.
예시적인 실시예들에서, 상기 제1 반도체 영역은 GaSb를 포함하고, 상기 제2 반도체 영역은 GaAsSb를 포함할 수 있다.
예시적인 실시예들에서, 상기 제1 반도체 영역의 두께와 상기 제2 반도체 영역의 두께는 서로 동일할 수 있다.
예시적인 실시예들에서, 상기 제1 반도체 영역의 바닥면과 상기 제2 반도체 영역의 바닥면은 서로 동일한 레벨에 배치될 수 있다.
예시적인 실시예들에서, 상기 제1 및 제2 반도체 영역들의 각각 제1 5족 원소 및 제2 5족 원소를 포함하고, 상기 제1 반도체 영역 내의 상기 제1 및 제2 5족 원소들의 비율은 상기 제2 반도체 영역 내의 상기 제1 및 제2 5족 원소들의 비율과 다를 수 있다.
예시적인 실시예들에서, 상기 버퍼층의 격자 상수는 상기 제1 반도체 영역의 격자 상수보다 작되, 상기 제2 반도체 영역의 격자 상수보다 클 수 있다.
예시적인 실시예들에서, 상기 제1 반도체 영역 내의 상기 제2 5족 원소의 분포 및 상기 제2 반도체 영역 내의 상기 제2 5족 원소의 분포는 상기 기판의 상면에 평행한 방향을 따라 변할 수 있다.
예시적인 실시예들에서, 상기 제1 반도체 영역과 상기 제2 반도체 영역은 상기 기판의 상면에 평행한 방향으로 배열되고, 상기 제1 반도체 영역과 상기 제2 반도체 영역은 서로 접할 수 있다.
예시적인 실시예들에서, 상기 제1 반도체 영역은 한 쌍으로 제공되고, 상기 제2 반도체 영역은 상기 한 쌍의 제1 반도체 영역들 사이에 배치될 수 있다.
예시적인 실시예들에서, 상기 제2 반도체 영역은 한 쌍으로 제공되고, 상기 제1 반도체 영역은 상기 한 쌍의 제2 반도체 영역들 사이에 배치될 수 있다.
본 발명의 개념에 따르면, 캐리어 이동도가 개선된 3족-5족 화합물 반도체 장치가 제공될 수 있다.
본 발명의 개념에 따르면, 반도체 영역의 밴드갭이 조절되는 3족-5족 화합물 반도체 장치가 제공될 수 있다.
다만, 본 발명의 효과는 상기 개시된 것에 한정되지 않는다.
도 1은 본 발명의 예시적인 실시예들에 따른 3족-5족 화합물 반도체 장치의 단면도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 3족-5족 화합물 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 3 내지 도 5는 본 발명의 예시적인 실시예들에 따른 3족-5족 화합물 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 예시적인 실시예들에 따른 3족-5족 화합물 반도체 장치의 단면도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 3족-5족 화합물 반도체 장치의 단면도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 3족-5족 화합물 반도체 장치의 단면도이다.
도 9는 본 발명의 예시적인 실시예들에 따른 3족-5족 화합물 반도체 장치의 사시도이다.
본 발명의 기술적 사상의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예들을 설명한다. 그러나 본 발명 기술적 사상은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. 본 명세서에서 기술하는 실시예들은 본 발명의 기술적 사상의 이상적인 예시도인 사시도, 정면도, 단면도 및/또는 개념도를 참고하여 설명될 것이다. 도면들에 있어서, 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 다양한 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 예시적인 실시예들에 따른 3족-5족 화합물 반도체 장치의 단면도이다.
도 1을 참조하면, 기판(100), 버퍼층(200), 및 화합물 반도체 층(300)을 포함하는 3족-5족 화합물 반도체 장치(10)가 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si) 기판, 저마늄(Ge) 기판, 실리콘-저마늄(SiGe), 실리콘-카바이드(SiC) 기판, 또는 인듐-인(InP) 기판일 수 있다.
버퍼층(200)은 기판(100) 상에 제공될 수 있다. 버퍼층(200)은 후술되는 제1 반도체 영역(310)과 제2 반도체 영역(320)에 응력을 제공하여, 제1 및 제2 반도체 영역들(310, 320) 내의 캐리어 이동도를 개선할 수 있다. 버퍼층(200)은 단일층으로 도시되었으나, 이는 예시적인 것이다. 다른 예시적인 실시예들에서, 버퍼층(200)은 복수 개의 층을 포함할 수 있다. 예를 들어, 버퍼층(200)은 AlGaSb, AlGaAsSb, AlGaP, AlGaAsP, AlSb, AlAsSb, AlInSb, AlInAsSb, InP, 및 SiN 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 버퍼층(200) 내에 도핑층(미도시)이 삽입될 수 있다. 예를 들어, 도핑층은 버퍼층(200) 내에 실리콘(Si), 비스무스(Bi), 및 텔루륨(Te) 중 적어도 하나가 주입된 층일 수 있다.
버퍼층(200) 내에 고 전자밀도 영역(210)이 제공될 수 있다. 고 전자밀도 영역(210)은 버퍼층(200)의 상부에 배치될 수 있다. 고 전자밀도 영역(210)은 버퍼층(200) 내에서 상대적으로 전자밀도가 높은 영역일 수 있다. 즉, 버퍼층(200) 내에서, 고 전자밀도 영역(210)의 전자밀도는 고 전자밀도 영역(210) 외부의 전자밀도보다 높을 수 있다. 예를 들어, 고 전자밀도 영역(210)은 투과전자현미경(Transmission Electron Microscope, TEM)으로 촬영된 사진에서 다른 영역들보다 어두운 영역일 수 있다.
화합물 반도체 층(300)은 버퍼층(200) 상에 제공될 수 있다. 화합물 반도체 층(300)은 3족-5족 화합물 반도체 물질을 포함할 수 있다. 화합물 반도체 층(300)은 제1 반도체 영역(310) 및 제2 반도체 영역(320)을 포함할 수 있다. 제1 반도체 영역(310) 및 제2 반도체 영역(320)은 기판(100)의 상면에 평행한 방향으로 배열될 수 있다.
제1 반도체 영역(310)은 3족 원소 및 제1 5족 원소를 포함할 수 있다. 예를 들어, 3족 원소는 갈륨(Ga), 알루미늄(Al), 또는 인듐(In)이고, 제1 5족 원소는 안티모니(Sb)일 수 있다. 제1 반도체 영역(310)은 GaSb, InSb, 또는 GaInSb를 포함할 수 있다. 제1 반도체 영역(310)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 p형일 수 있다. 제1 반도체 영역(310)의 격자 상수는 버퍼층(200)은 격자 상수보다 클 수 있다. 제1 반도체 영역(310)에 압축 응력(compressive stress)이 작용할 수 있다. 이에 따라, 제1 반도체 영역(310) 내의 홀 캐리어 이동도가 향상될 수 있다.
제2 반도체 영역(320)은 3족 원소, 제1 5족 원소, 및 제2 5족 원소를 포함할 수 있다. 3족 원소 및 제1 5족 원소는 제1 반도체 영역(310) 내에 포함된 3족 원소 및 제1 5족 원소와 실질적으로 동일할 수 있다. 제2 5족 원소의 원자 번호는 제1 5족 원소의 원자 번호보다 작을 수 있다. 예를 들어, 제2 5족 원소는 비소(As) 또는 인(P)일 수 있다. 제2 반도체 영역(320)은 GaAsSb, InAsSb, 또는 GaInAsSb를 포함할 수 있다. 제2 반도체 영역(320)은 제2 도전형을 가질 수 있다. 제2 도전형은 제1 도전형과 다를 수 있다. 예를 들어, 제2 도전형은 n형일 수 있다. 제2 반도체 영역(320)의 격자 상수는 버퍼층(200)의 격자 상수보다 작을 수 있다. 즉, 버퍼층(200)의 격자 상수는 제1 반도체 영역(310)의 격자 상수보다 작고, 제2 반도체 영역(320)의 격자 상수보다 클 수 있다. 제2 반도체 영역(320)에 인장 응력(tensile stress)이 작용할 수 있다. 이에 따라, 제2 반도체 영역(320) 내의 전자 캐리어 이동도가 향상될 수 있다.
제2 반도체 영역(320)은 고 전자밀도 영역(210) 상에 배치될 수 있다. 다시 말해, 고 전자밀도 영역(210)은 제2 반도체 영역(320)과 기판(100) 사이에 제공될 수 있다. 제2 반도체 영역(320)과 고 전자밀도 영역(210)은 수직적으로 중첩될 수 있다. 제2 반도체 영역(320)과 고 전자밀도 영역(210)은 서로 접할 수 있다.
본 발명의 개념에 따른 제1 반도체 영역(310)에 압축 응력이 작용할 수 있고, 제2 반도체 영역(320)에 인장 응력이 작용할 수 있다. 이에 따라, 제1 반도체 영역(310) 내의 홀 캐리어 이동도 및 제2 반도체 영역(320) 내의 전자 캐리어 이동도가 향상될 수 있다. 결과적으로, 3족-5족 화합물 반도체 장치(10)의 전기적인 특성이 개선될 수 있다.
예시적인 실시예들에서, 제2 반도체 영역(320)의 밴드갭은 제1 반도체 영역(310)의 밴드갭과 동일할 수 있다. 제1 반도체 영역(310) 및 제2 반도체 영역(320)의 off 전압 특성이 동일할 수 있다. off 전압 특성은, 예를 들어, 트랜지스터의 게이트 전압이 0V일 때, 소스 전극과 드레인 전극 사이에 일정량의 전류(일반적으로, 목표 off 전류로 지칭됨.)를 흐르게하는 소스 전극과 드레인 전극 사이의 전압 차일 수 있다.
일반적으로, 서로 다른 도전형을 갖는 반도체 영역들의 off 전압이 특성이 다른 경우, 회로 설계시 반도체 영역들의 off 전압이 다른 점이 고려되어야 한다. 본 발명의 예시적인 실시예들에 따른 제1 및 제2 반도체 영역들(320)은 off 전압이 동일하므로, 회로 설계시 고려되는 변수가 줄어드는 이점이 있다.
예시적인 실시예들에 따르면, 제1 및 제2 반도체 영역들(310, 320)의 두께들은 실질적으로 서로 동일할 수 있다. 제1 반도체 영역(310)의 상면 및 바닥면은 각각 제2 반도체 영역(320)의 상면 및 바닥면과 실질적으로 동일한 레벨에 배치될 수 있다.
일반적으로, 반도체 층의 밴드갭은 반도체 층의 구성 물질 및 두께에 따라 변할 수 있다. 본 발명의 개념에 따른 제1 및 제2 반도체 영역들(310, 320)은 서로 동일한 두께를 가질 수 있다. 이에 따라, 제2 반도체 영역(320) 내의 제2 5족 원소의 농도가 조절되어, 제2 반도체 영역의 밴드갭을 제어할 수 있다.
도 2는 본 발명의 예시적인 실시예들에 따른 3족-5족 화합물 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 3 내지 도 5는 본 발명의 예시적인 실시예들에 따른 3족-5족 화합물 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2 및 도 3을 참조하면, 기판(100)이 준비될 수 있다. 기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si) 기판, 저마늄(Ge) 기판, 실리콘-저마늄(SiGe), 실리콘-카바이드(SiC) 기판, 또는 인듐-인(InP) 기판일 수 있다.
기판(100) 상에 차례로 버퍼층(200) 및 화합물 반도체 층(300)이 형성될 수 있다.(S100) 버퍼층(200)을 형성하는 것은 증착 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 버퍼층(200)은 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정 또는 물리 기상 증착(Physical Vapor Deposition, PVD) 공정, 또는 분자선 에피택시(Molecular Beam Epitaxy, MBE) 공정을 수행하는 것에 의해 형성될 수 있다. 예를 들어, 버퍼층(200)은 AlGaSb, AlGaAsSb, AlGaP, AlGaAsP, AlSb, AlAsSb, AlInSb, AlInAsSb, InP, 및 SiN 중 적어도 하나 포함할 수 있다.
화합물 반도체 층(300)을 형성하는 것은 증착 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 화합물 반도체 층(3000은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD), 또는 분자선 에피택시(MBE) 공정을 수행하는 것에 의해 형성될 수 있다. 화합물 반도체 층(300)은 3족-5족 화합물 반도체 물질을 포함할 수 있다. 예를 들어, 화합물 반도체 층(300)은 GaSb, InSb, 또는 GaInSb를 포함할 수 있다.
도 2 및 도 4를 참조하면, 화합물 반도체 층(300) 상에 마스크 패턴(400)이 형성되어, 제1 반도체 영역(310) 및 제2 반도체 영역(320)을 정의할 수 있다.(S200) 마스크 패턴(400)은 제1 반도체 영역(310) 상에 배치되어, 제2 반도체 영역(320)의 상면을 노출할 수 있다. 마스크 패턴(400)은 제1 반도체 영역(310)과 수직적으로 중첩될 수 있다.
예시적인 실시예들에서, 마스크 패턴(400)을 형성하는 것은 제1 반도체 영역(310) 및 제2 반도체 영역(320) 상에 마스크 막(미도시)을 형성하는 것 및 제2 반도체 영역(320) 상에서 마스크 막을 제거하는 것을 포함할 수 있다. 예를 들어, 마스크 패턴(400)은 포토레지스트 패턴일 수 있다.
제1 및 제2 반도체 영역들(310, 320)의 각각은 제1 도전형을 가질 수 있다. 예를 들어, 제1 및 제2 반도체 영역들(310, 320)의 각각의 도전형은 p형일 수 있다. 제1 및 제2 반도체 영역들(310, 320)의 각각의 밴드갭은 버퍼층(200)의 격자상수보다 클 수 있다. 이에 따라, 제1 및 제2 반도체 영역들(310, 320)에 압축 응력이 작용할 수 있다.
도 2 및 도 5를 참조하면, 제2 반도체 영역(320) 내의 제1 5족 원소의 일부를 제2 5족 원소로 치환할 수 있다.(S300) 예시적인 실시예들에서, 상기 치환 공정은 제2 반도체 영역(320)을 반응 가스(RG)에 노출시키는 것을 포함할 수 있다. 예를 들어, 반응 가스(RG)는 제2 5족 원소 가스 또는 제2 5족 원소를 함유하는 혼합 가스를 포함할 수 있다.
제2 5족 원소의 원자번호는 제1 5족 원소의 원자번호보다 작을 수 있다. 예를 들어, 제1 5족 원소는 안티모니(Sb)일 수 있고, 제2 5족 원소는 비소(As) 또는 인(P)일 수 있다. 예를 들어, 제1 반도체 영역(310)은 GaSb를 포함할 수 있고, 제2 반도체 영역(320)은 GaAsSb를 포함할 수 있다. 다른 예에서, 제1 반도체 영역(310)은 InSb를 포함할 수 있고, 제2 반도체 영역(320)은 InAsSb를 포함할 수 있다. 다른 예에서, 제1 반도체 영역(310)은 GaInSb를 포함할 수 있고, 제2 반도체 영역(320)은 GaInAsSb를 포함할 수 있다.
상기 치환 공정에 의해 제2 반도체 영역(320)은 제2 도전형을 가질 수 있다. 예를 들어, 제2 반도체 영역(320)의 도전형은 n형일 수 있다. 상기 치환 공정에 의해 제2 반도체 영역(320)의 밴드갭은 버퍼층(200)의 격자상수보다 작아질 수 있다. 이에 따라, 제2 반도체 영역(320)에 인장 응력이 작용할 수 있다.
제2 반도체 영역(320)의 격자 상수가 작아짐에 따라, 제2 반도체 영역(320)에 인접한 버퍼층(200)의 전자밀도가 증가할 수 있다. 이에 따라, 제2 반도체 영역(320) 아래에 고 전자밀도 영역(210)이 형성될 수 있다. 고 전자밀도 영역(210)은 제2 반도체 영역(320)과 수직적으로 중첩할 수 있다. 버퍼층(200) 내에서, 고 전자밀도 영역(210)의 전자밀도는 고 전자밀도 영역(210) 외부의 전자밀도보다 높을 수 있다.
도 1 및 도 2를 참조하면, 마스크 패턴(400)이 제거될 수 있다.(S400) 이에 따라, 3족-5족 화합물 반도체 장치(10)가 제공될 수 있다.
일반적으로, 3족-5족 화합물 반도체 장치의 n형 영역 및 p형 영역은 각각 별도의 증착 공정들에 의해 형성될 수 있다. 별도의 증착 공정들을 통해 n형 영역 및 p형 영역을 형성하는 것은 증착 공정 및 제거 공정이 반복적으로 수행되어야 한다. 따라서, 공정 비용 및 공정 시간이 많이 요구된다.
본 발명의 개념에 따른 제1 반도체 영역(310) 및 제2 반도체 영역(320)은 화합물 반도체 층(300)에 수행되는 치환 공정에 의해 형성될 수 있다. 치환 공정은 증착 공정 및 제거 공정보다 공정 시간이 짧고, 공정 비용이 낮을 수 있다. 이에 따라, 공정 비용 및 공정 시간이 최소화될 수 있다.
일반적으로, 식각 공정시 식각 대상막 아래에 배치된 막의 상부가 과식각(over-etched)될 수 있다. 별도의 증착 공정들을 통해 n형 영역 및 p형 영역을 형성한 경우, 상기 과식각에 의해 n형 영역과 p형 영역이 서로 다른 두께를 가질 수 있다. n형 영역과 p형 영역의 두께들이 서로 다른 경우, 두 영역들의 밴드갭들은 정밀하게 제어되기 어려울 수 있다. 결과적으로, 별도의 증착 공정들에 의해 형성된 n형 영역 및 p형 영역을 포함하는 3족-5족 화합물 반도체 장치는 요구되는 특성을 갖기 어려울 수 있다.
본 발명의 개념에 따른 제1 반도체 영역(310) 및 제2 반도체 영역(320)은 화합물 반도체 층(300)에 수행되는 치환 공정에 의해 형성될 수 있다. 이에 따라, 제1 및 제2 반도체 영역들(310, 320)은 실질적으로 서로 동일한 두께를 가질 수 있다. 이에 따라, 제1 반도체 영역(310) 및 제2 반도체 영역(320)의 밴드갭들은 정밀하게 제어될 수 있다. 결과적으로, 제1 및 제2 반도체 영역들(310, 320)을 포함하는 3족-5족 화합물 반도체 장치는 요구되는 특성을 가질 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 3족-5족 화합물 반도체 장치의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 6을 참조하면, 기판(100), 버퍼층(200), 화합물 반도체 층(300), 소자 분리막 (600), 제1 게이트 절연막(522), 제2 게이트 절연막(524), 제1 게이트 전극(512), 및 제2 게이트 전극(514)을 포함하는 3족-5족 화합물 반도체 장치(20)가 제공될 수 있다. 3족-5족 화합물 반도체 장치(20)는 CMOSFET(Complementary Metal-Oxide-Semiconductor Field Effect Transistor)을 포함할 수 있다. 3족-5족 화합물 반도체 장치(20)는 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 예를 들어, 제1 영역(R1)은 n-MOSFET 영역이고, 제2 영역(R2)은 p-MOSFET 영역일 수 있다.
기판(100) 및 버퍼층(200)은 각각 도 1을 참조하여 설명된 기판(100) 및 버퍼층(200)과 실질적으로 동일할 수 있다. 버퍼층(200)은 고 전자밀도 영역들(210)을 포함할 수 있다.
화합물 반도체 층(300)은 버퍼층(200) 상에 제공될 수 있다. 제1 영역(R1) 내에서, 화합물 반도체 층(300)은 제1 반도체 영역들(310) 및 한 쌍의 제2 반도체 영역들(320)을 포함할 수 있다. 제1 반도체 영역들(310) 및 한 쌍의 제2 반도체 영역들(320)은 교대로 배열될 수 있다. 예를 들어, 한 쌍의 제2 반도체 영역들(320)의 각각은 서로 바로 인접한 제1 반도체 영역들(310) 사이에 배치될 수 있다. 한 쌍의 제2 반도체 영역들(320)은 각각 트랜지스터의 소스 영역 및 드레인 영역일 수 있다.
제2 영역(R2) 내에서, 화합물 반도체 층(300)은 한 쌍의 제1 반도체 영역들(310) 및 제2 반도체 영역들(320)을 포함할 수 있다. 한 쌍의 제1 반도체 영역들(310) 및 제2 반도체 영역들(320)은 교대로 배열될 수 있다. 예를 들어, 한 쌍의 제1 반도체 영역들(310)의 각각은 서로 바로 인접한 제2 반도체 영역들(320) 사이에 배치될 수 있다. 한 쌍의 제1 반도체 영역들(310)은 각각 트랜지스터의 소스 영역 및 드레인 영역일 수 있다.
소자 분리막(600)은 제1 영역(R1) 내의 화합물 반도체 층(300)과 제2 영역(R2) 내의 화합물 반도체 층(300) 사이에 배치될 수 있다. 소자 분리막(600)은 화합물 반도체 층(300)을 관통하여, 버퍼층(200)에 직접 접할 수 있다. 소자 분리막(600)의 두께는 화합물 반도체 층(300)의 두께와 같거나 그보다 클 수 있다. 소자 분리막(600)은 제1 영역(R1) 내의 화합물 반도체 층(300)과 제2 영역(R2) 내의 화합물 반도체 층(300)을 서로 전기적으로 단선시킬 수 있다. 소자 분리막(600)은 절연 물질을 포함할 수 있다. 예를 들어, 소자 분리막(600)은 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, SiN), 또는 실리콘 산질화물(예를 들어, SiON)을 포함할 수 있다.
제1 및 제2 게이트 절연막들(522, 524)은 화합물 반도체 층(300) 상에 제공될 수 있다. 평면적 관점에서, 제1 게이트 절연막(522)은 제1 영역(R1) 내의 한 쌍의 제2 반도체 영역들(320) 사이에 배치될 수 있다. 평면적 관점에서, 제2 게이트 절연막(524)은 제2 영역(R2) 내의 한 쌍의 제1 반도체 영역들(310) 사이에 배치될 수 있다. 제1 및 제2 게이트 절연막들(522, 524)은 고유전 물질(예를 들어, ZrO2, HfO2, Y2O3, Al2O3, 및 SiO2) 및/또는 화합물 반도체 층(300)보다 큰 밴드갭을 갖는 3족-5족 화합물 반도체 물질(예를 들어, AlGaSb, AlGaAsSb, AlN, 및 InP)를 포함할 수 있다.
제1 및 제2 게이트 전극들(512, 514)은 각각 제1 및 제2 게이트 절연막들(522, 524) 상에 제공될 수 있다. 제1 및 제2 게이트 전극들(512, 514)은 각각 제1 및 제2 게이트 절연막들(522, 524)에 의해 화합물 반도체 층(300)과 전기적으로 단선될 수 있다. 제1 및 제2 게이트 전극들(512, 514)은 도전 물질을 포함할 수 있다. 예를 들어, 제2 게이트 전극들(512, 514)은 금속 또는 도핑된 실리콘을 포함할 수 있다. 제1 게이트 전극(512)에 문턱 전압 이상의 전압이 인가될 때, 제1 영역(R1) 내의 한 쌍의 제2 반도체 영역들(320) 사이의 제1 반도체 영역(310)에 채널이 형성될 수 있다. 제2 게이트 전극(514)에 문턱 전압 이상의 전압이 인가될 때, 제2 영역(R2) 내의 한 쌍의 제1 반도체 영역들(310) 사이의 제2 반도체 영역(320)에 채널이 형성될 수 있다.
본 발명의 개념에 따른 제1 반도체 영역들(310)에 압축 응력이 작용할 수 있고, 제2 반도체 영역들(320)에 인장 응력이 작용할 수 있다. 이에 따라, 제1 반도체 영역(310) 내의 홀 캐리어 이동도 및 제2 반도체 영역(320) 내의 전자 캐리어 이동도가 향상될 수 있다. 결과적으로, 3족-5족 화합물 반도체 장치(20)의 전기적인 특성이 개선될 수 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 3족-5족 화합물 반도체 장치의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 7을 참조하면, 기판(100), 버퍼층(200), 고 전자밀도 영역(210), 화합물 반도체 층(300), 한 쌍의 제1 반도체 영역들(310), 및 제2 반도체 영역(320)을 포함하는 3족-5족 화합물 반도체 장치(30)가 제공될 수 있다. 3족-5족 화합물 반도체 장치(30)는 pnp형 바이폴라 정션 트랜지스터(Bipolar JunctionTransistor, BJT)를 포함할 수 있다.
기판(100), 버퍼층(200), 고 전자밀도 영역(210), 화합물 반도체 층(300), 및 제2 반도체 영역(320)은 각각 도 1을 참조하여 설명된 기판(100), 버퍼층(200), 고 전자밀도 영역(210), 화합물 반도체 층(300), 및 제2 반도체 영역(320)과 실질적으로 동일할 수 있다.
한 쌍의 제1 반도체 영역들(310)의 각각은 도 1을 참조하여 설명된 제1 반도체 영역(310)과 실질적으로 동일할 수 있다. 한 쌍의 제1 반도체 영역들(310)은 제2 반도체 영역(320)을 사이에 두고 기판(100)의 상면에 평행한 방향을 따라 서로 이격될 수 있다. 한 쌍의 제1 반도체 영역들(310)은 제2 반도체 영역(320)에 의해 서로 전기적으로 단선될 수 있다. 제2 반도체 영역(320)은 고 전자밀도 영역(210) 상에 배치될 수 있다. 제2 반도체 영역(320)은 고 전자밀도 영역(210)에 수직적으로 중첩될 수 있다. 한 쌍의 제1 반도체 영역들(310)은 각각 바이폴라 정션 트랜지스터의 이미터(emitter) 및 콜렉터(collector)일 수 있고, 제2 반도체 영역(320)은 베이스(base)일 수 있다.
본 발명의 개념에 따른 한 쌍의 제1 반도체 영역들(310)에 압축 응력이 작용할 수 있고, 제2 반도체 영역(320)에 인장 응력이 작용할 수 있다. 이에 따라, 한 쌍의 제1 반도체 영역들(310) 내의 홀 캐리어 이동도 및 제2 반도체 영역(320) 내의 전자 캐리어 이동도가 향상될 수 있다. 결과적으로, 3족-5족 화합물 반도체 장치(30)의 전기적인 특성이 개선될 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 3족-5족 화합물 반도체 장치의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 8을 참조하면, 기판(100), 버퍼층(200), 한 쌍의 고 전자밀도 영역들(210), 화합물 반도체 층(300), 제1 반도체 영역(310), 및 한 쌍의 제2 반도체 영역들(320)을 포함하는 3족-5족 화합물 반도체 장치(40)가 제공될 수 있다. 3족-5족 화합물 반도체 장치(40)는 npn형 바이폴라 정션 트랜지스터(BJT)일 수 있다.
기판(100), 버퍼층(200), 화합물 반도체 층(300), 및 제1 반도체 영역(310)은 각각 도 1을 참조하여 설명된 기판(100), 버퍼층(200), 화합물 반도체 층(300), 및 제1 반도체 영역(310)과 실질적으로 동일할 수 있다.
한 쌍의 제2 반도체 영역들(320)의 각각은 도 1을 참조하여 설명된 제2 반도체 영역(320)과 실질적으로 동일할 수 있다. 한 쌍의 제2 반도체 영역들(320)은 제1 반도체 영역(310)을 사이에 두고 기판(100)의 상면에 평행한 방향을 따라 서로 이격될 수 있다. 한 쌍의 제2 반도체 영역들(320)은 제1 반도체 영역(310)에 의해 서로 전기적으로 단선될 수 있다. 한 쌍의 제2 반도체 영역들(320)은 각각 한 쌍의 고 전자밀도 영역들(210) 상에 배치될 수 있다. 한 쌍의 제2 반도체 영역들(320)은 한 쌍의 고 전자밀도 영역들(210)에 수직적으로 중첩될 수 있다. 제1 반도체 영역(310)은 바이폴라 정션 트랜지스터의 베이스일 수 있고, 한 쌍의 제2 반도체 영역들(320)은 각각 이미터(emitter) 및 콜렉터(collector)일 수 있다.
본 발명의 개념에 따른 제1 반도체 영역(310)에 압축 응력이 작용할 수 있고, 한 쌍의 제2 반도체 영역들(320)에 인장 응력이 작용할 수 있다. 이에 따라, 제1 반도체 영역(310) 내의 홀 캐리어 이동도 및 한 쌍의 제2 반도체 영역들(320) 내의 전자 캐리어 이동도가 향상될 수 있다. 결과적으로, 3족-5족 화합물 반도체 장치(40)의 전기적인 특성이 개선될 수 있다.
도 9는 본 발명의 예시적인 실시예들에 따른 3족-5족 화합물 반도체 장치의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 9를 참조하면, 기판(100), 버퍼층(200), 고 전자밀도 영역(210), 화합물 반도체 층(300), 제1 반도체 영역(310), 및 제2 반도체 영역(320)을 포함하는 3족-5족 화합물 반도체 장치(50)가 제공될 수 있다.
기판(100) 및 버퍼층(200)은 도 1을 참조하여 설명된 기판(100) 및 버퍼층(200)과 실질적으로 동일할 수 있다. 제1 반도체 영역(310)은 제1 반도체 영역(310) 내의 물질 및 물질의 농도 비율에 관한 것을 제외하면, 도 1을 참조하여 설명된 제1 반도체 영역(310)과 실질적으로 동일할 수 있다. 즉, 제1 반도체 영역(310)은 제1 도전형을 가질 수 있고, 제1 반도체 영역(310)의 격자 상수는 버퍼층(200)의 격자 상수보다 클 수 있다. 제1 반도체 영역(310)은 3족 원소, 제1 5족 원소, 및 제2 5족 원소를 포함할 수 있다. 예를 들어, 제1 반도체 영역(310)은 GaAsSb, InAsSb, 또는 GaInAsSb를 포함할 수 있다.
예시적인 실시예들에서, 제1 반도체 영역(310) 내의 제1 5족 원소 및 제2 5족 원소의 농도 비율은 기판(100)의 상면에 평행한 제1 방향(D1) 및/또는 기판(100)의 상면에 평행한 제2 방향(D2)을 따라 변할 수 있다. 이에 따라, 제1 반도체 영역(310) 내에 서로 다른 캐리어 이동도들을 갖는 영역들이 요구될 경우, 상기 영역들의 제1 및 제2 5족 원소들의 농도 비율을 조절하여 상기 캐리어 이동도들을 제어할 수 있다.
제2 반도체 영역(320)은 제2 반도체 영역(320) 내의 물질의 농도 비율에 관한 것을 제외하면, 도 1을 참조하여 설명된 제2 반도체 영역(320)과 실질적으로 동일할 수 있다. 즉, 제2 반도체 영역(320)은 제2 도전형을 가질 수 있고, 제2 반도체 영역(320)의 격자 상수는 버퍼층(200)의 격자 상수보다 작을 수 있다. 제2 반도체 영역(320)GaAsSb, InAsSb, 또는 GaInAsSb를 포함할 수 있다.
제2 반도체 영역(320) 내의 제1 5족 원소 및 제2 5족 원소의 농도 비율은 제1 반도체 영역(310) 내의 제1 5족 원소 및 제2 5족 원소의 농도 비율과 다를 수 있다. 제2 반도체 영역(320) 내의 제2 5족 원소의 최소 농도는 제1 반도체 영역(310) 내의 제2 5족 원소의 최대 농도보다 클 수 있다. 제2 반도체 영역(310) 내의 제1 5족 원소의 최대 농도는 제1 반도체 영역(310) 내의 제1 5족 원소의 최소 농도보다 작을 수 있다.
제2 반도체 영역(320) 내의 제1 5족 원소 및 제2 5족 원소의 농도 비율은 기판(100)의 상면에 평행한 제1 방향(D1) 및/또는 기판(100)의 상면에 평행한 제2 방향(D2)을 따라 변할 수 있다. 이에 따라, 제2 반도체 영역(320) 내에 서로 다른 캐리어 이동도들을 갖는 영역들이 요구될 경우, 상기 영역들의 제1 및 제2 5족 원소들의 농도 비율을 조절하여 캐리어 이동도들을 제어할 수 있다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 200: 버퍼층
210: 고 전자밀도 영역 300: 화합물 반도체 층
310: 제1 반도체 영역 320: 제2 반도체 영역
400: 마스크 패턴 512, 514: 게이트 전극
522, 524: 게이트 절연막 600: 소자 분리막

Claims (19)

  1. 기판;
    상기 기판 상에 제공되는 화합물 반도체 층; 및
    상기 화합물 반도체 층과 상기 기판 사이에 개재하는 버퍼층을 포함하되,
    상기 화합물 반도체 층은:
    제1 도전형을 갖는 제1 반도체 영역; 및
    제2 도전형을 갖는 제2 반도체 영역을 포함하고,
    상기 버퍼층은 고 전자밀도 영역을 포함하고,
    상기 버퍼층 내에서, 상기 고 전자밀도 영역의 전자밀도는 상기 고 전자밀도 영역 외부의 전자밀도보다 높고,
    상기 제1 및 제2 반도체 영역들의 각각 제1 5족 원소 및 제2 5족 원소를 포함하고,
    상기 제1 반도체 영역 내의 상기 제1 및 제2 5족 원소들의 비율은 상기 제2 반도체 영역 내의 상기 제1 및 제2 5족 원소들의 비율과 다른 3족-5족 화합물 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제2 5족 원소는 상기 제1 5족 원소보다 원자번호가 낮은 3족-5족 화합물 반도체 장치.
  4. 기판;
    상기 기판 상에 제공되는 화합물 반도체 층; 및
    상기 화합물 반도체 층과 상기 기판 사이에 개재하는 버퍼층을 포함하되,
    상기 화합물 반도체 층은:
    제1 도전형을 갖는 제1 반도체 영역; 및
    제2 도전형을 갖는 제2 반도체 영역을 포함하고,
    상기 버퍼층은 고 전자밀도 영역을 포함하고,
    상기 버퍼층 내에서, 상기 고 전자밀도 영역의 전자밀도는 상기 고 전자밀도 영역 외부의 전자밀도보다 높고,
    상기 제2 반도체 영역은 제1 5족 원소 및 제2 5족 원소를 포함하고,
    상기 제1 5족 원소와 상기 제2 5족 원소의 농도 비율은 상기 제2 반도체 영역 내에서 상기 기판의 상면에 평행한 방향을 따라 변하는 3족-5족 화합물 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제2 반도체 영역의 밴드갭은 상기 제1 반도체 영역의 밴드갭과 동일한 3족-5족 화합물 반도체 장치.
  6. 제 1 항에 있어서,
    상기 고 전자밀도 영역은 상기 제2 반도체 영역 아래에 배치되는 3족-5족 화합물 반도체 장치.
  7. 제 1 항에 있어서,
    상기 고 전자밀도 영역은 상기 버퍼층의 상부에 제공되는 3족-5족 화합물 반도체 장치.
  8. 제 1 항에 있어서,
    상기 고 전자밀도 영역과 상기 제2 반도체 영역은 서로 접하는 3족-5족 화합물 반도체 장치.
  9. 제 1 항에 있어서,
    상기 버퍼층의 격자 상수는 상기 제1 반도체 영역의 격자 상수보다 작되, 상기 제2 반도체 영역의 격자 상수보다 큰 3족-5족 화합물 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제1 반도체 영역 및 상기 제2 반도체 영역은 서로 동일한 3족 원소들을 포함하는 3족-5족 화합물 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제1 반도체 영역은 GaSb를 포함하고,
    상기 제2 반도체 영역은 GaAsSb를 포함하는 3족-5족 화합물 반도체 장치.
  12. 제 1 항에 있어서,
    상기 제1 반도체 영역의 두께와 상기 제2 반도체 영역의 두께는 서로 동일한 3족-5족 화합물 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제1 반도체 영역의 바닥면과 상기 제2 반도체 영역의 바닥면은 서로 동일한 레벨에 배치되는 3족-5족 화합물 반도체 장치.
  14. 삭제
  15. 삭제
  16. 제 1 항에 있어서,
    상기 제1 반도체 영역 내의 상기 제2 5족 원소의 분포 및 상기 제2 반도체 영역 내의 상기 제2 5족 원소의 분포는 상기 기판의 상면에 평행한 방향을 따라 변하는 3족-5족 화합물 반도체 장치.
  17. 제 1 항에 있어서,
    상기 제1 반도체 영역과 상기 제2 반도체 영역은 상기 기판의 상면에 평행한 방향으로 배열되고,
    상기 제1 반도체 영역과 상기 제2 반도체 영역은 서로 접하는 3족-5족 화합물 반도체 장치.
  18. 제 1 항에 있어서,
    상기 제1 반도체 영역은 한 쌍으로 제공되고,
    상기 제2 반도체 영역은 상기 한 쌍의 제1 반도체 영역들 사이에 배치되는 3족-5족 화합물 반도체 장치.
  19. 제 1 항에 있어서,
    상기 제2 반도체 영역은 한 쌍으로 제공되고,
    상기 제1 반도체 영역은 상기 한 쌍의 제2 반도체 영역들 사이에 배치되는 3족-5족 화합물 반도체 장치.
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