CN1110085C - 具有分离栅极与源极注入的快闪存储器及其制造方法 - Google Patents
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Abstract
一种具有分离栅极与源极注入的快闪存储器及其制造方法，使用相同的多晶硅层来形成浮置栅与控制栅，在浮置栅下方具有一穿隧氧化层，控制栅下方具有一栅氧化层，且穿隧氧化层厚度较栅氧化层厚度薄。由于浮置栅与控制栅是以同一多晶硅层所限定，所以使得本发明中多晶硅层所产生的间隙壁，容易控制控制栅与浮置栅间的沟隙宽度，提供一具有可靠性与可重复制造的单元阵列。
Description
技术领域
本发明涉及一种快闪存储器及其制造方法，特别涉及一种具有分离栅极(Split Gate)与源极注入(Source Side Injection)的快闪存储器及其制造方法。其浮置栅(Floating Gate)与控制栅(Control Gate)藉由一多晶硅层的光刻与蚀刻制作工艺而同时形成。
背景技术
现有的快闪存储器为一种可抹除可编程式只读存储器(EPROM)，亦为一种永久性存储器(Non-Volatile Memory)。通常EPROM存储单元具有两个栅极，其中分为以多晶硅(Poly-Silicon)形成用来存储电荷的浮置栅，以及用来控制数据存取的控制栅。上述浮置栅位于控制栅下方，其通常处于“浮置”的状态，没有和任何外部线路相连接，而控制栅通常与字线(WordLine)相接。快闪存储器的特色在于可以进行“一块接着一块”(Block By Block)方式的记忆清除(Erase)工作，且速度非常快，约1到2秒的时间即可完成记忆清除工作。较一般可抹除可编程式只读存储器速度快，因为可抹除可编程式只读存储器是进行“一位接着一位”(Bit by Bit)方式的记忆清除工作，至少要约数分钟才能完成数据的清除。有关快闪存储器的文献很多，例如美国专利No.5,045,488所描述的即为一种改良型的快闪存储器结构。
请参照图1A，其所示的是根据美国专利No.5,045,488的一种快闪存储单元结构的剖面示意图。其中，在硅衬底10上有浮置栅11与控制栅12，例如为多晶硅层。浮置栅11与控制栅12之间有绝缘层13，而上述浮置栅11、绝缘层13与控制栅12共同构成堆叠栅极14的结构，在堆叠栅极14两侧的硅衬底10中，分别有掺杂离子的漏极区15与源极区16。此种快闪存储单元的结构特征在于具有所谓分离结构的堆叠栅极14，也就是其浮置栅11与控制栅12是沿着硅衬底10的水平方向分布，而只有部分控制栅12与浮置栅11垂直重叠在一起，且其浮置栅11具有尖锐形状的转角(SharpCorner)17。转角17的尖锐结构可以提供较大的电场，因此电子可以快速的由浮置栅11传递到控制栅12，使得快闪存储单元的动作具有更快的抹除速度(fast erase capability)。
但是，在传统的快闪存储器中，不论是双层多晶硅或是三层多晶硅所形成的快闪存储器的存储单元结构，由两层多晶硅所形成的重叠结构，在多晶硅层与多晶硅层间的栅极控制沟隙区(Gate Controlled Gap Region)，不易达到理想状况，例如图中的转角17处的沟隙区不易控制。多层多晶硅单元(Cell)由于拓蹼(Topography)结构很大，造成后续蚀刻的困难，容易残留横梁结构(Stringer)，造成不同的单元之间彼此短路；并且，在此拓蹼结构下，栅极区图案的构图无法同时在周边电路与存储单元区域同时形成。
并且，在传统制作工艺中，当考虑到集成度与成本等的问题时，通常会共用一源极，而形成对称性的存储单元，例如图1B所示的结构，然在此高度拓蹼技术下，若是有不良对准(Mis-alignment)的情形发生时，不仅使得存储单元的特性相差很大，如图1B所示，转角17与17′处的沟隙区其特性差异性产生的结果，使得相对称的两个单元，其编程(Programming)效率或是读取电流会相当不对称。
发明内容
因此本发明的主要目的是提供一种快闪存储器及其制造方法，使用相同的多晶硅层来形成浮置栅与控制栅，所以不会有上述的缺点产生。此外，本发明中多晶硅间隙(Spacer)的宽度，不论是第一多晶硅层或第二多晶硅层的间隙的产生，在单元与单元之间均可重复制造，且容易控制其宽度，所以本发明可产生一具有可靠性与可重复制造的单元阵列。
根据本发明的目的，提出一种具有分离栅极与源极注入的快闪存储器的制造方法，包括：提供一硅衬底；形成一栅氧化层；形成一分离栅极掩膜于欲形成的一控制栅上方，以将部分栅氧化层去除，再去除分离栅极掩膜；形成一穿隧氧化层，并藉由长穿隧氧化层的同时将栅氧化层长厚些，穿隧氧化层的厚度比栅氧化层厚度小，并与栅氧化层相邻；沉积一第一多晶硅层；沉积一钨化硅层；以光刻与蚀刻的方法去除部分第一多晶硅层与钨化硅层，以形成一控制栅与一浮置栅；沉积一第二多晶硅层；蚀刻去除第二多晶硅层，以在控制栅与浮置栅两侧各形成一间隙壁，并在浮置栅与控制栅之间形成一沟隙；再以一掩膜于穿隧氧化层下方形成一源极区；以及于该栅氧化层下方形成一漏极区，以此方法所形成的分离栅极快闪存储器，其沟隙的宽度可由多晶硅所形成的间隙壁或其它的导电层所控制。
根据本发明的另一目的，提供一种具有分离栅极与源极注入的快闪存储器结构，包括：一硅衬底；一栅氧化层，形成于部分硅衬底上，具有一狭长形状的俯视结构；一穿隧氧化层，形成于部分硅衬底上，并具有一狭长形状的俯视结构，并与栅氧化层相邻；一控制栅，包括以一多晶硅层形成于栅氧化层上方；一浮置栅，亦以一多晶硅层形成于穿隧氧化层上方；多个间隙壁，各形成于控制栅与浮置栅的两侧；一沟隙，形成于控制栅与浮置栅之间；一源极区，形成于硅衬底中，且部分位于浮置栅下方；以及一漏极区，形成于硅衬底中。这种快闪存储器结构，是以一相同的多晶硅层来形成快闪存储器的浮置栅与控制栅，容易控制间隙壁之间的沟隙宽度。
根据本发明的再一目的，提供一种具有分离栅极与源极注入的快闪存储器结构，形成于一硅衬底上，此种快闪存储器结构包括：一栅氧化层，形成于部分硅衬底上，具有一狭长形状的俯视结构；一穿隧氧化层，形成于部分硅衬底上，亦具有一狭长形状的俯视结构，并与栅氧化层相邻，且穿隧氧化层厚度比栅氧化层厚度薄；一控制栅，形成于栅氧化层上方；一浮置栅，与控制栅同时形成，且浮置栅形成于穿隧氧化层上方；多个间隙壁，各形成于控制栅与浮置栅的两侧；一沟隙，形成于控制栅与浮置栅之间；一源极区，形成于所述硅衬底中，且部分位于所述浮置栅下方；以及一漏极区，形成于所述硅衬底中。这种快闪存储器的间隙壁由一多晶硅或其它导电层所形成，用以有效控制沟隙的宽度。
附图说明
为让本发明上述目的、特征、和优点能更明显易懂，下面特举一优选实施例，并配合所附视图，作详细说明如下，其中
图1A是一种现有快闪存储单元结构的剖面示意图；
图1B是一种现有共用源极的快闪存储单元结构的剖面示意图；
图2A～2D是本发明一优选实施例的一种具有分离栅极与源极注入的快闪存储器结构的制作工艺剖面图；以及
图3是图2D所示本发明的分离栅极存储器单元阵列的布局图。
具体实施方式
请参照图2A～2D，其表示本发明一优选实施例的一种具有分离栅极与源极注入的快闪存储器结构的制作工艺剖面图。首先，请参照图2A，在硅衬底200上方(例如是硅衬底)，形成一厚度约150埃左右的栅氧化层201。然后，于硅衬底200的一待形成的控制栅202上方形成一分离栅极掩膜，将部分栅氧化层201蚀刻去除，之后再去除分离栅极掩膜。接着，再于硅衬底200上方，形成一厚度约90埃左右的穿隧氧化层(Tunnel Oxide，或称第二栅氧化层)203，此时原来的栅氧化层201可继续长到约180埃左右，如图2A所示，穿隧氧化层203的厚度比栅氧化层201的厚度小。
请参照图2B，于硅衬底200上方沉积一厚度约2000埃的第一多晶硅层204，并可继续沉积一厚度约1200埃的钨化硅层205。此处亦可不形成钨化硅层205，只需在上述形成第一多晶硅层204之时，将厚度沉积至4000埃左右即可，并且第一多晶硅层204亦可以是一多晶硅化金属层(polycide)或是自我对准硅化金属层(Salicide)。接着，经光刻与蚀刻的步骤处理后，去除部分第一多晶硅层204与钨化硅层205，并同时形成控制栅202与浮置栅206的部分，于其它部分残留有约200～1000埃的多晶硅，用以保护栅氧化层201与穿隧氧化层203，如图2B所示。由于控制栅202与浮置栅206的同时形成，故可免除制作工艺中遇到的高度拓蹼结构，亦无传统制作工艺中留下的横梁问题。
请参照图2C，于上述硅衬底200表面沉积一第二多晶硅层207，厚度约2000～5000埃左右。然后，蚀刻去除第二多晶硅层207，而在控制栅202与浮置栅206两侧形成间隙壁208，并在浮置栅206与控制栅202之间形成一沟隙209。此处的间隙壁208可以是由任何导电层所形成，且本发明中的沟隙209的宽度可由多晶硅间隙壁208或其它的导电层所控制。最后，再分别形成源极区与漏极区，例如以较高能量的离子注入，并以高温驱入形成一源极区210，使源极区210足够耐较高电压，并以离子注入法形成一漏极区211，得到图2D的分离栅极存储器结构。
另外，在本发明中，如果在控制栅202与浮置栅206两侧的间隙壁208彼此相连，可用一热氧化制作工艺得到一较佳的沟隙209。例如在蚀刻第二多晶硅层207时，保留约数百埃厚度，再以热氧化方式将此数百埃的多晶硅氧化，以达到保护高品质的沟隙209。
请参照图3，其示出本发明图2D所示的分离栅极存储器单元阵列的布局图。图中包括隔离存储器单元的场氧化区31、浮置栅32、控制栅33、漏极接点34与共源极线35。
根据本发明的分离栅极存储器，其单元的读取、编程与抹除的动作方式如表1所述：
表1
| 控制栅 | 漏极 | 源极 | 衬底 | |
| 编程 | 2V | 0V | 12V | 0V |
| 抹除 | 12V | 0V | 0V | 0V |
| 读取 | 3.3V | 2V | 0V | 0V |
若是存储器单元欲执行编程的动作时，将漏极接点34与基底接地；在存储器的控制栅33施予略大于临界电压(通常约1V左右)的电位，例如是2V左右；并以一高电位施于共源极线35，例如是12V左右，藉由此高电压耦合一约9V左右的电压到浮置栅32上，此时通道上的热载子将会由源极端注射到浮置栅上，由于编程的效率很高(此乃源极注入的特点)，所以编程电流可以降得很低。
当存储器单元执行抹除的动作时，将漏极接点34、共源极线35与衬底接地；并以一高电位施于控制栅33，例如是12V左右，利用多晶硅层与多晶硅层间的福勒诺海穿隧(Fowler Norheim Tunneling)效应，以低电流来达到抹除的功效。
当存储器单元在读取周期时，将漏极接点34耦接至约2V左右的电压；共源极线35与衬底接地；并将控制栅33施以一读取电位，例如是3.3V左右，其读取电流较高。
因此，本发明的特征之一是以一相同的多晶硅层来形成快闪存储器的浮置栅与控制栅，而不会有浮置栅与控制栅之间的沟隙不易控制的情形，且易于控制间隙壁之间的沟隙宽度。
本发明特征之二是控制栅与浮置栅同时形成，故可免除传统制作工艺中多层多晶硅的高度拓蹼结构的易造成后续蚀刻后残存横梁结构的缺点。
综上所述，虽然本发明已结合一优选实施例进行了说明，然其并非用以限定本发明，对于本领域普通技术人员来说，在不脱离本发明精神和范围的情况下，可作各种改进。
Claims (42)
1.一种具有分离栅极与源极注入的快闪存储器的制造方法，包括：
提供一硅衬底；
形成一栅氧化层；
形成一分离栅极掩膜，将部分栅氧化层去除，再去除该分离栅极掩膜；
形成一穿隧氧化层；
沉积一第一多晶硅层；
去除部分该第一多晶硅层，以形成一控制栅与一浮置栅；
沉积一第二多晶硅层；
去除该第二多晶硅层，以在该控制栅与浮置栅两侧各形成一间隙壁，并在该浮置栅与控制栅之间形成一沟隙；
于所述穿隧氧化层下方形成一源极区；以及
于所述栅氧化层下方形成一漏极区；
其中，所述分离栅极掩膜位于所述控制栅上方。
2.如权利要求1所述的制造方法，其中，所述栅氧化层厚度约150埃左右。
3.如权利要求1所述的制造方法，其中，所述穿隧氧化层厚度约90埃左右。
4.如权利要求1所述的制造方法，其中，形成所述穿隧氧化层的同时，所述栅氧化层厚度再形成至约180埃左右。
5.如权利要求1所述的制造方法，其中，所述穿隧氧化层厚度比所述栅氧化层厚度小。
6.如权利要求1所述的制造方法，其中，所述穿隧氧化层与所述栅氧化层相邻。
7.如权利要求1所述的制造方法，其中，所述第一多晶硅层厚度约4000埃。
8.如权利要求1所述的制造方法，其中，在沉积所述第一多晶硅层之后沉积一钨化硅层。
9.如权利要求1所述的制造方法，其中，去除部分所述第一多晶硅层的同时，去除所述钨化硅层。
10.如权利要求8所述的制造方法，其中，所述第一多晶硅层厚度约2000埃。
11.如权利要求8所述的制造方法，其中，所述钨化硅层厚度约1200埃。
12.如权利要求1所述的制造方法，其中，所述第一多晶硅层可为一多晶硅化金属层。
13.如权利要求1所述的制造方法，其中，所述第一多晶硅层可为一自我对准硅化金属层。
14.如权利要求1所述的制造方法，其中，去除部分所述第一多晶硅层以形成所述控制栅与浮置栅的步骤中，于其它部分残留有约200～1000埃的多晶硅，用以保护所述栅氧化层与穿隧氧化层。
15.如权利要求1所述的制造方法，其中，所述第二多晶硅层厚度约2000～5000埃左右。
16.如权利要求1所述的制造方法，其中，所述源极区部分位于所述浮置栅下方的所述硅衬底中。
17.如权利要求1所述的制造方法，其中，形成所述源极区的方法是以高能量将离子注入，并以高温驱入。
18.如权利要求1所述的制造方法，其中，形成所述漏极区的方法是采用离子注入法。
19.一种具有分离栅极与源极注入的快闪存储器，包括：
一硅衬底；
一栅氧化层，形成于部分所述硅衬底上，具有一狭长形状的俯视结构；
一穿隧氧化层，形成于部分所述硅衬底上，具有一狭长形状的俯视结构，并与所述栅氧化层相邻；
一控制栅，形成于所述栅氧化层上方；
一浮置栅，形成于所述穿隧氧化层上方；
多个间隙壁，各形成于所述控制栅与浮置栅的两侧；
一沟隙，形成于所述控制栅与浮置栅之间；
一源极区，形成于所述硅衬底中，且部分位于所述浮置栅下方；以及
一漏极区，形成于所述硅衬底中。
20.如权利要求19所述的快闪存储器，其中，所述控制栅包括形成于所述栅氧化层上方的一多晶硅层。
21.如权利要求20所述的快闪存储器，其中，所述控制栅包括形成于所述多晶硅层上方的一钨化硅层。
22.如权利要求19所述的快闪存储器，其中，所述控制栅包括形成于所述栅氧化层上方的一多晶硅化金属层。
23.如权利要求19所述的快闪存储器，其中，所述控制栅包括形成于所述栅氧化层上方的一自我对准硅化金属层。
24.如权利要求19所述的快闪存储器，其中，所述浮置栅包括形成于所述穿隧氧化层上方的一多晶硅层。
25.如权利要求24所述的快闪存储器，其中，所述浮置栅还包括形成于所述多晶硅层上方的一钨化硅层。
26.如权利要求19所述的快闪存储器，其中，所述浮置栅包括形成于所述穿隧氧化层上方的一多晶硅化金属层。
27.如权利要求19所述的快闪存储器，其中，所述浮置栅包括形成于所述穿隧氧化层上方的一自我对准硅化金属层。
28.如权利要求19所述的快闪存储器，其中，所述多个间隙壁由多晶硅形成。
29.如权利要求19所述的快闪存储器，其中，所述多个间隙壁由导电材料形成。
30.一种具有分离栅极与源极注入的快闪存储器，形成于一硅衬底上，该快闪存储器包括：
一栅氧化层，形成于部分所述硅衬底上，具有一狭长形状的俯视结构；
一穿隧氧化层，形成于部分所述硅衬底上，具有一狭长形状的俯视结构，并与所述栅氧化层相邻，且所述穿隧氧化层厚度比所述栅氧化层厚度薄；
一控制栅，形成于所述栅氧化层上方；
一浮置栅，与所述控制栅同时形成，且所述浮置栅形成于所述穿隧氧化层上方；
多个间隙壁，各形成于所述控制栅与浮置栅的两侧；
一沟隙，形成于所述控制栅与浮置栅之间；
一源极区，形成于所述硅衬底中，且部分位于所述浮置栅下方；以及
一漏极区，形成于所述硅衬底中。
31.如权利要求30所述的快闪存储器，其中所述控制栅包括形成于所述栅氧化层上方的一多晶硅层。
32.如权利要求31所述的快闪存储器，其中所述控制栅还包括形成于所述多晶硅层上方的一钨化硅层。
33.如权利要求30所述的快闪存储器，其中所述控制栅包括形成于所述栅氧化层上方的一多晶硅化金属层。
34.如权利要求30所述的快闪存储器，其中所述控制栅包括形成于所述栅氧化层上方的一自我对准硅化金属层。
35.如权利要求30所述的快闪存储器，其中所述浮置栅包括形成于所述穿隧氧化层上方的一多晶硅层。
36.如权利要求35所述的快闪存储器，其中所述浮置栅还包括形成于所述多晶硅层上方的一钨化硅层。
37.如权利要求30所述的快闪存储器，其中所述浮置栅包括形成于所述穿隧氧化层上方的一多晶硅化金属层。
38.如权利要求30所述的快闪存储器，其中所述浮置栅包括形成于所述穿隧氧化层上方的一自我对准硅化金属层。
39.如权利要求30所述的快闪存储器，其中所述多个间隙壁由一多晶硅材料形成。
40.如权利要求39所述的快闪存储器，其中所述多晶硅用以控制所述沟隙的宽度。
41.如权利要求30所述的快闪存储器，其中所述多个间隙壁由一导电层所形成。
42.如权利要求41所述的快闪存储器，其中所述导电层用以控制所述沟隙的宽度。
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-
1998
- 1998-06-24 CN CN98115224.4A patent/CN1110085C/zh not_active Expired - Lifetime
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| Publication number | Publication date |
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| CN1239824A (zh) | 1999-12-29 |
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