CN1241266C - 分离栅极式快闪存储器及其制造方法 - Google Patents

Abstract

本发明涉及一种分离栅极式快闪存储器，包括：一基底、一隧穿介电层、一浮置栅极、一栅极间介电层以及一控制栅极。其中，隧穿介电层设置于具有一源/漏极区的基底上。浮置栅极设置于隧穿介电层上，且浮置栅极的底角为锐角。栅极间介电层设置于浮置栅极上。控制栅极设置于栅极间介电层上。再者，此存储器还包括：设置于控制栅极上的上盖绝缘层、设置于控制栅极及浮置栅极侧壁的介电间隔部、相邻于介电间隔部且与该源/漏极区连接的插塞以及设置于基底、上盖绝缘层及插塞上方的选择栅极，且分别与基底及插塞绝缘。

Description

分离栅极式快闪存储器及其制造方法

技术领域

本发明涉及一种快闪存储器及其制造方法，特别是有关于一种分离栅极式快闪存储器(split gate flash也称闪存)及其制造方法，以改善写入及抹除速度。

背景技术

电气抹除式可编程只读存储器(EEPROM)为现今所广泛采用的存储元件，由于存取速度较慢，近年已开发出存取速度较快的EEPROM，一般称为快闪存储器(flash)或闪存。基本上，典型的快闪存储器以浮置栅极与控制栅极晶体管结构所构成。当进行程序化以写入数据时，施加一高正偏压于控制栅极，使得热电子(hot electron)从源极区穿过隧穿氧化层而注入浮置栅极。当抹除数据时，则施加一高负偏压于控制栅极，使得前述注入到浮置栅极的电子可利用所谓的福勒诺海(Fowler-Nordheim)隧穿效应，穿过隧穿氧化层而流入源极区。然而，在抹除的过程中，为了确保能将浮置栅极中注入的电子完全吸出，通常会延长抹除时间，而导致过度抹除的现象，破坏了组件应有的特性。

为了解决过度抹除的问题，有所谓的分离栅极式快闪存储器构造被提出，其中每一个存储单元由一个浮置栅极晶体管和一个加强型隔离晶体管串联而成。如此，即使浮置栅极晶体管发生过度抹除的现象，晶体管仍能使整个存储单元保持关闭的状态，维持组件应有的特性。

图1绘示出传统分离栅极式快闪存储器的剖面示意图。标号100一硅基底，基底100中具有源/漏极区105且在基底100上依序堆栈有一隧穿介电层102、一浮置栅极104、一栅极间介电层106、一控制栅极108及一上盖绝缘层110。一介电间隔部112(spacer)设置于浮置栅极104及控制栅极108的侧壁。作为位线(bit line)的插塞116连接于源/漏极区105并利用介电间隔部112而分别与浮置栅极104及控制栅极108作绝缘隔离。标号118为一选择栅极，设置于基底100、上盖绝缘层110及插塞116上方，并利用氧化层114及120分别与基底100及插塞116作绝缘隔离。

接下来，请参照图2，其绘示出图1的局部放大图。上述分离栅极式快闪存储器在进行写入动作时，利用图1中a、b、c三点间电压造成的电场，在基底100中产生热电子(hot electron)，并由浮置栅极104收集，而使浮置栅极104具有不同的电位以储存数字数据。其中，a、b两点间的电压用以产生热电子，而a、c两点间的电压用以趋使该些热电子进入浮置栅极104。另外，在进行抹除时，亦利用a、c间的电压趋使先前已储存于浮置栅极104中的电子流入基底100中。

然而，由于较高的写入速度需同时具备高热电子产出率及收集率才能达成，且在上述分离栅极式快闪存储器中，影响热电子产出率及收集率的电场方向(b→a及a→c)相互垂直(因为浮置栅极104传统上为矩形)，因此必需同时增加c、a间的电压差与a、b间的电压差才能达成，因而需在控制栅极108上加上一高电压。如此一来，介电间隔部112需具有足够的厚度以防止控制栅极108与位线116发生短路。然而，过厚的介电间隔部112却造成a、b间的电压差降低，亦即降低电子注入浮置栅极104的速度而降低写入效率。同样地，在进行抹除时，位于c处的顶角不够尖锐，c、a间的电压差若不够大，不易驱使电子移出浮置栅极104而降低抹除效率。

发明内容

本发明提供一种分离栅极式快闪存储器及其制造方法，其利用改变浮置栅极的外型，以在不降低控制栅极的绝缘效果的情形下，同时增进分离栅极式快闪存储器的写入及抹除的效率。

本发明的目的在于提供一种分离栅极式快闪存储器，其利用一底角为锐角的浮置栅极来增进热电子移出或注入浮置栅极的速度。

本发明的另一目的在于提供一种分离栅极式快闪存储器的制造方法其利用形成一底角为锐角的浮置栅极来增加存储器的写入及抹除的速度。

根据上述的目的，本发明提供一种分离栅极式快闪存储器，包括：一基底，基底中具有一源/漏极区；一隧穿介电层，设置于基底上；一浮置栅极，设置于隧穿介电层上，浮置栅极的底角为锐角；一栅极间介电层，设置于浮置栅极上；以及一控制栅极，设置于栅极间介电层上。其中，此存储器还包括：一上盖绝缘层，设置于控制栅极上；一介电间隔部，设置于控制栅极及浮置栅极侧壁；一插塞，相邻于介电间隔部且与该源/漏极区连接；一选择栅极，设置于基底、上盖绝缘层及插塞上方，且分别与基底及插塞绝缘。

又根据上述的另一目的，本发明提供一种分离栅极式快闪存储器的制造方法，包括下列步骤：提供一基底，基底上依序形成有一第一绝缘层、一第一导电层、一第二绝缘层、一第二导电层及一第三绝缘层；依序蚀刻第三绝缘层、第二导电层、第二绝缘层而露出第一导电层表面，以在基底上依序构成一栅极间介电层、一控制栅极及一上盖绝缘层；依序蚀刻露出的第一导电层及第一绝缘层而露出基底表面，以在基底上依序构成一隧穿介电层及一底角为锐角的浮置栅极；在控制栅极及浮置栅极侧壁形成一介电间隔部；在基底中形成一源/漏极区；在源/漏极区上形成一插塞且相邻于介电间隔部；以及在基底上、上盖绝缘层上及插塞上形成一选择栅极，且选择栅极分别与基底及插塞绝缘。

为让本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1绘示出传统分离栅极式快闪存储器的剖面示意图；

图2绘示出图1的局部放大图；

图3a到3g绘示出根据本发明实施例的制造分离栅极式快闪存储器的剖面示意图；

图4绘示出图3g的局部放大图。

符号说明

100、300--基底；

102、302--隧穿介电层；

104、304--浮置栅极；

105、305--源/漏极区；

106、306--栅极间介电层；

108、308--控制栅极；

110、310--上盖绝缘层；

112、312--介电间隔部；

114、120、324、320--氧化层；

116、316--插塞；

118、318--选择栅极；

301、303、313a、315a--开口；

311、313、315--光阻层。

具体实施方式

以下配合图3a到3g及图4说明本发明实施例的分离栅极式快闪存储器的制造方法。

首先，请参照图3a，提供一基底300，例如一硅晶片。接着，利用现有化学气相沉积法(chemical vapor deposition，CVD)及/或热氧化法，在基底300上依序形成一绝缘层302、一导电层304、一绝缘层306、一导电层308及一绝缘层310。然后，在绝缘层310上覆盖一光阻层311。其中，绝缘层302为一氧化硅层且厚度约100埃。导电层304及308为一复晶硅层且厚度分别约800埃及1000埃。绝缘层306为一氧一氮一氧化硅(oxide/nitride/oxide，ONO)层。绝缘层310为一氮化硅层且厚度约1500埃。

接下来，请参照图3b，利用现有微影制程以图案化光阻层311。随后，以图案化的光阻层311作为罩幕，依序蚀刻绝缘层310、导电层308、绝缘层306而形成开口301及303并露出导电层304表面，以在基底300上依序构成一栅极间介电层306、一控制栅极308及一上盖绝缘层310。接着，再依序利用干蚀刻来蚀刻开口301及303底部露出的导电层304而露出绝缘层302表面，以在基底300上构成一浮置栅极304。在本实施例中，在蚀刻导电层304期间，可减少过蚀刻的时间，而使浮置栅极304具有一倾斜的轮廓(profile)。亦即该浮置栅极304的剖面为一底角为锐角的四边形，例如一正梯形，且底角在75°到85°的范围。其功效将于本文稍后说明。

接下来，请参照图3c，在完成浮置栅极304的制作后，蚀刻开口301及303底部露出的绝缘层302而露出基底300表面，以在基底300上构成一隧穿介电层302。随后，剥除图案化的光阻层311以露出上盖绝缘层310表面。接着，在上盖绝缘层310上及开口301及303内全面性形成一厚度约600埃的高温二氧化硅(high temperature oxide，HTO)层(未绘示)。然后，蚀刻此高温二氧化硅层以在上盖绝缘层310、控制栅极308、栅极间介电层306、浮置栅极304及隧穿绝缘层302等的侧壁形成厚度约400埃的介电间隔部312。

接下来，请请参照图3d，在开口303底部形成一氧化硅层320，厚度约150埃。接着，在上盖绝缘层310上、介电间隔部312上及开口301与303内全面性覆盖一光阻层313。之后，图案化光阻层313而在开口301上方形成开口313a。然后，对开口301实施砷离子布值，剂量在50K到2×10⁵的范围。如此便在基底300中形成源/漏极区305。

接下来，请参照图3e，剥除图案化的光阻层313以露出开口303之后，在开口301及303依序形成一插塞316及一氧化层314且两者相邻于介电间隔部312。其中，插塞316由复晶硅所制成且位于开口301中的插塞316与源/漏极区305连接而作为位线。

接下来，请参照图3f，在上盖绝缘层310、氧化层314及介电间隔部312上覆盖一光阻层315。之后，图案化光阻层315而在形成有插塞316及氧化层314的开口303上方形成开口315a。接着，去除位于开口315a底部的氧化层314以露出插塞316表面。

接下来，请参照图3g，在剥除图案化的光阻层315之后，在上盖绝缘层310、氧化层314及露出的插塞316上形成一复晶硅层318，藉以与露出的插塞316连接而构成一选择栅极。此选择栅极318利用氧化层314及320而分别与基底300及位于开口301中的插塞316绝缘。

最后，请参照图4，其绘示出图3g的局部放大图。在实施例中，由于浮置栅极304为一底角在75°到85°的范围的梯形，所以影响热电子产出率及收集率的电场方向(b’→a’)因a’、b’间的距离缩短而使a’、b’间的电压差提高，亦即增加电子注入浮置栅极304的速度而提升写入效率。再者，与控制栅极308相邻的介电间隔部312的厚度并不会因a’、b’间的距离缩短而变薄，因此不会影响位线316与控制栅极308间的绝缘。另外，在进行抹除时，位于c’处的顶角为一锐角因而容易驱使电子移出浮置栅极304而提升抹除效率。

因此，相较于现有的分离栅极式快闪存储器而言，在相同的写入及抹除效率下，本发明可施加较低的偏压于控制栅极。换言之，在施加相同的偏压时，本发明的分离栅极式快闪存储器具有较佳的写入及抹除效率。

本发明虽以较佳实施例公开，然其并非用以限定本发明的范围，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，一些等效的变化，应当属于本发明的保护范围。

Claims (9)

1.一种分离栅极式快闪存储器，其特征在于，包括：

一基底，该基底中具有一源/漏极区；

一隧穿介电层，设置于该基底上；

一浮置栅极，设置于该隧穿介电层上，该浮置栅极的底角为锐角；

一栅极间介电层，设置于该浮置栅极上；以及

一控制栅极，设置于该栅极间介电层上。

2.如权利要求1所述的分离栅极式快闪存储器，其特征在于，还包括：

一上盖绝缘层，设置于该控制栅极上；

一介电间隔部，设置于该控制栅极及该浮置栅极侧壁；以及

一插塞，相邻于该介电间隔部且与该源/漏极区连接。

3.如权利要求2所述的分离栅极式快闪存储器，其特征在于，还包括一选择栅极，设置于该基底、该上盖绝缘层及该插塞上方，且分别与该基底及该插塞绝缘。

4.如权利要求1所述的分离栅极式快闪存储器，其特征在于，该浮置栅极的剖面为一梯形。

5.一种分离栅极式快闪存储器的制造方法，其特征在于，包括下列步骤：

提供一基底，该基底上依序形成有一第一绝缘层、一第一导电层、一第二绝缘层、一第二导电层及一第三绝缘层；

依序蚀刻该第三绝缘层、该第二导电层、该第二绝缘层而露出该第一导电层表面，以在该基底上依序构成一栅极间介电层、一控制栅极及一上盖绝缘层；

依序蚀刻该露出的第一导电层及该第一绝缘层而露出该基底表面，以在该基底上依序构成一隧穿介电层及一底角为锐角的浮置栅极；以及

在该基底中形成一源/漏极区。

6.如权利要求5所述的分离栅极式快闪存储器的制造方法，其特征在于，还包括在该控制栅极及该浮置栅极侧壁形成一介电间隔部的步骤。

7.如权利要求6所述的分离栅极式快闪存储器的制造方法，其特征在于，还包括在该源/漏极区上形成一插塞且相邻于该介电间隔部。

8.如权利要求7所述的分离栅极式快闪存储器的制造方法，其特征在于，还包括在该基底上、该上盖绝缘层上及该插塞上形成一选择栅极的步骤，且该选择栅极分别与该基底及该插塞绝缘。

9.如权利要求5所述的分离栅极式快闪存储器的制造方法，其特征在于，该浮置栅极的剖面为一梯形。

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