CN1239827A - 快闪存储单元的制造方法 - Google Patents

Abstract

一种快闪存储单元的制造方法包括步骤：提供已设有至少一多层栅极结构的半导体基底，栅极结构包括第一导电层、介电层、第二导电层与氮化硅层；在栅极结构周围形成一第一间隙壁；在栅极结构与基底上形成多晶硅层；在多晶硅层的侧边周围形成第二间隙壁；以第二间隙壁为掩模进行离子注入，在基底中形成漏极区；去除第二间隙壁；限定掩模，进行离子注入，在基底中形成源极区；以及在基底与栅极结构上形成第三导电层。

Description

快闪存储单元 的制造方法

本发明涉及一种快闪存储单元(FLash Memory Cell)的制造方法，特别是涉及一种具有分离栅极(Split-Gate)的快闪存储单元的制造方法。

只读存储器(Read Only Memory，ROM)为一种永久性存储器(Non-volatile Memory)，所存入的信息或数据不会因为电源供应的中断而消失。可擦除可编程只读存储器(Erasable Programmable ROM，ERPOM)则是将只读存储器的应用推广到可以进行数据的删除与重新写入，但是删除的动作需要用到紫外线，因此EPROM的包装成本较高。此外，EPROM进行数据删除时，将把所有存储于EPROM的程序或数据全部清除，这使得每次做数据修改时，需重新编程，相当耗时。

另一种可以让数据局部修改的可电擦除且可编程只读存储器(Electrically Erasable Programmable ROM，EEPROM)则无此项缺点，在进行数据清除与重新输入时，可以“一个位元一个位元”(Bit By Bit)地进行，数据可以进行多次的存入、读出与清除等操作。而快闪存储器(Flash Memory)的结构与EEPROM相同，只是进行存储清除的工作时，是以“一块接着一块”(Block By Bolck)的方式进行，速度非常的快，约1到2秒之间即可完成存储清除的工作，用以节省时间及制造上的成本。

通常快闪存储单元的栅极包括两层结构，其一为以多晶硅所制作的用来存储电荷的浮置栅(Floating Gate)，以及用来控制数据存取的控制栅(ControlGate)。浮置栅位于控制栅下方，其通常处于“浮置”的状态，没有和任何线路相接，而控制栅通常与字线相接。有关于快闪存储器的文献很多，例如Naruke et al.在1988年于Technical Digest of IEEE Electron Device Meeting上发表的论文“A new flash-erase EEPROM cell with a sidewall select-gate on itssource side”所描述的即为一种改进型的快闪存储器。

请参照图1A与图1B，其绘示为根据上述论文，一种快闪存储单元结构的剖面及俯视图。其中，在半导体基底10上有浮置栅11与控制栅12，在侧边有选择栅(Select Gate)13，共同构成具有分离结构的分离栅极14(SplitGate)的结构。在堆叠栅极14两侧的半导体基底10中，分别有掺杂离子的源极区15与漏极区16，选择栅13位于源极区15的一侧，以回蚀法(Etch Back)形成，故平行于控制栅12。这种快闪存储单元的特性是利用选择栅防止不当的渗出电流导致的过度擦除(Over-Erasing)现象，以维持存储器的正常运作。但因为选择栅与控制栅的位置平行，在元件的设计上会有问题；且因选择栅的长度必须固定，所以存储器的特性无法做有效的调整，在数据编程(Program)时有严重的干扰现象产生。

为了解决上述问题，Y.Ma在1994年VLSI技术的专题讨论会上发表的论文“A novel high density contactless flash memory array using split-gatesource-side injection cell for 5V-only application”中，提到另一种改进式的快闪存储器。

请参考图2，其绘示上述论文中的一种改进式快闪存储器的结构剖面示意图。在一半导体基底20上有浮置栅21、控制栅22及选择栅23，共同堆叠成具有分离结构的分离栅极24，在分离栅极24两侧的半导体基底20中，分别形成有离子掺杂的源极区25与漏极区26，其中选择栅23覆盖于控制栅22上方及侧边。这种结构虽然可以改善数据编程时的干扰现象，但在形成选择栅时对于精确的光刻步骤的要求变高，因此会消耗掉大量的空间。

此外，EEPROM存储数据的方式是利用电子的隧穿效应(TunnelingEffect)使电荷存储在浮置栅中，进行编程的操作时，在控制栅和源极/漏极区施以电压，经由浮置栅下的栅极氧化层产生隧穿效应。所提供的栅极氧化层可改变编程所需的电压，若栅极氧化层过薄，则会因为过量漏电而降低存储器的稳定性。

因此，本发明的主要目的就是提供一种具有分离栅极的快闪存储单元的制造方法，以自动对准(Self Aligned)的方式进行离子注入，形成分离栅极结构，省去一道光刻步骤，以简化制作工艺。

本发明的另一主要目的是提供一种具有分离栅极的快闪存储单元的制造方法，源极区与漏极区是以不同的注入步骤进行，藉以使注入离子的参数可以根据不同的性质及所要求的特性改变。

本发明的再一主要目的是提供一种具有分离栅极的快闪存储单元的制造方法，形成一固定尺寸且具有高品质的栅极氧化物，可准确地控制通道(Channel)长度，以维持存储器的稳定性。

根据本发明的上述及其他目的，提出一种具有分离栅极的快闪存储单元的制造方法，此方法简述如下：提供一半导体基底，其上已形成浮置栅与控制栅结构，并在浮置栅与控制栅结构的侧壁形成第一间隙壁，在半导体基底与结构上方覆盖一层多晶硅层。接着，在多晶硅层上方覆盖一层氧化层，进行回蚀形成第二间隙壁，以第二间隙壁提供类似掩模的功能，通过多晶硅层对半导体基底进行漏极区的离子注入，之后再去除第二间隙壁。接着，在多晶硅层上方形成一层光致抗蚀剂层，以形成掩模，暴露出部分多晶硅层，通过多晶硅层对该区域的半导体基底进行离子注入，形成源极区；之后去除光致抗蚀剂层，再覆盖一层导电层，导电层与多晶硅层组合成选择栅，以完成分离栅极的快闪存储单元的结构。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图作详细说明。附图中：

图1A与图1B绘示现有的一种快闪存储单元结构的剖面及俯视图；

图2绘示为现有的另一种快闪存储单元结构的剖面示意图；以及

图3A至图3H绘示依照本发明的一优选实施例的一种快闪存储单元结构的制造流程剖面示意图。

请同时参照图3A至图3H，其绘示根据本发明的一优选实施例的一种快闪存储单元结构的制造流程剖面示意图。

请参照图3A，在半导体基底30上依次形成第一导电层31、介电层32、第二导电层33及氮化硅层34，并对其构图，形成如图3A所示的结构；其中，第一导电层31作为浮置栅，第二导电层33为控制栅，而介电层33为氧化硅/氮化硅/氧化硅(ONO)的结构，且半导体基底30上已事先形成有一薄层的栅极氧化层。

接着，请参照图3B，在该半导体基底30与氮化硅层34上形成第一氧化层，进行回蚀在上述结构的侧壁形成第一间隙壁35；再在其上形成多晶硅层36，如图3C所示，多晶硅层36的厚度约为200～500埃。

之后，请参照图3D，在多晶硅层36上形成第二氧化层，厚度约为2000～4000埃，形成方法例如为等离子增强化学气相沉积法，或四乙基正硅酸盐(Tetra-Ethyl-Ortho-Silicate，TEOS)反应生成；再去除部分第二氧化层，暴露出多晶硅层36，且在第一多晶硅层36侧边形成第二间隙壁37；其中，去除部分第二氧化层的方法例如为回蚀法，由于第二氧化层在多晶硅层36侧边较厚，因此蚀刻时多晶硅层36侧边的第二氧化层不会被完全移除。

接着，请参照图3E，以第二间隙壁37当作掩模(Mask)进行离子注入，将离子通过多晶硅层36注入半导体基底30中，形成漏极区38。之后，再移除第二间隙壁37，去除方法例如为湿蚀刻，形成如图3F所示的结构。

接着，请参照图3G，在多晶硅层36上覆盖上一层光致抗蚀剂层39，构图以去除部分光致抗蚀剂层39，暴露出欲形成源极的区域，对该区域进行离子注入，通过多晶硅层36将离子注入半导体基底30中，形成共同源极40(Common Source)，再将光致抗蚀剂层39去除。

之后，请参照图3H，在多晶硅层36上形成第三导电层41，并对其构图，以完成具有分离栅极的快闪存储单元结构；其中，第三导电层41可能由一层第二多晶硅层与一层硅化钨金属组合而成，其与多晶硅层36组合成为分离栅极。

本实施例在离子注入形成漏极区时，以第二间隙壁作为掩模，进行自动对准的离子注入，省去一道利用光致抗蚀剂掩模进行掺杂的步骤，使得制作工艺得以简化；且源极区与漏极区的离子掺杂是分开进行，可以分别控制掺杂的量，方便调整快闪存储器的参数。此外，可以利用第二间隙壁控制隧穿的通道长度，以位于第二间隙壁下方的多晶硅层作为分离栅极通道的保护层，藉以维持存储器的功能及稳定性；多晶硅层还具有导电性质，与导电层合并为选择栅。

因此，本发明的特征是提供一种具有分离栅极的快闪存储单元的制造方法，以第二间隙壁作为掩模，对半导体基底进行漏极区的离子注入，而无需再使用光致抗蚀剂或其他掩模进行离子注入的步骤。

本发明的另一特征是提供一种具有分离栅极的快闪存储单元的制造方法，以第二间隙壁作为掩模，对半导体基底进行漏极区的离子注入，可控制分离栅极的通道长度，藉以维持元件的效能。

本发明的再一特征是提供一种具有分离栅极的快闪存储单元的制造方法，以多晶硅层作为一保护层，使形成第二间隙壁与离子注入的各步骤不致影响到通道，藉以维持元件的效能。

本发明的再一特征是提供一种具有分离栅极的快闪存储单元的制造方法，离子注入源极区与漏极区的步骤分别进行，使得能够分别调整源极区与漏极区的参数，藉以得到不同性质的存储单元元件。

虽然已结合一优选实施例揭露了本发明，但是其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作出各种更动与润饰，因此本发明的保护范围应当由后附的权利要求界定。

Claims (19)

1.一种具有分离栅极的快闪存储单元的制造方法，包括以下步骤：

提供一半导体基底，该半导体基底上已设有至少一多层栅极结构，其中该多层栅极结构包括一第一导电层、一介电层、一第二导电层与一氮化硅层；

在该多层栅极结构周围形成一第一间隙壁；

在该多层栅极结构与该半导体基底上形成一多晶硅层；

在该多晶硅层的侧边周围形成一第二间隙壁；

以该第二间隙壁作为一掩模，进行离子注入，在该半导体基底中形成一漏极区；

去除该第二间隙壁；

限定掩模，进行离子注入，在该半导体基底中形成一源极区；以及

在该半导体基底与该多层栅极结构上形成一第三导电层。

2.如权利要求1所述的方法，其中，该多层栅极结构的形成方式包括以下步骤：

在该半导体基底上形成一栅极氧化层；

在该栅极氧化层上形成该第一导电层，作为一浮置栅；

在该第一导电层上形成该介电层；

在该介电层上形成该第二导电层，作为一控制栅；

在该第二导电层上形成该氮化硅层；以及

限定掩模，去除部分该氮化硅层、该第二导电层、该介电层、该第一导电层及该栅极氧化层，暴露出部分该半导体基底，形成该多层栅极结构。

3.如权利要求2所述的方法，其中，该介电层为一氧化层/氮化硅层/氧化层结构。

4.如权利要求1所述的方法，其中，该第一间隙壁的形成方式如下：

在该多层栅极结构与该半导体基底上形成一氧化层；以及

进行蚀刻步骤，蚀刻该氧化层，形成该第一间隙壁。

5.如权利要求1所述的方法，其中，该多晶硅层厚度约为200～500埃。

6.如权利要求1所述的方法，其中，该第二间隙壁的形成方式如下：

在该多晶硅层上形成一氧化层；以及

进行蚀刻步骤，蚀刻该氧化层，形成该第二间隙壁。

7.如权利要求6所述的方法，其中，该蚀刻步骤为各向异性回蚀法。

8.如权利要求6所述的方法，其中，该氧化层厚度范围约为2000～4000埃。

9.如权利要求6所述的方法，其中，该氧化层以四乙基正硅酸盐反应形成。

10.如权利要求6所述的方法，其中，该氧化层以等离子化学气相沉积法形成。

11.如权利要求1所述的方法，其中，该源极区形成步骤还进一步包括下列步骤：

在该多晶硅层上形成一光致抗蚀剂层；

限定掩模，暴露出一欲形成源极的区域；

进行离子注入，形成该源极区；以及

去除该光致抗蚀剂层。

12.如权利要求1所述的方法，其中，该第三导电层进一步包括一第二多晶硅层及一硅化钨层。

13.一种具有分离栅极的快闪存储单元的制造方法，包括下列步骤：

提供一半导体基底，该半导体基底上已设有至少一多层栅极结构，其中该多层栅极结构包括一第一导电层、一介电层、一第二导电层与一氮化硅层；

在该多层栅极结构周围形成一第一间隙壁；

在该多层栅极结构与该半导体基底上形成一第一多晶硅层；

在该第一多晶硅层上形成一氧化层；

以回蚀法去除部分该氧化层，在该第一多晶硅层的侧边周围形成一第二间隙壁；

以该第二间隙壁作为一掩模，进行离子注入，在该半导体基底中形成一漏极区；

去除该第二间隙壁；

在该第一多晶硅层上形成一光致抗蚀剂层；

限定掩模，暴露出一欲形成源极的区域；

进行离子注入，在该半导体基底中形成一源极区；

去除该光致抗蚀剂层；

在该第一多晶硅层上形成一第二多晶硅层；以及

在该第二多晶硅层上形成一硅化钨层。

14.如权利要求13所述的方法，其中，该第一多晶硅层的厚度范围约为200～500埃。

15.如权利要求14所述的方法，其中，该介电层为一氧化层/氮化硅层/氧化层结构。

16.如权利要求14所述的方法，其中，该去除部分该氧化层的步骤为各向异性回蚀法。

17.如权利要求14所述的方法，其中，该氧化层厚度范围约为2000～4000埃。

18.如权利要求14所述的方法，其中，该氧化层以四乙基正硅酸盐反应形成。

19.如权利要求14所述的方法，其中，该氧化层以等离子化学气相沉积法形成。

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