CN107799526A - Mtp器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种MTP器件，包括：作为选择管、存储管和字线管的第一至三NMOS管都形成于P阱中，位于中间的第二NMOS管的多晶硅栅为多晶硅浮栅，多晶硅浮栅的第一延伸端形成编程耦合结构，第二延伸端形成擦除结构；多晶硅浮栅的第二延伸端跨越由第一N阱组成的第一有源区；擦除结构还包括第一P+区和第一N+区，两注入区在沿和多晶硅浮栅的第二延伸端平行的方向上相互交叠于第一有源区，交叠区大小根据第一N+区和第一有源区的套刻精度确定，保证在套刻偏差最大的条件下能实现有效擦除的交叠结构。本发明还公开了一种MTP器件的制造方法。本发明能提高器件的擦除效率，防止MTP擦除失败以及由此而带来的测试失效的问题。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种多次可编程(Multi-TimeProgrammable，MTP)器件。本发明还涉及一种MTP器件的制造方法。
背景技术
如图1所示，是现有MTP器件的俯视面结构图；包括：
形成于半导体衬底如硅衬底上的P阱101、第一N阱102和第二N阱103，在P阱101中形成有3个NMOS管，分别为NMOS管201、202和203，3个NMOS管分别具有多晶硅栅1041、1042和1043,3个NMOS管共包括4个N+区分别为N+区105a、105b、105c和105d，其中N+区105b和105c为两个相邻的NMOS管共用。
多晶硅栅1042为浮栅即多晶硅浮栅(FG)，多晶硅浮栅1042的一侧延伸到第二N阱103上形成编程耦合结构205，编程耦合结构205对应的多晶硅浮栅1042的延伸端用标记1042b表示；在多晶硅栅1042的延伸端1042b的两侧的第二N阱103中形成有P+区106b。编程耦合结构205呈一电容结构，并通过由P+区106b和多晶硅栅1042的延伸端1042b组成的电容进行对多晶硅浮栅1042的编程即注入电子。
多晶硅浮栅1042的另一侧延伸到第一N阱102上形成擦除结构204，擦除结构204对应的多晶硅浮栅1042的延伸端用标记1042a表示；在多晶硅栅1042的延伸端1042a的两侧的第一N阱103中形成有P+区106a。擦除结构204呈一电容结构，并通过由P+区106a和多晶硅栅1042的延伸端1042a组成的电容进行对多晶硅浮栅1042的擦除即擦除电子。
如图2所示，是图1所示结构的等效电路图；如图3所示，是图1所示结构的立体图；多晶硅栅1041会通过接触孔302连接到由正面金属层组成的电极，该电极输入栅选择信号SG；同样多晶硅栅1043的顶部会连接到字线WL；NMOS管201的源区即N+区105a会连接到源线SL，同时，NMOS管201、202和203的衬底电极即P阱101也连接到源线SL；NMOS管203的漏区即N+区105d会连接到位线BL。编程耦合结构205的P+区106b会连接到编程信号CL；擦除结构204的P+区106a会连接到擦除信号EL。和信号线相连的各电极都是由正面金属层组成并通过接触孔302和底部的掺杂区连接。
图3中显示了进行擦除时各电极所加信号的大小；擦除结构204的电容结构主要是由多晶硅浮栅1042a和位于其底部的P+区106a之间的第一N阱102组成的沟道区组成。由图3可知，擦除时，栅选择信号SG加5V，字线WL加5V，所以多晶硅浮栅1042两侧的NMOS管201和203都开启；源线SL为0V，位线为0V，编程信号CL为0V，所以，在多晶硅浮栅1042两侧无横向电场。
由于编程(PGM)之后在多晶硅浮栅1042中存在大量电子，存在负耦合偏压，即NMOS管202处于截止状态。编程信号CL为0V。图3张，在擦除结构204中还存在用于收集擦除电子的N+区105e，N+区105e的顶部连接收集信号E1，擦除时，擦除信号EL以及收集信号都设为VEE，VEE为一能使多晶硅浮栅1042中的编程电子能通过FN隧穿进入到第一N阱102中的电压。所以，EL上的电压VEE会形成纵向电场使得多晶硅浮栅1042中的电子在延伸端1042a处通过FN隧穿方式隧穿到第一N阱102，再从通过收集信号E1端将电子收集并泄放。如图4所示，是图3中的擦除结构的剖面图。图3中的标记301所示的能带图显示了FN隧穿的能带结构。
现有MTP一直存在N+区105e对有源区(OD)的套准精度(overlay)的工艺余量(margin)不足问题，引起擦除(Erase)效率不够，导致相关的MTP测试失效。
发明内容
本发明所要解决的技术问题是提供一种MTP器件，能提高器件的擦除效率，防止MTP擦除失败以及由此而带来的测试失效的问题。为此，本发明还提供一种MTP器件的制造方法。
为解决上述技术问题，本发明提供的MTP器件，其特征在于，包括：由第一NMOS管组成的选择管，由第二NMOS管组成的存储管，由第三NMOS管组成的字线管。
所述第一NMOS管、所述第二NMOS管和所述第三NMOS管都形成于P阱中，所述第一NMOS管的多晶硅栅连接栅选择信号，所述第二NMOS管的多晶硅栅为多晶硅浮栅，所述第三NMOS的多晶硅栅连接字线。
所述多晶硅浮栅位于所述第一NMOS管的多晶硅栅和所述第三NMOS的多晶硅栅的中间，所述第二NMOS管位于所述第一NMOS管和所述第三NMOS管的中间。
所述多晶硅浮栅沿所述第二NMOS管的沟道的宽度方向延伸到所述第二NMOS管的两侧，所述多晶硅浮栅的第一延伸端在所述第二NMOS管的第一侧形成编程耦合结构，所述多晶硅浮栅的第二延伸端在所述第二NMOS管的第二侧形成擦除结构。
所述擦除结构形成于第一N阱中，所述多晶硅浮栅的第二延伸端跨越由所述第一N阱组成的第一有源区。
所述擦除结构还包括第一P+区和第一N+区，所述第一P+区的注入区和所述第一N+区的注入区在沿和所述多晶硅浮栅的第二延伸端垂直的方向上跨越所述多晶硅浮栅。
所述第一P+区的注入区和所述第一N+区的注入区在沿和所述多晶硅浮栅的第二延伸端平行的方向上相互交叠；所述第一P+区的注入区和所述第一N+区的注入区的交叠区的大小根据所述第一N+区的注入区和所述第一有源区的套刻精度确定，保证在所述第一N+区的注入区和所述第一有源区的套刻偏差最大的条件下，注入后形成的所述第一N+区依然会和所述第一有源区形成能实现有效擦除的交叠结构。
进一步的改进是，所述第一P+区的注入区位于和所述第一N+区的注入区形成的交叠区的另一侧延伸到所述第一有源区的外侧。
进一步的改进是，所述第一N+区的注入区位于和所述第一P+区的注入区形成的交叠区的另一侧延伸到所述第一有源区的外侧。
进一步的改进是，在所述第一N+区的注入区和所述第一有源区的套刻偏差最大的条件下，注入后形成的所述第一N+区依然会和所述第一有源区交叠且会在所述第一有源区中和所述第一P+区相接触。
进一步的改进是，所述第一P+区的注入区通过光刻工艺定义；所述第一N+区的注入区通过光刻工艺定义。所述第一P+区的注入区和所述第一N+区的注入区的交叠区通过将所述第一N+区的注入区沿和所述多晶硅浮栅的第二延伸端平行的方向上向所述第一P+区的注入区的方向扩展形成，使所述第一P+区的注入区和所述第一N+区的注入区的交叠区位于所述第一有源区的中央偏向所述第一P+区的区域。
进一步的改进是，所述编程耦合结构位于第二N阱中，所述多晶硅浮栅在所述第一延伸端处宽度扩大使所述第一延伸端的面积增加，以增加所述编程耦合结构的耦合电容。
在所述第一延伸端两侧形成有由第二P+区组成的源漏区，并在所述第一延伸端两侧的源漏区的顶端形成有编程电极。
进一步的改进是，所述第一NMOS管的第一侧形成有第二N+区，在所述第一NMOS管的第二侧和所述第二NMOS管的第一侧之间形成有第三N+区，在所述第二NMOS管的第二侧和所述第三NMOS管的第一侧之间形成有第四N+区，在所述第三NMOS管的第二侧形成有第五N+区。
所述第二N+区作为所述第一NMOS管的源区并连接到源线。
所述第三N+区同时作为所述第一NMOS管的漏区和所述第二NMOS管的源区。
所述第四N+区同时作为所述第二NMOS管的漏区和所述第三NMOS管的源区。
所述第五N+区作为所述第三NMOS管的漏区并连接到位线。
进一步的改进是，所述第一P+区和所述第一N+区在所述有源区外相接触；在所述第一N+区的顶部连接到擦除电极，擦除信号从所述擦除电极加入到所述第一N+区并通过所述第一N+区和所述第一P+区之间形成的PN结连接到所述第一P+区。
为解决上述技术问题，本发明提供的MTP器件的制造方法包括，如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底上P阱，第一N阱和第二N阱，所述第一N阱和所述第二N阱分别位于所述P阱的两侧。
步骤二、定义出有源区，所述有源区包括位于所述第一N阱中的第一有源区。
步骤三、依次形成栅介质层和多晶硅层，对所述多晶硅层进行光刻刻蚀同时形成第一NMOS管的多晶硅栅，第二NMOS管的多晶硅栅和第三NMOS的多晶硅栅。
由所述第一NMOS管组成的选择管，由所述第二NMOS管组成的存储管，由所述第三NMOS管组成的字线管。
所述第一NMOS管、所述第二NMOS管和所述第三NMOS管都形成于P阱中；所述第一NMOS管的多晶硅栅连接栅选择信号，所述第二NMOS管的多晶硅栅为多晶硅浮栅，所述第三NMOS的多晶硅栅连接字线。
所述多晶硅浮栅位于所述第一NMOS管的多晶硅栅和所述第三NMOS的多晶硅栅的中间，所述第二NMOS管位于所述第一NMOS管和所述第三NMOS管的中间。
所述多晶硅浮栅沿所述第二NMOS管的沟道的宽度方向延伸到所述第二NMOS管的两侧，所述多晶硅浮栅的第一延伸端位于所述第二NMOS管的第一侧的所述第二N阱上，所述多晶硅浮栅的第二延伸端位于所述第二NMOS管的第二侧的所述第一N阱上并跨越所述第一有源区。
步骤四、依次进行N+注入和P+注入，N+注入区和P+注入区的位置通过光刻工艺定义。
在所述多晶硅浮栅的第二延伸端处所述N+注入形成第一N+区，所述P+注入形成第一P+区，由所述第一P+区、所述第一N+区、所述第一有源区和所述多晶硅浮栅的第二延伸端形成擦除结构。
所述第一P+区的注入区和所述第一N+区的注入区的位置定义为：
所述第一P+区的注入区和所述第一N+区的注入区在沿和所述多晶硅浮栅的第二延伸端垂直的方向上跨越所述多晶硅浮栅。
所述第一P+区的注入区和所述第一N+区的注入区在沿和所述多晶硅浮栅的第二延伸端平行的方向上相互交叠；所述第一P+区的注入区和所述第一N+区的注入区的交叠区的大小根据所述第一N+区的注入区和所述第一有源区的套刻精度确定，保证在所述第一N+区的注入区和所述第一有源区的套刻偏差最大的条件下，注入后形成的所述第一N+区依然会和所述第一有源区形成能实现有效擦除的交叠结构。
步骤五、依次形成层间膜，形成穿过所述层间膜的接触孔，形成正面金属层并对所述正面金属层图形化形成电极结构。
进一步的改进是，步骤四中所述第一P+区的注入区位于和所述第一N+区的注入区形成的交叠区的另一侧延伸到所述第一有源区的外侧。
所述第一N+区的注入区位于和所述第一P+区的注入区形成的交叠区的另一侧延伸到所述第一有源区的外侧。
进一步的改进是，在所述第一N+区的注入区和所述第一有源区的套刻偏差最大的条件下，注入后形成的所述第一N+区依然会和所述第一有源区交叠且会在所述第一有源区中和所述第一P+区相接触。
进一步的改进是，在所述多晶硅浮栅的第一延伸端处形成编程耦合结构，所述多晶硅浮栅在所述第一延伸端处宽度扩大使所述第一延伸端的面积增加，以增加所述编程耦合结构的耦合电容。
在所述第一延伸端两侧形成有由第二P+区组成的源漏区，所述第二P+区通过步骤四的所述P+注入形成；并在所述第一延伸端两侧的源漏区的顶端形成有编程电极。
进一步的改进是，所述第一NMOS管的第一侧形成有第二N+区，在所述第一NMOS管的第二侧和所述第二NMOS管的第一侧之间形成有第三N+区，在所述第二NMOS管的第二侧和所述第三NMOS管的第一侧之间形成有第四N+区，在所述第三NMOS管的第二侧形成有第五N+区；所述第二N+区、所述第三N+区、所述第四N+区和所述第五N+区通过步骤四的所述N+注入形成。
所述第二N+区作为所述第一NMOS管的源区并连接到源线。
所述第三N+区同时作为所述第一NMOS管的漏区和所述第二NMOS管的源区。
所述第四N+区同时作为所述第二NMOS管的漏区和所述第三NMOS管的源区。
所述第五N+区作为所述第三NMOS管的漏区并连接到位线。
进一步的改进是，所述第一P+区和所述第一N+区在所述有源区外相接触；在所述第一N+区的顶部连接到擦除电极，擦除信号从所述擦除电极加入到所述第一N+区并通过所述第一N+区和所述第一P+区之间形成的PN结连接到所述第一P+区。
进一步的改进是，所述半导体衬底为硅衬底，所述栅介质层为栅氧化层。
进一步的改进是，步骤四中，所述第一P+区的注入区和所述第一N+区的注入区的交叠区通过将所述第一N+区的注入区沿和所述多晶硅浮栅的第二延伸端平行的方向上向所述第一P+区的注入区的方向扩展形成，使所述第一P+区的注入区和所述第一N+区的注入区的交叠区位于所述第一有源区的中央偏向所述第一P+区的区域。
本发明MTP器件对擦除结构的第一P+区和第一N+区的版图结构进行了特别的设计，主要是将第一P+区和第一N+区的注入区位置根据第一N+区的注入区和第一有源区的套刻精度进行设置，这样，在第一N+区的注入区和第一有源区的套刻精度范围内，即使发生最大的套刻偏差，也能确保注入后形成的第一N+区和第一有源区会有足够的交叠区，该交叠区的宽度足够大从而能在擦除时通过第一N+区及时收集擦除到第一有源区中的电子，从而能提高器件的擦除效率并实现有效擦除，从而能防止MTP擦除失败以及由此而带来的测试失效的问题。
另外，由于本发明根据第一N+区的注入区和第一有源区的套刻精度进行设置第一P+区和第一N+区的注入区位置后，第一P+区和第一N+区正常情形下会产生交叠，而MTP擦除时，是通过擦除结构中的多晶硅浮栅的第二延伸端和其底部的位于两侧的第一P+区之间的由第一有源区范围内的第一N阱组成的沟道区形成电容进行的，而当第一P+区和第一N+区发生交叠时，相当于多晶硅浮栅的第二延伸端底部的沟道区的面积缩小，擦除结构的电容也缩小，这就拉大了擦除结构的电容和编程耦合结构的电容的电容差，从而能增加擦除的耦合电压，进一步增加擦除效率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有MTP器件的俯视面结构图；
图2是图1所示结构的等效电路图；
图3是图1所示结构的立体图；
图4是图3中的擦除结构的剖面图；
图5A是现有MTP器件的擦除结构中的P+注入区和N+注入区对应的版图；
图5B是采用图5A的版图进行注入后形成的实际P+区和N+区存在套准偏差时的俯视图；
图5C是和图5B的镜像对称位置处的P+区和N+区存在套准偏差时的俯视图；
图6A是本发明实施例MTP器件的擦除结构中的P+注入区和N+注入区对应的版图；
图6B是采用图6A的版图进行注入后形成的实际P+区和N+区存在套准偏差时的俯视图；
图7A是本发明实施例MTP器件的擦除结构的立体图；
图7B是本发明实施例MTP器件的擦除结构的剖面图。
具体实施方式
在详细说明本发明实施例之前，先分析一下现有结构产生MTP擦除失败的原因，本发明的技术方案正是在对这些技术问题做分析的基础上进行创作性设计的。如图5A所示，是现有MTP器件的擦除结构中的P+注入区和N+注入区对应的版图；在现有MTP器件形成过程中，在阱区包括第一阱区102形成之后，还需进行有源区的定义，图5A中的第一有源区1021即是由第一有源区1021范围内的第一阱区102组成。之后形成多晶硅栅包括多晶硅浮栅1042。在擦除结构中多晶硅浮栅1042的延伸端1042a会跨越第一有源区1021。之后，需要进行P+区和N+区的注入，在注入之前，需要采用光刻工艺定义出P+区和N+区的注入区域，图5A中显示了P+区106a和N+区105e的和光罩版图完全相同的结构，这时，认为通过光刻工艺之后，P+区106a和N+区105e的注入区和第一有源区1021完全套准。而实际上由于工艺本身的差异，P+区106a和N+区105e的注入区和第一有源区1021之间会在套准精度范围内偏压。当器件的尺寸较大时，套准精度范围内的偏移对器件的性能影响不大，MTP器件的擦除功能正常。而随着器件的尺寸缩小，MTP器件存在擦除效率低和擦除失效等问题，申请人将MTP器件存在擦除效率低和擦除失效等问题归结为是由于P+区106a和N+区105e的注入区和第一有源区1021之间存在的套准精度产生的，并进而形成了本发明的技术方案。如图5B所示，是采用图5A的版图进行注入后形成的实际P+区106a和N+区105e存在套准偏差时的俯视图；可以看出，N+区105e向在第一有源区1021的外侧偏差，使得N+区105e和第一有源区1021的交叠区303很小甚至没有，一方面，这将使得电子流的通道面积变小；另一方面，这将引起P+区106a的电子向着N+区105e外移之后剩下的空隙中扩散，从而增大了擦除端的电容，进而导致擦除端和编程耦合端的电容容差减小，引起耦合电压降低。这样两方面同时导致图5B所示的擦除结构的效率将会很低并最后会无法完成擦除，从而产生擦除失效。
在实际工艺中，同一半导体衬底上会形成多个MTP器件以及同一批次产品会包括多片半导体衬底，在形成MTP器件产品时以相同的产品IP来进行设置，采用相同的产品IP进行重复的镜像设置，而偶数列位线对应的P+区106a和N+区105e会产生由于套准偏差而形成的交叠即overlap时，则奇数列位线对应的P+区106a和N+区105e会产生由于套准偏差而形成的交叠间隔即gap；如图5C所示，是和图5B的镜像对称位置处的P+区和N+区存在套准偏差时的俯视图，和图5B中的P+区106a和N+区105e存在gap不同，图5C中对应的P+区106a和N+区105e存在交叠即overlap，存在交叠的情形的MTP器件单元的擦除测试正确。由上可知，套准偏差无论是左偏还是右偏，总存在图5B和图5C两种情形中的一种，总会有一半的MTP器件单元的擦除失效。
本发明实施例MTP器件主要是在现有MTP器件的基础上对擦除结构204对应的版图做了相应的修改，故本发明实施例MTP器件的结构图可以参考图1所示，等效图参考图2所示，如图1所示，本发明实施例MTP器件，包括：由第一NMOS管201组成的选择管，由第二NMOS管202组成的存储管，由第三NMOS管203组成的字线管。
所述第一NMOS管201、所述第二NMOS管202和所述第三NMOS管203都形成于P阱101中，所述第一NMOS管201的多晶硅栅1041连接栅选择信号SG，所述第二NMOS管202的多晶硅栅1042为多晶硅浮栅1042，所述第三NMOS的多晶硅栅1043连接字线WL。
所述多晶硅浮栅1042位于所述第一NMOS管201的多晶硅栅1041和所述第三NMOS的多晶硅栅1043的中间，所述第二NMOS管202位于所述第一NMOS管201和所述第三NMOS管203的中间。
所述多晶硅浮栅1042沿所述第二NMOS管202的沟道的宽度方向延伸到所述第二NMOS管202的两侧，所述多晶硅浮栅1042的第一延伸端1042b在所述第二NMOS管202的第一侧形成编程耦合结构205，所述多晶硅浮栅1042的第二延伸端1042a在所述第二NMOS管202的第二侧形成擦除结构204。
如图6A所示，是本发明实施例MTP器件的擦除结构中的P+注入区和N+注入区对应的版图；所述擦除结构204形成于第一N阱102中，所述多晶硅浮栅1042的第二延伸端1042a跨越由所述第一N阱102组成的第一有源区1021。
所述擦除结构204还包括第一P+区106a和第一N+区105e，所述第一P+区106a的注入区和所述第一N+区105e的注入区在沿和所述多晶硅浮栅1042的第二延伸端1042a垂直的方向上跨越所述多晶硅浮栅1042。
所述第一P+区106a的注入区通过光刻工艺定义；所述第一N+区105e的注入区通过光刻工艺定义。所述第一P+区106a的注入区和所述第一N+区105e的注入区在沿和所述多晶硅浮栅1042的第二延伸端1042a平行的方向上相互交叠。交叠区设置为：所述第一P+区106a的注入区不动，所述第一P+区106a的注入区和所述第一N+区105e的注入区的交叠区通过将所述第一N+区105e的注入区沿和所述多晶硅浮栅1042的第二延伸端1042a平行的方向上向所述第一P+区106a的注入区的方向扩展形成，使所述第一P+区106a的注入区和所述第一N+区105e的注入区的交叠区位于所述第一有源区1021的中央偏向所述第一P+区106a的区域。
所述第一P+区106a的注入区和所述第一N+区105e的注入区的交叠区304的大小根据所述第一N+区105e的注入区和所述第一有源区1021的套刻精度确定，保证在所述第一N+区105e的注入区和所述第一有源区1021的套刻偏差最大的条件下，注入后形成的所述第一N+区105e依然会和所述第一有源区1021形成能实现有效擦除的交叠结构。
本发明实施例中，所述第一P+区106a的注入区位于和所述第一N+区105e的注入区形成的交叠区的另一侧延伸到所述第一有源区1021的外侧。
所述第一N+区105e的注入区位于和所述第一P+区106a的注入区形成的交叠区的另一侧延伸到所述第一有源区1021的外侧。
较佳为，如图6B所示，是采用图6A的版图进行注入后形成的实际P+区和N+区存在套准偏差时的俯视图；在所述第一N+区105e的注入区和所述第一有源区1021的套刻偏差最大的条件下，注入后形成的所述第一N+区105e依然会和所述第一有源区1021交叠且会在所述第一有源区1021中和所述第一P+区106a相接触。
所述编程耦合结构205位于第二N阱103中，所述多晶硅浮栅1042在所述第一延伸端1042b处宽度扩大使所述第一延伸端1042b的面积增加，以增加所述编程耦合结构205的耦合电容。
在所述第一延伸端1042b两侧形成有由第二P+区106b组成的源漏区，并在所述第一延伸端1042b两侧的源漏区的顶端形成有编程电极即编程信号CL线。
所述第一NMOS管201的第一侧形成有第二N+区105a，在所述第一NMOS管201的第二侧和所述第二NMOS管202的第一侧之间形成有第三N+区105b，在所述第二NMOS管202的第二侧和所述第三NMOS管203的第一侧之间形成有第四N+区105c，在所述第三NMOS管203的第二侧形成有第五N+区105d。
所述第二N+区105a作为所述第一NMOS管201的源区并连接到源线SL。
所述第三N+区105b同时作为所述第一NMOS管201的漏区和所述第二NMOS管202的源区。
所述第四N+区105c同时作为所述第二NMOS管202的漏区和所述第三NMOS管203的源区。
所述第五N+区105d作为所述第三NMOS管203的漏区并连接到位线BL。
所述第一P+区106a和所述第一N+区105e在所述有源区外相接触；在所述第一N+区105e的顶部连接到擦除电极，擦除信号EL从所述擦除电极加入到所述第一N+区105e并通过所述第一N+区105e和所述第一P+区106a之间形成的PN结连接到所述第一P+区106a。所述第一P+区106a和所述第一N+区105e在所述有源区外相接触的情形请参考图7A所示，图7A是本发明实施例MTP器件的擦除结构204的立体图；图7B是本发明实施例MTP器件的擦除结构204的剖面图。本发明实施例MTP器件的擦除过程为：由于编程后之后多晶硅浮栅1042中存在大量电子，存在负耦合偏压，擦除结构204是一个PMOS电容，该PMOS电容由所述多晶硅浮栅1042的第二延伸端1042a和位于第一P+区106a之间的第一有源区1021区域内的第一N阱102组成的沟道区组成；该PMOS的沟道区在编程后处于反型状态；图7A中，当擦除信号EL上加擦除电压VEE时，经由具有平结(butted junction)的PN结方式使得所述第一P+区106a和所述第一N+区105e等电位，PMOS纵向电场使得多晶硅浮栅1042中的电子通过FN隧穿方式隧穿到沟道区到位于第一P+区106a之间的第一有源区1021区域内的第一N阱102，再从第一N阱102流经所述第一N+区105e，从擦除信号EL的电极端即擦除电极端泄放。
比较图5A和图6A以及比较图5B和图6B所示可知，本发明实施例MTP器件对擦除结构204的第一P+区106a和第一N+区105e的版图结构进行了特别的设计，主要是将第一P+区106a和第一N+区105e的注入区位置根据第一N+区105e的注入区和第一有源区1021的套刻精度进行设置，这样，在第一N+区105e的注入区和第一有源区1021的套刻精度范围内，即使发生最大的套刻偏差，也能确保注入后形成的第一N+区105e和第一有源区1021会有足够的交叠区，该交叠区的宽度足够大从而能在擦除时通过第一N+区105e及时收集擦除到第一有源区1021中的电子，从而能提高器件的擦除效率并实现有效擦除，从而能防止MTP擦除失败以及由此而带来的测试失效的问题。
另外，由于本发明实施例根据第一N+区105e的注入区和第一有源区1021的套刻精度进行设置第一P+区106a和第一N+区105e的注入区位置后，第一P+区106a和第一N+区105e正常情形下会产生交叠，而MTP擦除时，是通过擦除结构204中的多晶硅浮栅1042的第二延伸端1042a和其底部的位于两侧的第一P+区106a之间的由第一有源区1021范围内的第一N阱102组成的沟道区形成电容进行的，而当第一P+区106a和第一N+区105e发生交叠时，相当于多晶硅浮栅1042的第二延伸端1042a底部的沟道区的面积缩小，擦除结构204的电容也缩小，这就拉大了擦除结构204的电容和编程耦合结构205的电容的电容差，从而能增加擦除的耦合电压，进一步增加擦除效率。
本发明实施例MTP器件的制造方法包括，如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底上P阱101，第一N阱102和第二N阱103，所述第一N阱102和所述第二N阱103分别位于所述P阱101的两侧。较佳为，所述栅介质层为栅氧化层。
步骤二、定义出有源区，所述有源区包括位于所述第一N阱102中的第一有源区1021。
步骤三、依次形成栅介质层和多晶硅层，对所述多晶硅层进行光刻刻蚀同时形成第一NMOS管201的多晶硅栅1041，第二NMOS管202的多晶硅栅1042和第三NMOS的多晶硅栅1043。较佳为，所述栅介质层为栅氧化层。
由所述第一NMOS管201组成的选择管，由所述第二NMOS管202组成的存储管，由所述第三NMOS管203组成的字线管。
所述第一NMOS管201、所述第二NMOS管202和所述第三NMOS管203都形成于P阱101中；所述第一NMOS管201的多晶硅栅1041连接栅选择信号SG，所述第二NMOS管202的多晶硅栅1042为多晶硅浮栅1042，所述第三NMOS的多晶硅栅1043连接字线WL。
所述多晶硅浮栅1042位于所述第一NMOS管201的多晶硅栅1041和所述第三NMOS的多晶硅栅1043的中间，所述第二NMOS管202位于所述第一NMOS管201和所述第三NMOS管203的中间。
所述多晶硅浮栅1042沿所述第二NMOS管202的沟道的宽度方向延伸到所述第二NMOS管202的两侧，所述多晶硅浮栅1042的第一延伸端1042b位于所述第二NMOS管202的第一侧的所述第二N阱103上，所述多晶硅浮栅1042的第二延伸端1042a位于所述第二NMOS管202的第二侧的所述第一N阱102上并跨越所述第一有源区1021。
在所述多晶硅浮栅1042的第一延伸端1042b处形成编程耦合结构205，所述多晶硅浮栅1042在所述第一延伸端1042b处宽度扩大使所述第一延伸端1042b的面积增加，以增加所述编程耦合结构205的耦合电容。
步骤四、依次进行N+注入和P+注入，N+注入区和P+注入区的位置通过光刻工艺定义。
在所述多晶硅浮栅1042的第二延伸端1042a处所述N+注入形成第一N+区105e，所述P+注入形成第一P+区106a，由所述第一P+区106a、所述第一N+区105e、所述第一有源区1021和所述多晶硅浮栅1042的第二延伸端1042a形成擦除结构204。
所述第一P+区106a的注入区和所述第一N+区105e的注入区的位置定义为：
所述第一P+区106a的注入区和所述第一N+区105e的注入区在沿和所述多晶硅浮栅1042的第二延伸端1042a垂直的方向上跨越所述多晶硅浮栅1042。
所述第一P+区106a的注入区和所述第一N+区105e的注入区在沿和所述多晶硅浮栅1042的第二延伸端1042a平行的方向上相互交叠。交叠区设置为：所述第一P+区106a的注入区不动，所述第一P+区106a的注入区和所述第一N+区105e的注入区的交叠区通过将所述第一N+区105e的注入区沿和所述多晶硅浮栅1042的第二延伸端1042a平行的方向上向所述第一P+区106a的注入区的方向扩展形成，使所述第一P+区106a的注入区和所述第一N+区105e的注入区的交叠区位于所述第一有源区1021的中央偏向所述第一P+区106a的区域。
所述第一P+区106a的注入区和所述第一N+区105e的注入区的交叠区的大小根据所述第一N+区105e的注入区和所述第一有源区1021的套刻精度确定，保证在所述第一N+区105e的注入区和所述第一有源区1021的套刻偏差最大的条件下，注入后形成的所述第一N+区105e依然会和所述第一有源区1021形成能实现有效擦除的交叠结构。
较佳为，所述第一P+区106a的注入区位于和所述第一N+区105e的注入区形成的交叠区的另一侧延伸到所述第一有源区1021的外侧。
所述第一N+区105e的注入区位于和所述第一P+区106a的注入区形成的交叠区的另一侧延伸到所述第一有源区1021的外侧。
在所述第一N+区105e的注入区和所述第一有源区1021的套刻偏差最大的条件下，注入后形成的所述第一N+区105e依然会和所述第一有源区1021交叠且会在所述第一有源区1021中和所述第一P+区106a相接触。
在所述第一延伸端1042b两侧形成有由第二P+区106b组成的源漏区，所述第二P+区106b通过步骤四的所述P+注入形成；并在所述第一延伸端1042b两侧的源漏区的顶端形成有编程电极，用于输入编程信号CL。
所述第一NMOS管201的第一侧形成有第二N+区105a，在所述第一NMOS管201的第二侧和所述第二NMOS管202的第一侧之间形成有第三N+区105b，在所述第二NMOS管202的第二侧和所述第三NMOS管203的第一侧之间形成有第四N+区105c，在所述第三NMOS管203的第二侧形成有第五N+区105d；所述第二N+区105a、所述第三N+区105b、所述第四N+区105c和所述第五N+区105d通过步骤四的所述N+注入形成。
所述第二N+区105a作为所述第一NMOS管201的源区并连接到源线SL。
所述第三N+区105b同时作为所述第一NMOS管201的漏区和所述第二NMOS管202的源区。
所述第四N+区105c同时作为所述第二NMOS管202的漏区和所述第三NMOS管203的源区。
所述第五N+区105d作为所述第三NMOS管203的漏区并连接到位线BL。
所述第一P+区106a和所述第一N+区105e在所述有源区外相接触；在所述第一N+区105e的顶部连接到擦除电极，擦除信号EL从所述擦除电极加入到所述第一N+区105e并通过所述第一N+区105e和所述第一P+区106a之间形成的PN结连接到所述第一P+区106a。
步骤五、依次形成层间膜，形成穿过所述层间膜的接触孔，形成正面金属层并对所述正面金属层图形化形成电极结构。电极结构包括上面描述的字线WL、源线SL、位线BL、栅选择信号SG电极、擦除信号EL电极和编程信号CL电极。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种MTP器件，其特征在于，包括：由第一NMOS管组成的选择管，由第二NMOS管组成的存储管，由第三NMOS管组成的字线管；
所述第一NMOS管、所述第二NMOS管和所述第三NMOS管都形成于P阱中，所述第一NMOS管的多晶硅栅连接栅选择信号，所述第二NMOS管的多晶硅栅为多晶硅浮栅，所述第三NMOS的多晶硅栅连接字线；
所述多晶硅浮栅位于所述第一NMOS管的多晶硅栅和所述第三NMOS的多晶硅栅的中间，所述第二NMOS管位于所述第一NMOS管和所述第三NMOS管的中间；
所述多晶硅浮栅沿所述第二NMOS管的沟道的宽度方向延伸到所述第二NMOS管的两侧，所述多晶硅浮栅的第一延伸端在所述第二NMOS管的第一侧形成编程耦合结构，所述多晶硅浮栅的第二延伸端在所述第二NMOS管的第二侧形成擦除结构；
所述擦除结构形成于第一N阱中，所述多晶硅浮栅的第二延伸端跨越由所述第一N阱组成的第一有源区；
所述擦除结构还包括第一P+区和第一N+区，所述第一P+区的注入区和所述第一N+区的注入区在沿和所述多晶硅浮栅的第二延伸端垂直的方向上跨越所述多晶硅浮栅；
所述第一P+区的注入区和所述第一N+区的注入区在沿和所述多晶硅浮栅的第二延伸端平行的方向上相互交叠；所述第一P+区的注入区和所述第一N+区的注入区的交叠区的大小根据所述第一N+区的注入区和所述第一有源区的套刻精度确定，保证在所述第一N+区的注入区和所述第一有源区的套刻偏差最大的条件下，注入后形成的所述第一N+区依然会和所述第一有源区形成能实现有效擦除的交叠结构。
2.如权利要求1所述的MTP器件，其特征在于：所述第一P+区的注入区位于和所述第一N+区的注入区形成的交叠区的另一侧延伸到所述第一有源区的外侧。
3.如权利要求1所述的MTP器件，其特征在于：所述第一N+区的注入区位于和所述第一P+区的注入区形成的交叠区的另一侧延伸到所述第一有源区的外侧。
4.如权利要求1所述的MTP器件，其特征在于：在所述第一N+区的注入区和所述第一有源区的套刻偏差最大的条件下，注入后形成的所述第一N+区依然会和所述第一有源区交叠且会在所述第一有源区中和所述第一P+区相接触。
5.如权利要求1所述的MTP器件，其特征在于：所述第一P+区的注入区通过光刻工艺定义；所述第一N+区的注入区通过光刻工艺定义；
所述第一P+区的注入区和所述第一N+区的注入区的交叠区通过将所述第一N+区的注入区沿和所述多晶硅浮栅的第二延伸端平行的方向上向所述第一P+区的注入区的方向扩展形成，使所述第一P+区的注入区和所述第一N+区的注入区的交叠区位于所述第一有源区的中央偏向所述第一P+区的区域。
6.如权利要求1所述的MTP器件，其特征在于：所述编程耦合结构位于第二N阱中，所述多晶硅浮栅在所述第一延伸端处宽度扩大使所述第一延伸端的面积增加，以增加所述编程耦合结构的耦合电容；
在所述第一延伸端两侧形成有由第二P+区组成的源漏区，并在所述第一延伸端两侧的源漏区的顶端形成有编程电极。
7.如权利要求1所述的MTP器件，其特征在于：所述第一NMOS管的第一侧形成有第二N+区，在所述第一NMOS管的第二侧和所述第二NMOS管的第一侧之间形成有第三N+区，在所述第二NMOS管的第二侧和所述第三NMOS管的第一侧之间形成有第四N+区，在所述第三NMOS管的第二侧形成有第五N+区；
所述第二N+区作为所述第一NMOS管的源区并连接到源线；
所述第三N+区同时作为所述第一NMOS管的漏区和所述第二NMOS管的源区；
所述第四N+区同时作为所述第二NMOS管的漏区和所述第三NMOS管的源区；
所述第五N+区作为所述第三NMOS管的漏区并连接到位线。
8.如权利要求1所述的MTP器件，其特征在于：所述第一P+区和所述第一N+区在所述有源区外相接触；在所述第一N+区的顶部连接到擦除电极，擦除信号从所述擦除电极加入到所述第一N+区并通过所述第一N+区和所述第一P+区之间形成的PN结连接到所述第一P+区。
9.一种MTP器件的制造方法，其特征在于，包括，如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底上P阱，第一N阱和第二N阱，所述第一N阱和所述第二N阱分别位于所述P阱的两侧；
步骤二、定义出有源区，所述有源区包括位于所述第一N阱中的第一有源区；
步骤三、依次形成栅介质层和多晶硅层，对所述多晶硅层进行光刻刻蚀同时形成第一NMOS管的多晶硅栅，第二NMOS管的多晶硅栅和第三NMOS的多晶硅栅；
由所述第一NMOS管组成的选择管，由所述第二NMOS管组成的存储管，由所述第三NMOS管组成的字线管；
所述第一NMOS管、所述第二NMOS管和所述第三NMOS管都形成于P阱中；所述第一NMOS管的多晶硅栅连接栅选择信号，所述第二NMOS管的多晶硅栅为多晶硅浮栅，所述第三NMOS的多晶硅栅连接字线；
所述多晶硅浮栅位于所述第一NMOS管的多晶硅栅和所述第三NMOS的多晶硅栅的中间，所述第二NMOS管位于所述第一NMOS管和所述第三NMOS管的中间；
所述多晶硅浮栅沿所述第二NMOS管的沟道的宽度方向延伸到所述第二NMOS管的两侧，所述多晶硅浮栅的第一延伸端位于所述第二NMOS管的第一侧的所述第二N阱上，所述多晶硅浮栅的第二延伸端位于所述第二NMOS管的第二侧的所述第一N阱上并跨越所述第一有源区；
步骤四、依次进行N+注入和P+注入，N+注入区和P+注入区的位置通过光刻工艺定义；
在所述多晶硅浮栅的第二延伸端处所述N+注入形成第一N+区，所述P+注入形成第一P+区，由所述第一P+区、所述第一N+区、所述第一有源区和所述多晶硅浮栅的第二延伸端形成擦除结构；
所述第一P+区的注入区和所述第一N+区的注入区的位置定义为：
所述第一P+区的注入区和所述第一N+区的注入区在沿和所述多晶硅浮栅的第二延伸端垂直的方向上跨越所述多晶硅浮栅；
所述第一P+区的注入区和所述第一N+区的注入区在沿和所述多晶硅浮栅的第二延伸端平行的方向上相互交叠；所述第一P+区的注入区和所述第一N+区的注入区的交叠区的大小根据所述第一N+区的注入区和所述第一有源区的套刻精度确定，保证在所述第一N+区的注入区和所述第一有源区的套刻偏差最大的条件下，注入后形成的所述第一N+区依然会和所述第一有源区形成能实现有效擦除的交叠结构；
步骤五、依次形成层间膜，形成穿过所述层间膜的接触孔，形成正面金属层并对所述正面金属层图形化形成电极结构。
10.如权利要求9所述的MTP器件的制造方法，其特征在于：步骤四中所述第一P+区的注入区位于和所述第一N+区的注入区形成的交叠区的另一侧延伸到所述第一有源区的外侧；
所述第一N+区的注入区位于和所述第一P+区的注入区形成的交叠区的另一侧延伸到所述第一有源区的外侧。
11.如权利要求9所述的MTP器件的制造方法，其特征在于：在所述第一N+区的注入区和所述第一有源区的套刻偏差最大的条件下，注入后形成的所述第一N+区依然会和所述第一有源区交叠且会在所述第一有源区中和所述第一P+区相接触。
12.如权利要求9所述的MTP器件的制造方法，其特征在于：在所述多晶硅浮栅的第一延伸端处形成编程耦合结构，所述多晶硅浮栅在所述第一延伸端处宽度扩大使所述第一延伸端的面积增加，以增加所述编程耦合结构的耦合电容；
在所述第一延伸端两侧形成有由第二P+区组成的源漏区，所述第二P+区通过步骤四的所述P+注入形成；并在所述第一延伸端两侧的源漏区的顶端形成有编程电极。
13.如权利要求9所述的MTP器件的制造方法，其特征在于：所述第一NMOS管的第一侧形成有第二N+区，在所述第一NMOS管的第二侧和所述第二NMOS管的第一侧之间形成有第三N+区，在所述第二NMOS管的第二侧和所述第三NMOS管的第一侧之间形成有第四N+区，在所述第三NMOS管的第二侧形成有第五N+区；所述第二N+区、所述第三N+区、所述第四N+区和所述第五N+区通过步骤四的所述N+注入形成；
所述第二N+区作为所述第一NMOS管的源区并连接到源线；
所述第三N+区同时作为所述第一NMOS管的漏区和所述第二NMOS管的源区；
所述第四N+区同时作为所述第二NMOS管的漏区和所述第三NMOS管的源区；
所述第五N+区作为所述第三NMOS管的漏区并连接到位线。
14.如权利要求9所述的MTP器件的制造方法，其特征在于：所述第一P+区和所述第一N+区在所述有源区外相接触；在所述第一N+区的顶部连接到擦除电极，擦除信号从所述擦除电极加入到所述第一N+区并通过所述第一N+区和所述第一P+区之间形成的PN结连接到所述第一P+区。
15.如权利要求9所述的MTP器件的制造方法，其特征在于：步骤四中，所述第一P+区的注入区和所述第一N+区的注入区的交叠区通过将所述第一N+区的注入区沿和所述多晶硅浮栅的第二延伸端平行的方向上向所述第一P+区的注入区的方向扩展形成，使所述第一P+区的注入区和所述第一N+区的注入区的交叠区位于所述第一有源区的中央偏向所述第一P+区的区域。
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|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110610735A (zh) * | 2018-06-15 | 2019-12-24 | 卡比科技有限公司 | 非易失性存储器装置 |
| CN112331579A (zh) * | 2020-11-12 | 2021-02-05 | 上海华虹宏力半导体制造有限公司 | 测试结构及测试方法 |
| CN114464526A (zh) * | 2022-04-12 | 2022-05-10 | 晶芯成(北京)科技有限公司 | 多次可编程存储器及其制备方法 |
| CN118039638A (zh) * | 2024-04-11 | 2024-05-14 | 合肥晶合集成电路股份有限公司 | 半导体器件版图结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102063938A (zh) * | 2009-11-18 | 2011-05-18 | 上海华虹Nec电子有限公司 | Mtp器件的单元结构 |
| KR20110079322A (ko) * | 2009-12-31 | 2011-07-07 | 주식회사 동부하이텍 | 반도체 메모리 소자 |
| CN106206599A (zh) * | 2016-08-01 | 2016-12-07 | 上海华虹宏力半导体制造有限公司 | 多次可编程存储器 |
-
2017
- 2017-10-17 CN CN201710960907.6A patent/CN107799526B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102063938A (zh) * | 2009-11-18 | 2011-05-18 | 上海华虹Nec电子有限公司 | Mtp器件的单元结构 |
| KR20110079322A (ko) * | 2009-12-31 | 2011-07-07 | 주식회사 동부하이텍 | 반도체 메모리 소자 |
| CN106206599A (zh) * | 2016-08-01 | 2016-12-07 | 上海华虹宏力半导体制造有限公司 | 多次可编程存储器 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110610735A (zh) * | 2018-06-15 | 2019-12-24 | 卡比科技有限公司 | 非易失性存储器装置 |
| CN112331579A (zh) * | 2020-11-12 | 2021-02-05 | 上海华虹宏力半导体制造有限公司 | 测试结构及测试方法 |
| CN112331579B (zh) * | 2020-11-12 | 2023-11-24 | 上海华虹宏力半导体制造有限公司 | 测试结构及测试方法 |
| CN114464526A (zh) * | 2022-04-12 | 2022-05-10 | 晶芯成(北京)科技有限公司 | 多次可编程存储器及其制备方法 |
| CN114464526B (zh) * | 2022-04-12 | 2022-06-17 | 晶芯成(北京)科技有限公司 | 多次可编程存储器及其制备方法 |
| CN118039638A (zh) * | 2024-04-11 | 2024-05-14 | 合肥晶合集成电路股份有限公司 | 半导体器件版图结构 |
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