CN101604706A - 集成电路存储单元及非易失性存储单元 - Google Patents

Abstract

本发明披露集成电路存储单元及非易失性存储单元，上述这些存储单元包含：半导体基板，其具有设置于该基板的表面下且由通道区分离的源极区及漏极区；隧道介电结构，其设置于该通道区上，该隧道介电结构包含具有小空穴穿隧势垒高度的至少一层；电荷储存层，其设置于该隧道介电结构上；绝缘层，其设置于该电荷储存层上；及栅极电极，其设置于该绝缘层上。

Description

集成电路存储单元及非易失性存储单元

本申请案是“申请号为200610000205.5，申请日为2006年1月4日，发明名称为操作具有非易失性存储单元与存储器阵列的方法”的申请案的分案申请。

技术领域

本申请案根据且在35U.S.C.§119(e)条款下主张：2005年1月3日申请的美国专利临时申请案第60/640,229号；2005年1月27日申请的美国专利临时申请案第60/647,012号；2005年6月10日申请的美国专利临时申请案第60/689,231号；及2005年6月10日申请的美国专利临时申请案第60/689,314号的优先权，上述各专利的全部内容在此以引用方式全数并入。

背景技术

非易失性存储器(NVM)指即使当含有NVM单元的元件移走电力供应时亦能持续储存信息的半导体存储器。NVM包括掩膜只读存储器(Mask ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、及快闪存储器。非易失性存储器广泛地使用于半导体产业且经发展以防止已编程数据损失的一类存储器。通常非易失性存储器可根据元件的终端使用者需求加以编程、读取及/或擦除，且该已编程的数据可储存达一段长时间。

一般而言，非易失性存储元件可具有各种设计。NVM单元的设计的一个示例性实施例是所谓SONOS(硅-氧化物-氮化物-氧化物-硅)元件，其可使用薄隧道氧化层，以提供空穴直接穿隧擦除操作。虽然这些设计可具有良好的擦除速率，但数据保持通常较差，部分是因为即使在存储元件的保持状态期间可能存在的低电场强度下亦会发生直接穿隧。

另一NVM设计是NROM(氮化只读存储器)，其使用较厚的隧道氧化层以在保持状态期间防止电荷损失。然而，较厚的隧道氧化层可能影响通道擦除速率。结果，能带间穿隧热空穴(BTBTHH)擦除方法可用来注入空穴陷阱以补偿电子。然而，BTBTHH擦除方法可能产生一些可靠性问题。例如，利用BTBTHH擦除方法的NROM元件的特征可能在多次P/E(编程/擦除)循环后退化。

因此，在此项技术中存在对以改进的数据保持性能及增加操作速率来操作多次(编程/擦除/读取)的非易失性存储单元设计及阵列的需要。

发明内容

本发明关于非易失性存储元件，且更明确言是关于包括隧道介电结构的非易失性存储元件，其促进自收敛擦除操作，同时亦在保持状态期间维持存储元件的电荷储存层中的电荷保持。

本发明的一具体实施例包括存储单元，其包含：半导体基板，其具有设置于该基板的表面下且由通道区分离的源极区及漏极区；隧道介电结构，其设置于该通道区上，该隧道介电结构包含具有小空穴穿隧势垒高度的至少一层；电荷储存层，其设置于该隧道介电结构上；绝缘层，其设置于该电荷储存层上；及栅极电极，其设置于该绝缘层上。

本发明另一具体实施例包含存储单元，其包含：半导体基板，其具有设置于该基板的表面下且由通道区分离的源极区及漏极区；多层隧道介电结构，其设置于该通道区上，该多层隧道介电结构包含具有小空穴穿隧势垒高度的至少一层；电荷储存层，其设置于该多层隧道介电结构上；绝缘层，其设置于该电荷储存层上；及栅极电极，其设置于该绝缘层上。

在一些较佳具体实施例中，设置有小空穴穿隧势垒高度的层可含有诸如氮化硅(Si₃N₄)或氧化铪(HfO₂)的材料。在本发明一些较佳具体实施例中，上述这些存储单元包括具有多层的隧道介电结构，例如氧化硅、氮化硅及氧化硅(ONO)的堆叠介电质三层结构。这些隧道介电结构提供SONONOS(硅-氧化物-氮化物-氧化物--化物-氧化物-硅)或超晶格SONONOS设计。

在本发明一些较佳具体实施例中，该隧道介电结构可包含至少两层介电层，各层具有至高达约4纳米的厚度。此外，在本发明一些较佳具体实施例中，该栅极电极包含功函数值大于N⁺多晶硅的材料。

在一些较佳具体实施例中，该隧道介电结构可包括一层包含具有小空穴穿隧势垒高度的材料，其中该材料以浓度梯度出现在该层中，以使该材料的浓度在该层内的深点处是最大值。

本发明亦包括非易失性存储元件，其包含依据在此所述的一个或多个具体实施例的多个存储单元(即阵列)。如在此所用，“多个”指两个或两个以上。依据本发明的存储元件显现明显改进的操作性质，包括增加擦除速率、改进电荷保持及更大的操作窗口。

本发明亦包括操作非易失性存储单元及阵列的方法。依据本发明的操作方法包括通过应用自收敛方法以使存储元件的Vt分布紧凑而重设该存储元件；通过通道+FN注入对上述这些存储元件至少其中一个编程；及通过施加在上述这些存储元件至少其中一个的擦除状态电平和编程状态电平间的电压，以读取上述这些存储元件至少其中一个。如在此所用，名词“紧凑”是指使在一阵列的许多存储单元中的临限电压分布变窄。一般而言，临限电压分布“紧凑”是其中若干单元的临限电压彼此在一狭窄范围内，以使该阵列的操作比公知设计改进。例如，在一些较佳具体实施例中，如在包含依据本发明的一个或多个具体实施例中的存储单元的NAND阵列中，“紧凑”的临限电压分布指示各种存储单元的临限电压彼此是在0.5V范围内。在其它使用依据本发明的存储单元的阵列架构中，该“紧凑”临限电压分布可具有从上限到下限约1.0V的范围。

依据本发明的操作方法的具体实施例包括操作依据本发明的阵列，其通过施加自收敛重设/擦除电压至欲重设/擦除的各存储单元中的基板与栅极电极；对该多个存储单元至少其中一个编程；及通过施加在上述这些存储元件中至少其中一个的擦除状态电平和编程状态电平间的电压，以读取该多个存储单元中至少其中一个。

本发明亦包括形成存储单元的方法，其包含：提供半导体基板，其具有形成于该基板的表面下且由通道区分离的源极区及漏极区；形成隧道介电结构在该通道区上，其中形成该隧道介电结构包含形成至少两层介电层，其中该至少两层介电层其中一层具有比该至少两层介电层另一层还小的空穴穿隧势垒高度；在该隧道介电结构上形成电荷储存层；在该电荷储存层上形成绝缘层；及在该绝缘层上形成栅极电极。

如在此所用，词组“小空穴穿隧势垒高度”一般是指小于或等于二氧化硅的近似空穴穿隧势垒高度的值。尤其小空穴穿隧势垒高度最好是小于或等于约4.5eV。更佳的是小空穴穿隧势垒高度是小于或等于约1.9eV。

附图说明

当结合各附图而阅览时，即可更佳了解本发明之前披露的摘要以及上文的详细说明。为达本发明的说明目的，各附图里表示有现属较佳的各具体实施例。然应了解本发明并不限于所表示的精确排列方式及设备装置。

在各附图中：

图1a及1b分别是依据本发明一具体实施例的N通道存储单元，及依据本发明一具体实施例的P通道存储单元的断面示意图；

图2是依据本发明一具体实施例的隧道介电结构在各种编程方法下的临限电压(电荷陷获容量)的示意图；

图3是依据本发明一具体实施例的SONONOS存储单元的临限电压在擦除期间随时间改变的示意图；

图4是依据本发明一具体实施例的SONONOS存储单元的临限电压在保持期间随时间改变的示意图；

图5a-5e是依据本发明各种具体实施例的ONO隧道介电结构的能带图；

图6是用于三种不同隧道介电结构的空穴穿隧电流相对于电场强度的示意图；

图7a是依据本发明一具体实施例的存储单元在各种类型的编程后的擦除期间随时间改变的临限电压的示意图；

图7b是依据本发明一具体实施例具有铂栅极的存储单元在擦除期间随时间改变的临限电压的示意图；

图7c及7d是有关图7b中的存储单元的电容相对于电压的示意图；

图8是依据本发明一具体实施例的存储单元在各种操作条件下于许多编程/擦除循环过程中的临限电压的示意图；

图9是依据本发明一具体实施例的存储单元在1循环和10³循环后的电流-电压(IV)关系示意图；

图10是依据本发明一具体实施例的存储单元在一组编程及擦除条件下于许多编程/擦除循环过程中的临限电压的示意图；

图11是依据本发明一具体实施例的存储单元在VG加速保持测试下的临限电压随时间改变的示意图；

图12a及12b分别是依据本发明一具体实施例的存储单元的虚拟接地阵列的等效电路图及布局图；

图13是图12b中所示依据本发明一具体实施例的存储单元的虚拟接地阵列沿线12B-12B取得的断面示意图；

图14a及14b是包含依据本发明一具体实施例的存储单元的存储器阵列的等效电路图，且描述依据本发明的操作的两具体实施例的适合的重设/擦除电压；

图15a及15b是包含依据本发明一具体实施例的存储单元的存储器阵列的等效电路图，其描述依据本发明编程的方法；

图16a及16b是包含依据本发明一具体实施例的存储单元的存储器阵列的等效电路图，其描述依据本发明读取一位的方法；

图17是依据本发明一具体实施例的存储单元在各种擦除条件下随时间变化的临限电压示意图；

图18是依据本发明一具体实施例的存储单元在许多编程/擦除循环过程中的临限电压的示意图；

图19a及19b是依据本发明一具体实施例的存储单元，在各种栅极电压下于漏极处的电流分别依对数标度及线性标度的示意图；

图20是包括依据本发明一具体实施例的存储单元的阵列的等效电路图，其描述依据本发明对一位编程的方法；

图21a及21b是依据本发明一具体实施例的虚拟接地阵列的布局图和等效电路图；

图22a及22b分别是依据本发明一具体实施例的存储单元的NAND阵列的等效电路图及布局图；

图23a及23b分别是依据本发明一具体实施例的存储单元的NAND阵列沿图22b中所示线22A-22A及22B-22B取得的断面图；

图24a是依据本发明一具体实施例的NAND阵列的等效电路图，其描述依据本发明的操作方法；

图24b是依据本发明一具体实施例在重设操作期间针对两个具有不同初始临限电压的存储单元随时间改变的临限电压的示意图；

图25是依据本发明一具体实施例的操作方法的等效电路图；

图26是依据本发明一具体实施例的存储单元的临限电压在各种擦除条件下随时间改变的示意图；

图27是描述依据本发明一具体实施例的操作方法的等效电路图；

图28是依据本发明一具体实施例的存储单元在一组编程及擦除条件下于许多编程/擦除循环过程中的临限电压的示意图；

图29a及29b是在依据本发明一具体实施例的存储单元，在各种栅极电压下于漏极处的电流在三个不同循环数目处分别依照对数标度及线性标度的示意图；

图30是依据本发明一具体实施例的存储单元的临限电压在三个不同温度和循环条件下于保持期间随时间变化的示意图；

图31是依据本发明一具体实施例的NAND阵列字线的断面示意图；及

图32是依据本发明一具体实施例的NAND阵列字线形成技术的断面示意图。

主要元件标记说明

100    n通道存储单元

101    p型基板

102    N型掺杂区

104    n型掺杂区

106    通道区

120    隧道介电结构

122    下方薄氧化层

124    小空穴穿隧势垒高度氮化层

126    上方薄氧化层

130    电荷陷获/电荷储存层

140    绝缘层

150    栅极

200    p通道存储单元

201    n型基板

202    p型掺杂区

204    p型掺杂区

206    通道区

220    隧道介电结构

222    下方薄氧化层

224    小空穴穿隧势垒高度氮化层

226    上方薄氧化层

230    电荷陷获/电荷储存层

240    绝缘层

250    栅极

具体实施方式

现将详细参照本发明及其较佳具体实施例，其实例图解于附图之中。若可能的话，所有附图中将以相同或类似元件符号来代表相同或类似的部件。应注意的是非图形的表示是依大幅简化的形式并且不按照精确的比例。关于在此所披露，单纯是为了方便及清楚的目的，方向性名词(诸如顶部、底部、左、右、上、下、以上、以下、位于下方、后及前)是针对附图使用。结合附图的以下说明所使用的这些方向性名词不应被视为以任何未在随附权利要求中明显提出的方式限制本发明。虽然在此所披露参考一些示范性具体实施例，应了解这些具体实施例是举例说明且非限制。应理解在此所披露的过程步骤及结构不涵盖用于制造整个集成电路的完整流程。本发明可与此项技术中为人熟知的各种集成电路制造技术一起实现或发展。

依据本发明的存储单元可克服在SONOS及NROM元件中的一些可靠性问题。例如，依据本发明的存储单元结构可允许快速FN通道擦除方法，同时保持良好的电荷保持特征。根据本发明存储单元的各种具体实施例亦可减轻对BTBTHH擦除方法的依赖，从而避免在多次P/E循环后元件的退化。

其一示例性实施例为可在其中隧道介电结构是多层结构的具体实施例中，使用超薄隧道介电质或超薄氧化层结合小空穴穿隧势垒高度层。此可提供更好的应力免除。在多次P/E循环以后，根据本发明的非易失性存储单元亦显示少量退化。

根据本发明的存储单元可使用n通道或p通道设计，如图1a及1b中显示。图1a描述本发明一具体实施例的n通道存储单元100的断面图。该存储单元包括含有至少两个n型掺杂区102和104的p型基板101，其中各掺杂区102和104的功能可根据所施加的电压而为源极或漏极。如图1a显示，为参考目的，掺杂区102可作为源极，而掺杂区104可作为漏极。基板101在两个n型掺杂区间进一步包括通道区106。在通道区106上方(在基板101表面上)是隧道介电结构120。在一些较佳具体实施例中，隧道介电结构120可包含三层薄ONO结构，其中小空穴穿隧势垒高度氮化层124夹置在下方薄氧化层122及上方薄氧化层126间。存储单元100进一步包括在隧道介电结构120上的电荷陷获(或电荷储存)层130(较佳是氮化物)，且绝缘层140(较佳是包含阻隔氧化物)设置在电荷陷获层130上。栅极150设置在绝缘层140上。

图1b描述依据本发明一具体实施例的p通道存储单元200的断面图。该存储单元包括含有至少两个p型掺杂区202和204的n型基板201，其中各掺杂区202和204的功能可为源极或漏极。基板201在两个p型掺杂区间进一步包括通道区206。p通道存储单元200同样地包括包含三层薄ONO结构的隧道介电结构220(其中小空穴穿隧势垒高度氮化层224夹置在下方薄氧化层222及上方薄氧化层226之间)、电荷陷获(或电荷储存)层230、绝缘层240及栅极250。

因此，例如在图1a及1b中所述，依据本发明的存储单元可包括：多层薄膜隧道介电结构，其包括第一氧化硅层O1、第一氮化硅层N1及第二氧化硅层O2；电荷储存层，例如第二氮化硅层N2；及例如第三氧化硅层O3的绝缘层，其在如半导体基板(例如硅基板)的基板上或上方。穿隧介电结构允许空穴在存储元件擦除/重设操作期间自基板穿隧到电荷储存层。较佳的是，在本发明的非易失性存储单元中的隧道介电结构具有可忽略的电荷陷获效率，且更佳的是在存储体操作期间完全不捕获电荷。

诸如氮化硅层、HfO₂和Al₂O₃的电荷储存材料可用作隧道介电结构中的小空穴穿隧势垒高度层。在本发明一些较佳具体实施例中，诸如氮化硅的有效电荷储存材料可用作存储元件中的电荷储存层。防止电荷损失的阻隔氧化物可用作绝缘层，例如第三氧化硅层O3。根据本发明的存储单元在绝缘层上亦包括栅极或栅极电极，例如多晶硅栅极。隧道介电结构、电荷储存层、绝缘层与栅极可形成在基板上至少通道区的一部分上，其由源极区及漏极区界定且设置在其间。

根据本发明各种具体实施例的存储单元包含隧道介电结构，其在诸如约-10到约-20V的负栅极电压(Vg)下可提供约10毫秒的快速FN擦除速率。另一方面，仍可维持电荷保持，并且在一些示例性实施例中，可能比许多公知SONOS元件更佳。根据本发明的存储单元亦可避免使用能带间热空穴擦除操作，其一般是用于NROM元件中。避免此能带间热空穴擦除操作可大幅地免除热空穴引入损害，且此避免是符合需求的。

参考图2，用于依据本发明一具体实施例的隧道介电结构的临限电压的实验测量值，显示超薄O1/N1/O2结构可具有可忽略的陷获效率，如在连续编程脉冲下的不变临限电压电平所证。在针对图2测试的示例性实施例中，O1/N1/O2层厚度分别为30、30及35埃(

)。如图2显示，在使用编程的各种方法(即-FN编程、+FN编程及CHE(通道热电子)编程)于若干编程次数的过程中，临限电压Vt维持稳定在近似1.9伏特。因此，此超薄O1/N1/O2膜可作为调变隧道介电结构。在包括CHE、+FN及-FN的各种电荷注入方法下的结果皆显示可忽视的电荷陷获。工艺或元件结构可加以设计以使界面性陷阱减到最少，以使O1/N1或N1/O2界面是有作用的。

图3显示依据本发明一具体实施例具有SONONOS设计的存储单元的擦除特征。图3所述的具体实施例中的存储单元包含厚度分别为15埃、20埃及18埃的ONO隧道介电结构的n-MOSFET设计。此具体实施例的存储单元包含厚度约70埃的氮化硅电荷储存层、厚度约90埃的绝缘氧化硅层、及包含任何合适导电材料的栅极，例如n型掺杂多晶硅。参考图3，可达到快速FN(Fowler-Nordheim)擦除(如在10毫秒内)，且亦可获得极佳的自收敛擦除性质。

图4显示根据参考图3所述的本发明存储单元的具体实施例的SONONOS元件的电荷保持特征。如图所示，上述这些保持特征可比公知SONOS元件更佳，且就电流值而言，可能高好多个等级。

图5a及5b是显示使用含有至少一层的隧道介电结构的可能效应的能带图，其中该至少一层具有小空穴穿隧势垒高度。在存储器数据保持期间可能存在的低电场下的隧道介电结构(此示例性实施例中的O1/N1/O2三层)的能带图，在图5a中显示。可除去如由点状箭头表示在低电场下的直接穿隧，从而在保持状态期间提供良好的电荷保持。另一方面，在高电场下能带的偏移(如图5b中显示)可减少N1及O2的势垒效应，使得通过O1的直接穿隧可能发生。具有至少一层小空穴穿隧势垒高度层的隧道介电结构可允许有效的FN擦除操作。

图5c及5d显示在一示例性实施例中的另一组能带图。对于一示例性实施例中的较佳能带偏移条件，N1的厚度可能大于O1。价能带的能带图是在相同的电场E01＝14MV/cm处绘出。根据WKB近似的穿隧可能性与阴影区域相关连。在此示例性实施例中，对于厚度N1＝O1，能带偏移不完全遮挡O2的势垒。另一方面，对于N1＞O1，能带偏移可较易于遮挡O1。因此，对于厚度N1＞O1，在O1中相同电场下，空穴穿隧电流可能较大。

一具有经测量及模拟空穴穿隧电流的实验(如图6显示)进一步描述根据本发明一些具体实施例通过隧道介电结构的空穴穿隧。例如，通过O1/N1/O2介电质的空穴穿隧电流可落在超薄氧化物及厚氧化物间。在一示例性实施例中，在高电场下，空穴穿隧电流可近似超薄氧化物。然而，在低电场下，直接穿隧可受抑制。如图6显示，即使在仅1MV/cm的低电场强度下，空穴穿隧电流亦可通过薄氧化层检测到。空穴穿隧电流在例如11-13MV/cm的相对较地高电场强度下可通过厚氧化物忽略。然而，当高电场强度出现时，通过ONO隧道介电结构的空穴穿隧电流会到达薄氧化层。在图6中，由于在低电场空穴穿隧通过薄氧化物造成的大电流泄漏可在图中的区域A看见。在图6中，在高电场强度处通过O1/N1/O2隧道介电结构的空穴穿隧电流可在图中区域B看见。在图6中，在低电场处通过O1/N1/O2隧道介电结构和厚氧化物而实质上不存在的穿隧电流可在图中区域C看见。

可将依据本发明的存储单元设计应用于各种存储器类型，包括但不限于，NOR及/或NAND型快闪存储器。

如上述，隧道介电层可包括两层或更多层以上，包括可提供小空穴穿隧势垒高度的一层。在一示例性实施例中，提供小空穴穿隧势垒高度的该层可含有氮化硅。该层可夹置在两层氧化硅层之间，若将氮化硅用作中间层时可从而形成O/N/O隧道介电质。在本发明一些较佳具体实施例中，隧道介电结构中的各层至高达约4纳米厚。在一些较佳具体实施例中，隧道介电结构中的各层厚度可约1纳米至3纳米。在一示例性元件中，三层结构可具有约10埃至30埃的底部层(例如氧化硅层)、约10埃至30埃的中间层(例如氮化硅层)、及约10埃至30埃的顶层(例如另一氧化硅层)。在一特定示例性实施例中，可使用O/N/O三层结构，其具有15埃的底部氧化硅层、20埃的中间氮化硅层、及18埃的顶部氧化硅层。

在一示例性实施例中，薄O/N/O三层结构显示可忽略的电荷陷获。如参考图5a、5b及6所述的理论能带图及穿隧电流分析，可能建议隧道介电结构(例如各层厚度为3纳米或更少的O1/N1/O2结构)，可在保持期间抑制低电场下的空穴直接穿隧。同时，在高电场仍可允许有效的空穴穿隧。此可能是因为能带偏移可有效地遮挡N1及O2穿隧势垒。因此，此建议的元件可提供快速空穴穿隧擦除，同时其免除公知SONOS元件的保持问题。实验分析显示依据本发明各种具体实施例的存储单元的极佳耐久及保持性质。

在一些较佳具体实施例中，隧道介电结构包括至少中间层及在中间层相对侧上相邻的两层，其中中间层及两相邻层各包含第一材料和第二材料，其中该第二材料的价能带电平大于第一材料的价能带电平，且第二材料的传导能带电平小于第一材料的传导能带电平；且其中第二材料的浓度高于两相邻层间的中间层，且第一材料的浓度在两相邻层中高于中间层。较佳的是，在依据本发明的此具体实施例的隧道介电结构中，第一材料包括氧及/或含氧化合物，且第二材料包括氮及/或含氮化合物。例如，第一材料可包括氧化物(例如氧化硅)，且第二材料可包括氮化物，例如Si₃N₄或Si_xO_yN_z。

依据本发明此方面的隧道介电质可由三层或更多层构成，所有这些层可含有类似元素(例如Si、N及O)，只要具有最小空穴隧道势垒高度的材料的浓度在中间层内是高于二相邻层即可。

在依据本发明先前具体实施例的隧道介电结构中，该第二材料可依梯度浓度出现在中间层中，使得在中间层中第二材料的浓度从相邻层/中间层界面增加到在中间层内深点处的最大浓度，且从该最大浓度深点降低到在该另一相邻层/中间层界面处的较低浓度。浓度中的增及减较佳是渐进式的。

在本发明其它具体实施例中，隧道介电结构包括至少中间层及在中间层相对侧上的两相邻层，其中两相邻层包含第一材料且中间层包含第二材料，其中第二材料的价能带电平大于第一材料的价能带电平，且第二材料的传导能带电平小于第一材料的传导能带电平；且其中该第二材料是依梯度浓度出现在中间层中，使得在中间层中的第二材料浓度从相邻层/中间层界面增加到在中间层内深点处的最大浓度，且从该最大浓度深点降低到在该另一相邻层/中间层界面处的较低浓度。浓度中的增及减较佳是渐进式的。较佳的是，在依据本发明的此具体实施例的隧道介电结构中，第一材料包括氧及/或含氧化合物，且第二材料包含氮及/或含氮化合物。例如，第一材料可包括氧化物(例如氧化硅)，且第二材料可包括氮化物(例如Si₃N₄或Si_xO_yN_z)。

例如，在其中隧道介电层包含三层ONO结构的本发明的具体实施例中，该底部氧化层及顶部氧化层可包含二氧化硅，且中间氮化层可由例如氮氧化硅及氮化硅构成，其中氮化硅的浓度(即，二者中具有较小空穴穿隧势垒高度的材料)在此层内非固定，而是在具有夹置氧化层的两界面间的该层内某些深点处达到最大值。

在其中具有最小空穴穿隧势垒高度的材料达到其最大浓度的中间层内的精确点并非关键，只要其依梯度出现且在中间层内某些点处的隧道介电层中达到其最大浓度。

具有最小空穴穿隧势垒高度的材料的梯度浓度可有利于改进非易失性存储元件的各种性质，尤其是具有SONONOS或SONONOS状的结构者。例如，可缩小保持状态电荷损失、可改进在高电场下的空穴穿隧、及在其可能程度下可避免在隧道介电质中的电荷陷获。

隧道介电层的能带图可依据本发明的此方面有利地修改，使得中间层的价能带电平及传导能带电平不具有固定值，而是横跨该层的厚度随着具有最小空穴穿隧势垒高度的材料浓度变化。参考图5e，依据本发明的此方面的ONO三层隧道介电质的修正通过能带图显示。中间层(层2)由氮化硅构成。外部层(层1及层3)由二氧化硅构成。层2中氮化硅的浓度会变化，使得价能带电平及传导能带电平分别在其中氮化硅浓度为最高的层2的深度达到最大及最小值。图5e中显示三种可能的氮化硅浓度梯度，其由表示因浓度梯度产生的可变价能带电平及传导能带电平的虚线描述。如图5e中显示，通过在虚线上表示层2中三个替代性氮化硅浓度最大值的圆圈，最低价能带电平及最高传导能带电平与氮化硅浓度最大值一致。

依据本发明这些具体实施例的多层的隧道介电结构可依许多方式制造。例如，可使用任何数目的公知氧化作用方法形成第一、二氧化硅或氮氧化硅层，该方法包括但不限于热氧化作用、自由基(ISSG)氧化作用及等离子氧化/氮化作用，以及化学气相沉积过程。具有SiN的梯度浓度的中间层接着可例如通过化学气相沉积方法，或另一选择是通过在第一层顶部形成的过量氧化物或氮氧化物的等离子氮化作用形成。第三层(上氧化层)可接着例如通过氧化作用或化学气相沉积形成。

电荷储存层接着可形成在隧道介电结构上。在一示例性实施例中，可在隧道介电结构上形成约5纳米至10纳米的电荷储存层。在一特定示例性实施例中，可使用约7纳米或更厚的氮化硅层。在电荷储存层上的绝缘层可为约5纳米至12纳米。例如，可使用约9纳米或更厚的氧化硅层。且可通过热处理转换氧化硅层的至少一部分以形成氧化硅层。在此描述用以形成合适材料的多层的任何已知或待开发的方法，皆可用来沉积或形成隧道介电层、电荷储存层及/或绝缘层。合适方法包括例如热成长方法及化学气相沉积方法。

在一示例性实施例中，热转换过程可提供高密度或浓度的界面陷阱，其可提高存储元件的陷获效率。例如，氮化物的热转换可在约1000℃处进行，同时栅极流量比是H2∶O2＝1000∶4000sccm。

此外，因为氮化硅大体上具有极低(大约1.9eV)的空穴势垒，故在高电场下其对空穴穿隧可变得无障碍。同时，隧道介电质(例如ONO结构)的总厚度，可防止电子在低电场下直接穿隧。在一示例性实施例中，此不对称行为可提供使存储元件不仅提供快速空穴穿隧擦除，而且在保持期间减少或免除电荷泄漏。

可通过0.12微米NROM/NBit技术制造一示例性元件。表1显示在一示例性实施例中的元件结构及参数。所披露具有超薄O/N/O的隧道介电质可改变空穴穿隧电流。在一示例性实施例中，一较厚(7纳米)N2层可作为电荷陷获层，并且一O3(9纳米)层可作为阻隔层。N2及O3二者皆可使用NROM/NBit技术制造。

表1

在本发明一些较佳具体实施例中，栅极可包含功函数大于N⁺多晶硅的材料。在本发明一些较佳具体实施例中，此高功函数栅极材料可包含例如铂、铱、钨、及其它贵金属的金属。较佳的是，这些具体实施例中的栅极材料的功函数大于或等于约4.5eV。在尤其较佳具体实施例中，栅极材料包含高功函数金属，例如铂或铱。此外，较佳的高功函数材料包含但不限于p⁺多晶硅，及诸如氮化钛及氮化钽的金属氮化物。在本发明的尤其较佳具体实施例中，栅极材料包含铂。

依据本发明一较佳具体实施例具有高功函数栅极材料的示例性元件，亦可由0.12微米NROM/NBit技术制成。表2显示在一示例性实施例中的元件结构及参数。所披露具有超薄O/N/O的隧道介电质可改变空穴穿隧电流。在一示例性实施例中，较厚(7纳米)的N2层可作为电荷陷获层，并且O3(9纳米)层可作为阻隔层。N2及O3二者皆可使用NROM/NBit技术制造。

表2

依据本发明具体实施例具有高功函数栅极材料的存储单元显示比其它具体实施例改进甚多的擦除性质。高功函数栅极材料抑制栅极电子注入陷获层中。在本发明一些具体实施例中，其中存储单元包含N⁺多晶硅栅极，在擦除期间空穴穿隧到电荷陷获层且同时栅极电子注入。此自收敛擦除效应导致在擦除状态中更高的临限电压电平，其在NAND应用中可能不符合需求。可将依据本发明具有高功函数栅极材料具体实施例的存储单元用于各种类型的存储器应用，包括例如NOR及NAND型存储器。然而，依据本发明具有高功函数栅极材料具体实施例的存储单元，尤其适用于NAND应用，其中在擦除/重设状态中提高临限电压可能不符合需求。依据本发明具有高功函数栅极材料具体实施例的存储单元，可通过空穴穿隧方法及较佳是通过-FN擦除操作来擦除。

一具有ONO穿隧介电质及N⁺多晶硅栅极的示例性元件，可通过公知SONOS或NROM方法编程，且由通道FN空穴穿隧擦除。图7a显示在一示例性实施例中具有ONO穿隧介电质的示例性SONONOS元件的擦除特征。参考图7a，较高的栅极电压导致更快速的擦除速率。其亦具有更高的饱和Vt，因为栅极注入亦更强并且产生的动态平衡点(其决定Vt)更高。附图右手侧显示当临限电压根据擦除栅极电压达到约3到约5伏特的最小值。通过微分图7a中的曲线可由瞬时分析方法抽取空穴穿隧电流。来自图7a中测量值的抽取空穴电流显示在如以上讨论的图6中。为了比较，亦使用WKB近似绘出模拟的空穴穿隧电流。实验结果与预测合理地一致。在高电场下，穿隧电流通过O1/N1/O2堆叠到达超薄O1，同时其在低电场下关闭。

依据本发明具有高功函数栅极材料的存储单元的一些具体实施例(其中高功函数栅极抑制栅极电子注入)中，取决于擦除时间，在擦除或重设状态中该元件的临限电压可能低许多，且甚至为负。依据本发明一具体实施例的存储元件(其中栅极由铂构成且隧道介电层包括15/20/18埃的ONO结构)的临限电压值显示在图7b中。如图7b中显示，-FN擦除操作期间在类似栅极电压(-18V)处，该元件的临限电压可设定在-3V以下。图7c中显示该元件的对应电容相对于栅极电压值。

此外，依据本发明具有高功函数栅极材料具体实施例的存储元件的保持性质已改进。具有铂栅极的存储元件的保持性质显示在图7d中，其中电容显示为在擦除及编程后，且接着在各操作后30分钟后及各操作后二小时与栅极电压成函数。已观察到最小偏差。

依据本发明各种具体实施例的存储单元可用至少两种分离方案操作。例如，具有反向读出(模式1)的CHE编程可用来执行2位/单元操作。此外，亦可将低功率+FN编程(模式2)用作2位/单元操作。两种模式皆可使用相同的空穴穿隧擦除方法。模式1较佳是可用作NOR型快闪存储器的虚拟接地阵列架构。模式2较佳是可用于NAND型的快闪存储器。

图8的示例性实施例显示在模式1操作下，依据本发明一具体实施例的虚拟接地阵列架构NOR型快闪存储器的极佳耐久性质。具有隧道介电结构的这些存储元件的擦除退化不会发生，因为空穴穿隧擦除(Vg＝-15V)是均匀通道擦除方法。图9中亦显示对应的IV曲线，其显示在多次P/E循环后该元件的少许退化。在一示例性实施例中，此可能因超薄氧化层/氮化层拥有良好的应力免除性质。此外，该存储元件不会有热空穴引入的损害。图10显示依据本发明一具体实施例的NAND型快闪存储器在模式2下操作中的耐久性质。为了更快速的收敛擦除时间，可使用更大的偏压(Vg＝-16V)。在此示例性实施例中亦可获得极佳耐久性。

图4显示依据本发明一具体实施例的示例性SONONOS元件的电荷保持，其中在100小时后仅观察到60mV的电荷损失。此改进方案的电流值等级比公知SONOS元件高。VG加速保持测试亦显示可在低电场抑制直接穿隧。图11显示针对10K P/E循环元件的VG加速保持测试的示例性实施例。电荷损失于1000秒应力后在-VG应力下是小，其指示可抑制在小电场处的空穴直接穿隧。

因此，在上述示例性实施例中所指的SONONOS设计可提供具有极佳耐久性质的快速空穴穿隧擦除。如以上所指，可在NOR与NAND两种类型氮化物储存快闪存储器中实施该设计。此外，依据本发明一具体实施例的存储器阵列可包括多个具有类似或不同组合方式的存储元件。

在根据本发明的阵列的各种具体实施例中，可使用根据本发明的存储单元以取代在虚拟接地阵列架构中的公知NROM或SONOS元件。可通过使用FN空穴穿隧而非热空穴注入解决或减轻可靠性问题和擦除退化。在不用以下描述的特定结构限制本发明的范畴下，以下将描述依据本发明的存储器阵列的各种操作方法，用于示例性NOR虚拟接地阵列架构。

CHE或CHISEL(通道激始次要电子)编程及反向读出可用于2位/单元存储器阵列。并且擦除方法可为均匀通道FN空穴穿隧擦除。在一示例性实施例中，该阵列架构可为虚拟接地阵列或JTOX阵列。参考图12a-20，可将O1/N1/O2三层结构用作隧道介电质，各层厚度约3纳米或更少以提供空穴直接穿隧。参考图12a-20，N2可比5纳米厚以提供一高陷获效率。绝缘层(O3)可为由湿氧化形成的氧化硅层，例如湿转换的顶部氧化物(氧化硅)，以在O3及N2间的界面处提供密度大的陷阱。O3可为约6纳米或更厚以防止电荷自此氧化硅层损失。

图12a及12b显示一并入以上讨论的存储单元的虚拟接地阵列架构示例性实施例，诸如具有三层ONO隧道介电质的存储单元。尤其是，图12a显示存储器阵列的一部分的等效电路，并且图12b显示该存储器阵列的一部分的示例性布局。

此外，图13显示并入该阵列中的若干存储单元的断面示意图。在一示例性实施例中，埋入式扩散(BD)区域可为用于存储单元的源极或漏极区的N⁺掺杂接面。基板可为p型基板。为了避免BDOX区域(BD上的氧化物)在-FN擦除期间的可能崩溃，在一示例性实施例中可使用厚BDOX(＞50纳米)。

图14a及14b显示一用于并入具有上述隧道介电质设计的2位/单元存储单元的示例性虚拟接地阵列的可能电子重置(RESET)方案。在执行进一步P/E循环前，所有元件可首先经历电子“RESET”。RESET过程可确保在相同阵列中的存储单元的Vt一致性且将元件Vt提高至收敛擦除状态。例如，施加Vg＝-15V达1秒(如图14a中显示)，可有将某些电荷注入氮化硅的电荷陷获层以达到动态平衡条件的效果。使用RESET，尽管存储单元因例如在其工艺中等离子体充电效应造成的不均匀充电，亦可使其Vt收敛。用于产生自收敛偏压条件的替代方式是提供栅极及基板电压二者的偏压。例如参考图14b，可施加Vg＝-8V和P井＝+7V。

图15a及15b显示用于并入具有上述隧道介电质设计的2位/单元存储单元的示例性虚拟接地阵列的编程方案。通道热电子(CHE)编程可用于对该元件编程。对于图15a中显示的Bit-1编程，电子是局部地注入BLN(位线N)上的接面边缘。对于图15b中显示的Bit-2编程，电子是储存在BLN-I上。用于WL(字线)的典型编程电压是约6V至12V。BL(位线)的典型编程电压是约3至7V，且可使p井保持接地。

图16a及16b显示用于并入具有上述隧道介电质设计的2位/单元存储单元的示例性虚拟接地阵列的读取方案。在一示例性实施例中，反向读出是用来读取此元件以执行2位/单元操作。参考图16a，对于读取Bit-1，BLN-I是用合适的读取电压(例如1.6V)施加。参考图16b，对于读取Bit-2，BLN是用合适的读取电压(例如1.6V)施加。在一示例性实施例中，读取电压可在约1至2V的范围中。字线及P井可保持接地。然而，亦可执行其它已修改的读取方案，诸如一提高Vs反向读出方法。例如，一提高Vs反向读出方法可将Vd/Vs＝1.8/0.2V用于读取Bit-2，且Vd/Vs＝0.2/1.8用于读取Bit-1。

图14a及14b亦显示用于并入具有上述隧道介电质设计的2位/单元存储单元的示例性虚拟接地阵列的扇区擦除方案。在一示例性实施例中，可同时施加扇区擦除与通道空穴穿隧擦除以擦除存储单元。在存储单元中具有SONONOS结构的ONO隧道介电质可提供快速擦除，其可在约10至50毫秒中和自收敛通道擦除速率中发生。在一示例性实施例中，扇区擦除操作条件可类似RESET过程。例如，参考图14a，在WL处同时地施加VG约等于-15V及留下所有BL为浮动可达到扇区擦除。且p井可保持接地。

或者是，参考图14b，施加约-8V至WL且约+7V至p井亦可达到扇区擦除。在一些示例性实施例中，完全扇区擦除操作可在100毫秒或更少时间内实现，而不会有任何过擦除或难以擦除的单元。上述元件设计可有利于一提供极佳自收敛性质的通道擦除。

图17显示在使用SONONOS元件的示例性实施例中的擦除特征。SONONOS元件的示例性实施例可使O1/N1/O2/N2/O3的厚度分别为约15/20/18/70/90埃，具有N+多晶硅栅极并且热转换顶部氧化物为O3。已显示用于各种栅极电压的擦除速率。较高的栅极电压导致更快速的擦除速率。

然而，收敛Vt亦更高。此是因为栅极注入在较高栅极电压下更活跃。为减少栅极注入，可替代地使用高功函数的P⁺多晶硅栅极或其它金属栅极作为栅极材料，以在擦除期间减少栅极注入电子。

图18显示将SONONOS元件用于虚拟接地阵列架构的耐久性质。在某些示例性实施例中的耐久性质极好。用于Bit-1的编程条件是Vg/Vd＝8.5/4.4V、0.1微秒，用于Bit-2是Vg/Vs＝8.5/4.6V、0.1微秒。FN擦除可使用Vg＝-15V达约50毫秒以同时擦除2位。因为FN擦除是自收敛均匀通道擦除，难以擦除或过擦除的单元通常不会出现。在一些示例性实施例中，上面披露元件显示绝佳耐久性质，即使不使用编程/擦除验证或步进算法。

图19a及19b显示在一示例性实施例中于P/E循环期间的I-V特征。已显示对数标度(图19a)及线性标度(图19b)二者中的对应I-V曲线。在一示例性实施例中，SONONOS元件在多次P/E循环后具有少许退化，使得该次限定值摆动(S.S.)及跨导(gm)二者在多次循环后几乎相同。此SONONOS元件比NROM元件具有更优异的耐久性质。其一原因可为未使用热空穴注入。此外，上面披露的超薄氧化物可具有比厚隧道氧化物更佳的应力免除性质。

图20显示在一示例性实施例中的CHISEL编程方案。对该元件编程的一替代方法是使用CHISEL编程方案，其使用负基板偏压增强撞击离子化作用来增加热载体效率。编程电流由于体效应亦可减少。此图中显示典型条件，其中基板是用负电压(-2V)施加，并且将接面电压减少到约3.5V。对于公知NROM元件及技术，CHISEL编程不可应用，因为其在靠近通道中心区可能注入较多电子。并且热空穴擦除对于移走公知NROM元件中靠近通道中心区的电子是无效率的。

图21a及21b显示一示例性实施例中的JTOX虚拟接地阵列的设计。JTOX虚拟接地阵列提供在存储器阵列中使用SONONOS存储单元的替代性实施。在一示例性实施例中，JTOX结构及虚拟接地阵列间其差别是JTOX结构中的元件是由STI方法隔离。一典型布局示例性实施例显示在图21a中。图21b显示对应的等效电路，其与虚拟接地阵列相同。

如上面披露，依据本发明的存储单元结构适于NOR与NAND型快闪存储器二者。以下将描述存储器阵列设计及其操作方法的额外示例性实施例。在不用以下描述的特定结构限制本发明的范畴下，以下将描述依据本发明的存储器阵列的各种操作方法，用于示例性NAND架构。

如上述，可将具有ONO隧道介电质的n通道SONONOS存储元件用于存储元件。图22a及22b显示NAND阵列架构的示例性实施例。图23a及23b自两个不同方向显示一示例性存储器阵列设计的断面图。在一些示例性实施例中，存储器阵列的操作方法可包括+FN编程、自收敛重设/擦除及读取方法。此外，在一些示例性实施例中可包括电路操作方法以避免编程干扰。

除了单块栅极结构设计外，亦可使用分裂栅极(split-gate)阵列，诸如位于靠近源极/漏极区的两个晶体管栅极间使用SONONOS元件的NAND阵列。在一些示例性实施例中，分裂栅极设计可调整元件尺寸缩减到F＝30纳米或更少。此外，可设计上述这些元件以获得良好的可靠性，以减少或除去浮动栅极间耦合效应，或二者皆达到。如上面披露，SONONOS存储元件可提供极佳自收敛擦除，其可协助扇区擦除操作及Vt分布控制。再者，紧凑的擦除状态分布可有利于多电平应用(MLC)。

通过将某些设计用作存储器阵列结构，有效通道长度(Leff)可被扩大，以减少或者消除短通道效应。可设计一些示例性实施例以不使用扩散接面，从而避免在存储元件制造期间提供浅接面或使用袋状植入的挑战。

图1显示具有SONONOS设计的存储元件的示例性实施例。此外，表1注释上述用作不同层的材料及其厚度的示例性实施例。在一些示例性实施例中，可用P⁺多晶硅栅极来提供较低饱和重设/擦除电压Vt，其可通过减少栅极注入达到。

图22a及22b显示一存储器阵列的示例性实施例，诸如具有依据表1所述具体实施例的存储单元的SONONOS-NAND阵列，其具有扩散接面。在一示例性实施例中，分离的元件可通过各种隔离技术彼此隔离，例如通过使用浅沟渠隔离(STI)或绝缘物上硅(SOI)的隔离技术。参考图22a，存储器阵列可包括多条位线(例如BL1及BL2)，及多条字线(诸如WL1、WLN-1、及WLN)。此外，该阵列可包括源极线晶体管(或源极线选择晶体管或SLT)及位线晶体管(或位线选择晶体管或BLT)。如举例，该阵列中的存储单元可使用SONONOS设计，并且SLT及BLT可包括n型金属氧化物半导体场效应晶体管(NMOSFET)。

图22b显示一存储器阵列(如NAND阵列)的示例性布局。参考图22b，Lg是存储单元的通道长度，并且Ls是存储元件的各分离线间的空间。此外，W是存储单元的通道宽度，并且Ws是分离位线或源极/漏极区间的隔离区宽度，其在一示例性实施例可为STI宽度。

再次参考图22a及22b，存储元件可串联连接且形成NAND阵列。例如，一串存储元件可包括16或32个存储元件，提供16或32的串数目。可使用BLT及SLT作为选择晶体管以控制对应的NAND串。在一示例性实施例中，用于BLT及SLT的栅极介电质可为不包括氮化硅陷获层的氧化硅层。此组合方式在一些示例性实施例中(虽然在所有情况中不一定需要)可避免在存储器阵列操作期间BLT和SLT的可能Vt偏移。另一选择是BLT及SLT可将多层ONONO层的结合用作其栅极介电层。

在一些示例性实施例中，施加于BLT及SLT的栅极电压可能小于10V，其可能造成较少的栅极干扰。若BLT及SLT的栅极介电层可能被充电或陷获电荷时，额外的-Vg擦除可施加于BLT或SLT的栅极，以使其栅极介电层放电。

再参考图22a，各BLT可与位线(BL)耦合。在一示例性实施例中，BL可为具有与STI相同或近似相同间距的金属线。同样地，各SLT连接至源极线(SL)。源极线与WL平行且连接至用于读取感测的感测放大器。源极线可为金属(例如钨)，或多晶硅线，或扩散N⁺掺杂线。

图23a显示一示例性存储器阵列(如SONONOS-NAND存储器阵列)沿通道长度方向的断面图。通常，Lg及Ls近似等于F，其一般表示元件(或节点)的关键尺寸。关键尺寸可随着用于制造的技术而变化。例如，F＝50纳米代表使用50纳米节点。图23b显示示例性存储器阵列(如SONONOS-NAND存储器阵列)沿通道宽度方向的断面图。参考图23b，通道宽度方向的间距近似等于或稍大于通道长度方向中的间距。因此，存储单元的尺寸是近似4F2/单元。

在制造存储器阵列(诸如上述披露阵列)的示例性实施例中，上述这些过程可能有关仅使用两个主要掩膜或光刻蚀刻过程，诸如其一用于多晶硅(字线)且另一用于STI(位线)。反之，NAND型浮动栅极元件的制造可能需要至少两个多晶硅处理及另一多晶硅ONO间处理。因此，所披露元件的结构及工艺可比上述这些NAND型浮动栅极存储器更简单。

参考图23a，在一示例性实施例中，字线(WL)间的空间(Ls)可形成有浅接面(如N+掺杂区的浅接面)，其可作为存储元件的源极或漏极区。如图23a中显示，可实行额外植入及/或扩散过程(例如斜角的袋状植入)，以提供邻近一个或多个浅接面区的接面的一个或多个“袋状”区或袋状延伸。在一些示例性实施例中，此组合方式可提供较佳的元件特征。

在其中STI是用于隔离分离存储元件的示例性实施例中，STI区的沟渠深度可大于p井中的空泛宽度，尤其是当所用的接面偏压被提高得更高时。例如，接面偏压可高达7V，用于对禁止的位线(编程期间未选择的位线)编程。在一示例性实施例中，STI区的深度可在200至400纳米的范围中。

在存储器阵列制成后，可在存储器阵列的其它操作前先执行重设操作以使Vt分布紧凑。图24a显示此操作的示例性实施例。在一示例性实施例中，在其它操作开始前，首先可施加VG约等于-7V且P井＝+8V以重设阵列(VG和P井的电压降可分到栅极电压进入各WL和p井中)。在RESET期间，BL可浮动，或提高到与p井相同的电压。如图24b中显示，重设操作可提供极佳自收敛性质。在一示例性实施例中，即使一开始将SONONOS元件充电至各种Vt，此重设操作可使其“紧凑”至重设/擦除状态。在一示例性实施例中，重设时间约100毫秒。在该示例性实施例中，存储器阵列可使用具有ONONO＝15/20/18/70/90埃的n通道SONONOS元件，其具有Lg/W＝0.22/0.16微米的N⁺多晶硅栅极。

一般而言，传统浮动栅极元件无法提供自收敛擦除。反之，SONONOS元件可用收敛重设/擦除方法操作。在一些示例性实施例中，因为初始Vt分布通常由于特定工艺问题(诸如过程不一致性或等离子充电效应)而在相当广的范围中，此操作可能变得十分重要。示例性自收敛“重设”可协助使存储元件的初始Vt分布范围紧凑或变窄。

在编程操作的示例性实施例中，已选定的WL可用高电压施加(例如约+16V至+20V的电压)，以引发通道+FN注入。其它PASS栅极(其它未选定WL)可加以开启以在NAND串中引发反转层。+FN编程在一些示例性实施例中可为低功率方法。在一示例性实施例中，平行编程方法诸如以4K字节单元平行页面编程，可使编程通量快速增加至大于10MB/sec，同时总电流消耗可控制在1mA内。在一些示例性实施例中，为避免在其它BL中的编程干扰，高电压(如约7V的电压)可施加于其它BL，以使反转层电位提高至更高以抑制在未选定BL(例如图25中单元B)中的电压降。

在读取操作的示例性实施例中，已选定WL可提高至在擦除状态电平(EV)及编程状态电平(PV)间的电压。其它WL可作为“PASS栅极”，以使其栅极电压可提高至高于PV的电压。在一些示例性实施例中，擦除操作可与上述重设操作类似，其可允许自收敛至相同或类似重设Vt。

图25显示操作存储器阵列的示例性实施例。编程可包括通道+FN电子注入进入SONONOS氮化物陷获层。一些示例性实施例可包括施加Vg约等于+18V至已选定的WLN-1，且施加VG约等于+10V至其它WL以及BLT。SLT可关闭以避免在单元B中的通道热电子注入。在此示例性实施例中，因为在NAND串中的所有晶体管被开启，此反转层穿过上述这些串。此外，因为BL1接地，BL1中的反转层具有零电位。另一方面，其它BL提高至高电位(如约+7V的电压)，以使其它BL的反转层的电位较高。

尤其是对于单元A(其是选定编程的单元)，电压降是约+18V，故造成+FN注入。并且Vt可提高到PV。至于单元B，电压降是+11V，造成少许多的+FN注入，因为FN注入对Vg敏感。至于单元C，仅施加+10V，造成没有或可忽略的+FN注入。在一些示例性实施例中，编程操作不限于已说明的技术。换句话说，可应用其它适当编程抑制技术。

图24a、26及27进一步显示阵列操作的一些示例性实施例，且显示一些示例性实施例的耐久及保持性质。如举例，在一些操作循环后的元件退化可保持极小。图24a显示示例性擦除操作，其可与重设操作类似。在一示例性实施例中，擦除由扇区或区块执行。如上面披露，上述这些存储元件可具有良好的自收敛擦除性质。在一些示例性实施例中，擦除饱和Vt可取决于Vg。例如，较高的Vg可造成较高的饱和Vt。如图26中所示，收敛时间可约10到100毫秒。

图27显示读取操作的示例性实施例。在一示例性实施例中，读取可通过施加在擦除状态Vt(EV)及编程状态Vt(PV)间的栅极电压而执行。例如，栅极电压可为约5V。另一方面，其它WL及BLT和SLT用更高的栅极电压(如约+9V)施加，以开启所有其它存储单元。在一示例性实施例中，若单元A的Vt比5V高，读取电流可能极小(＜0.1uA)。若单元A的Vt比5V低，读取电流可能较高(＞0.1uA)。结果，可识别存储器状态(即已储存的信息)。

在一些示例性实施例中，用于其它WL的通过栅极电压应高于高Vt状态或编程状态Vt，但不要太高以免触发栅极干扰。在一示例性实施例中，PASS电压在约7至10V的范围内。BL处的施加电压可为约1V。尽管较大读取电压可引发更多电流，但读取干扰在一些示例性实施例可能变得更明显。在一些示例性实施例中，感测放大器可放在源极线(源极感测)上或位线上(漏极感测)。

NAND串的一些示例性实施例可具有每串8、16或32个存储元件。一较大的NAND串可节省更多额外负担且增加阵列效率。然而，在一些示例性实施例中，读取电流可能较小且干扰可能变得更明显。因此，应基于各种设计、制造及操作因子选择NAND串的适当数目。

图28显示某些示例性元件的循环耐久性。参考图28，可实行具有+FN编程及-FN擦除的P/E循环，并且结果显示良好的耐久特征。在此示例性实施例中，擦除条件是Vg约等于-16V达10毫秒。在一些示例性实施例中，仅需要单次擦除并且并不必要状态的验证。存储器Vt窗口良好而无退化。

图29a及29b显示使用不同标度的示例性存储元件的IV特征。尤其是图29a中显示元件的小摆动退化，并且图29b显示元件的小跨导退化。图30显示一示例性SONONOS元件的保持特征。参考图30，通过对于在10K循环后且在室温离开200小时后的元件具有少于100mV的电荷损失而提供良好保持。图30亦显示在高温处的可接受电荷损失。

在一些示例性实施例中，分裂栅极设计(例如分裂栅极SONONOS-NAND设计)可用来达到存储器阵列的更进一步按比例缩小。图31显示使用此设计的示例性实施例。参考图31，可缩小各字线间、或共享相同位线的两相邻存储元件间的空间(Ls)。在一示例性实施例中，Ls可缩小到约30纳米或更少。如示例性实施例中，使用分裂栅极设计的存储元件沿相同位线可能仅共享源极区或漏极区。换句话说，对于一些存储元件而言，分裂栅极SONONOS-NAND阵列可不使用扩散区或接面(例如N⁺掺杂区)。在一示例性实施例中，该设计亦可减少或免除浅接面及邻近“袋状”的需要，其在一些示例性实施例中可能涉及更复杂的工艺。此外，在一些示例性实施例中，该设计较少受短通道效应的影响，因为已增加通道长度，诸如在一示例性实施例中增加到Lg＝2F-Ls。

图32显示一使用分裂栅极设计的存储器阵列的示例性工艺。该示意图仅是示例性实施例，并且该存储器阵列可以各种不同方法设计及制造。参考图32，在形成用于提供存储元件的多层材料后，可使用氧化硅结构作为形成于上述这些层上的硬掩膜将上述这些层图案化。例如，可通过光刻及蚀刻过程以界定上述这些氧化硅区。在一示例性实施例中，用于界定初始氧化硅区的图案可具有约F的宽度且氧化硅区间的空间约F，产生约2F的间距。在图案化初始氧化硅区后，氧化硅间隔件可接着形成，以围绕已图案化区而扩大各氧化硅区且窄化其间距。

再次参考图32，在形成氧化硅区后，它们被用作硬掩膜以界定或图案化其底层以提供一个或多个存储元件，如同多个NAND串。此外，绝缘材料(例如氧化硅)可用来填充相邻存储元件间的空间，例如图32显示的空间Ls。

在一示例性实施例中，沿相同位线的相邻存储元件间的空间Ls可在约15纳米到约30纳米的范围中。如上述，在此示例性实施例中，有效通道长度可扩大到2F-Ls。在一示例性实施例中，若F是约30纳米且Ls是约15纳米，则Leff是约45纳米。对于上述这些示例性存储元件的操作，栅极电压可减少到15V以下。此外，字线间的多晶硅间电压降可经设计成不大于7V，以避免在Ls空间中的间隔件崩溃。在一示例性实施例中，此可通过在相邻字线间具有少于5MV/cm的电场而达到。

用于公知NAND浮动栅极元件的扩散接面的Leff是其栅极长度的大约一半。相反地，在一示例性实施例中，若F是约50纳米并且Leff是约30纳米，Leff是所建议设计(分裂栅极NAND)的大约80纳米。更长的Leff可通过减少或免除短通道效应的影响而提供更佳的元件特征。

如上述，分裂栅极的NAND设计可进一步缩小相同位线的相邻存储单元间的空间(Ls)。反之，传统NAND型浮动栅极的元件可能不提供小间距，因为浮动栅极间耦合效应可能失去存储器窗口。当相邻浮动栅极间的耦合电容高时，浮动栅极间耦合是相邻存储单元间的干扰(浮动栅极间的空间小，以使相邻浮动栅极间的耦合电容极高，使得读取干扰发生)。如上面披露，该设计可消除制造一些扩散接面的需要，并且若开启所有字线则反转层可直接连接。因此，该设计可简化存储元件的工艺。

如举例，上述包括结构化设计、阵列设计及存储元件操作的一些示例性实施例，可提供符合需求的阵列尺寸、优良可靠性、优良性能或其任何的结合。所述的一些示例性实施例亦可应用于按尺寸缩小非易失性快闪存储器的尺寸，例如NAND快闪存储器及用于数据应用的快闪存储器。某些示例性实施例可提供具有均匀及自收敛通道空穴穿隧擦除的SONONOS元件。某些示例性实施例亦可提供存储元件的良好耐久且减少难以擦除或过擦除的问题。同样地，可提供良好的元件特征，诸如在P/E循环后的小退化以及优良的电荷保持。可提供存储器阵列内的元件一致性而不会具有不稳定的位或单元。再者，一些示例性实施例可通过分裂栅极NAND设计提供良好的短通道元件特征，其可在存储元件操作期间提供更好的感测裕度。

有关本发明的较佳具体实施例的上面披露内容，是供示例及说明的目的。并非毫无遗漏或欲限制本发明为所披露的精确形式。所属技术领域的技术人员应即了解可对上述各项具体实施例进行变化，而不致悖离其广义的发明性概念。因此，应了解本发明并不限于上面披露的特定具体实施例，而是为涵盖归属如权利要求所定义的本发明精神及范围内的修饰。

Claims (17)

1.一种集成电路存储单元，包括：

半导体本体；

多个栅极，依序排列于该半导体本体上，该些栅极包括第一顺位栅极及最后顺位栅极，该些栅极以多个绝缘材料相互隔绝；以及

电荷储存结构，设置于该半导体本体上，该电荷储存结构的电荷陷获介电位置位于一个以上的该些栅极之下，该电荷储存结构包括多层隧道介电结构、电荷储存层及势垒层，该多层隧道介电结构设置于半导体本体之上，该多层隧道介电结构包括底介电层、中间介电层及上介电层，该底介电层邻近于该半导体本体，该底介电层的厚度低于2纳米且具有空穴穿遂势垒高度，该中间介电层具有空穴穿遂势垒高度，该中间介电层的该空穴穿遂势垒高度低于该底介电层的该空穴穿遂势垒高度，该中间介电层的厚度小于3纳米，该上介电层具有空穴穿遂势垒高度，该上介电层的该空穴穿遂势垒高度高于该中间介电层的该空穴穿遂势垒高度，该上介电层的厚度小于3纳米，该电荷储存层设置于该多层隧道介电结构之上，该势垒层设置于该电荷储存层之上；

其中，该半导体本体包括连续的多栅极通道区，该多栅极通道区位于该些栅极之下

2.根据权利要求1所述的存储单元，其特征在于该电荷陷获介电位置位于所有该些栅极之下。

3.根据权利要求1所述的存储单元，其特征在于该些栅极包括两个以上栅极，该电荷储存结构的电荷陷获介电位置位于两个以上的该些栅极之下

4.根据权利要求1所述的存储单元，其特征在于隔绝该些栅极的该些绝缘材料的厚度小于30纳米。

5.根据权利要求1所述的存储单元，其特征在于电荷储存结构用以陷获电荷于电荷陷获介电位置，该电荷陷获介电位置位于该些栅极中的一个之下，以使目标临界电压建立于高临界状态；并且

其中该隧道介电结构用以注入Fowler Nordheim空穴至该电荷储存层。

6.根据权利要求1所述的存储单元，其特征在于该些栅极包括功函数功能大于N型多晶硅的材质。

7.根据权利要求5所述的存储单元，其特征在于该底介电层的厚度小于该中间介电层的厚度。

8.根据权利要求5所述的存储单元，其特征在于该中间介电层的厚度使得在Fowler Nordheim空穴穿遂期间所施加的电场足以消除该中间介电层及该上介电层的空穴穿遂势垒。

9.根据权利要求5所述的存储单元，其特征在于该底介电层包含氧化硅，该中间介电层包含氮化硅，该上介电层包含氧化硅，该电荷储存层包含氮化硅，且该势垒层包含氧化硅。

10.根据权利要求1所述的存储单元，其特征在于该电荷储存层包括电荷陷获介电层，该电荷陷获介电层设置于该上介电层上，该电荷陷获介电层的电荷穿遂势垒高度小于该上介电层的空穴穿遂势垒高度，且该电荷陷获介电层的厚度大于5纳米；

该势垒层包括一势垒介电层，该势垒介电层设置于该电荷储存层上，该势垒介电层之空穴穿遂势垒高度大于该电荷陷获介电层之空穴穿遂势垒高度，该势垒介电层之厚度大于5纳米。

11.根据权利要求1所述的存储单元，其特征在于该底介电层的厚度小于或等于18埃。

12.根据权利要求1所述的存储单元，其特征在于该中间介电层的厚度大于该底介电层的厚度。

13.根据权利要求10所述的存储单元，其特征在于该电荷陷获介电层的厚度介于50埃至100埃之间。

14.根据权利要求10所述的存储单元，其特征在于该势垒介电层的厚度介于50埃至120埃之间。

15.根据权利要求1所述的存储单元，其特征在于该底介电层包含氧化硅，该中间介电层包含氮化硅，且该上介电层包含氧化硅。

16.根据权利要求10所述的存储单元，其特征在于包括多个偏压结构，该多个偏压结构用以施加小于或等于20伏特的负电压于这些栅极中的一个及该多栅极通道区，用以注入FN空穴。

17.一种能隙工程电荷陷获介电非易失性存储单元，包括：

半导体基板，包括第一已掺杂区域及第二已掺杂区域，该第一已掺杂区域及该第二已掺杂区域通过信道区所区隔；

多个栅极，依序排列于该半导体基板上，并位于该通道区上，该些栅极包括第一顺位栅极及最后顺位栅极，该些栅极以多个绝缘材料相互隔绝；

隧道介电结构，设置于该通道区上并设置于该些栅极之下，该隧道介电结构包括底氧化硅层、中间氮化硅层及上氧化硅层，该氧化硅层的厚度小于20埃，该中间氮化硅层设置于该底氧化硅层上，该中间氮化硅层的厚度小于或等于30埃，该上氧化硅层设置于该中间氮化硅层上，该上氧化硅层的厚度小于或等于30埃；

电荷陷获氮化硅层，设置于该上氧化硅层上，该电荷陷获氮化硅层的厚度大于或等于5埃；以及

势垒氧化硅层，设置于该电荷陷获氮化硅层上，该势垒氧化硅层的厚度大于或等于50埃。

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