TWI306669B

TWI306669B - Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays

Info

Publication number: TWI306669B
Application number: TW095100246A
Authority: TW
Inventors: Hang Ting Lue; Tzu Yu Wang
Original assignee: Macronix Int Co Ltd
Priority date: 2005-01-03
Filing date: 2006-01-03
Publication date: 2009-02-21
Also published as: CN101604706B; EP1677311B1; DE602006018807D1; CN1862837B; TW200629574A; CN100539194C; CN101546784A; CN101604706A; CN1828944B; CN1862837A; EP1677311A1; CN1828944A; EP2320426A1; CN1848457A; CN100495733C; CN1841782A; EP2320426B1

Description

1306669 九、發明說明：【發明所屬之技術領域】

本申請案係根據且在35U.S.C.§119(e)條款下主張： 2005年1月3曰申請之美國專利臨時申請案第60/640,229 號·’ 2005年1月27曰申請之美國專利臨時申請案第 60/647,012號；2005年6月10日申請之美國專利臨時申請案第60/689,231號；及2005年6月10日申請之美國專利臨時申請案第60/689,314號之優先權，上述各專利之全部内容在此以引用方式全數併入。【先前技術】非揮發性記憶體(NVM)指即使當自含有NVM單元之元件移走電力供應時亦能持續儲存資訊之半導體記憶體。 NVM包括遮罩唯讀記憶體(Mask R〇M)、可程式化唯讀記憶體(PROM)、可抹除可程式化唯讀記憶體(EpR〇M)、電可抹除可程式化唯讀記憶體(EEPR〇M)、及快閃記憶體。非揮發性記憶體係廣泛地使用於半導體產業且係經發展以防止已程式化資料損失之—類記憶體。通常非揮發性記憶體可根據元件之終端使用者需求加以程式化、讀取及/或抹除，且忒已程式化的資料可儲存達一段長時間。

抑一般而言，非揮發性記憶元件可具有各種設計。NVM 計Γ 一 f例係所謂S0N0S(矽-氧化物-氮化物-氧 70 八可使用薄隧道氧化層，以提供電洞直接穿隨抹除操作。雖然聽〜+1目h 置接 …、此4 δ又计可具有良好抹除速率，作眘料保持通常係較差，冬于疋手仁貝 4刀係因為即使在記憶元件之保持狀 681939-27U1 1306669 態期間可能存在之低電場強度下亦會發生直接穿隧。另一 NVM設計係NROM(氮化唯讀記憶體），其使用較厚的隧道氧化層以在保持狀態期間防止電荷損失。然而，較厚之隧道氧化層可能影響通道抹除速率。結果，能帶間穿隧熱電洞（BTBTHH)抹除方法可用來注入電洞陷阱以補償電子。然而，BTBTHH抹除方法可能產生一些可靠性問題。例如，利用BTBTHH抹除方法之NROM元件的特徵可能在多次P/E(程式化/抹除)循環後退化。因此，在此項技術中存在對以改進的貢料保持效能及增加操作速率來操作多次（程式化/抹除/讀取）之非揮發性記憶單元設計及陣列的需要。【發明内容】本發明關於非揮發性記憶元件，且更明確言之係關於包括一隧道介電結構的非揮發性記憶元件，其促進自收斂抹除操作，同時亦在保持狀態期間維持記憶元件之電荷儲存層中的電荷保持。本發明的一具體實施例包括記憶單元，其包含：一半導體基體，其具有設置於該基體之一表面下且由一通道區分離的一源極區及一汲極區；一隧道介電結構，其係設置於該通道區上，該隧道介電結構包含具有一小電洞穿隧阻障高度之至少一層；一電荷儲存層，其係設置於該隧道介電結構上；一絕緣層，其係設置於該電荷儲存層上；及一閘極電極，其係設置於該絕緣層上。本發明另一具體實施例包含記憶單元，其包含：一半 681939-27U1 7 1306669 導體基體，其具有置於該基體之一表面下且由一通道區分離的一源極區及一沒極區；一多層隧道介電結構，其係設置於該通道區上，該多層随道介電結構包含具有一小電洞穿隧阻障高度之至少一層；一電荷儲存層，其係設置於該多層隧道介電結構上；一絕緣層，其係設置於該電荷儲存層上；及一閘極電極，其係設置於該絕緣層上。在一些較佳具體實施例中，設置有一小電洞穿隧阻障高度的層可含有諸如氮化矽（Si3N4)或氧化铪（Hf02)的材料。在本發明一些較佳具體實施例中，該等記憶單元包括一具有多層之隧道介電結構，例如氧化石夕、氮化石夕及氧化矽（ΟΝΟ)的一堆疊介電質三層結構。此等隧道介電結構提供一 SONONOS(矽-氧化物-氮化物-氧化物--化物-氧化物-矽）或超晶格SONONOS設計。在本發明一些較佳具體實施例中，該隧道介電結構可包含至少二介電層，各層真有至高達約4奈米之厚度。此外，在本發明一些較佳具體實施例中，該閘極電極包含一功函數值大於Ν+多晶石夕之材料。在一些較佳具體實施例中，該隧道介電結構可包括一層包含具有一小電洞穿隧阻障高度之材料，其中該材料係以濃度梯度出現在該層中，以致該材料的濃度在該層内之一深點處係最大值。本發明亦包括非揮發性記憶元件，其包含依據在此所述一或多個具體實施例之複數個記憶單元（即一陣列）。如在此所用，「複數個」指二個或二個以上。依據本發明的記 681939-27U1 8 1306669 憶元件顯現明顯改進之操作性質，包括增加抹除速率、改進電荷保持及更大的操作窗口。本發明亦包括操作非揮發性記憶單元及陣列的方法。依據本發明的操作方法包括藉由應用自收斂方法以使記憶元件之vt分布緊湊而重設該記憶元件；藉由通道+FN注入程式化該等記憶元件至少其一；及藉由施加一在該等記憶元件至少其一之抹除狀態位準和程式化狀態位準間之電壓，以讀取該等記憶元件至少其一。如在此所用，名詞「緊凑」係指使在一陣列之許多記憶單元中的臨限電壓分布變窄。一般而言，臨限電壓分布r緊湊」係其中若干單元之臨限電壓彼此在-狹窄範圍内，以致該陣列的操作比習知設計改進。例如，在一些較佳具體實施例中，如在包含依據本發明之一或多個具體實施例中的記憶單元之NAND陣列中’「緊湊」之臨限電壓分布指示各種記憶單元的臨限電壓彼此係在G.5V翻内。在其他使用依據本發明之記憶單元的陣歹J术構中’ s玄「緊湊」臨限電壓分布可具有從上限到下限約1.0V的範圍。依據本發明之一操作方法的具體實施例包括操作依據本^之-陣列’其係藉由施加自收敛重設/抹除電壓至欲· 抹^各記憶單元中的基體及閘極電極；程式化該複' :::早兀至少其一；及藉由施加一在該等記憶元件中八、之抹除狀態位準和程式化狀態位準間的電壓，以讀取該複數個記憶單元中至少其一。本發明亦包括形成一記憶單元之方法，其包含：提供 681939-27U1 1306669 一半導體基體，其具有形成於該基體之一表面下且由一通道區分離的一源極區及一汲極區；形成一隧道介電結構在該通道區上，其中形成該隧道介電結構包含形成至少二介電層，其中該至少二介電層其一層具有一比該至少二介電層另一層還小之電洞穿隧阻障高度；在該隧道介電結構上形成一電荷儲存層；在該電荷儲存層上形成一絕緣層；及在該絕緣層上形成一閘極電極。如在此所用，片語「小電洞穿隧阻障高度」一般指係小於或等於二氧化矽之近似電洞穿隧阻障高度之值。尤其一小電洞穿隧阻障高度最好係小於或等於約4.5eV。更佳的係一小電洞穿隧阻障高度係小於或等於約1.9eV。【實施方式】現將詳細參照本發明及其較佳具體實施例，其實例圖解於附圖之中。若可能的話，所有圖式中將以相同或類似元件符號來代表相同或類似的部件。應注意的係非圖形之繪圖係依大幅簡化之形式並且不按照精確之比例。關於在此所揭，單純為了方便及清楚目的，方向性名詞（諸如頂部、底部、左、右、上、下、以上、以下、位於下方、後及前）係針對附圖使用。併同附圖之以下說明所使用之此等方向性名詞不應被視為以任何未在隨附申請專利範圍中明顯提出之方式限制本發明。雖然在此所揭參考一些示範性具體實施例，應暸解此等具體實施例係舉例說明且非限制。應理解在此所揭之過程步驟及結構不涵蓋用於製造整個積體電路之完整流程。本發明可與此項技術中為人熟知 681939-27U1 10 1306669 之各種積體電路製依據本發明的實現或發展。件中之-些可靠性問；：克服在S〇N〇S及取㈣元構可允許快迷FN 二依據本發明之記憶單元結特徵。根據顿日月記=除方法’同時簡良好電荷保持 BTBTHH抹除方法之依二施例亦可減輕對件之退化。而避免在夕次P/E循環後元其一範例為可在— 具體實施例中，使用— 合小電洞穿隧阻障高度多次P/E循環以後，根示少量退化。 :中隧道介電結構係一多層結構之，薄隨道介電質或—㈣氧化層結曰。此可提供更好的應力免除。在據本發明之非揮發性記憶單元亦顯根據本發明的記憶翠元可如圖la及lb中顯示。图1 、、、或P通道設計， ' 圖1a描述本發明一且麻说/丨通道記憶單元議之斷面圖。^^施例之Π 二η型摻雜區ι〇2和1〇 ^心兀匕括一含有至少 4之ρ型基體101，並中夂換崎F 102和104之功能可根據，、杉雜區如囝炎姿▲琢所施加之電屢而為源極或沒極。 ^ ' /、>目的，摻雜區102可作為源極，而摻雜區104可作為汲極。基體1〇1在二η型摻雜區間進—步包括一通道區106。在通道區1〇6上方（在基體1〇1表面上）係一隧道介電結構120。在一些較佳具體實施例中，隧道介電結構120可包含三層薄ΟΝΟ結構，其中一小電洞穿隧阻Ρ平咼度氣化層124係夾置在一下方薄氧化層pa及上方薄氧化層126間。記憶單元1〇〇進一步包括一在隧道介電 681939-27U1 11 1306669 物一奶電何陷獲（或電荷儲存）層130(較佳係氮化 μ松且、、、巴緣層140(較佳係包含阻隔氧化物）設置在電荷㈢又層I30上。—閘極150係設置在絕緣層14〇上。圖1述依據本發明一具體實施例的ρ通道記憶單元 200之斷面圖。該記憶單元包括—含有至少二p型推雜區〇2和204的n型基體2〇1，其中各摻雜區2犯和2〇4之功能可為源極或沒極。基體2〇1在二ρ型換雜區間進—步包括了通道區2G6i通道記憶單同樣地包括一包含三 =ΟΝΟ結構之隨道介電結構22〇(其中一小電洞穿隨阻 ^度氮化層224係夾置在—下方薄氧化層222及上方薄氧化層226之間）、一電荷陷獲（或電荷儲存)層23〇、一絕緣層240及一閘極250。、时一因此’例如在圖U及lb中所述’依據本發明的記憶 IS:包括·一多層薄膜隧道介電結構，其包括-第-氧電二IS =一氮切層N1及一第二氧切層〇2; -電何儲存層，例如一弟二氮化々 ^ 〇3 之基體上或上方。請介料構二ζ體基體(例如秒基體）重設操作期間自基體穿隨到㈣發明之-非揮發性記憶單元之電荷陷獲效率，以佳的係結構具有可忽略獲電荷。 ’、在4體操作期間完全不捕諸如氮化石夕層、財〇2和A丨隧道介電結構中之小電'"心障高度 681939-27U1 12 1306669 較佳具體實_中，諸如氮切之有致作記憶元件中之電荷儲存層。防止電=省存材枓可用可用作絕緣層’例如第三氧化矽屛何：土之阻隔氧化物單元在絕緣層上亦包括一閘極或閘極電極，極。隨道介電結構、電荷儲存層、絕緣層及閘極基體上至少-通道區之一部分上，其係由極區界定且係設置在其間。

根據本發明各種具體實施例之記憶單元包含一随道介電結構，其在諸如約-ίο L20v之負提供約Η)毫秒之快速FN抹除速率。另一方面，仍可維持電荷保持’並且在一些範例中，可能比許多習知s〇N〇s 70件更佳。減本發明的記‘ft單林可聽使帛能帶間熱電洞抹除操作，其一般係用於NR〇M元件中。避免此能帶間熱電洞抹除操作可大幅地免除熱電洞引入損害，且所以此避免係符合需求的。參考圖2，用於依據本發明一具體實施例的隧道介電結構之臨限電壓的實驗測量值，顯示一超薄〇1/N1/02結構可具有一可忽略的陷獲效率，如在連續程式化脈衝下之不變臨限電壓位準所證。在針對圖2測試的範例中， 01/N1/02層厚度分別為30、30及35埃(A)。如圖2顯示，在使用程式化之各種方法（即-FN程式化、+FN程式化及 CHE(通道熱電子）程式化)於若干程式化次數的過程中，臨限電壓Vt維持穩定在近似1 9伏特。因此，此/超薄 Ol/Nl/02膜可作為一調變隧道介電結構。在包括CHE、 681939-27U1 13 1306669 +FN及-FN之各種電荷注入方法下的結果皆顯示可忽視的電荷陷獲。製程或元件結構可加以設計以使介面性陷阱減到最少，以致01/N1或N1/02介面係有作用。圖3顯示依據本發明一具體實施例具有s〇N〇N〇s設計的記憶單元的抹除特徵。圖3所述之具體實施例中的記單元包含一厚度分別為15埃、20埃及18埃之ΟΝΟ隧

道介電结構的n-MOSFET設計。此具體實施例之記憶單元包含一厚度約7〇埃之氮化矽電荷儲存層、一厚度約9〇埃之絕緣氧化矽層、及一包含任何合適導電材料之閘極，例如η型摻雜多晶石夕。參考圖3，可達到快速FN抹除(如在 10毫秒内），且亦可獲得一極佳的自收斂抹除性質。圖4顯示根據參考圖3所述之本發明記憶單元的具: 實施例之SONONOS元件的電荷保持特徵。如圖示，該保持特徵可比習知SONOS元件更佳，且就電流值而言，能高好多個等級。

圖5a及5b係顯示使用含有至少一層之随道介電結的可能效應之料圖，其巾該至少-層具有-小電洞穿阻障面度。在一記憶體資料保持期間可能存在之低電場 ::道=，_的〇軸〇2三層)之能帶在顯不圖5a中。可除去如由點狀箭頭表方面’在间電场下能帶之偏移(如圖％巾顯示)可減少】二的阻障效應，使得通過〇1之直接穿有至少…i、電洞__高料之魏介電_ 681939-27U1 14 1306669 效FN抹除操作。 I及％顯示在一範例中之另-組能帶圖。對於-靶例中之較佳能帶偏移條件，N1 择卞於台b册+处姚的厗度可能大於01。價月之能帶圖係在相同之電場E0 1貝 M wi^ r> ^ 14MV/cm 處緣出。根康WKB近似之穿隧可能性係與陰例中，對於厚度N刚，能帶偏 =在此耗兄夕+几全遮擒02的阻障。 ’能帶偏移可較易於遮㈣。因此，可能較大。相下，電洞穿隨電流 ^、有、_量及模擬電洞輯電流的實驗(如圖_ 步描述根據本剌-些具__通賴道介電結構 =電洞穿随。例如，通過_1/〇2介電質的電洞穿隨電 :可洛在一超薄氧化物及一厚氧化物間。在一範例中，在南電場下，電洞㈣電流可近似超薄氧化物。然而，在低電場下，直接穿隧可受抑制。如圖6顯示，即使在僅1Mv/cm 的低電場強度下，電洞㈣電流亦可透過—薄氧化層偵測到電/同牙隧電流在例如ll-13MV/cm之相對較地高電場強度下可透過一厚氧化物忽略。然而，當高電場強度出現時，通過一 0N0隧道介電結構的電洞穿隧電流會到達一薄氧化層。在圖6中，由於在低電場電洞穿隧通過一薄氧化物造成之大電流洩漏可在圖中的區域Α看見。在圖6中，在高電場強度處通過一01/N1/〇2隧道介電結構的電洞穿隧電流可在圖中區域B看見。在圖6中，在低電場處通過一 01/N1/02隧道介電結構和厚氧化物而實質上不存在的 681939-27U1 15 1306669 穿隧電流可在圖中區域c看見。可將依據本發明的記憶單元設計應用於各種記憶體類型’包括但不限於，nor及/或NAND型快閃記憶體。如上述，隧道介電層可包括二層或更多層以上，包括可提供小電洞穿隧阻障高度之一層。在一範例中，提供小電洞穿隨阻障高度之該層可含有氮化石夕。該層可夾置在二層氧化矽層之間，若將氮化矽用作中間層時可從而形成一 0/N/0隧道介電質。在本發明一些較佳具體實施例中’隧道介電結構中的各層至高達約4奈米厚。在一些較佳具體實施例中，隧道介電結構中的各層厚度可約1奈米至3奈米。在一範例性元件中，一三層結構可具有一約10埃至 30埃之底部層（例如氧化石夕層）、一約1〇埃至3〇埃之中間層（例如氮化矽層）、及一約10埃至30埃之頂層（例如另一氧化矽層）。在一特定範例中，可使用一 0/N/0三層結構，其具有一 15埃的底部氧化石夕層、一 20埃的中間氮化石夕層、及一 18埃的頂部氧化矽層。在一範例中，一薄0/N/0三層結構顯示可忽略的電荷陷獲。如參考圖5a、5b及6所述之理論能帶圖及穿隧電流分析’可能建議一隧道介電結構(例如一各層厚度為3奈米或更少之oi/m/〇2結構），可在保持期間抑制低電場下的電洞直接穿隨。同時，在咼電場仍可允許有效電洞穿隨。此可能係因能帶偏移可有效地遮擋N1及02穿隨阻障。因此’此建議的元件可提供快速電洞穿隨抹除，同時其免除習知S ΟΝ Ο S元件之保持問題。實驗分析顯示依據本發明各 681939-27U1 16 1306669 種具體實施例之記憶單元的極佳耐久及保持性質。在一些較佳具體實施例中，隧道介電結構包括至少一中間層及在中間層相對側上相鄰的二層，其中中間層及二相鄰層各包含一第一材料和一第二材料，其中該第二材料之價能帶位準大於第一材料之價能帶位準，且第二材料之傳導能帶位準小於第一材料的傳導能帶位準；且其中第二材料之濃度係南於二相鄰層間之中間層’且弟一材料的濃度在二相鄰層中係高於中間層。較佳的係，在依據本發明 _ 之此具體實施例的一隧道介電結構中，第一材料包括氧及/ 或含氧化合物，且第二材料包括氮及/或含氮化合物。例如，第一材料可包括氧化物（例如氧化矽），且第二材料可包括氮化物，例如Si3N4或SixOyNz。依據本發明此方面之隧道介電質可由三或更多層構成，所有此等層可含有類似元素(例如Si、N及0)，只要具有最小電洞隧道阻障高度之材料的濃度在中間層内係高於二相鄰層即可。 ) 在依據本發明先前具體實施例的隧道介電結構中，該第二材料可依梯度濃度出現在中間層中，使得在中間層中第二材料之濃度從一相鄰層/中間層介面增加到在中間層内一深點處之最大濃度，且從該最大濃度深點降低到一在該另一相鄰層/中間層介面處之較低濃度。濃度中的增及減較佳係漸進式的。在本發明又其他具體實施例中，隧道介電結構包括至少一中間層及在中間層相對侧上的二相鄰層，其中二相鄰 681939-27U1 17 1306669 層包含一第一材料且中間層包含一第二材料，其中第二材料之價能帶位準大於第一材料之價能帶位準，且第二材料之傳導能帶位準小於第一材料的傳導能帶位準；且其中該第二材料係依梯度濃度出現在中間層中，使得在中間層中之第二材料濃度從一相鄰層/中間層介面增加到在中間層内一深點處之最大濃度，且從該最大濃度深點降低到在該另一相鄰層/中間層介面處之一較低濃度。濃度中的增及減較佳係漸進式的。較佳的係，在依據本發明之此具體實施例的一隧道介電結構中，第一材料包括氧及/或含氧化合物，且第二材料包含氮及/或含氮化合物。例如，第一材料可包括一氧化物（例如氧化矽），且第二材料可包括一氮化物（例如 Si3N4 或 SixOyNz)。例如，在其中隧道介電層包含一三層ΟΝΟ結構之本發明的具體實施例中，該底部氧化層及頂部氧化層可包含二氧化石夕，且中間氮化層可由例如氮氧化石夕及氮化石夕構成，其中氮化矽的濃度（即，二者中具有較小電洞穿隧阻障高度的材料)在此層内非固定，而係在具有夾置氧化層之二介面間的該層内某些深點處達到最大值。在其中具有最小電洞穿隧阻障高度之材料達到其最大濃度的中間層内之精確點並非關鍵，只要其依梯度出現且在中間層内某些點處之隧道介電層中達到其最大濃度。具有最小電洞穿隧阻障高度之材料的梯度濃度可有利於改進非揮發性記憶元件之各種性質，尤其係具有 SONONOS或SONONOS狀結構者。例如，可縮小保持狀 681939-27U1 18 1306669 態電荷損失、可改進在高電場下之電洞穿隧、及在其可能程度下可避免在隧道介電質中之電荷陷獲。隧道介電層的能帶圖可依據本發明之此方面有利地修改，使得中間層的價能帶位準及傳導能帶位準不具有固定值，而係橫跨該層之厚度隨著具有最小電洞穿隧阻障高度的材料濃度變化。參考圖5e，依據本發明之此方面的ΟΝΟ 三層隧道介電質的修正係透過一能帶圖顯示。中間層（層2) 係由氮化石夕構成。外部層（層1及層3)係由二氧化石夕構成。層2中氮化矽之濃度會變化，使得價能帶位準及傳導能帶位準分别在其中氮化矽濃度為最高之層2的深度達到最大及最小值。圖5e中顯示三種可能的氮化矽濃度梯度，其係由表示因濃度梯度產生之可變價能帶位準及傳導能帶位準的虛線描述。如圖5e中顯示，藉由在虛線上表示層2中三替代性氮化矽濃度最大值之圓圈，最低價能帶位準及最高傳導能帶位準與氮化矽濃度最大值一致。依據本發明此等具體實施例之多層的隧道介電結構可依許多方式製備。例如，可使用任何數目之習知氧化作用方法形成一第一二氧化碎或氮氧化碎層，該方法包括但不限於熱氧化作用、自由基(ISSG)氧化作用及電漿氧化/氮化作用，以及化學汽相沈積過程。一具有SiN之梯度濃度的中間層接著可例如經由化學汽相沈積方法，或另一選擇係藉由在第一層頂部形成之過量氧化物或氮氧化物的電漿氮化作用形成。一第三層（上氧化層）可接著例如藉由氧化作用或化學汽相沈積形成。 681939-27U1 19 1306669 一電荷儲存層接著可形成在隧道例中，可在隧道介電結構上形成約5奈、、’Q冓上。在一範儲存層。在一特定範例中，可使用約7太10不米的電荷石夕層。在電荷f堵存層Ji的絕緣層可為❸'、或更厚的氮化例如，可使用'約9奈米或更厚的氣化石夕/。米至12奈米。理轉換氧切層的至少〆部分以形成“〜可，t處用以形成適合材料的複數層之任何已；在田述皆可用來沈積或形賴道介㈣、發的方法’ ^ Λ Α 电何储存層及/或絕绦層。適σ方法包括例如熱成長方法及化學汽相沈積方法: 在一範例中，熱轉換過程可提供高密度或濃度之介面陷陕，其可提升記憶it件的陷獲效率。例如，氮=物二熱轉換可在約100MC處進行’同時閘極流量比係H2 : 02=1000 : 40〇〇sccm。此外，因為氮化矽大體上具有極低(大約1.9eV)之電洞阻障’故在高電場下其對電洞穿隧可變得無障礙。同時，一隧道介電質（例如〇N〇結構）的總厚度，可防止電子在低電場下直接穿隧。在一範例中’此不對稱行為可提供使一記憶元件不僅提供快速電洞穿隧抹除，而且在保持期間減少或免除電荷洩漏。可藉由0.12微米NROM/NBit技術製造一範例性元件。表1顯示在一範例中之元件結構及參數。所揭具有一超薄0/N/0之隧道介電質可改變電洞穿隧電流。在一範例中，一較厚(7奈米）N2層可作為一電荷陷獲層’並且一 03(9 奈米）層可作為阻隔層。N2及03二者皆可使用NROM/NBit 681939-27U1 20 1306669 技術製造。

底部氧化物（〇 1) 中間氮化物(N1) 20 中間氧化物(02) 18 陷獲氮化物(N2) 70 阻隔氧化物(03) 90 問極· N多晶砍通道長度：0.22微米通道寬度：0.16微米在本發明一些較佳具體實施例中，一閘極可包含功函數大於N多晶石夕之材料。在本發明一些較佳具體實施例

中’此咼功函數閘極材料可包含例如始、銥、鶴、及其他貴金屬之金屬。較佳的係，此等具體實施例中之閘極材料的功函數大於或等於約4.5eV。在尤其較佳具體實施例中，閘極材料包令南功函數金屬’例如翻或銀。此外，較佳之高功函數材料包含但不限於P+多晶矽，及諸如氮化鈦及氮化钽之金屬氮化物。在本發明之尤其較佳具體實施例中，閘極材料包含鉑。依據本發明一較佳具體實施例具有高功函數閘極材料之範例性元件，亦可由0.12微米NROM/NBit技術製成。表2顯示在一範例中之元件結構及參數。所揭具有一超薄 O/N/O之隧道介電質可改變電洞穿隧電流。在一範例中， 681939-27U1 21 1306669 -較厚（7奈米）的犯層可作為—電荷陷獲層，並且一卿奈米)層可作為阻隔層。N2及03二者皆可使用nr〇m/nbk 技術製造。表2

通道長度：〇·22微米 ___ 底部氧化物

中間氮化物中間氧化物陷獲氮化物(N2) 阻隔氧化物通道寬度：0.16微来依據本發明具體實施例具有高功函數閘極材料之記憶單元顯現比其他具體實施例改進甚多的抹除性質。高功函數問極材料抑制閘極電子注入陷獲層中。在本發明二些具體實施例中’其中記憶單元包含-Ν+多晶刊極，在抹除期間電洞穿隧到電荷陷獲層且同時閘極電子注入。此自收斂抹除效應導致在抹除狀態中更高的臨限電壓位準，其在 NANDM巾可料符合f求。可將簡本發明具有^功函數閘極材料具體實施例之記憶單元用於各種類型的記情體應用，包括例如NOR及nAND型記憶體。然而，依據本發明具有高功函數閘極材料具體實施例的記憶單元，係尤其適用於NAND應用，其巾在抹_設狀態中提升臨限 681939-27U1 22 1306669 電壓可能不符合需求。依據本發明具有高功函數閘極材料具體實施例的記憶單元，可經由電洞穿隧方法及較佳係經由-FN抹除操作來抹除。中。為了比較’亦使用WKB近似" 7a中測量值的抽取電洞電流係顯示在如以上討論之圖6

元件（其中閘極係由鉑構成且隧道介之ΟΝΟ結構）的臨限電壓值係顯示具體實施例之記憶卜電層包括15/20/18埃在圖7b中。如圖7b中 δ電雙（-18V)處，該元件一具有一ΟΝΟ穿隧介電質及/ N+多晶矽閘極之範例性元件，可藉由習知SONOS或NR〇M方法程式化，且由通道FN電洞穿隧抹除。圖7a顯示在一範例中具有一〇Ν〇穿隧介電質之範例性SONONOS元件的抹除特徵。參考圖 7a ’ 一較高的閘極電壓導致更快速之抹除速率。其亦具有更高的飽和Vt，因為閘極注入亦係更強並且產生之動態平衡點（其決定Vt)更高。圖式右手側顯示當臨限電壓根據抹除閘極電壓達到約3到約5伏特之最小值。藉由微分圖7a 中的曲線可由-暫悲分析方法抽取電洞穿隨電流。來自圖 1 rb .¾. H > t k . 一 — 示在圖

顯示，-FN FN抹除操作期間在類似閘極 681939-27U1 23 1306669 的臨限電壓可設定在_3V以m 以下。圖7c中顯示該元件之對應電容相對於閘極電壓值。此外依據本發明具有高功函數閘極㈣具體實施例的記憶元件之㈣性質紅改進。具有侧極之記憶元件的保持性質係㈣在圖7d巾，其巾電容係勒為在抹除及程式化後，域著在各操作後3G分鐘後及各㈣後二小時與閘極電壓成函數。已觀察到最小偏差。依據本發明各種具體實施例之記憶單元可用至少二分離方案操作。例如，具有反向讀出（模式⑽CHE程式化可用來執行-2位元/單元操作。此外，亦可將低功率+FN 程式化(模式2)用作-2位元/單元操作。二模式皆可使用相同電洞穿隧抹除方法。模式1較佳係可用作N〇R型快閃記憶體之虛擬接地陣列架構。模式2較佳係可用於NAND 型之快閃記憶體。圖8之範例顯示在模式1操作下，依據本發明一具體實施例的虛擬接地陣列架構NOR型快閃記憶體的極佳耐久性質。具有隧道介電結構之此等記憶元件的抹除退化不會發生，因為電洞穿隧抹除(Vg=-15V)係一均勻通道抹除方法。圖9中亦顯示對應的IV曲線，其顯示在多次P/E循環後該元件的少許退化。在一範例中，此可能因超薄氧化層/ 氮化層擁有良好之應力免除性質。此外’該記憶元件不會有熱電洞引入之損害。圖丨〇顯示依據本發明一具體實施例之NAND型快閃記憶體在模式2下操作中的耐久性質。為了更快速的收斂抹除時間，可使用更大的偏壓（Vg=-16V)。 681939-27U1 24 1306669 在此範例中亦τ獲得極佳耐久性圖 4顯壬任4占，圖4顯示依擔士 & SONONOS元件的電在月具體貝知例之範例性 60mV之電荷損失。^寺’其中在1〇0小時後僅觀察到 SONOS元株古、λ此改進方案的電流值等級比習知呵。G加速保持測試亦顯示可在低電場抑制

二=二1顯示針對1〇ΚΡ/Ε循環元件的VG加速保持須Μ之犯例。電荷損失於麵秒應力後在高應力下係小，其指示可抑制在小電場處之電洞直接請。、因此’在上述範例中所指的SONONOS設計可提供呈有極佳财久性質之快速電洞㈣抹除。如以上所指，^ ;OR與NAND 一類型氮化物儲存快閃記憶體中實施該設计。此外，依據本發明—具體實施例之記憶體陣列可包括多個具有類似或不同組態之記憶元件。在根據本發明之陣列的各種具體實施例中，可使用根據本發明之記憶單元以取代在—虛擬減㈣架構中之習知NROM或SONOS元件。可藉由使用FN電洞穿随而非熱電洞注人解U減輕可#性_和抹除退化。在不用以下描述的料結構限制本發明之範訂，以下將描述依據本發明之§己憶體陣列的各種操作方法，用於範例性 NOR虛擬接地陣列架構。 CHE或CHISEL(通道激始次要電子）程式化及反向讀出可用於2位元/單元記憶體陣列。並且抹除方法可為一均勻通道FN電洞穿隧抹除。在一範例中，該陣列架構可為虛擬接地陣列或jtox陣列。參考圖12a_2〇，可將— 681939-27U1 25 1306669 01/N1/02三層結構用作隧道介電質，各層厚度約3奈米或更少以提供電洞直接穿隧。參考圖l2a_20 ’ N2可比5奈米厚以提供一高陷獲效率。一絕緣層（03)可為由溼氧化形成之氧化石夕層，例如溼轉換之頂部氧化物（氧化石夕）’以在〇3 及N2間之介面處提供密度大的陷阱。03可為約6奈米或更厚以防止電荷自此氧化矽層損失。圖12a及12b顯示一併入以上討論之記憶單元的虛擬接地陣列架構範例，諸如具有一三層ΟΝΟ隧道介電質的記憶單元。尤其係，圖12a顯示記憶體陣列之一部分的等效電路，並且圖12b顯示該記憶體陣列之一部分的範例性布局。此外，圖13顯示併入該陣列中之若干記憶單元的斷面示意圖。在一範例中，埋入式擴散(BD)區域可為用於記憶單元之源極或汲極區的N+摻雜接面。基體可為p型基體。為了避免BDOX區域(BD上的氧化物)在-FN抹除期間的可能崩潰，在一範例中可使用一厚BDOX(>50奈米）。圖14a及14b顯示一用於併入具有上述隧道介電質設計之2位元/單元記憶單元的範例性虛擬接地陣列之可能電月1J，所有元件

條件的效果。使用RESET，疋1可細授增Μ運到動態平衡儘管記憶單元因例如在其製程子重置(RESET)方案。在執行進一步p/E循環可首先經歷一電子「RESET」。—RESET堝: 681939-27U1 26 1306669 中電漿充電效應造成之不均勻充電，亦可使其Vt收斂。用於產生自收斂偏壓條件之替代方式係提供閘極及基體電壓，者之偏壓。例如參考圖14b，可施加Vg=-8V和P井=+7V。圖15a及15b顯示用於併入具有上述隧道介電質設計之2位元/早元兄憶早元的範例性虛擬接地陣列之程式化方案。通道熱電子(CHE)程式化可用於程式化該元件。對於圖 15a中顯示的Bit-Ι程式化，電子係局部地注入BLN(位元線N)上之接面邊緣。對於圖15b中顯示的mt_2程式化，瘳電子係儲存在BLN-Ι上。用於WL(字元線）的典型程式化電歷係約6V至12V。BL(位元線）的典型程式化電壓係約3 至7V ’且可使p井保持接地。圖16a及16b顯示用於併入具有上述隧道介電質設計之2位元/單元記憶單元的範例性虛擬接地陣列之讀取方案。在一範例中，反向讀出係用來讀取此元件以執行2位元/單兀操作。參考圖16a，對於讀取BiM，blnj係用一適合之讀取電壓（例如L6V)施加。參考圖16b，對於讀取 _ Bit-2 ’ BLN係用一適合之讀取電壓（例如j 6V)施加。在一範例中’讀取電壓可在約i至2V的範圍中。字元線及p 井可保持接地。然而，亦可執行其他已修改的讀取方案，諸如一提升Vs反向讀出方法。例如，一提升％反向讀出方法可將Vd/Vs=U/0.2V用於讀取仙_2，且Vd/Vs=〇 2/1 8 用於讀取Bit-Ι。圖14a及14b亦顯示用於併入具有上述隧道介電質設計之2位元/單元記憶單元的範例性虛擬接地陣列之扇區抹 681939-27U1 1306669 除方案。在一範例中，可同時施加扇區抹除與通道電洞穿随抹除以抹除記憶單元。在記憶單元中具有son〇n〇s钟構之ΟΝΟ隧道介電質可提供快速抹除，其可在約1〇至5〇毫秒中和自收斂通道抹除速率中發生。在一範例中，扇區抹除操作條件可類似RESET過程。例如，參考圖14a，在 WL處同時地施加¥0=約_15乂及留下所有BL為浮動可達到扇區抹除。且P井可保持接地。 Φ 或者是，參考圖Mb，施加約_8乂至WL且約+7乂至p ’ 井亦可達到扇區抹除。在一些範例中，完全扇區抹除操作可在100毫秒或更少時間内實現，而不會有任何過抹除或難以抹除之單元。上述的元件設計可有利於一提供極佳自收斂性質的通道抹除。 ^圖17顯示在使用一 SONONOS元件之範例中的抹除特徵。一 SONONOS元件之範例可使01/N1/〇2/N2/〇3的厚度分別為約Mom/?·埃，具有一 N+多晶石夕間極並: 鲁熱轉換頂部氧化物為03。已顯示用於各種間極電壓之速率。、較高之閘極電壓導致更快速的抹除速率。 e j而，收斂Vt亦更咼。此係因閘極注入在較高閘極電壓下更活躍。為減少閘極注入’可替代地使用高功函數的-p多晶残極或其他金屬閘極作為閘極材料， - 間減少閘極注入電子。力圖18顯示將S0N0N0S元件用於虛擬接地陣列架構之耐久性質。在某些範例中之耐久性質極好。用於則卜〗的程式化條件係Vg/Vd=8.5/4_4V、〇1微秒，用於扯_2係 681939-27U1 28 1306669

Vg/Vs=8,5/4_6V、0.1 微秒。FN 抹除可使用 Vg=-15V 達約 5〇毫秒以同時抹除二位元。因為FN抹除係自收斂均勻通道抹除，難以抹除或過抹除之單元通常不會出現。在—些 fe例中’上揭元件顯示絕佳耐久性質，即使不使用程式化/ 抹除驗證或步進演算法。圖19a及19b顯示在—範例中於p/E循環期間之特徵。已顯示對數標度（圖19a)及線性標度（圖1%)二者中 _ 的對應I_V曲線。在一範例中，一 SONONOS元件在多次 P/E循環後具有少許退化，使得該次限定值擺動（s s )及跨導(gm)二者在多次循環後幾乎相同。此s〇N〇N〇s元件比 NROM元件具有更優異之耐久性質。其一原因可為未使用熱電洞注入。此外，上揭的一超薄氧化物可具有比一厚隧道氧化物更佳之應力免除性質。圖20顯示在一範例中之CHISEL程式化方案。程式化該70件的一替代方法係使用CHISEL程式化方案，其使用鲁負基體偏壓增強撞擊離子化作用來增加熱載體效率。程式化電流由於體效應亦可減少。此圖中顯示典型條件，其中基體係用負電壓（-2 V)施加，並且將接面電壓減少到約 3.5V。對於習知NROM元件及技術，CHISEL程式化不可應用’因為其在靠近通道中心區可能注入較多電子。並且熱電洞抹除對於移走習知NROM元件中靠近通道中心區之電子係無效率。圖21a及21b顯示一範例中之JTOX虛擬接地陣列的設計。JTOX虛擬接地陣列提供在記憶體陣列中使用 681939-27U1 29 1306669 SONONOS記憶單構及虚擬接i也陣列^奢代性實施。在—範例巾，JTOX結 STI方法隔離。1日、—差別係JT0X結構中的元件係由顯示-對應的等效蕾型布局範例係顯示在圓叫中。圖2Jb 如上揭，依#土路’其係與一虛擬接地陣列相同。 NAND型快閃記悔發明之記鮮元結構係適於NOR與其操作方法的額夕^一者。以T將描述記憶體陣列設計及本發明之範轉下，Μ。在不用以下描述的特定結構限制各種操作方法，用2將描述依據本發明之記憶體陣列的巧於範例性NAND架構。如上述，可Μ SONONOS記憶元：4 〇Ν〇隧道介電質的η通道件用於一記憶元件。圖22a β 顧+ __ 圖22a及22b顯不一範例性記憶體陣歹卜:二^23b自二不同方向顯示體陣列的操作方法可包括，式：二免程式化诗。些滅巾可包括電路麟方法以避除了早塊閘極結構設計外，亦可使用一分裂間極 (SP1-gate)陣列，諸如位在靠近源極/汲極區之極間使用⑽⑽QS讀之财仙陣列。在—,例中，分裂閘極設計可調整⑽尺寸縮減到㈣奈米或更少。此外，可設計該等元件以獲得良好可靠性，以減少或除去浮動閘極_合效應，或二者皆達到。如上揭，—s〇n〇n〇s 記憶元件可提供極佳自收斂抹除’其可協助扇區抹除操作及W分布控制。再者’緊凑的抹除狀態分布可有利於多位 681939-27U1 30 1306669 準應用（MLC)。藉由將某些設計用作記憶體陣列結構，有效通道長度 (Leff)可被擴大，以減少或者消除短通道效應。可設計一些範例以不使用擴散接面，從而避免在記憶元件製程期間提供淺接面或使用袋狀植入的挑戰。圖1顯示具有SONONOS設計之記憶元件的範例。此外’表1註釋上述用作不同層的材料及其厚度之範例。在一些範例中’可用P+多晶矽閘極來提供較低飽和重設/抹除 > 電壓Vt，其可藉由減少閘極注入達到。圖22a及22b顯示一記憶體陣列的範例，諸如具有依據表1所述具體實施例之記憶單元的SONONOS-NAND陣列，其具有擴散接面。在一範例中’分離的元件可藉由各種隔離技術彼此隔離，例如藉由使用淺溝渠隔離（STI)或絕緣物上矽（SOI)之隔離技術。參考圖22a，一記憶體陣列可包括多條位元線(例如BL1及BL2)，及多條字元線(諸如丨 WL1、WLN-1、及WLN)。此外’該陣列可包括源極線電 1 晶體（或源極線選擇電晶體或SLT)及位元線電晶體（或位元線選擇電晶體或BLT)。如舉例’該陣列中之記憶單元可使用SONONOS設計，並且SLT及BLT可包括„型金氧半導體場效應電晶體(NM0SFET)。圖22b顯示一記憶體陣列（如NAND陣列）的範例性布局。參考圖22b，Lg係記憶單元的通道長度，並且係>己憶元件之各分離線間的空間。此外’ W係記.)咅留-'' 丁 ϋ丨思早疋的通道寬度，並且Ws係分離位元線或源極/汲極區間之隔離區寬 681939-27U1 31 1306669 度，其在一範例可為ST1寬度。再次參考圖22a及22b，記憶元件可串聯連接且形成 NAND陣列。例如，一串記憶元件可包括16或32個記憶元件，提供16或32的串數目。可使用BLT及SLT作為選擇電晶體以控制對應的NAND串。在一範例中，用於BLT 及SLT的閘極介電質可為不包括一氮化矽陷獲層的氧化矽層。此組態在一些範例中（雖然在所有情況中不一定需要）可避免在記憶體陣列操作期間BLT和SLT的可能Vt偏移。另一選擇係BLT及SLT可將複數層ONONO層的結合用作其閘極介電層。在一些範例中，施加於BLT及SLT的閘極電壓可能小於10V，其可能造成較少的閘極干擾。若BLT及SLT的閘極介電層可能被充電或陷獲電荷時，額外的-Vg抹除可施加於BLT或SLT之閘極，以使其閘極介電層放電。再參考圖22a，各BLT可與一位元線(BL)耦合。在一範例中，BL可為具有與STI相同或近似相同間距的金屬線。同樣地，各SLT係連接至一源極線(SL)。源極線係與 WL平行且連接至用於讀取感測之感測放大器。源極線可為一金屬（例如鎢），或多晶矽線，或一擴散N+摻雜線。圖23a顯示一範例性記憶體陣歹ij (如SONONOS-NAND 記憶體陣列）沿通道長度方向的斷面圖。通常，Lg及Ls近似等於F，其一般表示一元件（或節點）之關鍵尺寸。關鍵尺寸可隨著用於製造的技術而變化。例如，F=50奈米代表使用50奈米節點。圖23b顯示範例性記憶體陣列（如 681939-27U1 32 1306669 SONONOS-NAND記憶體陣列）沿通道寬度方向的斷面圖。參考圖23b，通道寬度方向的°^躁近似等於或稍大於通道長度方向中的間距。因此，一單元的尺寸係近似 4F2/單元。 ° & 在製造記憶體陣列（諸如上揭陣列）的範例中，該等過，可能有關僅使用二主要遮罩或微影㈣過程，諸如其— 用於多晶石夕（字元線)且另-用於Sti(位元線）。反之，Nand _ ^動閘極讀之製造可能需要至少二多晶梦處理及另— =晶石夕ΟΝΟ間處理。因此’所揭元件的减及製程可比該等NAND型浮動閘極記憶體更簡單。，參考圖23a ’在-範例中，字元線(WL)間之空間㈣ :形成有淺接面(如N+摻雜區的淺接面），其可作為記憶元狀源極纽極區。如圖23a中顯示，#行額外植入及/ 程(例如斜角的袋狀植入)，以提供鄰近一或多個 =面區之接_-或多個「袋狀」區或袋狀延伸。在_ 籲二範例中，此組態可提供較佳的元件特徵。。在其中sti係用於隔離分離記憶元件之範例中，阳區的溝渠深度可大於p井中之空泛寬度，尤其係當所用的接面偏壓被提升得更㊣時。例如，接面偏壓可高達，用於程式化禁止的位元線（程式化期間未選擇的位元線）。在範例中，STI區之深度可在200至4〇〇奈米的範圍中。在冗憶體陣列製成後，可在記憶體陣列的其他操作前先執行重設操作以使vt分布緊湊。圖24a顯示此操作之範例。在一範例中，在其他操作開始前，首先可施加VG1 681939-27U1 33 1306669 -7V且P井-+8V以重設陣列(vg和P井之電壓降可分到閘極電壓進入各WL和p井中）。在RESET期間，BL可浮動，或提升到與p井相同的電壓。如圖24b中顯示，重設操作可提供極佳自收斂性質。在一範例中，即使一開始將 SONONOS元件充電至各種Vt，此重設操作可使其「緊凑」至重設/抹除狀態。在一範例中，重設時間係約1〇〇毫秒。在該範例中，記憶體陣列可使用具有

0N0NO15/20/18/70/90 埃之 n 通道 SON〇N〇s 元件，其具有Lg/W=0.22/0.16微米之N+多晶矽閘極。一般而言’傳統浮動閘極元件係無法提供自收斂抹除。反之，SONONOS元件可用收斂重設/抹除方法操作。在一些範例中，因為初始Vt分布通常由於特定製程問題(諸如過程不一致性或電漿充電效應）而在相當廣的範圍中，此操作可此變得十分重要。範例性自收斂「重設」可協助使記憶7L件的初始Vt分布範圍緊湊或變窄。在程式化操作之範例中，已選定的WL·可用高電壓施加（例如約+16V至+2〇v之電壓），以引發通道洲注入。其他PASS閘極(其他未選冑WL)可加以開啟以在一串中引發^轉層。+FN程式化在—些範例中可為低功率方法°在-範例中’平行程式化方法諸如以4κ位元組單元平行1面程式化’可使程式化通量爆增至多於lGMB/sec，同時總電W耗可控制在lmA内。在—㈣例中，為避免在其他BL中之程式化干擾，一冑電壓(如⑸π之電壓）可把加於其他BL’以致反轉層f位提升更高以抑制在未選定 68J939-27U1 34 1306669 BL(例如圖25中單元b)中的電壓降。在讀取操作的範例中，已選定WL可提升至在一抹除狀態位準(EV)及一程式化狀態位準(PV)間之電壓。其他WL 可作為「PASS閑極」，以致其閘極電廢可提升至高於pv 之電壓。在—絲例中’抹除操作可與上述重設操作類似，其可允許自收斂至相同或類似重設vt。圖25顯示操作記憶體陣列之範例。程式化可包括通道 +FN電子注入進入s〇N〇N〇s氮化物陷獲|。一些範例= • 包括施加Vg=约+18V至已選定WLN-1，且施加VG'約 + 10V至其他WL以及BLT〇SLT可關閉以避免在單元B I 之通道熱電子注入。在此範例中，因為在NAND串中的所有電晶體被開啟，此反轉層穿過該等串。此外，因為係接地，BL1中之反轉層具有零電位。另一方面，其他提升至高電位(如約+7V之電壓），以致其他BIj的反轉屉電位較高。 9 % 尤其係對於單元Α(其係選定程式化的單元），電壓降係 • 約+18V，故造成+FN注入。並且Vt可提升到Pv。至於單元B，電壓降係+ 11V ’造成少許多的+FN注入，因為S 注入係對Vg敏感。至於單元C，僅施加+ 1〇v，造成沒有或可忽略的+FN注入。在一些範例中，程式化操作不^於已說明之技術。換句話說，可應用其他適當程式化抑^技術。圖24a、26及27進一步顯示陣列操作的一些範例，且顯示一些範例的耐久及保持性質。如舉例，在—4b 二保作德 681939-27U1 35 1306669 ^後的元件退化可保持極小。圖24a顯示範例性抹除操區土其可與重設操作類似。在一範例中，抹除係由扇區或 =塊執；^。如上揭，該等記憶元件可具有自收斂抹除性暂斤 _在一些範例中，抹除飽和Vt可取決於Vg。例如， A向的Vg可ie成較,的飽和。如圖26中所示，收斂時間可約10到100亳秒。圖27顯不讀取操作的範例。在一範例中，讀取可藉由加在一抹除狀Vt(EV)及一程式化狀態vt(PV)間之閘 •極電壓而執行。例如，閘極電壓可為約5V。另一方面，其 =WL及BLT和SLT係用一更高的間極電屢（如約施 ’以開啟所有其他記憶單元。在—範财，

Vt比5V高，讀取電流可能極小(<〇.luA)。若單元 vt 比5V低，讀取電流可能較高(>〇 luA)。結果，々體狀態（即已儲存的資訊）。識别圯乜古在一些範例中，用於其他WL的通過閑極電墨應高於鬲Vt狀態或程式化狀態Vt，作|女古叫° •俱—不要太同以免觸發閘極干鲁擾。在一範例中’PASS電壓係在約7至1〇v BL處的施加電M可為約lv。儘錄大讀取電壓^爭 f電流，但讀取干擾在—絲财㈣較_ j fc例中，感測放大器可放在源極線(源極感测)上線上(汲極感測）。 / — 4 % N AN D串的-些範例可具有每串8、i 6《3 件。-較大的NAND串可節省更多額外貞擔且增加陣顺率。然而，在一些範例中，讀取電流可能較小且干浐可& 681939-27U1 36 變得更明顯。园擇NAND串、U此，應基於各種設計、製造及操作因子選的適當數目。

1306669 圖2 8 —甘可每一且7^某些範例性元件的循環财久性。參考圖28，顯二=具有+FN程式化及_FN抹除的P/E循環，並且結果 ^ 7 子的耐久特徵。在此範例中，抹除條件係Vg=約-16V 達10毫粆。户 5 ^在一些範例中，僅需要單次抹除並且並不必要狀態的驗證。4 k 叛也s己憶體vt窗口良好而無退化。

圖29a及29b顯示使用不同標度的範例性記憶元件的特徵。尤其係圖29a中顯示元件的小擺動退化，並且圖 29b顯不元件的小跨導退化。圖30顯示一範例性SONONOS 兀件的保持特徵。參考圖3〇，藉由對於在1〇κ循環後且在室溫離開200小時後之元件具有少於i〇〇mV之電荷損失而提供良好保持。圖30亦顯示在高溫處之可接受電荷損失。在一些範例中，分裂閘極設計（例如分裂閘極 SONONOS-NAND設計）可用來達成記憶體陣列的更進一步按比例縮小。圖31顯示使用此設計之範例。參考圖31，可縮小各字元線間、或共享相同位元線的二相鄰記憶元件間之空間（Ls)。在一範例中，Ls可縮小到約30奈米或更少。如範例中，使用分裂閘極設計之記憶元件沿相同位元線可月€僅共旱一源極區或·一汲·極區。換句話說，對於一些記憶元件而言，分裂閘極SONONOS_NAND陣列可不使用擴散區或接面（例如N+摻雜區）。在一範例中，該設計亦可減少或免除淺接面及鄰近「袋狀」的需要，其在一些範例中可能涉及更複雜的製程。此外，在一些範例中，該設計較少 681939-27U1 37 1306669 受短通道效應的影響，因為已增加通道長度，諸如在一範例中增加到Lg=2F-Ls。圖32顯示一使用分裂閘極設計之記憶體陣列的範例性製程。該示意圖僅係示範性範例，並且該記憶體陣列可以各種不同方法設計及製造。參考圖32，在形成用於提供記憶元件之多層材料後，可使用一氧化矽結構作為形成於該等層上之硬遮罩將該等層圖案化。例如，可藉由微影及蝕刻過程以界定該等氧化矽區。在一範例中，用於界定初始氧化矽區之圖案可具有約F的寬度且氧化矽區間之空間約F，產生約2F之間距。在圖案化初始氧化矽區後，氧化矽間隔件可接著形成，以圍繞已圖案化區而擴大各氧化矽區且窄化其間距。再次參考圖32，在形成氧化矽區後，其等被用作硬遮罩以界定或圖案化其底層以提供一或多個記憶元件，如同多個NAND串。此外，絕緣材料(例如氧化矽）可用來填充相鄰記憶元件間之空間，例如圖32顯示的空間Ls。在一範例中，沿相同位元線之相鄰記憶元件間的空間 Ls可在約15奈米到約3 0奈米的範圍中。如上述，在此範例中，有效通道長度可擴大到2F-Ls。在一範例中，若F 係約30奈米且Ls係約15奈米，則Leff係約45奈米。對於該等範例性記憶元件的操作，閘極電壓可減少到15V以下。此外，字元線間之多晶矽間電壓降可經設計成不大於 7V，以避免在Ls空間中之間隔件崩潰。在一範例中，此可藉由在相鄰字元線間具有少於5MV/cm之電場而達到。 681939-27U1 38 1306669 用於習知NAND浮動閘極元件之擴散接面的Leff係其閘極長度的大約一半。相反地，在一範例中，若F係約5〇奈米並且Leff係約30奈米，Leff係所建議設計（分裂閘極 NAND)的大約8〇奈米。更長的Leff可藉由減少或免除短通道效應的影響而提供更佳的元件特徵。如上述，分裂閘極的NAND設計可進一步縮小相同位兀線之相鄰記憶單元間之空間（Ls)。反之，傳統nand型泰/爭動閘極的元件可能不提供小間距，因為浮動閘極間耦合 f應可⑨失·^記憶體窗口。當相鄰浮動閘__合電容问時，浮動閘極間耗合係相鄰記憶單元間之干擾（浮動閘極 =的工間小，以致相鄰浮動閘極間的耦合電容極高，使得项取干擾發生）。如上揭，該設計可消除製造一些擴散接面之需要，並且若開啟所有字元線則反轉層可直接連接。因此，該設計可簡化記憶元件的製程。如舉例，上述包括結構錢計、陣顺計及記憶元件

所述之一些範例亦可應用體的尺寸，例如NAND快記憶體。某些範例可提供閃記憶體及用於資料應用之快閃記憶體具有均勻及自收斂诵i酋雷彌空岐..

内之元件-致性而不會具有不穩定疋的位元或單元。再者， n i不付〇 'oj 681939-27U1 1306669 可經由分裂閘極NAND設計提供良好短通道元件 /、可在記憶兀件操作期間提供更好的感測裕度。及說明:ΐ:明實施例之前揭内容’係供例示精破、、’耄热遺漏或欲限制本發明為所揭露之施例㈣〜熟習此項技藝者應即瞭解可對上述各項具體實應而不致悖離其廣義之發明性概念。因此，蓋於本發明並不限於本揭之特定具體實施例，而係為涵飾:屬如後载各請求項所定義之本發明精神及範圍内的修【圖式簡單說明】々田併同各隨附圖式而閱覽時，即可更佳瞭解本發明之 :要以及上文詳細說明。為達本發明之說明目的，各圖繪有現屬較佳之各具體實施例。然應瞭解本發明不限於餐之精销置料及設備裝置。在各圖式中：

圖la及lb分別係依據本發明一具體實施例的ν通道古己情單- » α平7L，及依據本發明—具體實施例的p通道記憶單元之斷面示意圖；圖2係依據本發明之—具體實施例的隧道介電結構在各種程式化方法下之臨限電壓（電荷陷獲容量）的圖示；圖3係依據本發明之—具體實施例的SONONOS記憶單兀之臨限電壓在抹除期間隨時間改變的圖示；圖4係依據本發明一具體實施例的SONONOS記憶單元之臨限電壓在保持期間隨時間改變的圖示； 681939-27U1 1306669 圖5a-5e係依據本發明各種具體實施例的ΟΝΟ隧道介電結構之能帶圖；圖6係用於三種不同隧道介電結構之電洞穿隧電流相對於電場強度的圖不，圖7a係依據本發明一具體實施例的記憶單元在各種類型之程式化後的抹除期間隨時間改變之臨限電壓的圖示；圖7b係依據本發明一具體實施例具有一鉑閘極的記憶單元在抹除期間隨時間改變之臨限電壓的圖示；圖7c及7d係有關圖7b中之記憶單元的電容相對於電壓的圖示；圖8係依據本發明一具體實施例的記憶單元在各種操作條件下於許多程式化/抹除循環過程中的臨限電壓之圖示；圖9係依據本發明一具體實施例的記憶單元在1循環和1〇3循環後之電流-電壓（IV)關係圖示；圖10係依據本發明一具體實施例的記憶單元在一組程式化及抹除條件下於許多程式化/抹除循環過程中的臨限電壓之圖示；圖11係依據本發明一具體實施例的記憶單元在VG加速保持測試下之臨限電壓隨時間改變的圖示；圖12a及12b分別係依據本發明一具體實施例的記憶單元之虛擬接地陣列的等效電路圖及布局圖；圖13係圖12b中所示依據本發明一具體實施例的記憶 681939-27U1 41 1306669 單元之虛擬接地陣列沿線12B-12B取得的斷面示意圖；圖14a及14b係包含依據本發明一具體實施例的記憶單元之記憶體陣列的等效電路圖，且描述依據本發明之操作的二具體實施例之適合的重設/抹除電壓；圖15a及15b係包含依據本發明一具體實施例的記憶單元之記憶體陣列的等效電路圖，其描述依據本發明程式化之一方法；圖16a及16b係包含依據本發明一具體實施例的記憶單元之記憶體陣列的等效電路圖，其描述依據本發明讀取一位元之方法；圖17係依據本發明一具體實施例的記憶單元在各種抹除條件下隨時間變化的臨限電壓圖示；圖18係依據本發明一具體實施例的記憶單元在許多程式化/抹除循環過程中的臨限電壓之圖示；圖19a及19b係依據本發明一具體實施例的記憶單元，在各種閘極電壓下於汲極處之電流分别依對數標度及線性標度的圖示；圖20係包括依據本發明一具體實施例的記憶單元之陣列的等效電路圖，其描述依據本發明程式化一位元的方法；圖21a及21b係依據本發明一具體實施例之虛擬接地陣列的布局圖和等效電路圖；圖22a及22b分別係依據本發明一具體實施例的記憶單元之NAND陣列的等效電路圖及布局圖； 681939-27U1 42 1306669 圖23a刀’ ⑽_ & 23b分別係依據本發明一具體實施例的記憶早兀之νανγ)姑 υ陣列沿圖22b中所示線22Α-22Α及22Β-22Β 取传的斷面圖； &係依據本發明一具體實施例的NAND陣列之等双電路圖，软知力知述依據本發明之操作方法；圖24b係# & 1 對二具有依據本發明一具體實施例在重設操作期間針

電ί的圖^同初始臨限電壓的記憶單元隨時間改變之臨限圖 25值電路圖；、依據本發明—具體實施觸操作方法之等效圖 26传分秘丄電壓在各種祙^ίί發明—具體實施例的記憶單元之臨限。抹除條件下隨時間改變的圖示；等效L27圖係描述依據本發明-具體實施例的操作方法之程Κ圖hJL係依據本發明—具體實施例的記憶單元在-电式化及抹除條件下於許多程式化/技广猫户、，限電壓之圖示；化/抹除錢〈過程中的臨圖29a及29b係在依據本發明一元，在各種閘極電壓τ於沒極處汽在2唐§己憶單處分别依照對數標度及線性標度的^在二不_環數目圖30係依據本發明—具體實施電壓在三不同溫度和循環條件二己^之臨限圖示；午下於保持期間隨時間變化的圖31係依據本發明—且_杂 /、體只轭例的NAND陣列字元 681939-27U1 43 1306669 線之斷面示意圖；及圖32係依據本發明一具體實施例的NAND陣列字元線形成技術之斷面示意圖。【主要元件符號說明】 100 η通道記憶單元 101 Ρ型基體 102 Ν型摻雜區 104 η型掺雜區 106 通道區 120 隧道介電結構 122 下方薄氧化層 124 小電洞穿隧阻障高度氮化層 126 上方薄氧化層 130 電荷陷獲/電荷儲存層 140 絕緣層 150 閘極 200 ρ通道記憶單元 201 η型基體 202 ρ型摻雜區 204 Ρ型摻雜區 206 通道區 220 隧道介電結構 222 下方薄氧化層 224 小電洞穿隧阻障高度氮化層 681939-27U1 44 1306669

226 上方薄氧化層 230 電荷陷獲/電荷儲存層 240 絕緣層 250 閘極 681939-27U1 45

Claims

1306669 j.----------- 年广月,2^1(更)正替換頁十、申請專利範圍： _----' ^ 1. 一種記憶單元，其包含： 1 一半導體基體’其具有設置於該基體之一表面下且由一通道區分離的一源極區及一没極區；一多層隧道介電結構，其係設置於該通道區上，該多層隧道介電結構包含具有一小電洞穿隧阻障高度之至少一層；一電荷儲存層，其係設置於該多層隧道介電結構 • i; 一絕緣層，其係設置於該電荷儲存層上；及一閘極電極，其係設置於該絕緣層上；其中，該多層隧道介電結構係用以使電荷穿遂，該電荷儲存結構係用以陷獲電荷，使得電荷穿遂於該多層随道介電結構之後並陷獲於該電荷儲存結構。 2. 如請求項1之記憶單元，其中該多層隧道介電結構包含至少二介電層，各層具有至多達約4奈米之厚度。 • 3. 如請求項1之記憶單元，其中該多層隧道介電結構包含一第一氧化石夕層、一在該第一氧化石夕層上之第一氮化矽層、及一在該第一氮化矽層上之第二氧化矽層。 4. 如請求項1之記憶單元，其中該電荷儲存層包括從由氮化矽、Al2〇3及Hf02組成之族中選出的至少一材料。 5. 如請求項1之記憶單元，其中該絕緣層包含氧化石夕。 6. 如請求項1之記憶單元，其中該多層隧道介電結構具有一可忽略的陷獲效率。 681939-27U1 46 1306669 元種記憶體_，其包含複數個如請求項】之記憶單 ^請求項7之記憶體陣列’其中該複數個記憶單元中 9. 單元係由淺溝渠隔離及—絕緣物中之至少其一彼此分離。 = 記憶體陣列，其令該記憶體陣列包含至 10. 二：:：几線、至少二條位元線及至少—條源極線。 „項7之記憶體陣列’其中該記憶體陣列包含至 u 線選擇電晶體，其軸合至—對應位元線。 .月求項7之記憶體陣列，其中該記憶體陣列包含至 η 極線選擇電晶體，其_合至—對應源極線。 .如Μ求項7之記憶體陣列，其中該基體包含至用於該記憶元件之淺接面。 A =求項丨之記憶單元，其中具有—小電洞穿隨阻障至少一層的一電洞穿隨阻障高度少於或等於求項1之記憶單元，其中具有—小電洞穿隨阻障巧又之該至少一層的一電洞穿隨阻障高度少於或等於約 1.9eV。 ' =求項1之記憶單元’其中該多層穿隨介電結構包括具有y小電洞穿隧阻障高度之該至少一層；一底部 θ 係3又置於該基體及該至少一層之間；且其中具有小電洞穿隧阻障高度之該至少一層的厚度大於該底部層的厚度。 681939-27UI 47 1306669 16. 如請求項丨之記情罝一括呈古，其中該多層隧道介缔^士椹勺括-有-小電洞穿隧阻障 "“構包層，其係設置於層；一底部 …λ基肢及該至少—層層，其係設置在該雷尸μ士日之間，及一頂部 17. 如請长項 °Τ洁存層及該至少-層之間。月衣項16之記憶單元，1 括氧化石夕，且具有—小+ 底韻及該頂部層包層包含氮化石夕]电洞穿隨阻障高度之該至少一 18. 如請求項16之記憶單元，其中且高度之該至少-層的厚产女μ、丨電洞穿隨阻障 19. 如請求項17之# Λ度底部層的厚度。哨i /之5己憶早兀，其中具有一高度之該至少一岸的严声士认+ 电洞穿隧阻障 2〇 5 θ的厗度大於该底部層的厚度。 •如明求項1之記憶單元，其中之节耸展欠目士办夕層1^逼介電結構中之該相各具有至多達約4奈米的厚度。 .如睛求項1之記憶單元，其中哕之該笤Μ久目+ 、 Μ層隧道介電結構中之該等層各具有約！至約3奈米的厚度。 Μ 22. —種記憶單元，其包含：一半導體基體’其具有設置於該絲之由-通道區分離的一源極區及—汲極區；、且方 - Ο/Ν/Ο隧道介電結構，其係設置於該通上；電荷儲存層，其係設置在該〇Ν〇隧道介電結構一絕緣層，其係設置於該電荷儲存層上方丨及一閘極電極，其係設置於該絕緣層上； 681939-27U1 48 1306669 其中，該O/N/O隧道介電結構係用以使電荷穿遂，該電荷儲存結構係用以陷獲電荷，使得電荷穿遂於該 O/N/O隧道介電結構之後並陷獲於該電荷儲存結構。 23. 如請求項22之記憶單元，其中該O/N/O隧道介電結構中之該等層各具有至多達約4奈米的厚度。 24. 如請求項22之記憶單元，其中該O/N/O隧道介電結構中之該等層各具有約1至約3奈米的厚度。 25. 如請求項22之記憶單元，其中該O/N/O隧道介電結構之氮化層的厚度大於該O/N/O隧道介電結構之底部氧化層的厚度。 26. 如請求項24之記憶單元，其中該O/N/O隧道介電結構的氮化層之厚度大於該O/N/O隧道介電結構的底部氧化層之厚度。

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