CN101512776A - 可缩放电可擦除可编程存储器 - Google Patents
可缩放电可擦除可编程存储器 Download PDFInfo
- Publication number
- CN101512776A CN101512776A CNA2007800324691A CN200780032469A CN101512776A CN 101512776 A CN101512776 A CN 101512776A CN A2007800324691 A CNA2007800324691 A CN A2007800324691A CN 200780032469 A CN200780032469 A CN 200780032469A CN 101512776 A CN101512776 A CN 101512776A
- Authority
- CN
- China
- Prior art keywords
- transistor
- volatile memory
- memory transistor
- well region
- source access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 144
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 238000005516 engineering process Methods 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 101100366707 Arabidopsis thaliana SSL11 gene Proteins 0.000 description 11
- 101100366562 Panax ginseng SS12 gene Proteins 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
一种非易失性存储器包括一个或多个EEPROM单元对。每个EEPROM单元对包括三个晶体管且存储两个数据位，实际上提供1.5个晶体管EEPROM单元。EEPROM单元对包括第一非易失性存储器晶体管、第二非易失性存储器晶体管以及源极存取晶体管。该源极存取晶体管包括：与第一非易失性存储器晶体管相连续的第一源极区；与第二非易失性存储器晶体管相连续的第二源极区；以及穿过第一阱区向下延伸至与第二阱区接触的漏极区。第一、第二、和第三半导体区和第二阱区具有第一导电类型，而第一阱区具有与第一导电类型相反的第二导电类型。
Description
发明领域
本发明涉及电可擦除可编程存储器(EEPROM)单元。
相关技术
图1是示出包括电可擦除可编程存储器(EEPROM)单元的2×2阵列101-104的常规存储器系统100的电路图。EEPROM单元101-104分别包括CMOS存取晶体管111-114、和非易失性存储器(NVM)晶体管121-124。存取晶体管111和113的漏极耦合到漏极(位线)端子D1。同样，存取晶体管112和114的漏极耦合到漏极(位线)端子D2。存取晶体管111-114的源极分别耦合到NVM晶体管121-124的漏极。NVM晶体管121-124的源极共同耦合到源极端子S12。存取晶体管111-112的选择栅极共同连接到选择线SL1，而存取晶体管113-114的选择栅极共同连接到选择线SL2。NVM晶体管121-122的控制栅极共同连接到控制线CL1，而NVM晶体管123-124的控制栅极共同连接到控制线CL2。
图2是EEPROM单元101和外围晶体管201和202的截面图。外围晶体管201-202与EEPROM单元101-104位于同一芯片之上，而且通常用来存取这些EEPROM单元。外围晶体管201包括源极211、漏极212、控制栅极210、以及栅极介电层213。栅极介电层213具有第一厚度T1，该厚度根据用来控制外围电路的第一电压来选择。例如，厚度T1可以是75埃或更小，具体取决于工艺。同样，外围晶体管202包括源极221、漏极222、控制栅极220、以及栅极介电层223。栅极介电层223具有第二厚度T2，该厚度根据用来控制外围电路的第二电压来选择。例如，厚度T2可以是300埃，以应付15伏的控制电压。
存取晶体管111包括具有第二厚度T2的栅极介电层231。选择栅极SG1位于此栅极介电层231之上。NVM晶体管121包括栅极介电层232，其绝大部分的厚度接近第二厚度T2。介电层232包括薄介电隧道区233，其具有约100埃的第三厚度T3。存储电荷的浮置栅极FG1位于栅极介电层232(包括隧道介电区233)之上。隧道介电区233位于高掺杂N+区235之上，该高掺杂区是存取晶体管111和NVM晶体管121所共享的n型源/漏扩散区的延伸。厚度为T4的多晶硅间介电层234位于浮置栅极FG1之上。控制栅极CG1位于多晶硅间介电层234之上。栅极介电层234的厚度T4根据用来控制NVM晶体管121的电压来选择。例如，介电层234可以是具有约200埃的等效二氧化硅厚度的复合电介质(氧化物-氮化物-氧化物)，以应付约15伏的编程电压。EEPROM单元102-104与EEPROM单元101一样。
为了擦除EEPROM单元101和102，对控制线CL1和选择线SL1施加高编程电压VPP(约15伏量级)。漏极端子D1-D2和源极端子S12接地。在这些条件下，NVM晶体管121-122的浮置栅极耦合到编程电压VPP的一部分，其足以产生从下扩散延伸区235穿过薄栅极介电区233的隧道电流。因此，NVM晶体管121-122中的隧道电流将使过量的电子被俘获在这些NVM晶体管的浮置栅极中。这些被俘获的电子增大了NVM晶体管121-122的阈值电压(即擦除NVM晶体管121-122)。EEPROM单元101-102可与EEPROM单元103-104无关地擦除。或者，EEPROM单元103-104可与EEPROM单元101-102同时擦除。
为了对EEPROM单元101编程，对漏极端子D1施加高编程电压VPP(15伏)以选择线SL1。控制线CL1和选择线SL2接地。源极端子S12和漏极D2左浮置。在这些条件下，存取晶体管111导通，对NVM晶体管121的漏极延伸区235施加高编程电压VPP。薄栅极介电区233上的高电压使电子从浮置栅极FG1去除，从而使此晶体管具有较低阈值电压。
存取晶体管111的漏极在触点周围必须具有较大的有源区，以完全接收高编程电压VPP。此外，存取晶体管111的选择栅极SG1必须较大，以完全接收高编程电压VPP。因此，对特征尺寸小于0.35微米的工艺来说，存取晶体管111不可缩放。同样，存储器晶体管121的栅极区大，以在隧道介电区233下容纳漏极延伸扩散区235。存取晶体管112-114和存储器晶体管122-124分别存在相同的限制。因此期望得到能缩放为亚0.35微米工艺的EEPROM系统。
人们已经提出了几种解决方案来将EEPROM型存储器的可应用性扩展至0.35微米工艺之外的工艺。这些解决方案允许通过将位线编程电压VPP从约15至20伏降至约5伏来缩小EEPROM单元。然而，这些解决方案呈现出多个重要缺点，包括：(i)存储器操作十分复杂，在一种情况下需要将正电压和负电压都施加给阵列，(ii)用来制造这些EEPROM存储器所必需的工艺也十分复杂，从而易于使生产管理困难，以及(iii)EEPROM单元大小仍较大从而不能使制造阵列所需的更昂贵工艺趋于合理。
因此，期望得到能克服上述缺陷的改进型EEPROM阵列。
附图简述
图1是示出包括电可擦除可编程存储器(EEPROM)单元阵列的常规存储器系统的电路图。
图2是根据优选实施例的图1的两个相邻EEPROM单元沿位线的截面图。
图3是根据本发明一个实施例的EEPROM单元阵列的电路图。
图4是根据本发明一个实施例的图3的EEPROM阵列的前两行的俯视布局图。
图5A是EEPROM单元对沿图4的截面线A-A的截面图。
图5B是三个源极存取晶体管沿图4的截面线B-B的截面图。
图6A-6G是根据本发明一个实施例在各个制造阶段期间图3的EEPROM阵列的前两行的俯视布局图。
图7是根据本发明各实施例概括图3的EEPROM阵列的擦除、编程、以及读取操作的表格。
图8A和8B是示出根据本发明替换实施例制造的源极选择晶体管的截面图。
详细描述
图3是根据本发明一个实施例的EEPROM单元阵列300的电路图。EEPROM单元阵列300包括浮置栅极非易失性存储器晶体管301-312、源极存取晶体管321-326、字线WL1-WL4、位线BL1-BL3、源极选择线SS12和SS34、以及N-阱连接NW。源极存取晶体管321-326分别包括晶体管结构331-336、晶体管结构341-346、以及晶体管结构351-356。如下文中更具体所述，各个源极存取晶体管321-326实现利用单个晶体管的三个晶体管结构的功能。
存储器晶体管301-312和源极存取晶体管321-326在具有第一导电类型的阱区中制造，而该阱区位于具有与第一导电类型相反的第二导电类型的阱区中。在所述实施例中，存储器晶体管301-312和源极存取晶体管321-326是n沟道器件，使得第一阱区是p型阱，而第二阱区是深n型阱。不过，应当理解在其它实施例中导电类型可以相反。如下文中更具体描述地，源极存取晶体管321-326内的晶体管结构351-356通过形成N+区来创建，该N+区穿过p阱区延伸至与下面的深n阱区接触。
各个存储器晶体管301-312属于相应的EEPROM单元。因此，阵列300包括安排成四行和三列的十二个EEPROM单元。注意，四行(对应于字线WL1-WL4)沿图3的垂直轴延伸，而三行(对应于位线BL1-BL3)沿图3的水平轴延伸。虽然阵列300具有四行和三列，本领域普通技术人员能根据本公开构造具有不同尺寸的阵列。
阵列300中的各个EEPROM单元包括专用非易失性存储器晶体管和源极存取晶体管，其中源极存取晶体管由相同列中的相邻EEPROM单元的非易失性存储器晶体管共享。以此方式，阵列300中的EEPROM单元沿列方向组合成对。例如，EEPROM单元对315包括源极存取晶体管321与存储器晶体管301和304。因此位于阵列300的第一行、第一列的EEPROM单元包括存储器晶体管301和源极存取晶体管321，而位于阵列300的第二行、第一列的EEPROM单元包括存储器晶体管304和源极存取晶体管321。存储器晶体管301包括耦合到位线BL1的漏极、耦合到字线WL1的控制栅极、以及耦合到源极存取晶体管321的晶体管结构331的源极。存储器晶体管304包括耦合到位线BL1的漏极、耦合到字线WL2的控制栅极、以及耦合到源极存取晶体管321的晶体管结构341的源极。注意，源极存取晶体管321由存储器晶体管301和304共享。因为存储器晶体管301和304共享源极存取晶体管321，所以各个EEPROM单元实际需要1.5个晶体管。换言之，EEPROM单元对315利用三个晶体管(存储器晶体管301和304以及源极存取晶体管321)存储两位数据(存储器晶体管301和304中各一位)。因此，平均起来EEPROM单元对315需要1.5个晶体管来存储各个位(即3个晶体管/两位)。因此本发明可称为1.5个晶体管(1.5T)EEPROM。
源极存取晶体管321还通过晶体管结构351耦合到下面的深N阱区NW。如下文中更具体描述地，下面的深N阱区作为阵列300的EEPROM单元的公共阵列源极。
图4是根据本发明一个实施例的阵列300的前两行的俯视布局图，包括存储器晶体管301-306、源极存取晶体管321-323、字线WL1-WL2以及源极选择线SS12。阵列300的最后两行和阵列300的前两行一样布置。为清楚起见在图4中示出了位线BL1-BL3(但在图5A中示出了位线BL1)。在图5A-5B以及6A-6G中示出了标识图4各个区域的另外的附图标记。
图5A是EEPROM单元对315沿图4的截面线A-A的截面图。图5B是源极存取晶体管321-323沿图4的截面线B-B的截面图。
如图5A和5B所示，EEPROM阵列300在p阱区503中制造。P阱区503又在深N阱区502中制造。深N阱区502在p型衬底501中制造。图5B还示出浅沟槽隔离区505，其使EEPROM阵列300与同一衬底501上制造的其它电路隔离。
现参考图5A，存储器晶体管301包括n型漏极区621、n型源极区622、隧道栅极介电层506、浮置栅极FG1、栅极间介电层507以及字线(控制栅极)WL1。同样，存储器晶体管304包括n型漏极区624、n型源极区623、隧道栅极介电层506、浮置栅极FG3、栅极间介电层509以及字线(控制栅极)WL2。触点C1和C2穿过金属前介电层510延伸并与n型漏极区621和624接触。位线BL1形成在金属前介电层510上，并在触点C1和C2之间提供导电路径。
源极存取晶体管321包括隧道栅极介电层506、浮置栅极FG2、栅极间介电层508以及源极选择线SS12。源极存取晶体管321还分别与n型源极区622和623共享存储器晶体管301和304。在所述实施例中，栅极间介电层507-509是氧化物-氮化物-氧化物(ONO)结构，但在其它实施例中还可使用其它介电材料。
如图5B中所示，源极存取晶体管321还包括N+型指状区611-612，它们与浮置栅极FG2对准，并穿过p阱区503向下延伸以与n阱区502接触。同样，源极存取晶体管322包括N+型指状区612-613，它们与浮置栅极FG5对准；而源极存取晶体管323包括N+指状区613-614，它们与浮置栅极FG8对准。P阱区503连接到阵列300的几个位置中的金属触点(未示出)以保护存储器区域。
图6A-6G是根据本发明一个实施例在制造的多个阶段期间存储器晶体管301-306和源极存取晶体管321-323的俯视图。
如图6A所示，浅沟槽隔离(STI)区505形成在衬底501的上表面上，从而限定将形成晶体管301-306和321-323的有源极区600。此时，深n阱区502已形成。P阱区503可在STI区505形成之前或之后形成。根据所述实施例，晶体管301-306和321-323利用0.25微米工艺制造。在此实施例中，有源极区600呈现出0.25微米的尺寸W1。注意，在其它实施例中阵列300可利用其它工艺和其它尺寸来制造。还注意，与阵列300的第二个两行相关联的有源区(如果示出的话)将与有源极区600连续。
在已限定有源极区600之后，在p阱区503的暴露表面上形成隧道栅极介电层506。例如，隧道栅极介电层506可具有约70埃()和100之间的厚度。在所得结构上形成第一层多晶硅。如图6B所示，然后通过第一多晶硅掩膜将多晶硅层图案化以形成多晶硅栅电极601-603。在所述实施例中，多晶硅栅电极601-603的每一个呈现出约0.4微米的宽度W2，和约0.25微米的间隔W3。
穿过第一多晶硅掩膜进行N+注入，从而形成N+指状区611-614(并导电地掺杂多晶硅电极601-603)。控制N+注入以使N+指状区611-614接触下面的深n阱区502。在图6C中示出了所得结构。
在所得结构上形成栅极间介电层(未示出)。在所述实施例中，栅极间介电层是氧化物-氮化物-氧化物(ONO)层。然后在栅极间介电层上形成第二多晶硅层。在第二多晶硅层上形成限定字线WL1和WL2以及源极选择线SS12的第二多晶硅掩膜。然后通过第二多晶硅掩膜刻蚀第二多晶硅层，从而形成字线WL1-WL2和源极选择线SS12。穿过栅极间介电层继续刻蚀，从而形成介电层507-509(图5A-5B)。在图6D中示出了所得结构。
如图6E中所示，穿过多晶硅栅电极601-603的暴露部分进一步继续刻蚀，从而形成浮置栅极FG1-FG9。在所述实施例中，字线WL1-WL2呈现出约0.25微米的宽度W4，而源极选择线SS12呈现出约0.4微米的宽度W5。在所述实施例中，字线WL1-W12和源极选择线SS12之间的间隔W6是约0.25微米。
在去除第二多晶硅掩膜之后，在所得结构上形成n型源/漏光刻胶掩膜(未示出)，并执行n型源/漏注入，从而形成如图6F所示的n型源/漏极区621-632(并导电地掺杂多晶硅字线WL1-WL2以及源极选择线SS12)。随后去除n型源/漏掩膜。
在所得结构上形成金属前介电层510，并穿过此介电层形成触点开口。然后如图6G所示地在这些触点开口上形成触点C1-C6。在所述实施例中，各个触点C1-C6具有约0.25微米的宽度W7。各个触点C1-C6与相邻的字线WL1或WL2分开约0.25微米的距离W8。然后形成位线BL1-BL3，以使位线BL1连接触点C1和C2，位线BL2连接触点C3和C4，以及位线BL3连接触点C5和C6。在所述实施例中，各个EEPROM单元具有约1.07微米的长度、约0.65微米的宽度、以及约0.696微米2的面积。按照上述方式，可利用常规EEPROM工艺有利地制造EEPROM阵列300。
现在将描述EEPROM阵列300的操作。在每次行的基础上进行擦除操作。例如，为了擦除存储器晶体管301-303的第一行，通过将字线WL1接地来将这些晶体管的控制栅极接地。向深n阱区502和p阱区503施加编程电压VPP(例如15伏)(p衬底501接地)。位线BL1-BL3左浮置，而源极选择线SS12和SS34连接编程电压VPP。在这些条件下，隧道电流从p阱区503流向存储器晶体管301、302以及303的浮置栅极(FG1、FG4和FG7)。因此，电子从存储器晶体管301-303的浮置栅极去除，从而擦除这些存储器晶体管。
通过将相应的字线接地，可同时擦除EEPROM阵列300的其它行。例如，将字线WL3接地将会引起存储器晶体管307-309的第三行与存储器晶体管301-303的第一行同时被擦除。
向不需要擦除的存储器晶体管的控制栅极施加编程电压VPP。例如，向字线WL2-WL4施加编程电压VPP将会向存储器晶体管304-312的控制栅极施加编程电压VPP，从而阻止这些存储器晶体管被擦除。
现在将描述编程操作。为了对存储器晶体管301编程，向相应的字线WL1施加编程电压VPP，且相应的位线BL1接地。深n阱区502、p阱区503以及源极选择线SS12也接地。在这些条件下，隧道电流从存储器晶体管301的浮置栅极FG1流向p阱区503。因此，电子被注入存储器晶体管301的浮置栅极FG1，从而对此存储器晶体管编程。
向位线BL2-BL3施加中间电压VINT(例如3到5伏)可防止存储器晶体管302和303与存储器晶体管301同时被编程。更具体地，中间电压VINT可抑制这些存储器晶体管302-303中的隧道电流。通过将相应的位线接地可与存储器晶体管301同时地对存储器晶体管302和/或存储器晶体管303编程。例如，通过将相应的位线接地(与用于对存储器晶体管301编程的上述条件相结合)，可与存储器晶体管301同时地对存储器晶体管302编程。因此，可在单个行内以逐位的方式进行编程。
而且，将字线WL2-WL4接地可防止存储器晶体管304、307以及310与存储器晶体管301同时被编程。更具体地说，将字线WL2-WL4接地可抑制这些存储器晶体管304、307以及310中的隧道电流。通过向相应的字线施加编程电压VPP，可与存储器晶体管301同时地对存储器晶体管304、307和/或310编程。例如，通过向相应的字线WL3施加编程电压VPP(与用于对存储器晶体管301编程的上述条件相结合)，可与存储器晶体管301同时地对存储器晶体管307编程。因此，可在单个列内以逐位的方式进行编程。注意，位于所选行和所选列的交叉处的所有位将具有相同的编程状态。这对于以块模式写入测试图有用。
有利地，在擦除和编程操作期间，未向存储器晶体管301-312的漏结施加高编程电压VPP。此外，在位线BL1-BL3和p阱区503或n阱区502上没有施加高编程电压VPP。而且，在源极选择线SS12-SS34和p阱区503或n阱区504上没有施加高编程电压VPP。因此，源极存取晶体管321-326和存储器晶体管301-313可缩放为亚0.35微米工艺。
在每个行的基础上进行读取操作。例如，如下读取存储器晶体管301-303的第一行。向各个位线BL1-BL3施加约0.5到1.5伏(取决于读出放大器设计)的第一读取电压VR1，并向相应的字线WL1和相应的源极选择线SS12施加VDD供电电压(约2.5伏)。非选中字线WL2-W14和相应的源极选择线SS34接地。P阱区503接地，而深n阱区502保持在约0.5到1.0伏的第二读取电压VR2。在这些条件下，大读取电流将流过第一行中的已擦除存储器晶体管，而没有大读取电流流过第一行中的已编程存储器晶体管或未选中第二行的已擦除单元。耦合到位线BL1-BL3的读出放大器标识流过存储器晶体管301-303的读取电流(从而标识由这些存储器晶体管存储的位的逻辑状态)。注意与存储器晶体管301相关联的读取电流将沿一路径流动，该路径包括：深n阱502、n+区611-612、源极区622、以及漏极区621。以此方式，深n阱区502向阵列300中的所有EEPROM单元提供公共源极区。
图7是概括EEPROM阵列300的各种擦除、编程以及读取操作的表700。
在上述操作条件下，源极存取晶体管321-326从不偏置，以使隧道电流流入或流出与这些选择存取晶体管相关联的浮置栅极。例如，与源极存取晶体管321-323相关联的浮置栅极FG2、FG5、以及FG8从不受编程或擦除条件影响。因此，源极存取晶体管321-326作为常规(非存储器)晶体管工作，虽然各个这些晶体管具有非易失性存储器晶体管的基本结构。在上述实施例中，以能使制造EEPROM阵列300所需的工艺简化的方式制造源极存取晶体管321-326。
然而，在替换实施例中，可以不同的方式制造源极存取晶体管321-326。例如，在形成N+区611-614之后(参见图6C)，可使多晶硅电极601-603形成图案并刻蚀以去除这些电极的最终成为浮置栅极FG2、FG5、以及FG8的部分。然后按照图6D-6G所述的方式继续处理。图8A和8B分别是所得源极存取晶体管821-823沿如图5A和5B一样的截面线的截面图。以稍微更复杂的工艺为代价，此实施例的源极存取晶体管831-833将呈现出较好性能(因为已消除了浮置栅极FG2、FG5、以及FG8)。在替换实施例中，可进一步修改此工艺以使源极存取晶体管831-833的栅极电介质仅包括栅极介电层506或仅包括ONO结构508(但不能二者兼有)。在又一实施例中，可进一步修改此工艺以使源极存取晶体管831-833包括定制栅极电介质。
虽然已结合特定实施例描述了本发明，但应当理解这些实施例的变化对本领域普通技术人员是显而易见的。因此，本发明仅受所附权利要求限制。
权利要求书(按照条约第19条的修改)
1.一种非易失性存储器阵列，包括：
一个或多个电可擦除可编程存储器(EEPROM)单元对，各个所述对被配置成存储两个数据位，且包括：
第一非易失性存储器晶体管；
第二非易失性存储器晶体管；以及
与所述第一非易失性存储器晶体管共享所述第一源极区、且与所述第二非易失性存储器晶体管共享所述第二源极区的源极存取晶体管。
2.如权利要求1所述的非易失性存储器阵列，其特征在于，还包括耦合到所述第一非易失性存储器晶体管的漏极和所述第二非易失性存储器晶体管的漏极的位线。
3.如权利要求1所述的非易失性存储器阵列，其特征在于，还包括：
耦合到所述第一非易失性存储器晶体管的控制栅极的第一字线；以及
耦合到所述第二非易失性存储器晶体管的控制栅极的第二字线；以及
耦合到所述源极存取晶体管的栅极的源极选择线。
4.如权利要求3所述的非易失性存储器阵列，其特征在于，所述第一字线、所述第二字线和所述源极选择线沿第一轴平行延伸。
5.如权利要求1所述的非易失性存储器阵列，其特征在于，所述源极存取晶体管包括浮置栅电极和控制栅电极。
6.如权利要求1所述的非易失性存储器阵列，其特征在于，各个EEPROM单元对中仅有的所述晶体管是所述第一非易失性存储器晶体管、所述第二非易失性存储器晶体管、和所述源极存取晶体管。
7.一种非易失性存储器阵列，包括：
一个或多个电可擦除可编程存储器(EEPROM)单元对，各个所述对被配置成存储两个数据位，且包括：
第一非易失性存储器晶体管；
第二非易失性存储器晶体管；以及
源极存取晶体管，具有与所述第一非易失性存储器晶体管的源极区相连续的第一半导体区、与所述第二非易失性存储器晶体管的源极区相连续的第二半导体区、以及穿过第一阱区向下延伸至与第二阱区接触的第三半导体区，其中所述第一、第二和第三半导体区和所述第二阱区具有第一导电类型，而所述第一阱区具有与所述第一导电类型相反的第二导电类型。
8.如权利要求7所述的非易失性存储器阵列，其特征在于，还包括耦合到所述第一非易失性存储器晶体管的漏极和所述第二非易失性存储器晶体管的漏极的位线。
9.如权利要求7所述的非易失性存储器阵列，其特征在于，还包括：
耦合到所述第一非易失性存储器晶体管的控制栅极的第一字线；以及
耦合到所述第二非易失性存储器晶体管的控制栅极的第二字线；以及
耦合到所述源极存取晶体管的栅极的源极选择线。
10.如权利要求9所述的非易失性存储器阵列，其特征在于，所述第一字线、所述第二字线和所述源极选择线沿第一轴平行延伸。
11.如权利要求7所述的非易失性存储器阵列，其特征在于，所述源极存取晶体管包括浮置栅电极和控制栅电极。
12.如权利要求7所述的非易失性存储器阵列，其特征在于，各个EEPROM单元对中仅有的所述晶体管是所述第一非易失性存储器晶体管、所述第二非易失性存储器晶体管、和所述源极存取晶体管。
13.如权利要求1所述的非易失性存储器阵列，其特征在于，所述第一非易失性存储器晶体管、第二非易失性存储器晶体管、以及所述源极存取晶体管位于具有第一导电类型的第一阱区中，其中所述第一源极区和第二源极区具有与所述第一导电类型相反的第二导电类型。
14.如权利要求13所述的非易失性存储器阵列，其特征在于，所述源极存取晶体管还包括穿过所述第一阱区延伸至与所述第二导电类型的第二阱区接触的所述第二导电类型的一个或多个区域，其中所述第一阱区位于所述第二阱区中。
15.如权利要求1所述的非易失性存储器阵列，其特征在于，所述第一非易失性存储器晶体管、第二非易失性存储器晶体管、以及所述源极存取晶体管具有含相同层的栅极结构。
Claims (12)
1.一种非易失性存储器阵列，包括：
一个或多个电可擦除可编程存储器(EEPROM)单元对，各个所述对被配置成存储两个数据位，且包括：
第一非易失性存储器晶体管；
第二非易失性存储器晶体管；以及
位于第一阱区并耦合到所述第一非易失性存储器晶体管的源极、所述第二非易失性存储器晶体管的源极、以及第二阱区的源极存取晶体管，其中所述第一阱区位于所述第二阱区中。
2.如权利要求1所述的非易失性存储器阵列，其特征在于，还包括耦合到所述第一非易失性存储器晶体管的漏极和所述第二非易失性存储器晶体管的漏极的位线。
3.如权利要求1所述的非易失性存储器阵列，其特征在于，还包括：
耦合到所述第一非易失性存储器晶体管的控制栅极的第一字线；以及
耦合到所述第二非易失性存储器晶体管的控制栅极的第二字线；以及
耦合到所述源极存取晶体管的栅极的源极选择线。
4.如权利要求3所述的非易失性存储器阵列，其特征在于，所述第一字线、所述第二字线和所述源极选择线沿第一轴平行延伸。
5.如权利要求1所述的非易失性存储器阵列，其特征在于，所述源极存取晶体管包括浮置栅电极和控制栅电极。
6.如权利要求1所述的非易失性存储器阵列，其特征在于，各个EEPROM单元对中仅有的所述晶体管是所述第一非易失性存储器晶体管、所述第二非易失性存储器晶体管、和所述源极存取晶体管。
7.一种非易失性存储器阵列，包括：
一个或多个电可擦除可编程存储器(EEPROM)单元对，各个所述对被配置成存储两个数据位，且包括：
第一非易失性存储器晶体管；
第二非易失性存储器晶体管；以及
源极存取晶体管，具有与所述第一非易失性存储器晶体管的源极区相连续的第一半导体区、与所述第二非易失性存储器晶体管的源极区相连续的第二半导体区、以及穿过第一阱区向下延伸至与第二阱区接触的第三半导体区，其中所述第一、第二和第三半导体区和所述第二阱区具有第一导电类型，而所述第一阱区具有与所述第一导电类型相反的第二导电类型。
8.如权利要求7所述的非易失性存储器阵列，其特征在于，还包括耦合到所述第一非易失性存储器晶体管的漏极和所述第二非易失性存储器晶体管的漏极的位线。
9.如权利要求7所述的非易失性存储器阵列，其特征在于，还包括：
耦合到所述第一非易失性存储器晶体管的控制栅极的第一字线；以及
耦合到所述第二非易失性存储器晶体管的控制栅极的第二字线；以及
耦合到所述源极存取晶体管的栅极的源极选择线。
10.如权利要求9所述的非易失性存储器阵列，其特征在于，所述第一字线、所述第二字线和所述源极选择线沿第一轴平行延伸。
11.如权利要求7所述的非易失性存储器阵列，其特征在于，所述源极存取晶体管包括浮置栅电极和控制栅电极。
12.如权利要求7所述的非易失性存储器阵列，其特征在于，各个EEPROM单元对中仅有的所述晶体管是所述第一非易失性存储器晶体管、所述第二非易失性存储器晶体管、和所述源极存取晶体管。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/470,245 US7528436B2 (en) | 2006-09-05 | 2006-09-05 | Scalable electrically eraseable and programmable memory |
| US11/470,245 | 2006-09-05 | ||
| PCT/US2007/077514 WO2008030796A2 (en) | 2006-09-05 | 2007-09-04 | Scalable electrically eraseable and programmable memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101512776A true CN101512776A (zh) | 2009-08-19 |
| CN101512776B CN101512776B (zh) | 2011-04-27 |
Family
ID=39150273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007800324691A Expired - Fee Related CN101512776B (zh) | 2006-09-05 | 2007-09-04 | 可缩放电可擦除可编程存储器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7528436B2 (zh) |
| KR (1) | KR101309876B1 (zh) |
| CN (1) | CN101512776B (zh) |
| HK (1) | HK1133121A1 (zh) |
| TW (1) | TWI429063B (zh) |
| WO (1) | WO2008030796A2 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105845176A (zh) * | 2015-01-29 | 2016-08-10 | 精工半导体有限公司 | 半导体存储装置及数据写入方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7547944B2 (en) * | 2006-03-30 | 2009-06-16 | Catalyst Semiconductor, Inc. | Scalable electrically eraseable and programmable memory (EEPROM) cell array |
| US20090003074A1 (en) * | 2006-03-30 | 2009-01-01 | Catalyst Semiconductor, Inc. | Scalable Electrically Eraseable And Programmable Memory (EEPROM) Cell Array |
| US8139408B2 (en) * | 2006-09-05 | 2012-03-20 | Semiconductor Components Industries, L.L.C. | Scalable electrically eraseable and programmable memory |
| US8750041B2 (en) | 2006-09-05 | 2014-06-10 | Semiconductor Components Industries, Llc | Scalable electrically erasable and programmable memory |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| KR20100078535A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 반도체 메모리 셀 및 반도체 메모리 셀 제조 방법, 반도체 메모리 셀의 동작 방법 |
| US20150117110A1 (en) * | 2013-10-31 | 2015-04-30 | Zhijiong Luo | Connecting storage gate memory |
| DE102019105495B4 (de) | 2019-03-05 | 2022-09-15 | Held-Systems Gmbh | Abnahmevorrichtung zum automatisierten Abnehmen von Gewebematerialteilen, ein Verfahren zum automatisierten Abnehmen von Gewebematerialteilen und eine Produktionsanlage mit einer Fördereinrichtung und einer Abnahmevorrichtung |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US536480A (en) * | 1895-03-26 | William b | ||
| US564866A (en) * | 1896-07-28 | Offsetting device for sawmill-carriages | ||
| US5364806A (en) * | 1991-08-29 | 1994-11-15 | Hyundai Electronics Industries Co., Ltd. | Method of making a self-aligned dual-bit split gate (DSG) flash EEPROM cell |
| US5761126A (en) | 1997-02-07 | 1998-06-02 | National Semiconductor Corporation | Single-poly EPROM cell that utilizes a reduced programming voltage to program the cell |
| JPH1187659A (ja) | 1997-09-05 | 1999-03-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5862082A (en) * | 1998-04-16 | 1999-01-19 | Xilinx, Inc. | Two transistor flash EEprom cell and method of operating same |
| US6177315B1 (en) | 1999-05-28 | 2001-01-23 | National Semiconductor Corporation | Method of fabricating a high density EEPROM array |
| US6798012B1 (en) | 1999-12-10 | 2004-09-28 | Yueh Yale Ma | Dual-bit double-polysilicon source-side injection flash EEPROM cell |
| JP4068781B2 (ja) | 2000-02-28 | 2008-03-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| KR20040068552A (ko) | 2001-11-27 | 2004-07-31 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 반도체 디바이스 |
| KR20030060139A (ko) | 2002-01-07 | 2003-07-16 | 삼성전자주식회사 | 스플리트 게이트형 비휘발성 메모리 소자 및 그 제조방법 |
| JP3944013B2 (ja) | 2002-07-09 | 2007-07-11 | 株式会社東芝 | 不揮発性半導体メモリ装置およびその製造方法 |
| US7148538B2 (en) * | 2003-12-17 | 2006-12-12 | Micron Technology, Inc. | Vertical NAND flash memory array |
| US6878991B1 (en) * | 2004-01-30 | 2005-04-12 | Micron Technology, Inc. | Vertical device 4F2 EEPROM memory |
| US7075146B2 (en) * | 2004-02-24 | 2006-07-11 | Micron Technology, Inc. | 4F2 EEPROM NROM memory arrays with vertical devices |
-
2006
- 2006-09-05 US US11/470,245 patent/US7528436B2/en active Active
-
2007
- 2007-08-01 TW TW096128308A patent/TWI429063B/zh active
- 2007-09-04 KR KR1020097004647A patent/KR101309876B1/ko active IP Right Grant
- 2007-09-04 CN CN2007800324691A patent/CN101512776B/zh not_active Expired - Fee Related
- 2007-09-04 WO PCT/US2007/077514 patent/WO2008030796A2/en active Application Filing
-
2009
- 2009-11-19 HK HK09110829.7A patent/HK1133121A1/xx not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105845176A (zh) * | 2015-01-29 | 2016-08-10 | 精工半导体有限公司 | 半导体存储装置及数据写入方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2008030796B1 (en) | 2008-06-12 |
| US7528436B2 (en) | 2009-05-05 |
| TWI429063B (zh) | 2014-03-01 |
| WO2008030796A2 (en) | 2008-03-13 |
| KR101309876B1 (ko) | 2013-09-17 |
| US20080054336A1 (en) | 2008-03-06 |
| CN101512776B (zh) | 2011-04-27 |
| TW200816459A (en) | 2008-04-01 |
| KR20090064372A (ko) | 2009-06-18 |
| HK1133121A1 (en) | 2010-03-12 |
| WO2008030796A3 (en) | 2008-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101512776B (zh) | 可缩放电可擦除可编程存储器 | |
| US8139408B2 (en) | Scalable electrically eraseable and programmable memory | |
| KR100295150B1 (ko) | 비휘발성메모리장치의동작방법과상기동작을구현할수있는장치및그제조방법 | |
| US7433243B2 (en) | Operation method of non-volatile memory | |
| US5705415A (en) | Process for forming an electrically programmable read-only memory cell | |
| KR100355662B1 (ko) | 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법 | |
| US11063772B2 (en) | Multi-cell per bit nonvolatile memory unit | |
| KR100264816B1 (ko) | 비휘발성 메모리 장치 및 그 동작 방법 | |
| KR20050025244A (ko) | 반도체장치 및 그 제조방법 | |
| JP4073525B2 (ja) | 不揮発性半導体記憶装置 | |
| US6774428B1 (en) | Flash memory structure and operating method thereof | |
| KR20020050094A (ko) | 반도체장치 및 그 제조방법 | |
| US20060268607A1 (en) | Operation method of non-volatile memory structure | |
| KR100241523B1 (ko) | 플래쉬 메모리 소자 및 이를 이용한 프로그램, 소거 및 독출방법 | |
| US8750041B2 (en) | Scalable electrically erasable and programmable memory | |
| KR102128665B1 (ko) | Nor형 플래시 메모리 및 이의 제조 방법 | |
| KR100482714B1 (ko) | 트랜지스터,트랜지스터어레이,반도체메모리및트랜지스터어레이의제조방법 | |
| KR100364828B1 (ko) | 불휘발성반도체기억장치및그제조방법 | |
| CN100521214C (zh) | 非易失性存储器 | |
| TW202002254A (zh) | 反或型快閃記憶體及其製造方法 | |
| JP2002124584A (ja) | 半導体集積回路装置および半導体集積回路装置の製造方法 | |
| KR0147654B1 (ko) | 과잉소거에 의한 읽기 오동작을 방지하는 불휘발성 기억장치 및 그 제조방법 | |
| JP2021019029A (ja) | 不揮発性半導体記憶装置 | |
| JP2000049313A (ja) | 不揮発性半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| REG | Reference to a national code |
Ref country code: HK Ref legal event code: DE Ref document number: 1133121 Country of ref document: HK |
|
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR COMPONENTS INDUSTRY CO., LTD. Free format text: FORMER OWNER: CATALYST SEMICONDUCTOR INC. Effective date: 20100908 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: CALIFORNIA, UNITED STATES TO: ARIZONA, UNITED STATES |
|
| TA01 | Transfer of patent application right |
Effective date of registration: 20100908 Address after: Arizona, USA Applicant after: SEMICONDUCTOR COMPONENTS INDUSTRIES, LLC Address before: California, USA Applicant before: CATALYST SEMICONDUCTOR, Inc. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| REG | Reference to a national code |
Ref country code: HK Ref legal event code: GR Ref document number: 1133121 Country of ref document: HK |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110427 Termination date: 20210904 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |