KR20050025244A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

불휘발성 메모리를 가지는 반도체장치를 소형으로 한다.
복수의 제1전극(4G)과, 이것에 교차하는 복수의 워드선(5)과, 복수의 제1전극(4G)의 인접간이며 복수의 워드선(5)이 평면적으로 겹치는 부분에 배치된 복수의 부유 게이트 전극(6G)을 가지는 복수의 불휘발성 메모리셀(MC)을 가진 AND형의 플래시 메모리에 있어서, 상기 복수의 부유 게이트 전극(6G)의 각각의 단면형상을 상기 제1전극(4G)보다도 높은 볼록모양으로 했다. 이것에 의해, 불휘발성 메모리셀(MC)이 미세화되어도 부유 게이트 전극(6G)을 용이하게 가공할 수 있는데 더하여, 불휘발성 메모리셀(MC)의 점유 면적을 증대시키지 않고 부유 게이트 전극(6G)과 워드선(5)의 제어 게이트 전극의 커플링비를 향상시킬 수 있다.

Description

반도체장치 및 그 제조방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체장치 및 그 제조기술에 관한 것으로, 특히, EEPROM(Electrically Erasable Programmable Read Only Memory) 또는 플래시 메모리 등과 같은 불휘발성 메모리를 가지는 반도체장치 또는 그 제조방법에 적용하는 유용한 기술에 관한 것이다.
본 발명자가 검토한 불휘발성 메모리셀은, 부유 게이트 전극 및 컨트롤 게이트 전극 이외에, 어시스트 게이트 전극이라 불리는 3번째의 게이트 전극을 가지고 있다. 반도체 기판의 주면상에는, 평면 띠모양의 복수의 어시스트 게이트 전극이 서로 따르도록 배치되어 있다. 이 복수의 어시스트 게이트 전극을 덮는 절연막에 있어서, 어시스트 게이트 전극의 인접간에는 홈이 형성되어 있으며, 그 홈의 측면 및 저면에 단면이 오목한 모양의 부유 게이트 전극이 설치되어 있다. 이 부유 게이트 전극상에는, 층간막을 통해서 컨트롤 게이트 전극이 설치되어 있다.
또, 예를 들면 일본특허공개 2000-188346호 공보에는, 반도체 기판의 주면에 형성된 분리용의 STI의 인접간(隣接間)에, 단면이 볼록한 모양의 부유 게이트 전극을 설치하고, 그 표면을 덮도록 층간막을 통해서 컨트롤 게이트 전극을 설치한 구성의 NAND형의 플래시 메모리셀이 개시되어 있다(특허문헌1).
(특허문헌 1)
일본특허공개 2000-188346호 공보
그런데, 상기 불휘발성 메모리를 가지는 반도체장치에 있어서는, 점점 소형화가 진척되고 있으며, 여러가지의 문제점을 초래하지 않고, 어떻게해서 작게 할지가 중요한 과제로 되어 있다.
본 발명의 목적은, 불휘발성 메모리를 가지는 반도체장치를 소형으로 할 수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명은, 복수의 제1전극과, 이것에 교차하도록 설치된 복수의 제2전극과, 상기 복수의 제1전극의 인접간과 상기 복수의 제2전극과의 교점에, 상기 제1, 제2전극과는 절연된 상태로 설치된 전하축적용의 제3전극을 가지는 복수의 불휘발성 메모리셀을 반도체 기판 상에 구비하고, 상기 제3전극을 상기 제1전극보다도 높게 되는 단면이 볼록한 모양의 형상으로 한 것이다.
또 본 발명은, 복수의 제1전극과, 이것에 교차하도록 설치된 복수의 제2전극과, 상기 복수의 제1전극의 인접간과 상기 복수의 제2전극과의 교점에, 상기 제1, 제2전극은 절연된 상태로 설치된 전하축적용의 제3전극을 가지는 복수의 불휘발성 메모리셀을 반도체 기판 상에 구비하고, 상기 복수의 제1전극은, 상기 반도체 기판에 반전층을 형성하는 기능을 가지는 것이다.
이하의 실시형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시형태로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 관계없는 것이 아니라, 한쪽은 다른쪽의 일부 또는 전부의 변형예, 상세, 보충설명 등의 관계에 있다. 또 이하의 실시형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이라도 이하라도 된다. 또한 이하의 실시형태에 있어서, 그 구성요소(요소스텝 등도 포함한다)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것이 아닌 것은 말할 필요도 없다. 마찬가지로, 이하의 실시형태에 있어서, 구성요소 등의 형상, 위치관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이와 같은 것은, 상기 수치 및 범위에 대해서도 마찬가지이다. 또 이하의 실시형태에서 이용하는 도면에 있어서는, 평면도라도 도면을 보기 쉽게 하기 위해서 해칭을 하는 경우도 있다. 또 실시형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙으로 동일한 부호를 붙이고, 그 반복의 설명은 생략한다. 또 이하의 실시형태에서는, 전계효과 트랜지스터인 MIS·FET(Metal Insulator Semiconductor·Field Effect Transistor)를 MIS라 하고, n채널형 MIS를 nMIS라 하며, p채널형 MIS를 pMIS라 한다. 이하, 본 발명의 실시형태를 도면에 근거해서 상세히 설명한다.
(실시형태 1)
본 실시형태1에서는, 예를 들면 4Gbit의 AND형의 플래시 메모리 단체에 본 발명을 적용한 경우의 일예에 대해서 설명한다.
도1은 본 실시형태1의 플래시 메모리의 요부 평면도, 도2는 도1의 Y1-Y1선의 단면도, 도3은 도1의 X1-X1선의 단면도, 도4는 도1의 X2-X2선의 단면도를 각각 나타내고 있다. 또 도1의 부호 X는 제1방향을 나타내고, 동 도면의 부호 Y는 제1방향(X)에 직교하는 제2방향을 나타내고 있다.
본 실시형태1의 플래시 메모리가 형성된 반도체 칩의 반도체 기판(이하, 단순히 기판이라고 한다)(1S)은, 예를 들면 p형의 실리콘(Si) 단결정으로 이루어지고, 그 주면(디바이스 형성면)에는, 활성영역(2), 분리영역(3), 복수의 제1전극(4G), 복수의 워드선(제2전극)(5), 복수의 부유 게이트 전극(제3전극)(6G), 복수의 불휘발성 메모리셀(이하, 단순히 메모리셀이라고 한다)(MC) 및 복수의 선택 nMIS(Qsn0), 선택 nMIS(Qsn1)가 배치되어 있다. 기판(1S)의 단면을 보면, 기판(1S)의 메모리 영역 및 선택 트랜지스터 영역에는, p형의 웰(PW1) 및 n형의 매립영역(NISO)이 형성되어 있다. p형의 웰(PW1)은, 예를 들면 붕소(B)가 도입되어 이루어지고, 그 외주(측면 및 저면)는 n형의 매립영역(NISO)에 의해 둘러싸여 있다. n형의 매립영역(NISO)에는, 예를 들면 인(P)이 도입되어 있다.
상기 활성영역(2)은 디바이스가 형성되는 영역이다. 후술과 같이 메모리 영역의 활성영역(2)에는 비트선용의 반도체영역이 형성되어 있지 않고, 메모리 영역의 미세화가 도모되어 있다. 이 활성영역(2)의 평면외형은 분리영역(3)에 의해 규정되어 있다. 분리영역(3)은, 예를 들면 STI(Shallow Trench Isolation) 또는 SGI(Shallow Groove Isolation)이라 불리는 홈(溝)형의 분리영역으로 되어 있다. 즉 기판(1S)에 파여진 홈 내에, 예를 들면 산화실리콘(SiO2등)과 같은 절연막이 매립되는 것으로 형성되어 있다.
상기 복수의 제1전극(4G)은, 그 각각의 평면형상이 제1방향(X)으로 연장하는 직사각형 모양으로 되어 있다. 각 제1전극(4G)은 제2방향(Y)에 따라 소망의 거리를 두고 거의 평행하게 나란히 배치되어 있다. 제1전극(4G)의 가는 부분의 제2방향(Y)의 치수(폭)는 예를 들면 65㎚정도이다. 또 제1전극(4G)의 인접간격은, 예를 들면 115㎚정도이다. 이 제1전극(4G)은, 그 대부분이 상기 활성영역(2)에 평면적으로 겹치도록 배치되어 있다. 이 제1전극(4G)에 소망의 전압이 인가되면, 그 제1전극(4G)에 따라 활성영역(2)의 기판(1S)의 주면 부분에 n형의 반전층이 형성되게 되어 있다. 이 n형의 반전층은 비트선(메모리셀(MC)의 소스 및 드레인)을 형성하는 부분이다.
이 메모리셀(MC)의 소스 및 드레인이, 글로벌 비트선 및 공통 드레인 배선을 전기적으로 접속되는 기구를, 도1의 X2-X2선 및 X3-X3선의 단면도인 도4를 이용하여 이하에 서술한다. 여기에서, 도4는 X2-X2선의 단면을 나타낸 것이다. X2-X2선과 X3-X3선의 단면구조는 글로벌 비트선 혹은 공통 드레인 배선과 전기적으로 접속되는 점 이외는, 그 구조는 좌우대칭으로 동일하므로, X3-X3선에 관한 상세한 설명은 생략한다.
소망의 제1전극(4G)에 소망의 전압이 인가되면, 도1에 나타내는 제1전극(4G) 하의 활성영역(2)에는, 드레인용의 비트선(n형의 반전층)이 형성되고, 도4에 나타내는 바와 같이, 기판(1S)의 주면 부분에 형성된 n-형의 반도체영역(7)을 통해서 소망의 선택 nMIS(Qsn0)와 전기적으로 접속되며, 또한 그 선택 nMIS(Qsn0)를 통해서 공통 드레인 배선과 전기적으로 접속되도록 되어 있다. n-형의 반도체영역(7)은 제1전극(4G)과 그 제1방향(X)의 연장선상의 선택 nMIS(Qsn0)와의 사이에, 예를 들면 비소(As)가 도입되는 것으로 형성되어 있다. 또 전술한 바와 같이, 메모리셀(MC)의 소스와 글로벌 비트선으로의 접속에 관해서도 동일하다. 즉 각 제1전극(4G)은 메모리셀(MC)의 소스 영역 및 드레인 영역을 형성하기 위해서 설치되어 있다.
이와 같이 본 실시형태1에서는, 각 메모리셀(MC)을 형성하는 영역에 있어서는, 제1전극(4G)에 의해 활성영역(2)의 기판(1S)의 주면 부분에 비트선용의 반전층을 형성하므로 활성영역(2)에 비트선 형성용의 반도체영역이 형성되어 있지 않다. 이 비트선 형성용의 반도체영역을 활성영역(2)에 형성하는 경우는, 비트선 형성용의 반도체영역의 불순물 확산을 고려한 치수의 확보, 불순물 이온을 주입하기 위한 치수의 확보 및 맞춤 어긋남을 고려한 치수의 확보 등과 같은 여러가지 치수의 확보가 필요하게 되어, 메모리셀(MC)의 사이즈를 크게 하지 않을 수 없다. 이것에 대해서 본 실시형태1에서는, 각 메모리셀(MC)을 형성하는 영역에 있어서는, 비트선용의 반도체영역을 형성하지 않으므로, 메모리셀(MC)의 사이즈를 큰 폭으로 축소할 수 있어, 메모리 영역 전체의 치수를 큰 폭으로 축소하는 것이 가능하게 되어 있다. 또 제1전극(4G)은, 상기 비트선 형성 기능 이외에, 인접하는 메모리셀(MC) 사이의 아이솔레이션 기능도 가지고 있다. 이것에 의해, 메모리 영역에는 홈형의 분리영역(3)을 설치할 필요가 없어지게 되므로, 형성되는 비트선의 피치를 축소시키는 것이 가능하게 되어 있다. 또 미세화에 의한 홈형의 분리영역(3)에서 받는 응력 등의 문제도 없다. 또한 인접하는 메모리셀(MC)의 소스 및 드레인(비트선)을 공유한 구성을 형성함에 있어, 불순물을 주입해서 확산층을 형성할 필요가 없고, 반전층을 이용해서 소스 및 드레인 영역(비트선)을 형성하는 구성으로 되므로, 미세화에 의한 불순물의 열확산 등의 문제도 없어, 메모리 영역의 점유면적을 축소시키는 것이 가능하게 되어 있다.
메모리 영역의 단위영역에는, 예를 들면 4개의 제1전극(4G)(G0∼3)이 배치되어 있다. 즉 제1전극(4G(G0∼3))이 4개 1세트로 되어 있다. 도1에서는, 단위영역의 1개의 제1전극(4G(G1))의 우단에 상층 배선과의 접속용의 폭이 넓은영역(4GA)이 형성되며, 그 아래에 인접하는 제1전극(4G(G2))의 좌단에 상층 배선과의 접속용의 폭이 넓은영역(4GA)이 형성되고, 그 아래에 인접하는 제1전극(4G(G3))의 우단은 배선(4LA)와 접속되며, 그 아래에 인접하는 제1전극(4G(G0))의 좌단은 배선(4LB)과 접속되어 있는 모양이 예시되어 있다. 배선(4LA, 4LB)은, 도1의 제2방향(Y)으로 연장하는 띠모양의 패턴으로 되어 있으며, 그 각각에는 4개에 1개의 제1전극(4G(G3, G0))이 일체적으로 접속되어 있다. 즉 배선(4LA, 4LB)은, 동일한 전위를 공급하는 복수의 제1전극(4G)의 공통 배선으로 되어 있다. 이와 같은 제1전극(4G(G0∼3), 4GA) 및 배선(4LA, 4LB)은, 예를 들면 저저항인 다결정 실리콘막을 동(同) 공정시에 패터닝함으로써 형성되어 있다. 여기에서는, 형성상의 용이함 등으로부터 상기 동일한 전위를 공급하는 복수의 제1전극(4G)과 폭이 넓은영역(4GA), 배선(4LA, 4LB)을 일체적으로 형성해 동층에서 서로 전기적으로 접속하고 있다. 제1전극(4G) 및 배선(4LA, 4LB)의 두께는, 예를 들면 50㎚정도이다. 이와 같이 제1전극(4G)을 얇게 하는 것에 의해, 제1전극(4G)과 부유 게이트 전극(6G)과의 사이의 커플링비를 작게 할 수가 있으므로, 부유 게이트 전극(6G)을 낮게 할 수가 있다. 제1전극(4G) 및 배선(4LA, 4LB)과 기판(1S)의 주면과의 사이의 절연막(8)은, 예를 들면 산화실리콘으로 이루어지며, 그 두께는 이산화실리콘 환산막두께로, 예를 들면 8.5㎚정도이다. 이 제1전극(4G)의 전체 측면 및 배선(4LA, 4LB)의 편측 측면에는, 예를 들면 산화실리콘으로 이루어지는 절연막(9)이 형성되어 있다. 또 제1전극(4G) 및 배선(4LA, 4LB)의 상면에는, 예를 들면 질화실리콘(Si3N4 등)으로 이루어지는 캡막(10)이 형성되어 있다. 또 메모리 영역의 외주의 제1전극(4G), 상기 폭이 넓은영역(4GA) 및 배선(4LA, 4LB)의 캡막(10) 상에는, 예를 들면 산화실리콘으로 이루어지는 절연막(11)이 퇴적되며, 또 그 상층에는, 예를 들면 산화실리콘으로 이루어지는 절연막(12)이 퇴적되어 있다. 제1전극(4G)은 콘택트 홀(CT) 내의 플러그(PG)를 통해서 상층의 제1층배선(M1)과 전기적으로 접속되어 있다. 콘택트 홀(CT)은 상기 캡막(10) 및 절연막(11, 12)에 개구되어 있으며, 상기 폭이 넓은영역(4GA) 및 배선(4LA, 4LB)의 일부에 배치되어 있다.
상기 복수의 워드선(5)(WL)은, 1블록의 메모리셀(메모리 매트)에 대해서 256개 형성되어 있다. 본 실시형태에 있어서는 설명을 알기쉽게 하기 위해서, WL0~2까지를 나타내고 있다. 각 워드선(5)(WL0∼2)은, 그 각각의 평면형상이 제2방향(Y)으로 연장하는 직사각형 모양으로 되어 있다. 즉 각 워드선(5)(WL0∼2)은 제1전극(4G)(G0∼3)에 대해서 직교한 상태로, 도1의 제1방향(X)에 따라 소망의 거리를 두고 거의 평행하게 나란히 배치되어 있다. 이 워드선(5)의 상기 제1전극(4G)의 인접간에 위치하는 부분은 메모리셀(MC)의 제어 게이트 전극으로 되어 있다. 워드선(5)의 제1방향(X)의 설계상의 치수와, 인접하는 워드선(5)의 설계상의 간격은 동일하며, 예를 들면 90㎚정도이다. 이와 같이, 워드선(5)의 제1방향(X)의 설계상의 치수와, 인접하는 워드선(5)의 설계상의 간격을 동일하게 하는 것에 의해, 제어 게이트 전극(5a)과 부유 게이트 전극(6G)과의 커플링비의 계산을 용이하게 할 수 있으므로, 그 커플링비를 보다 좋은 값으로 설정하는 것이 가능하게 된다. 즉 제어 게이트 전극(5a)과 부유 게이트 전극(6G)과의 커플링비를 최대로 할 수 있다. 각 워드선(5)은, 예를 들면 저저항인 다결정 실리콘으로 이루어지는 도체막(5a)과, 그 상면에 형성된 텅스텐 실리사이드(WSix) 등과 같은 고융점 금속실리사이드막(5b)과의 적층막에 의해 형성되어 있다. 이 워드선(5)의 상면 상에는, 예를 들면 산화실리콘으로 이루어지는 절연막(13)이 퇴적되어 있다. 또한 제1방향(X)의 양쪽 최외측의 워드선(5)은 메모리 동작에 기여되지 않는 패턴으로 되어 있으며, 노광시의 가늘어짐을 고려해서 다른 워드선(5)보다도 폭 넓게 형성되어 있다. 또 도2에 나타내는 단면도와 같이 각 메모리셀(MC)의 Y방향에 있어서, 워드선(5)의 하층의 도체막(5a)이 각 부유 게이트 전극(6G) 사이에 절연막(18)을 통해서 매립되도록 형성되어 있다.
상기 복수의 부유 게이트 전극(6G)은, 상기 제1전극(4G(G0~3))의 인접간과, 상기 워드선(5)(WL0~2)과의 교점에 전기적으로 절연된 상태로 배치되어 있다. 이 부유 게이트 전극(6G)은 상기 메모리셀(MC)의 데이터용의 전하축적층이며, 예를 들면 저저항인 다결정 실리콘에 의해 형성되어 있다. 부유 게이트 전극(6G)은 평면에서 보면 직사각형 모양으로 형성되어 있다. 부유 게이트 전극(6G)의 제1방향(X)의 치수는 상기 워드선(5)의 제1방향(X)의 치수와 거의 동일하며, 예를 들면 90㎚정도로 되고, 부유 게이트 전극(6G)의 제2방향(Y)의 치수는 상기 제1전극(4G)의 인접간의 간격보다 약간 짧으며, 예를 들면 65㎚정도로 되어 있다.
또 부유 게이트 전극(6G)은 단면에서 보면, 기판(1S)의 주면 상에 절연막(15)을 통해서 설치되어 있다. 이 절연막(15)은 메모리셀(MC)의 터널절연막으로서 기능하는 절연막이며, 예를 들면 산질화실리콘(SiON) 등으로 이루어진다. 이 산질화실리콘은 산화실리콘과 기판(1S)과의 계면에 질소(N)를 편석(偏析)시킨 구성을 가지는 막이다. 절연막(15)은, 예를 들면 산화실리콘에 의해 형성해도 되지만, 산질화실리콘으로 형성하는 것에 의해, 절연막(15)의 신뢰성을 향상시킬 수 있다. 즉 절연막(15)의 형성전에 기판(1S)에 주어진 손상 등에 의해 기판(1S)의 주면에 형성된 불안정한 결합수와 트랩준위 등에 질소를 결합시킴으로써, 절연막(15)의 신뢰성을 향상시킬 수 있다. 절연막(15)의 두께는 이산화실리콘 환산막두께로, 예를 들면 9㎚정도로 되어 있다.
상기 부유 게이트 전극(6G)과 상기 제1전극(4G)과의 사이에는, 상기 절연막(9) 및 절연막(16)이 형성되고 있으며, 이것에 의해 제1전극(4G)과 부유 게이트 전극(6G)이 절연되어 있다. 또 부유 게이트 전극(6G) 및 상기 워드선(5)의 제1방향(X)의 인접간에는 절연막(17)이 형성되어 있으며, 이것에 의해 제1방향(X)에 인접하는 부유 게이트 전극(6G) 사이 및 워드선(5) 사이가 절연되어 있다. 절연막(16, 17)은, 예를 들면 산화실리콘으로 이루어진다. 또한 부유 게이트 전극(6G)과, 워드선(5)의 제어 게이트 전극과의 사이에는 절연막(18)이 형성되어 있다. 절연막(18)은, 부유 게이트 전극(6G)과 제어 게이트 전극과의 사이의 캐패시터를 형성하는 막으로, 예를 들면 산화실리콘, 질화실리콘 및 산화실리콘을 하층부터 순서대로 적층한, 소위 ONO막으로 형성되어 있다. 절연막(18)의 두께는 이산화실리콘 환산막두께로, 예를 들면 16㎚정도이다.
도2 또는 3에 나타내는 바와 같이, 본 실시형태1에서는, 이 부유 게이트 전극(6G)은 기판(1S)의 주면에 대해서 교차하는 방향에서의 단면형상이 볼록모양(여기서는 직사각형의 형상)으로 형성되고 있으며, 반도체 기판(1S)의 표면에 대해서 돌기한 형상으로 되어 있다. 즉 부유 게이트 전극(6G)은 제1전극(4G)에 끼워진 영역에, 반도체 기판(1S)에 절연막(15)을 통해서 기둥모양(여기서는 사각 기둥모양)으로 형성되어 있다. 부유 게이트 전극(6G)의 높이(기판(1S)의 주면으로부터의 높이)가 제1전극(4)의 높이(기판(1S)의 주면으로부터의 높이)보다도 높게 되도록 형성되어 있다. 부유 게이트 전극을 오목모양으로 하면 메모리셀의 축소와 함께 부유 게이트 전극을 얇게 해야 한다는 등, 부유 게이트 전극의 가공이 어렵게 된다. 이것에 대해서, 본 실시형태1에서는, 부유 게이트 전극(6G)을 단면을 볼록모양으로 하는 것에 의해, 메모리셀(MC)을 축소해도, 부유 게이트 전극(6G)의 가공을 용이하게 할 수 있다. 이 때문에, 메모리셀(MC)의 미세화를 추진할 수 있다. 또 부유 게이트 전극(6G)과 제어 게이트 전극과의 캐패시터는, 부유 게이트 전극(6G)의 볼록모양 측벽 및 볼록모양 상면에 형성된다. 즉 워드선(5)이 연장하는 방향(Y-Y방향)에 있어서, 워드선(5(5a))과 부유 게이트 전극(6G) 사이에 절연막(18)을 통해서 용량이 형성된다. 이 용량은 상기 볼록모양의 부유 게이트 전극(6G)의 상면부와 측벽부에 형성되는 용량치의 합계로 산출된다. 따라서, 최소 가공치수가 더 축소되어도, 부유 게이트 전극(6G)을 높게 함으로써 부유 게이트 전극(6G)과 제어 게이트 전극과의 대향 면적을 증대시키는 것에 의해, 메모리셀(MC)의 점유 면적을 증대시키는 일없이 캐패시터의 용량을 증대시킬 수 있으므로, 부유 게이트 전극(6G)과 제어 게이트 전극과의 커플링비를 향상시킬 수 있다. 이 때문에, 제어 게이트 전극에 의한 부유 게이트 전극(6G)의 전압제어의 제어성을 향상시킬 수 있으므로, 낮은 전압에서도 플래시 메모리의 기록 및 소거의 속도를 향상시킬 수 있으며, 플래시 메모리를 저전압화 할 수 있다. 즉 플래시 메모리의 소형화와 저전압화의 양쪽을 실현할 수 있다. 부유 게이트 전극(6G)의 높이(H1)(절연막(12)의 상면으로부터의 높이)는, 예를 들면 270~300㎚정도이다. 부유 게이트 전극(6G)의 돌출높이(H2)(제1전극(4) 상의 절연막(18)의 상면으로부터의 높이)는, 예를 들면 190㎚정도이다.
여기에서, 메모리셀(MC)의 미세화가 진행하면, 워드선(5)이 연장하는 방향(Y-Y방향)에서의 부유 게이트 전극(6G)의 길이도 축소되어 진다. 이때, 미세화에 따라 부유 게이트 전극(6G)의 상면부의 용량이 저감해버린다. 그러나, 본 실시형태에 있어서는, 부유 게이트 전극(6G)의 높이를 크게 함으로써, 부유 게이트 전극(6G)의 측벽부의 용량을 증가시키는 것이 가능하기 때문에, 워드선(5)과 부유 게이트 전극(6G) 사이의 용량저감을 막을 수 있다. 따라서, 미세화에 의한 용량저감을 막기 위해서, 워드선(5)이 연장하는 방향(Y-Y방향)에서의 부유 게이트 전극(6G)의 길이보다도 부유 게이트 전극(6G)의 높이(H1)가 항상 크게 되도록 설계하는 것이 바람직하며, 더욱 바람직하게는, 부유 게이트 전극(6G)의 길이보다도 부유 게이트 전극(6G)의 돌출높이(H2)가 항상 크게 되도록 설계한다. 또 상기는 미세화에 의한 경우를 서술했지만, 본 실시형태의 세대의 반도체장치에도, 부유 게이트 전극(6G)의 길이보다도 부유 게이트 전극(6G)의 높이(H1) 및 돌출높이(H2)가 항상 크게 되도록 설계함으로써, 더욱 용량의 향상을 꾀할 수 있는 것은 물론이다.
또한 미세화에 의해, 워드선(5)이 연장하는 방향(Y-Y방향)에서의 제1전극(4G)의 폭도 축소되어 진 경우, 제1전극(4G)을 통해서 인접하고 있는 각 부유 게이트 전극(6G) 사이의 스페이스도 축소되어 진다. 이때, 각 부유 게이트 전극(6G) 사이의 스페이스에 절연막(18)과 워드선(5(5a))을 매립하는 것이 곤란하게 될 우려가 있다. 그와 같은 경우에는 절연막(18)의 막두께를 제어해서 박막화해서 매립하는 것을 생각할 수 있지만, 상술의 워드선(5)과 부유 게이트 전극(6G) 사이의 용량이 저감한다는 문제가 있다. 따라서, 절연막(18)을 박막화해서 감소한 용량을, 부유 게이트 전극(6G)을 높게 해서 용량을 증가시킬 필요가 있다. 즉 미세화에 의한 용량저감을 막기 위해서, 예를 들면 워드선(5)이 연장하는 방향(Y-Y방향)에서의 각 부유 게이트 전극(6G) 사이의 간격보다도 부유 게이트 전극(6G)의 높이(H1)가 항상 크게 되도록 설계하는 것이 바람직하며, 더욱 바람직하게는, 예를 들면 각 부유 게이트 전극(6G) 사이의 간격보다도 부유 게이트 전극(6G)의 돌출높이(H2)가 항상 크게 되도록 설계한다. 또 상기는 미세화에 의한 경우를 서술했지만, 본 실시형태의 세대의 반도체장치에도, 각 부유 게이트 전극(6G) 사이의 간격보다도 부유 게이트 전극(6G)의 높이(H1) 및 돌출높이(H2)가 항상 크게 되도록 설계함으로써 더욱 용량의 향상을 꾀할 수 있는 것은 물론이다.
또 본 실시형태에 있어서는, 부유 게이트 전극(6G)의 워드선이 연장하는 방향(Y-Y방향)의 길이와, 제1전극(4G)이 연장하는 방향(X-X방향)의 길이는 거의 같은 정도이지만, 제1전극(4G)이 연장하는 방향(X-X방향)의 길이를 부유 게이트 전극(6G)의 워드선이 연장하는 방향(Y-Y방향)의 길이보다도 크게 되도록 설계함으로써, 부유 게이트 전극(6G)의 상면부와 측벽부에 형성되는 용량치를 증가시킬 수 있다. 특히 측벽부의 용량치를 증가시킬 수 있다.
상기 복수의 선택 nMIS(Qsn)는, 메모리셀(MC)의 드레인이 되는 비트선측 및 소스가 되는 비트선측에 배치되어 있다. 도1의 드레인이 되는 비트선측에서는, 각 선택 nMIS(Qsn0)가 도1의 우측에 제2방향(Y)을 따라 비트선마다 배치되어 있다. 또 소스가 되는 비트선측에서는, 각 선택 nMIS(Qsn1)가 도1의 좌측에 제2방향(Y)을 따라 비트선마다 배치되어 있다. 여기에서는 드레인이 되는 비트선측에 대해서 설명하지만, 소스가 되는 비트선측에 대해서도, 그 구조는 동일하므로 설명을 생략한다.
도1에 나타내는 바와 같이, 드레인이 되는 비트선측의 선택 nMIS(Qsn0)의 게이트 전극(4LC1)은, 상기 배선(4LA)에 따르도록 제2방향(Y)에 연장하는 띠모양의 배선(4LC)의 일부(활성영역(2)의 띠모양 영역과 교차하는 부분)에 형성되어 있다. 소스가 되는 비트선측의 선택 nMIS(Qsn1)에 대해서는, 게이트 전극이 되는 배선(4LD1)은, 상기 배선(4LB)에 따르도록 제2방향(Y)으로 연장하는 띠모양의 배선(4LD)의 일부(활성영역(2)의 띠모양 영역과 교차하는 부분)에 형성되어 있다. 이 게이트 전극(4LC1), 배선(4LC, 4LD1) 및 배선(4LD)은, 예를 들면 저저항인 다결정 실리콘막으로 이루어지며, 상기 제1전극(4G), 폭이 넓은영역(4GA) 및 배선(4LA, 4LB)을 패터닝할 때 동시에 패터닝되고 있다.
도4에 나타내는 바와 같이, 이 게이트 전극(4LC1) 및 배선(4LC) 상에는, 캡막(10)이 퇴적되어 있다. 이 게이트 전극(4LC1) 및 배선(4LC)은, 콘택트 홀(CT) 내의 플러그(PG)를 통해서 상층의 제1층배선(M1)과 전기적으로 접속되어 있다. 각 선택 nMIS(Qsn)의 게이트 절연막(21)은, 예를 들면 산화실리콘으로 이루어지며, 상기 게이트 전극(4LC1)과 기판(1S)과의 사이에 형성되어 있다. 또 각 선택 nMIS(Qsn)의 소스 및 드레인용의 한쪽의 반도체영역(22a)은, 비트선 연결용의 상기 n-형의 반도체영역(7)으로 형성되어 있다. 각 선택 nMIS(Qsn)의 소스 및 드레인용의 다른쪽의 반도체영역(22b)은, 게이트 전극(4LC1)의 단부 근방에 형성된 n-형의 반도체영역(22b1)과, 게이트 전극(4LC1)의 단부에서 n-형의 반도체영역(22b1)분만큼 떨어져 형성된, n-형 반도체영역(22b1)보다도 고농도의 n+형의 반도체영역(22b2)을 가지고 있다. 반도체영역(22a, 22b)에는, 예를 들면 비소(As)가 도입되어 있다.
도94에 나타내는 바와 같이, 각 블록(메모리 매트)에는, 드레인용의 비트선측에, 복수의 메모리셀(MC)에 대해서, 하나씩 선택 nMIS(Qsn0)를 설치하고 있다. 이들 각 블록의 드레인이 되는 비트선(BL)(공통 드레인 배선(CD))은 콘택트 홀(CT)을 통해서 급전되게 되어 있으며, 제2층째의 배선층(M2)(도시는 하지 않는다)에서 각각 공통화되어 있다. 또 소스용의 비트선측에는 복수의 메모리셀(MC)에 대해서, 하나씩 선택 nMIS(Qsn1)를 설치하고 있다. 이것은 후에 상세하게 서술하지만, 인접하는 블록(메모리 매트)의 각 글로벌 비트선(GBL)이 공통으로 되어버리는 것을 막기 위해서이다.
즉 이들의 각 메모리 매트는, 적어도, 복수의 메모리셀, 드레인용의 비트선 선택 nMIS(Qsn0) 및 소스용의 비트선 선택 nMIS(Qsn1)를 포함해서 형성되어 있으며, 각 메모리 매트는, 인접하는 메모리 매트와는 드레인용의 비트선 급전용의 콘택트 홀 또는 소스용의 비트선 급전용의 콘택트 홀에 대해서 좌우대칭으로 배치되어 있다. 이와 같이 각 메모리 매트를 배치함으로써, 인접하는 메모리 매트와 드레인용 또는 소스용의 비트선 급전용의 콘택트 홀을 공유할 수 있으므로, 같은 구성의 메모리 매트를 배치할 경우에 비해, 플래시 메모리의 점유 면적을 저감할 수가 있다.
다음에, 본 실시형태1의 플래시 메모리의 기록, 판독 및 소거의 동작에 대해서 설명한다.
도5는 정전하 주입에 의한 데이터 기록동작시의 요부 회로도, 도6은 정전하 주입에 의한 데이터 기록동작시의 기판(1S)의 요부 단면도를 각각 나타내고 있다. 상기한 바와 같이 단위영역의 구성은, 선택 nMIS(Qsn01)(4LC) 또는 선택 MIS(Qsn02)가 공통 드레인측에 1단만 배치되고, 제1전극(4G)이 4계통의 구성(G0~3)으로 되어 있다. 상술의 글로벌 비트선(GBL0~GBL3)에는, 각각 선택 nMIS(Qsn11)가 설치되어 있다. 선택 nMIS(Qsn12)는 인접하는 블록의 글로벌 비트선(GBL0'~GBL3')에 설치되어 있으며, 이들 선택 nMIS(Qsn11) 혹은 선택 nMIS(Qsn12)가 선택되어 온(on)으로 하는 것에 의해, 글로벌 비트선은 GBL0~GBL3 혹은 GBL0'~GBL3'에 소스전위가 인가되게 된다. 그리고, 제1전극(4G(G0~3)) 중 소망의 제1전극(4G)에 전압을 인가하는 것에 의해 소망의 메모리셀(MC)을 선택한다.
데이터 기록은, 비선택의 메모리셀(MC)을 쓰루, 소스측 선택 및 정전하 주입에 의한 소스 사이드 핫일렉트론 주입방식을 전제로 한다. 이것에 의해, 고속이고, 저전류로 효율적인 데이터 기록이 가능하게 되어 있다. 또 개개의 메모리셀(MC)에는 다치(多値)의 데이터를 기억하는 것이 가능하게 되어 있다. 이 다치기억은 워드선(WL)의 기록전압은 일정하게 하고, 기록시간을 바꿈으로써, 부유 게이트 전극(6G)에 주입하는 핫일렉트론의 양을 변화시키는 것으로 행하기 때문에, 몇종류인가의 문턱치 레벨을 가지는 메모리셀(MC)을 형성할 수 있다. 즉 "00"/"01"/"10"/"11"등과 같은 4개 이상의 값을 기억할 수 있다. 이 때문에 하나의 메모리셀(MC)로 2개의 메모리셀(MC)분의 기능을 실현할 수 있다. 따라서, 플래시 메모리의 소형화를 실현할 수 있다.
데이터 기록동작에서는, 선택의 메모리셀(MC)이 접속되는 워드선(WL0)(5)에, 예를 들면 15V정도, 그 이외의 워드선(WL1)(5) 등에, 예를 들면 0V를 인가한다. 또 선택의 메모리셀(MC)의 소스 형성용의 제1전극(G0(4G))에, 예를 들면 1V정도를 인가하고, 선택의 메모리셀(MC)의 드레인 형성용의 제1전극(G1(4G))에, 예를 들면 7V정도를 인가하는 것에 의해, 제1전극(G0(4G))에 대향하는 기판(1S)의 주면 부분에 소스 형성용의 n형의 반전층(23a)을 형성하고, 제1전극(G1(4G))에 대향하는 기판(1S)의 주면 부분에 드레인 형성용의 n형의 반전층(23b)을 형성한다. 그 밖의 제1전극(G2(4G), G3(4G))에는, 예를 들면 0V를 인가함으로써, 이들 제1전극(G2(4G), G3(4G))에 대향하는 기판(1S)의 주면 부분에 반전층이 형성되지 않도록 하며, 선택, 비선택의 메모리셀(MC) 사이의 아이솔레이션을 행한다. 이 상태에서, 배선(4LC)에, 예를 들면 7V정도의 전압을 인가하는 것에 의해 선택 nMIS(Qsn0)를 온으로 하여 공통 드레인 배선(CD)에 인가된 4V정도의 전압을 상기 n-형의 반도체영역(7) 및 n형의 반전층(23b)을 통해서 선택의 메모리셀(MC)의 드레인에 공급한다. 그러나, 이대로는, 워드선(WL0)(5)에 접속된 비선택의 메모리셀(MC)도, 선택의 메모리셀(MC)과 같은 상태가 되고, 그 비선택의 메모리셀(MC)에도 데이터가 기록되어 버린다. 그래서, 선택의 메모리셀(MC)의 소스 형성용의 반전층(23a)이 접속되는 글로벌 비트선(GBL0)에, 예를 들면 0V를 인가하는 한편, 상기의 비선택의 메모리셀(MC)의 소스 형성용의 n형 반전층(23a)이 접속되는 글로벌 비트선(GBL2)에는, 예를 들면 1.2V정도를 인가한다. 또 다른 글로벌 비트선(GBL1, GBL3)에는, 예를 들면 0V를 인가한다. 이것에 의해, 선택의 메모리셀(MC)에는 드레인으로부터 소스를 향해서 기록전류(I1)가 흐르고, 이때에 소스측의 n형의 반전층(23a)에 축적한 전하를, 어떤 일정한 채널전류로 하여 흘리고 절연막(15)을 통해서 부유 게이트 전극(6G)에 효율적으로 주입하는(정전하 주입방식) 것에 의해 선택의 메모리셀(MC)에 데이터를 고속으로 기록하는 한편, 상기 비선택의 메모리셀(MC)의 드레인으로부터 소스에는 드레인 전류가 흐르지 않도록 해서 데이터가 기록되지 않도록 한다. 또 도5의 부호 F는 부유 상태를 나타내고, 도6의 화살표 C1은, 데이터용의 전하의 주입의 모양을 모식적으로 나타내고 있다.
다음에, 도7은 데이터 판독동작시의 요부 회로도, 도8은 데이터 판독동작시의 기판(1S)의 요부 단면도를 각각 나타내고 있다.
데이터 판독에서는, 판독전류(I2)의 방향이 상기 기록동작과 반대이다. 즉 판독전류(I2)는 글로벌 비트선(GBL0, GBL2)으로부터 공통 드레인 배선(CD)을 향해서 흐른다. 데이터 판독동작에서는, 선택의 메모리셀(MC)이 접속되는 워드선(WL0)(5)에, 예를 들면 2~5V정도, 그 이외의 워드선(WL1)(5)등에, 예를 들면 0V를 인가한다. 또 선택의 메모리셀(MC)의 소스 및 드레인 형성용의 제1전극(G0(4G), G1(4G))에, 예를 들면 5V정도를 인가하는 것에 의해, 제1전극(G0(4G))에 대향하는 기판(1S)의 주면 부분에 소스용의 n형의 반전층(23a)을 형성하고, 제1전극(G1(4G))에 대향하는 기판(1S)의 주면 부분에 드레인용의 n형의 반전층(23b)을 형성한다. 또 다른 제1전극(G2(4G), G3(4G))에는, 예를 들면 0V를 인가함으로써, 이들 제1전극(G2(4G), G3(4G))에 대향하는 기판(1S)의 주면 부분에 반전층이 형성되지 않도록 해서 아이솔레이션을 행한다. 여기에서, 선택의 메모리셀(MC)의 소스용의 n형 반전층(23a)이 접속되는 글로벌 비트선(GBL0, GBL2)에, 예를 들면 1V정도를 인가하는 한편, 다른 글로벌 비트선(GBL1, GBL3)에, 예를 들면 0V를 인가한다. 이 상태에서, 배선(4LC)에, 예를 들면 3V정도의 전압을 인가하는 것에 의해 선택 nMIS(Qsn)를 온으로 하여 공통 드레인 배선(CD)에 인가된 0V정도의 전압을 상기 n-형의 반도체영역(7) 및 n형의 반전층(23b)을 통해서 선택의 메모리셀(MC)의 드레인에 공급한다. 이와 같이 해서 선택의 메모리셀(MC)의 데이터 판독을 행한다. 이 도7은 4비트에 1비트를 동시에 판독하고 있는 것을 모식적으로 나타내고 있다. 이때, 부유 게이트 전극(6G)의 축적전하의 상태에서, 선택의 메모리셀(MC)의 문턱치전압이 변하므로, 선택의 메모리셀(MC)의 소스 및 드레인 사이에 흐르는 전류의 상황에서, 선택의 메모리셀(MC)의 데이터를 판단할 수 있다. 예를 들면, 도7에 나타내는 2개의 선택 메모리셀(MC)의 경우, 가령 좌측의 선택 메모리셀(MC)의 문턱치 레벨이 4V, 우측의 선택 메모리셀(MC)의 문턱치 레벨이 5V인 것으로 한다. 이때, 판독전압을 5V라고 하면, 양쪽의 메모리셀(MC)에 전류가 흐른다. 그러나, 4.5V로 판독했을 때에는, 좌측의 셀에는 전류가 흐르지 않고, 우측의 셀에는 전류가 흐른다. 이와 같이 메모리셀(MC)에 축적된 전하의 상태와 판독전압에 의해, 다치(多値)기억의 메모리셀에 대해서 판독동작을 행할 수 있다.
다음에, 도9는 데이터 소거동작시의 기판(1S)의 요부 단면도를 나타내고 있다. 데이터의 소거동작시에서는, 선택 대상의 워드선(5)에 마이너스 전압을 인가하는 것에 의해, 부유 게이트 전극(6G)에서 기판(1S)으로의 F-N(Fowlor Nordheim)터널 방출에 의해 행한다. 즉 선택 대상의 워드선(5)에, 예를 들면 -16V정도를 인가하는 한편, 기판(1S)에 플러스의 전압을 인가한다. 제1전극(4G)에는, 예를 들면 0V를 인가하고, n형의 반전층을 형성하지 않는다. 이것에 의해, 부유 게이트 전극(6G)에 축적된 데이터용의 전하를 절연막(15)을 통해서 기판(1S)에 방출하고, 복수의 메모리셀(MC)의 데이터를 일괄 소거한다. 또 도9의 화살표 C2는 데이터용의 전하의 방출의 모양을 모식적으로 나타내고 있다.
다음에, 본 실시형태1의 플래시 메모리의 제조방법의 일예를 도10~도74에 의해 설명한다.
도10은 활성영역(2) 및 분리영역(3)의 형성공정후의 기판(1S)의 일예의 요부 평면도, 도11은 도10의 Y1-Y1선의 단면도, 도12는 도10의 X1-X1선의 단면도, 도13은 도10의 제조공정시의 플래시 메모리의 주변회로영역의 기판(1S)의 요부 단면도를 각각 나타내고 있다. 도10은 평면도이지만, 도면을 보기 쉽게 하기 위해서 분리영역(3)에 해칭을 행한다. 기판(1S)(이 단계에서는 평면원형 모양의 반도체 웨이퍼(이하, 단순히 웨이퍼라고 한다))은, 예를 들면 p형의 실리콘 단결정으로 이루어지고, 그 주면(디바이스 형성면)에는 활성영역(2) 및 홈형의 분리영역(3)이 형성되어 있다. 활성영역(2)은, 디바이스가 형성되는 영역으로, 도10에 나타내는 바와 같이, 중앙의 직사각형 영역(2a)과, 그 직사각형 영역(2a)의 대향하는 양변에서 외방을 향해 제1방향(X)으로 연장하는 복수의 띠모양 영역(2b)을 가지고 있다. 이 직사각형 영역(2a)에 상기 복수의 메모리셀(MC) 및 비트선용의 반전층이 형성되며, 띠모양 영역(2b)에 상기 비트선용의 반전층이 형성된다. 이 활성영역(2)의 기판(1S)의 주면상에는, 예를 들면 산화실리콘으로 이루어지는 절연막(25)이 형성되어 있다. 이 활성영역(2)의 평면외형을 규정하는 홈형의 분리영역(3)은 기판(1S)의 주면에 파여진 홈 내에, 예를 들면 산화실리콘으로 이루어지는 절연막이 매립되는 것으로 형성되어 있다.
다음에, 도14는 도10 등의 제조공정에 계속되는 플래시 메모리의 제조공정 중의 기판(1S)의 일예의 요부 평면도, 도15는 도14의 Y1-Y1선의 단면도, 도16은 도14의 X1-X1선의 단면도, 도17은 도14의 X2-X2선의 단면도, 도18은 도14의 제조공정시의 플래시 메모리의 주변회로영역의 기판(1S)의 일예의 요부 단면도를 각각 나타내고 있다.
먼저, 통상의 이온주입법 등에 의해, 기판(1S)의 메모리 영역에, 예를 들면 인(P)을 선택적으로 도입함으로써 n형의 매립영역(NISO)을 형성한 후, 통상의 이온주입법 등에 의해 기판(1S)의 메모리 영역 및 주변회로영역에, 예를 들면 붕소(B)를 선택적으로 도입함으로써 p형의 웰(PW1)을 형성하고, 또 기판(1S)의 주변회로영역에, 예를 들면 인을 선택적으로 도입함으로써 n형의 웰(NW1)을 형성한다.
그후, 도14~17에 나타내는 바와 같이, 상기 n-형의 반도체영역(7)의 형성영역이 노출되고, 그 이외가 덮여지는 포토레지스트 패턴(이하, 단순히 레지스트 패턴이라고 한다)(RP1)을 형성한 후, 그것을 마스크로 하여 기판(1S)에, 예를 들면 비소를 이온주입법 등에 의해 도입함으로써, 기판(1S)의 주면에 메모리셀(MC)과 선택 MOS(Qsn)와의 연결용의 n-형의 반도체영역(7)을 형성한다. 또 이 단계에서는 제1전극(4G), 배선(4LA, 4LB) 및 배선(4LC) 등은 형성되어 있지 않지만, 도14에는 레지스트 패턴(RP1)의 형성 위치관계를 알 수 있도록, 제1전극(4G), 배선(4LA, 4LB) 및 배선(4LC) 등을 파선으로 나타내고 있다.
다음에, 도19는 도14 등의 제조공정에 계속되는 플래시 메모리의 제조공정 중의 도14의 Y1-Y1선에 상당하는 개소의 단면도, 도20은 도19와 동 공정 중의 도14의 X1-X1선에 상당하는 개소의 단면도, 도21은 도19와 동 공정 중의 도14의 X2-X2선에 상당하는 개소의 단면도, 도22는 도19와 동 공정 중인 플래시 메모리의 주변회로영역의 기판(1S)의 일예의 요부 단면도를 각각 나타내고 있다. 여기에서는, 먼저, 기판(1S)(웨이퍼)의 주면 상에, 예를 들면 산화실리콘 등으로 이루어지는 절연막(제1절연막)(8)을, 예를 들면 이산화실리콘 환산막두께로 8.5㎚정도의 두께가 되도록, 예를 들면 ISSG(ln-Situ Steam Generation)산화법과 같은 열산화법에 의해 형성한 후, 그 위에, 예를 들면 저저항인 다결정 실리콘으로 이루어지는 도체막(4)을, 예를 들면 50㎚정도의 두께가 되도록 CVD(Chemical Vapor Deposition)법 등에 의해 퇴적하고, 또 그 위에, 예를 들면 질화실리콘으로 이루어지는 캡막(제2절연막)(10)을, 예를 들면 70㎚정도의 두께가 되도록 CVD법 등에 의해 퇴적한다. 계속해서, 캡막(10) 상에, 예를 들면 산화실리콘으로 이루어지는 절연막(제3절연막)(11)을, 예를 들면 TEOS(Tetraethoxysilane)가스를 이용한 CVD법 등에 의해 퇴적한 후, 그 위에, 예를 들면 저저항인 다결정 실리콘으로 이루어지는 하드마스크막(26a)을 CVD법 등에 의해 퇴적하고, 또 그 위에, 예를 들면 산질화실리콘(SiON)으로 이루어지는 반사방지막(27a)을 플라즈마 CVD법 등에 의해 퇴적한다. 그후, 그 반사방지막(27a) 상에, 상기 제1전극(4G) 형성용의 레지스트 패턴(RP2)을 형성한다. 이 레지스트 패턴(RP2)의 형성시의 노광처리에서는, 포토마스크으로서 레벤슨형의 위상시프트 마스크를 사용한다. 즉 서로 인접하는 투과영역을 투과한 광의 위상이 180도 반전하는 구성을 가지는 위상시프트 마스크를 이용한다. 그후, 상기 레지스트 패턴(RP2)을 에칭마스크로 하여, 그곳으로부터 노출하는 반사방지막(27a) 및 하드마스크막(26a)을 에칭한 후, 레지스트 패턴(RP2)을 제거한다. 이 공정 후의 모양을 도23~도26에 나타낸다.
도23은 도19 등의 제조공정에 계속되는 플래시 메모리의 제조공정 중의 도14의 Y1-Y1선에 상당하는 개소의 단면도, 도24는 도23과 동 공정 중의 도14의 X1-X1선에 상당하는 개소의 단면도, 도25는 도23과 동 공정 중의 도14의 X2-X2선에 상당하는 개소의 단면도, 도26은 도23과 동 공정 중의 플래시 메모리의 주변회로영역의 기판(1S)의 일예의 요부 단면도를 각각 나타내고 있다. 여기에서는, 상기 에칭처리에 의해 제1전극을 형성하기 위한 반사방지막(27a) 및 하드마스크막(26a)의 패턴이 형성되어 있다. 계속해서, 상기 반사방지막(27a) 및 하드마스크막(26a)를 에칭마스크로 하여, 그곳으로부터 노출하는 절연막(11), 캡막(10) 및 도체막(4)을 에칭한다. 이 공정후의 모양을 도27~도32에 나타낸다.
도27은 도23 등의 제조공정에 계속되는 플래시 메모리의 제조공정 중의 요부 평면도, 도28은 도27의 요부 확대 평면도, 도29는 도28의 Y1-Y1선의 단면도, 도30은 도28의 X1-X1선의 단면도, 도31은 도28의 X2-X2선의 단면도, 도32는 도27과 동 공정 중의 플래시 메모리의 주변회로영역의 기판(1S)의 일예의 요부 단면도를 각각 나타내고 있다. 여기에서는, 상기 도체막(4)의 에칭처리에 의해 제1전극(4G) 및 폭이 넓은영역(4GA)이 패터닝되어 있다. 이때의 제1전극(4G)의 폭방향 치수(도27 및 도28 등의 제2방향(Y)의 치수)는, 예를 들면 75㎚정도, 제1전극(4G)의 제2방향(Y)의 인접간격은, 예를 들면 105㎚정도이다. 이 도체막(4)의 에칭처리에서는, 에칭영역의 홈(28)의 측면, 즉 남겨진 제1전극(4G), 캡막(10) 및 절연막(11)의 적층막의 패턴의 측면이 기판(1S)의 주면에 대해 가능한 한 수직인 것이 바람직하다. 그 이유는 후술한다. 상기 에칭처리에서는, 절연막(11) 및 캡막(10)이 에칭될 때에 반사방지막(27a)이 에칭되며, 도체막(4)이 에칭될 때에 하드마스크막(26a)가 에칭된다. 따라서, 상기 에칭처리 후는 반사방지막(27a)과 하드마스크막(26a)이 남겨져 있지 않다.
다음에, 도33은 도27 등의 제조공정에 계속되는 플래시 메모리의 제조공정 중의 도28의 Y1-Y1선에 상당하는 개소의 단면도, 도34는 도33과 동 공정 중의 도28의 X1-X1선에 상당하는 개소의 단면도, 도35는 도33과 동 공정 중의 도28의 X2-X2선에 상당하는 개소의 단면도, 도36은 도33과 동 공정 중의 플래시 메모리의 주변회로영역의 기판(1S)의 일예의 요부 단면도를 각각 나타내고 있다. 여기에서는, 기판(1S)(웨이퍼)의 주면부의 제1전극(4G) 및 도체막(4)이 없는 영역에, 예를 들면 붕소 등과 같은 불순물을 통상의 이온주입법 등에 의해 도입한다. 이때, 도35에 나타내는 바와 같이, 제1전극(4G)과 선택 트랜지스터 영역과의 연결부의 n-형의 반도체영역(7)의 일부에도 붕소가 도입되지만, 이 붕소의 도입량은 상기 n-형의 반도체영역(7)의 불순물의 도입량보다도 1자리수정도 낮기 때문에, n-형의 반도체영역(7)의 전류경로를 확보할 수 있다. 이 불순물 도입처리는, 제1전극(4G) 하의 기판(1S)에서의 문턱치전압과, 상기 부유 게이트 전극(6G) 하의 기판(1S)에서의 문턱치전압과의 사이에 차이를 두기 위한 처리이다. 이 처리에 의해, 부유 게이트 전극(6G) 하의 p형 불순물농도가, 제1전극(4G)의 p형 불순물농도보다도 높아지므로, p형 불순물농도가 상대적으로 낮은 제1전극(4G) 하의 기판(1S)의 문턱치전압쪽이, 부유 게이트 전극(6G) 하의 기판(1S)의 문턱치전압보다도 낮게 된다. 또한 이 붕소 도입공정은 경우에 따라서는 행하지 않아도 된다. 본 발명자의 검토에서는 이 붕소의 도입의 유무의 어느것이라도 플래시 메모리가 정상으로 동작하는 것이 확인되고 있다. 또 이 붕소 도입공정을, 후술하는 절연막(16)(주변에서의 사이드월) 형성후에 행하는 것도 가능하다.
계속해서, 기판(1S)에 대해서, 예를 들면 ISSG산화법 등과 같은 열산화처리를 시행한다. 이 공정 후의 모양을 도37 및 도38에 나타낸다. 도37은 도33 등의 제조공정에 계속되는 플래시 메모리의 제조공정 중의 도28의 Y1-Y1선에 상당하는 개소의 단면도, 도38은 도37과 동 공정시의 도28의 X2-X2선에 상당하는 개소의 단면도를 각각 나타내고 있다. 여기에서는, 상기 열산화처리에 의해, 제1전극(4G) 및 도체막(4)의 측면에, 예를 들면 산화실리콘으로 이루어지는 절연막(제4 절연막)(9)이 형성되어 있다. 절연막(9)을 막질이 좋은 열산화막으로 형성한 것에 의해, 제1전극(4G)과 상기 부유 게이트 전극(6G)과의 절연내압을 향상시킬 수 있다. 절연막(9)의 두께(기판(1S)의 주면에 수평한 방향의 치수)는, 이산화실리콘 환산막두께로, 예를 들면 10㎚정도이다. 또 이 열산화처리에 의해, 제1전극(4G)의 제2방향(Y)의 치수는, 예를 들면 65㎚정도가 된다.
계속해서, 기판(1S)의 주면 상에, 예를 들면 산화실리콘으로 이루어지는 절연막을, 예를 들면 TEOS 가스를 이용한 CVD법에 의해 퇴적한 후, 이것을 에치백한다. 이 공정 후의 모양을 도39 및 도40에 나타낸다. 도39는 도37 등의 제조공정에 계속되는 플래시 메모리의 제조공정 중의 도28의 Y1-Y1선에 상당하는 개소의 단면도, 도40은 도39와 동 공정시의 도28의 X2-X2선에 상당하는 개소의 단면도를 각각 나타내고 있다. 상기 절연막의 에치백처리에 의해, 제1전극(4G), 캡막(10) 및 절연막(11)의 적층막의 측면에 절연막(제4절연막)(16)의 사이드월을 형성한다. 또 이때, 홈(28)의 저부의 절연막(8)을 제거하고, 기판(1S)의 주면을 노출시킨다. 또 이 절연막(16)의 사이드월의 형성에 의해, 홈(28)의 상기 제2방향(Y)의 치수(폭)는, 예를 들면 65㎚정도가 된다.
여기에서, 전술의 도33~36에 나타낸 붕소 도입공정을 행하지 않은 경우, 이 절연막(16)(주변에서의 사이드월)의 형성 후에, 붕소 도입공정을 행할 수 있다. 이 경우도 마찬가지로, 제1전극(4G) 하의 기판(1S)의 p형 불순물농도를 부유 게이트 전극(6G) 하의 p형 불순물농도보다도 상대적으로 낮게 하여, 제1전극(4G)의 문턱치전압을 부유 게이트 전극(6G)의 문턱치전압보다도 낮게 할 수 있다.
다음에, 도41은 도39 등의 제조공정에 계속되는 플래시 메모리의 제조공정 중의 도28의 Y1-Y1선에 상당하는 개소의 단면도, 도42는 도41과 동 공정 중의 도28의 X1-X1선에 상당하는 개소의 단면도, 도43은 도41과 동 공정 중의 도28의 X2-X2선에 상당하는 개소의 단면도, 도44는 도33과 동 공정 중의 플래시 메모리의 주변회로영역의 기판(1S)의 일예의 요부 단면도를 각각 나타내고 있다. 여기에서는, 먼저, 기판(1S)(웨이퍼)에 대해서, 예를 들면 ISSG 산화법 등과 같은 열산화처리를 실시하는 것에 의해, 홈(28)의 저부의 기판(1S)의 주면 상에, 예를 들면 산화실리콘으로 이루어지는 절연막을 형성한 후, 질소(N)를 포함하는 가스 분위기중에서 열처리(산질화처리)를 행하는 것에 의해, 그 절연막과 기판(1S)과의 계면에 질소를 편석시켜서 홈(28)의 저부에 상기 산질화실리콘(SiON)으로 이루어지는 절연막(제5절연막)(15)을 형성한다. 이 절연막(15)은, 메모리셀(MC)의 터널절연막으로 기능하는 막으로, 그 두께는, 이산화실리콘 환산막두께로, 예를 들면 9㎚정도이다. 계속해서, 기판(1S)의 주면 상에, 예를 들면 저저항인 다결정 실리콘으로 이루어지는 도체막(6)을 CVD법 등에 의해 퇴적한다. 이때, 홈(28)을 도체막(6)으로 완전히 매립하여, 홈(28) 내에 「캐비티」가 형성되지 않도록 한다. 본 실시형태1에서는, 상기한 바와 같이 홈(28)의 측면을 기판(1S)의 주면에 대해서 가능한 한 수직으로 하고 있는 것에 의해, 홈(28) 내에 「캐비티」가 형성되지 않도록 도체막(6)을 양호하게 매립할 수 있다.
계속해서, 기판(1S)의 주면상 전면의 도체막(6)에 대해서, 이방성의 드라이 에칭법에 의한 에치백처리 또는 화학기계연마(CMP:Chemical Mechanical Polishing)처리를 실시한다. 이 처리 후의 모양을 도45~도48에 나타낸다. 도45는 도41 등의 제조공정에 계속되는 플래시 메모리의 제조공정 중의 도28의 Y1-Y1선에 상당하는 개소의 단면도, 도46은 도45와 동 공정 중의 도28의 X1-X1선에 상당하는 개소의 단면도, 도47은 도45와 동 공정 중의 도28의 X2-X2선에 상당하는 개소의 단면도, 도48은 도45와 동 공정 중의 플래시 메모리의 주변회로영역의 기판(1S)의 일예의 요부 단면도를 각각 나타내고 있다. 상기의 에치백처리 또는 CMP처리에 의해, 홈(28) 내(평면에서 보면 상기 도27 및 도28의 흰영역)에만 도체막(6)이 남겨진다. 이때, 절연막(11)의 상면에서 도체막(6)의 상면까지의 웅덩이는, 예를 들면 30㎚정도 이내로 하는 것이 바람직하다.
다음에, 도49는 도41 등의 제조공정에 계속되는 플래시 메모리의 제조공정 중의 기판(1S)의 일예의 요부 평면도, 도50은 도49의 Y1-Y1선의 단면도, 도51은 도49의 X1-X1선의 단면도, 도52는 도49와 동 공정 중의 플래시 메모리의 주변회로영역의 기판(1S)의 일예의 요부 단면도를 각각 나타내고 있다. 여기에서는, 먼저, 기판(1S)(웨이퍼)의 주면 상에, 메모리영역(메모리셀(MC)군이 배치되는 영역)이 노출되고, 그 이외가 덮여지는 레지스트 패턴(RP3)을 형성한 후, 이것을 에칭 마스크로 하여, 그곳으로부터 노출되는 절연막(11, 16)을 드라이 에칭법 등에 의해 에칭한다. 이때, 산화실리콘의 쪽이 실리콘 및 질화실리콘보다도 제거되기 쉽게 되도록 산화실리콘과 실리콘 및 질화실리콘의 에칭 선택비를 크게 하는 것에 의해, 질화실리콘으로 이루어지는 캡막(10)을 에칭 스톱퍼로서 기능시키는 동시에, 산화실리콘으로 이루어지는 절연막(11, 16)을 선택적으로 제거한다. 이때, 도체막(6)의 측면의 일부에 절연막(16)의 에칭 잔재가 형성될 우려가 있는 경우는, 웨트 에칭처리를 실시하는 것에 의해, 상기 산화실리콘으로 이루어지는 절연막(16)의 에칭 잔재를 제거해도 된다. 그후, 레지스트 패턴(RP3)을 제거한다. 이와 같이, 본 실시형태1에서는 부유 게이트 전극 형성용의 도체막(6)을 포토마스크를 사용하지 않고 제1전극(4G)에 대해서 자기정합적으로 형성한다. 이 때문에, 이 단계의 도체막(6)을 포토마스크를 이용한 포토리소그라피 공정으로 형성하는 경우에 비해서 도체막(6)과 제1전극(4G)과의 맞춤 여유를 작게 할 수가 있으므로, 메모리셀(MC)을 미세하게 할 수 있고, 칩 사이즈를 축소할 수 있다. 또 도체막(6)과 제1전극(4G)과의 맞춤 정밀도를 향상시킬 수 있으므로, 메모리셀(MC)의 전기적 특성을 향상시킬 수 있다. 또 도체막(6)을 포토마스크를 사용하지 않고 형성하므로, 1장분의 포토마스크의 제조공정을 생략한 후, 포토레지스트막의 도포, 노광 및 현상이란 일련의 포토리소그라피 공정을 생략할 수 있으므로, 이 단계의 도체막(6)을 포토마스크를 이용한 포토리소그라피 공정에서 형성하는 경우에 비해서, 플래시 메모리의 제조시간을 단축할 수 있으며, 플래시 메모리의 납기를 단축할 수가 있다. 또 포토마스크의 매수를 감소시킬 수 있으므로, 플래시 메모리의 코스트를 저감할 수 있다. 이 도체막(6)의 도49의 제2방향(Y)의 인접간에는 홈(29)이 형성되어 있다. 본 실시형태1에서는, 상기 홈(28)의 측면을 기판(1S)의 주면에 대해서 가능한 한 수직으로 한 것에 의해, 홈(29)의 측면도 기판(1S)의 주면에 대해서 거의 수직으로 되어 있다.
다음에, 도53은 도49 등의 제조공정에 계속되는 플래시 메모리의 제조공정 중의 상기 도49의 Y1-Y1선에 상당하는 개소의 단면도, 도54는 도53과 동 공정 중의 상기 도49의 X1-X1선에 상당하는 개소의 단면도, 도55는 도53과 동 공정 중의 상기 도49의 X2-X2선에 상당하는 개소의 단면도, 도56은 도53과 동 공정 중의 플래시 메모리의 주변회로영역의 기판(1S)의 일예의 요부 단면도를 각각 나타내고 있다. 여기에서는, 먼저, 기판(1S)(웨이퍼)의 주면 상에, 예를 들면 산화실리콘으로 이루어지는 절연막, 질화실리콘으로 이루어지는 절연막 및 산화실리콘으로 이루어지는 절연막을 CVD법 등에 의해 하층부터 순서대로 퇴적하는 것에 의해, 층간막용의 절연막(제6절연막)(18)을 형성한다. 절연막(18)의 상하의 산화실리콘으로 이루어지는 절연막은, 예를 들면 ISSG 산화법 등과 같은 열산화법으로 형성 할 수도 있다. 이 경우, 절연막(18)의 막질을 향상시킬 수 있다. 계속해서, 기판(1S)의 절연막(18) 상에, 예를 들면 저저항인 다결정 실리콘으로 이루어지는 도체막(5a)과, 도체막(5a)보다도 저저항인 도체막(5b)으로서, 예를 들면 텅스텐 실리사이드 등과 같은 고융점 금속실리사이드막(5b)을 하층으로부터 순서대로 CVD법 등에 의해 퇴적한다. 이 도체막(5a, 5b)은 이후의 공정에서 패터닝되어, 메모리셀(MC)의 워드선(5)을 형성한다. 본 실시형태1에서는, 상기 홈(29)의 측면이 기판(1S)의 주면에 대해서 거의 수직으로 되어 있는 것에 의해, 도체막(6)의 인접간에 「캐비티」가 형성되지 않도록 도체막(5a)를 양호하게 매립할 수 있다. 상기 도체막(5a)의 두께는, 예를 들면 100~150㎚정도, 고융점 금속실리사이드막(5b)의 두께는, 예를 들면 100㎚정도이다. 그후, 고융점 금속실리사이드막(5b) 상에, 예를 들면 산화실리콘으로 이루어지는 절연막(13)을 TEOS 가스를 이용한 CVD법 등에 의해 퇴적한 후, 그 위에, 예를 들면 저저항인 다결정 실리콘으로 이루어지는 하드마스크막(26b)을 CVD법등에 의해 퇴적하며, 또 그 위에, 예를 들면 산질화실리콘(SiON)으로 이루어지는 반사방지막(27b)을 CVD법 등에 의해 퇴적한다.
이어서, 반사방지막(27b) 상에, 워드선 형성용의 레지스트 패턴을 형성하고, 이것을 에칭 마스크로 하여 반사방지막(27b) 및 하드마스크막(26b)을 패터닝 한 후, 워드선 형성용의 레지스트 패턴을 제거한다. 계속해서, 남겨진 하드마스크막(26b)과 반사방지막(27b)과의 적층막을 에칭 마스크로 하여, 그곳으로부터 노출되는 절연막(13), 고융점 금속실리사이드막(5b) 및 도체막(5a)을 에칭한다. 이때의 에칭의 요령은, 상기 제1전극의 패터닝 공정과 같다. 또 이 에칭시에는, 층간용의 절연막(18)을 에칭 스톱퍼로서 기능시킨다. 또 더, 예를 들면 홈(29)이 역테이퍼로 되어 홈(29)의 저부측면 등에 도체막(5a)의 에칭 잔재가 생길 우려가 있을 경우에는, 웨트에칭법 등과 같은 등방성의 에칭처리를 추가하는 것에 의해 상기 도체막(5a)의 에칭 잔재를 제거 할 수 있다. 이와 같은 공정 후의 모양을 도57~도61에 나타낸다. 도57은 도53등의 제조공정에 계속되는 플래시 메모리의 제조공정 중의 요부 평면도, 도58은 도57의 Y1-Y1선의 단면도, 도59는 도57의 Y2-Y2선의 단면도, 도60은 도57의 X1-X1선의 단면도, 도61은 도57의 X2-X2선의 단면도를 각각 나타내고 있다. 여기에서는, 상기 에칭처리에 의해, 도57의 제2방향(Y)으로 연장하는 평면 띠모양의 워드선(5)이 복수개 형성되어 있다.
다음에, 도62는 도57 등의 제조공정에 계속되는 플래시 메모리의 제조공정 중의 요부 평면도, 도63은 도62의 Y1-Y1선의 단면도, 도64는 도62의 Y2-Y2선의 단면도, 도65는 도62의 X1-X1선의 단면도, 도66은 도62의 X2-X2선의 단면도, 도67은 도62와 동 공정 중의 플래시 메모리의 주변회로영역의 기판(1S)의 일예의 요부 단면도를 각각 나타내고 있다. 여기에서는, 먼저, 기판(1S)(웨이퍼)의 주면 상에, 메모리 영역이 노출되고, 그 이외의 영역이 덮여지는 레지스트 패턴(RP4)을 형성한 후, 이것을 에칭 마스크로 하여, 홈(29)의 저부 및 도체막(6)의 상면상의 절연막(18) 부분을 에칭한다. 이때, 도64에 나타내는 바와 같이, 도체막(6)의 측면의 절연막(18)이, 도체막(6)의 제거처리 후의 세정처리 등에 의해 리프트 오프해서 이물이 되는 가능성이 있다. 그래서, 본 실시형태1에서는, 상기 절연막(18)의 에칭처리시에 약간 오버 에칭처리를 실시하는 것에 의해, 도체막(6)의 측면의 절연막(18)의 상부를 제거한다. 이것에 의해, 남겨지는 절연막(18)을 낮게 하여, 리프트 오프하기 어렵게 한다.
계속해서, 도68 및 도69에 나타내는 바와 같이, 상기한 바와 같이 해서 형성된 워드선(5)을 에칭 마스크로 하여, 그곳으로부터 노출하는 도체막(6)을 에칭한다. 도68은 도62 등의 제조공정에 계속되는 플래시 메모리의 제조공정 중의 상기 도62의 Y2-Y2선에 상당하는 개소의 단면도, 도69는 상기 도62의 X1-X1선에 상당하는 개소의 단면도를 각각 나타내고 있다. 여기에서는, 상기 워드선(5)을 에칭 마스크로 한 도체막(6)의 에칭처리에 의해, 부유 게이트 전극(6G)을 워드선(5)에 대해서 자기정합적으로 형성한다. 즉 부유 게이트 전극(6G)을 제1전극(4G)과 워드선(5)과의 양쪽에 대해서 자기정합적으로 형성한다. 그리고, 이와 같이 해서 메모리셀(MC)을 형성한다. 홈 내에 단면이 오목한 모양의 부유 게이트 전극을 형성할 경우, 메모리셀(MC)의 미세화에 따라, 부유 게이트 전극용의 도체막을 얇게 하지 않으면 안되며, 부유 게이트 전극의 가공이 곤란하다. 이것에 대해서, 본 실시형태1에서는, 부유 게이트 전극(6G)을 단면이 볼록한 모양으로 한 것에 의해, 메모리셀(MC)이 미세화되어도 부유 게이트 전극(6G)의 가공을 용이하게 행할 수 있다. 또 부유 게이트 전극(6G)을 포토마스크를 사용하지 않고 제1전극(4G) 및 워드선(5)의 양쪽에 대해서 자기정합적으로 형성하기 때문에, 부유 게이트 전극(6G)을 포토마스크를 이용한 포토리소그라피 공정으로 형성하는 경우에 비해서, 부유 게이트 전극(6G)과 제1전극(4G) 및 워드선(5)과의 맞춤 여유를 작게 할 수가 있으므로, 메모리셀(MC)을 미세하게 할 수 있어, 칩 사이즈를 축소할 수 있다. 또 부유 게이트 전극(6)과 제1전극(4G) 및 워드선(5)과의 맞춤 정밀도를 향상시킬 수 있으므로, 메모리셀(MC)의 전기적 특성을 향상시킬 수 있다. 또 부유 게이트 전극(6G)을 포토마스크를 사용하지 않고 형성하므로, 1장분(상기와 합치면 2장분)의 포토마스크의 제조공정을 생략한 후, 포토레지스트막의 도포, 노광 및 현상이란 일련의 포토리소그라피 공정을 생략할 수 있으므로, 부유 게이트 전극(6G)을 포토마스크를 이용한 포토리소그라피 공정으로 형성하는 경우에 비해서, 플래시 메모리의 제조시간을 단축할 수 있고, 플래시 메모리의 납기를 단축 할 수 있다. 또 포토마스크의 매수를 감소시킬 수 있으므로, 플래시 메모리의 코스트를 저감할 수 있다.
그 후, 포토리소그라피 기술 및 드라이 에칭기술에 의해, 상기 메모리 영역의 외주와 주변회로영역에 남겨진 제1전극 형성용의 도체막(4)을 패터닝하는 것에 의해, 도70 및 도71에 나타내는 바와 같이, 메모리 영역의 외주 및 주변회로영역에, 배선(4LA, 4LC(4LC1)), 주변회로의 MIS의 게이트 전극(4A, 4B) 등을 형성한다. 도70은 도68 등의 제조공정에 계속되는 플래시 메모리의 제조공정 중의 상기 도62의 X2-X2선에 상당하는 개소의 단면도, 도71은 도70과 동 공정 중의 플래시 메모리의 주변회로영역의 기판(1S)의 일예의 요부 단면도를 각각 나타내고 있다.
그후, 도72~도74에 나타내는 바와 같이, 선택 nMIS(Qsn)의 소스 및 드레인용의 n-형의 반도체영역(22b1), 주변회로용의 nMIS(Qn)의 소스 및 드레인용의 n-형의 반도체영역(32a) 및 pMIS 소스의 드레인용의 p-형의 반도체영역(33a)을 각각 따로따로 형성한다. 계속해서, 기판(1S)(웨이퍼)의 주면 상에, 예를 들면 TEOS 가스를 이용한 CVD법 등에 의해 산화실리콘 등으로 이루어지는 절연막을 퇴적한 후, 그 절연막을 이방성 드라이 에칭법 등에 의해 에치백하는 것에 의해, 서로 인접하는 워드선(5) 사이 및 제1전극(4G)과 배선(4LA(4LB))과의 사이의 간극에 절연막(17)을 매립함과 동시에, 최외주의 워드선(5)의 편측 측면, 배선(4LC)의 편측 측면 및 게이트 전극(4A, 4B)의 측면에 절연막(17)의 사이드월을 형성한다. 그후, 선택 nMIS(Qsn)의 n+형의 반도체영역(22b2), 주변회로용의 nMIS(Qn)의 소스 및 드레인용의 n+형의 반도체영역(32b) 및 pMIS 소스의 드레인용의 p+형의 반도체영역(33b)을 각각 따로따로 형성한다. 상기 도72는 도70 등의 제조공정에 계속되는 플래시 메모리의 제조공정 중의 상기 도62의 X1-X1선에 상당하는 개소의 단면도, 도73은 도72와 동 공정 중의 상기 도62의 X2-X2선에 상당하는 개소의 단면도, 도74는 도72와 동 공정 중의 플래시 메모리의 주변회로영역의 기판(1S)의 일예의 요부 단면도를 각각 나타내고 있다. 그후, 통상의 배선 형성공정을 거쳐서 도1~도4에 나타낸 플래시 메모리를 제조한다.
다음에, 상기 홈(28)의 측면을 기판(1S)의 주면에 대해서 가능한 한 수직으로 한 이유를 설명한다. 먼저, 도75에 나타내는 바와 같이, 홈(28)의 측면에 역테이퍼(홈(28)의 개구 지름이 홈(28)의 저부부터 상부를 향해서 점차로 작아지는 상태)가 형성되도록 한 경우, 도체막(6)을 퇴적하면 홈(28) 내의 도체막(6) 중에, 캐비티(35)가 형성된다. 이것을 그대로 하여 도76에 나타내는 바와 같이 상기 절연막(18)을 형성하면, 캐비티(35) 중에 절연막(18)이 매립되어 버린다. 이 때문에, 계속되는 공정에서 불필요한 도체막(6)을 제거하면, 도77 및 도78에 나타내는 바와 같이, 캐비티(35)내의 절연막(18)이 마스크가 되어 워드선(5) 사이에, 캐비티(35) 내의 절연막(18)에 기인하는 도체막(6)의 에칭 잔재가 생기고, 인접하는 부유 게이트 전극(6G) 사이가 상기 도체막(6)의 에칭 잔재에 의해 전기적으로 접속되어 버린다. 또한 도75~도77은 도78의 Y2-Y2선에 상당하는 개소의 각 제조공정 중의 단면도를 나타내고 있다. 한편, 도79에 나타내는 바와 같이, 홈(28)의 측면에 순테이퍼(홈(28)의 개구 지름이 홈(28)의 저부에서 상부를 향해서 점차로 커지는 상태)가 형성되도록 한 경우, 홈(28)내에 「캐비티」가 형성되는 일없이 도체막(6)을 양호하게 매립할 수 있지만, 도80에 나타내는 바와 같이, 인접하는 도체막(6) 사이의 홈(29)이 역테이퍼로 되므로, 그후의 워드선용의 도체막(5a)의 퇴적공정에 있어서 홈(29) 내의 도체막(5) 중에, 캐비티(36)가 형성되어 버린다. 이 캐비티(36)를 그대로 하여 워드선(5)을 가공하면, 도81에 나타내는 바와 같이, 캐비티(36)가 넓어져버린다. 이 때문에 워드선(5)의 가공이 곤란해진다. 또 캐비티(36)에 의해 워드선(5)의 저항이 증대한다. 이들의 문제는 어느것이나 메모리셀(MC)의 미세화와 함께 현저해지므로, 메모리셀(MC)의 미세화를 저해하는 요인이 된다. 그래서, 본 실시형태1에서는, 홈(28)의 측면을 기판(1S)의 주면에 대해서 가능한 한 수직으로 형성하는 것에 의해, 상기 캐비티(35)에 기인하는 도체막(6)의 에칭 잔재가 생기지 않고, 또 상기 캐비티(36)에 기인하는 워드선(5)의 가공의 문제점이 생기지 않으며, 메모리셀(MC)을 형성 할 수 있다. 따라서, 플래시 메모리의 신뢰성 및 수율을 향상시킬 수 있다. 또 플래시 메모리의 소형화를 추진시킬 수 있다.
(실시형태 2)
본 실시형태2에서는, 상기 동일한 전위를 공급하는 복수의 제1전극을 다른 제1전극과 같이 독립하여 배치하고, 다른층에서 전기적으로 접속하는 경우에 대해서 설명한다.
도82는 본 실시형태2의 플래시 메모리의 요부 평면도의 일예를 나타내고 있다. 제1전극(4G)은 각각이 독립하여 배치되어 있으며, 동 전위가 공급되는 제1전극(4G)끼리는 콘택트 홀(CT)를 통해서 상층의 배선에서 서로 전기적으로 접속되어 있다.
다음에, 본 실시형태2의 플래시 메모리의 제조공정에서, 상기 실시형태1의 플래시 메모리의 제조공정과 다른 부분에 대해서 도83~도85에 의해 설명한다. 또한 도83~도85는 각 제조공정 중의 도82의 X2-X2선에 상당하는 개소의 단면도이다.
먼저, 상기 실시형태1에서 설명한 도10~도69의 공정을 거친 후, 도83에 나타내는 바와 같이, 메모리 영역의 외주의 절연막(18)의 일부를 에칭처리에 의해 제거하는 것에 의해, 메모리 영역의 외주에 남겨져 있는 도체막(6)을 노출시킨다. 계속해서, 그 메모리 영역의 외주의 도체막(6)을 도84에 나타내는 바와 같이, 에칭처리에 의해 선택적으로 제거한다. 그후, 상기 실시형태1과 마찬가지로, 메모리 영역의 외주에 남겨져 있는 도체막(4)을 포토리소그라피 기술 및 드라이 에칭기술에 의해 패터닝함으로써, 도85에 나타내는 바와 같이, 배선(4CL)(게이트 전극(4CL1))을 형성한다. 그후, 메모리 영역을 덮는 레지스트 패턴(RP5)을 형성한 후, 기판(1S)(웨이퍼)에, 예를 들면 비소를 통상의 이온주입법 등에 의해 도입하는 것에 의해, 선택 nMIS(Qsn)의 소스·드레인 영역을 형성하는 n-형의 반도체영역(22a, 22b1)을 형성함과 동시에, 제1전극(4G) 하의 영역(반전층이 형성되는 영역)과 선택 nMIS(Qsn)를 연결하는 n-형의 반도체영역(22a)을 형성한다. 본 실시형태2에서는, 선택 nMIS(Qsn)의 n-형의 반도체영역(22a, 22b1)과, 연결용의 n-형의 반도체영역(7)을 동 공정에서 형성할 수 있으므로, 공정의 간략화가 가능하게 되어 있다. 이 이후는 상기 실시형태1과 같으므로 설명을 생략한다.
(실시형태 3)
본 실시형태3에서는, 예를 들면 어시스트 게이트 전극을 가지는 플래시 메모리에 본 발명을 적용한 경우에 대해서 설명한다.
본 실시형태3의 플래시 메모리는, 예를 들면 1Gbit의 AG-AND(Assist Gate-AND)형의 플래시 메모리이다. 도86은, 본 실시형태3의 플래시 메모리의 메모리 영역(도1의 Y1-Y1선에 상당하는 개소)의 요부 단면도를 나타내고 있다.
본 실시형태3에서는, 상기 실시형태1, 2의 제1전극(4G) 대신에 어시스트 게이트 전극(AG)이 설치되어 있음과 동시에, 기판(1S)의 주면부에서, 어시스트 게이트 전극(AG)과 부유 게이트 전극(6G)과의 사이에 비트선 형성용의 n형의 반도체영역(37)이 형성되어 있다.
어시스트 게이트 전극(AG)은, 상기 도1의 제1전극(4G)과 동일하게 배치되어 있다. 또 어시스트 게이트 전극(AG)은, 상기 제1전극(4G)과 동일하게 선택 메모리셀과 비선택 메모리셀과의 사이의 분리를 행하는 상기 아이솔레이션 기능을 가지고 있다. 단, 어시스트 게이트 전극(AG)은 비트선 형성용의 n형의 반전층을 기판(1S)에 형성하는 것이 아니라, 데이터 기록동작시에 핫일렉트론을 효율적으로 생성하여 부유 게이트 전극(6G)에 주입함으로써, 낮은 채널전류에서 고속으로 데이터를 기록하는 것을 보조하는 기능을 가지는 것이다. 즉 데이터 기록동작시에, 어시스트 게이트 전극(AG) 하의 채널은 약(弱)반전, 부유 게이트 전극(6G) 하의 채널은 완전히 공핍화하고, 어시스트 게이트 전극(AG)과 부유 게이트 전극(6G)과의 경계부에서 큰 포텐셜 드롭이 생기는 결과, 동 경계부의 채널 횡방향 전계가 증대하여 효율적으로 핫일렉트론을 생성할 수 있다. 이것에 의해, 낮은 채널전류에서 고속기록을 실현할 수 있다.
상기 n형의 반도체영역(37)은, 비트선을 형성하는 영역이다. 즉 n형의 반도체영역(37)은, 메모리셀(MC)의 소스, 드레인을 형성하는 영역이다. 본 실시형태3에서도, 서로 인접하는 메모리셀(MC)의 소스, 드레인용의 n형의 반도체영역(37)을 공유하는 구성으로 되어 있다. 이것에 의해, 메모리 영역의 점유 면적을 축소할 수 있다. 이 n형의 반도체영역(37)은, 어시스트 게이트 전극(AG)의 연장방향(도1의 제1방향(X))에 따라 연장 형성되어 있다. 이 n형의 반도체영역(37)을 형성하기 위해서는, 예를 들면 상기 실시형태1의 도33~도35의 공정(제1전극(4G) 하의 문턱치전압과, 부유 게이트 전극(6G) 하의 문턱치전압에서 차이를 두기 위해서 붕소를 도입하는 공정)의 붕소의 도입전 또는 후에, 예를 들면 인 또는 비소 등과 같은 불순물 이온을, 기판(1S)의 주면에 대해서 비스듬한 방향으로 도입하는 것에 의해 형성하면 된다. 또 반도체영역(37)의 다른 형성방법으로서, 예를 들면 상기 실시형태1의 도39 및 도40에서 설명한 절연막(16)의 사이드월을 형성한 후, 예를 들면 인 또는 비소등과 같은 불순물 이온을 기판(1S)의 주면에 대해서 비스듬한 방향으로 도입하는 것으로 형성해도 된다. 이와 같은 본 실시형태3에서는, 상기 실시형태1, 2와 같은 효과를 얻을 수 있는 것 이외에, 비트선으로서 n형의 반도체영역(37)을 설치하고 있으므로, 상기 실시형태1, 2에 비해서 비트선의 저항을 낮게 할 수 있다.
다음에, 본 실시형태3의 플래시 메모리의 기록, 판독 및 소거의 동작에 대해서 설명한다.
도87은 본 실시형태3의 플래시 메모리의 정전하 주입에 의한 데이터 기록동작시의 기판(1S)의 요부 단면도를 나타내고 있다. 데이터 기록동작에서는, 선택의 메모리셀(MC)이 접속되는 워드선(5)에, 예를 들면 15V정도, 그 이외의 워드선(5) 등에, 예를 들면 0V를 인가한다. 또 선택의 메모리셀(MC)의 소스와 부유 게이트 전극(6G)과의 사이의 어시스트 게이트 전극(AG0)에, 예를 들면 1V를 인가하고, 선택의 메모리셀(MC)의 드레인측의 어시스트 게이트 전극(AG1)에, 예를 들면 0V정도를 인가한다. 그 밖의 어시스트 게이트 전극(AG2, AG3)에는, 예를 들면 0V를 인가함으로써 선택, 비선택의 메모리셀(MC) 사이의 아이솔레이션을 행한다. 이 상태에서 소스측의 n형의 반도체영역(37a)에, 예를 들면 0V를 공급하고, 드레인측의 n형의 반도체영역(37b)에, 예를 들면 4V정도의 전압을 공급한다. 이것에 의해, 선택의 메모리셀(MC)에는 드레인으로부터 소스를 향해서 기록의 전류가 흐르고, 이때에 소스측의 n형의 반도체영역(37a)에 축적한 전하를 어떤 일정한 채널전류로 하여 흘리고 절연막(15)을 통해서 부유 게이트 전극(6G)에 효율적으로 주입하는(정전하 주입방식) 것에 의해 선택의 메모리셀(MC)에 데이터를 고속으로 기록한다.
다음에, 도88은 본 실시형태3의 플래시 메모리의 데이터 판독동작시의 기판(1S)의 요부 단면도를 나타내고 있다. 데이터 판독에서는, 선택의 메모리셀(MC)이 접속되는 워드선(5)에, 예를 들면 2~5V정도, 그 이외의 워드선(5) 등에, 예를 들면 0V를 인가한다. 또 선택의 메모리셀(MC)의 소스와 부유 게이트 전극(6G)과의 사이의 어시스트 게이트 전극(AG0)에, 예를 들면 3.5V정도를 인가하고, 선택의 메모리셀(MC)의 드레인측의 어시스트 게이트 전극(AG1)에, 예를 들면 0V정도를 인가한다. 그 밖의 어시스트 게이트 전극(AG2, AG3)에는, 예를 들면 0V를 인가함으로써 선택, 비선택의 메모리셀(MC) 사이의 아이솔레이션을 행한다. 이 상태에서 소스측의 n형의 반도체영역(37a)에, 예를 들면 0V를 공급하고, 드레인측의 n형의 반도체영역(37b)에, 예를 들면 1V정도의 전압을 공급한다. 이때, 부유 게이트 전극(6G)의 축적전하의 상태에서, 선택의 메모리셀(MC)의 문턱치전압이 변하므로, 선택의 메모리셀(MC)의 소스 및 드레인 사이에 흐르는 전류의 상황에서, 선택의 메모리셀(MC)의 데이터를 판단할 수 있다.
다음에, 도89는 본 실시형태3의 플래시 메모리의 데이터 소거동작시의 기판(1S)의 요부 단면도를 나타내고 있다. 데이터의 소거동작은, 상기 실시형태1과 같다. 즉 선택 대상의 워드선(5)에, 예를 들면 -16V정도를 인가하는 한편, n형의 반도체영역(37a, 37b)에, 예를 들면 0V를 인가한다. 이것에 의해, 부유 게이트 전극(6G)에 축적된 데이터용의 전하를 절연막(15)을 통해서 기판(1S)에 방출하고, 복수의 메모리셀(MC)의 데이터를 일괄 소거한다.
(실시형태 4)
본 실시형태4에서는, 예를 들면 어시스트 게이트 전극을 가지는 플래시 메모리의 변형예에 대해서 설명한다.
본 실시형태4의 플래시 메모리는, 예를 들면 1Gbit의 AG-AND형의 플래시 메모리이다. 도90은 본 실시형태4의 플래시 메모리의 메모리 영역(도1의 Y1-Y1선에 상당하는 개소)의 요부 단면도를 나타내고 있다. 본 실시형태4에서는, n형의 반도체영역(37)이, 어시스트 게이트 전극(AG)의 1개 걸러서 배치되어 있는 동시에, 어시스트 게이트 전극(AG)의 바로 아래에 설치되어 있다. 이 n형의 반도체영역(37)을 형성하기 위해서는, 예를 들면 상기 실시형태1의 도49~도52의 공정(도체막(6) 사이의 절연막(11) 등을 제거하는 공정)의 후에, n형의 반도체영역(37)의 형성영역이 노출되며, 그 이외가 덮여지는 레지스트 패턴을 형성하고, 이것을 마스크로 해서, 예를 들면 인 또는 비소 등과 같은 불순물 이온을 캡막(10) 및 어시스트 게이트 전극(AG)을 통해서 기판(1S)의 주면에 대해 수직으로 도입하는 것으로 형성하면 된다. 이 n형의 반도체영역(37)이 배치되어 있지 않은 어시스트 게이트 전극(AG)은 어시스트 게이트로서의 기능 이외에, 후술과 같이 , 메모리셀의 판독동작시에, 기판(1S)의 주면에 비트선용의 n형의 반전층을 형성하는 기능을 가지고 있다. 이와 같은 본 실시형태4에서는, n형의 반도체영역(37)이 어시스트 게이트 전극(AG) 하에 1개 걸러서 배치되어 형성되어 있으며, 또 부유 게이트 전극(6G) 하에 들어 가지 않도록 형성되어 있으므로, n형의 반도체영역(37)이 약간 넓어졌다 하더라도 메모리셀(MC)의 사이즈를 작게 할 수 있다. 또 비트선으로서 n형의 반도체영역(37)을 설치하고 있으므로, 상기 실시형태1, 2에 비해서 비트선의 저항을 낮게 할 수 있다.
다음에, 본 실시형태4의 플래시 메모리의 기록, 판독 및 소거의 동작에 대해서 설명한다.
도91은 본 실시형태4의 플래시 메모리의 정전하 주입에 의한 데이터 기록동작시의 기판(1S)의 요부 단면도를 나타내고 있다. 데이터 기록동작에서는, 선택의 메모리셀(MC)이 접속되는 워드선(5)에, 예를 들면 15V정도, 그 이외의 워드선(5) 등에, 예를 들면 0V를 인가한다. 또 선택의 메모리셀(MC)의 소스와 부유 게이트 전극(6G)과의 사이의 어시스트 게이트 전극(AG0)에, 예를 들면 1V를 인가하고, 선택의 메모리셀(MC)의 드레인측의 어시스트 게이트 전극(AG1)에, 예를 들면 0V정도를 인가한다. 그 밖의 어시스트 게이트 전극(AG2, AG3)에는, 예를 들면 0V를 인가함으로써 선택, 비선택의 메모리셀(MC) 사이의 아이솔레이션을 행한다. 이 상태에서 어시스트 게이트 전극(AG3)의 바로 아래의 소스용의 n형의 반도체영역(37a)에, 예를 들면 0V를 공급하고, 어시스트 게이트 전극(AG1)의 바로 아래의 드레인용의 n형의 반도체영역(37b)에, 예를 들면 4V정도의 전압을 공급한다. 이것에 의해, 상기 실시형태3과 같이, 소스측의 n형의 반도체영역(37a)에 축적한 전하를 절연막(15)을 통해서 부유 게이트 전극(6G)에 효율적으로 주입해서 선택의 메모리셀(MC)에 데이터를 고속으로 기록한다.
다음에, 도92는 본 실시형태4의 플래시 메모리의 데이터 판독동작시의 기판(1S)의 요부 단면도를 나타내고 있다. 데이터 판독에서는, 선택의 메모리셀(MC)이 접속되는 워드선(5)에, 예를 들면 2~5V정도, 그 이외의 워드선(5) 등에, 예를 들면 0V를 인가한다. 또 어시스트 게이트 전극(AG0)에, 예를 들면 5V정도를 인가하고, 이에 대향하는 기판(1S)의 주면에 소스용의 n형의 반전층(23c)을 형성한다. 그 이외의 어시스트 게이트 전극(AG1~AG3)에는, 예를 들면 0V를 인가함으로써 선택, 비선택의 메모리셀(MC) 사이의 아이솔레이션을 행한다. 이 상태에서 소스측의 n형의 반전층(23c)에, 예를 들면 0V를 공급하고, 드레인용의 반도체영역(37b)에, 예를 들면 1V정도의 전압을 공급한다. 이 때, 부유 게이트 전극(6G)의 축적전하의 상태에서, 선택의 메모리셀(MC)의 문턱치전압이 변하므로, 선택의 메모리셀(MC)의 소스 및 드레인 사이에 흐르는 전류의 상황에서, 선택의 메모리셀(MC)의 데이터를 판단할 수 있다.
다음에, 도93은 본 실시형태4의 플래시 메모리의 데이터 소거동작시의 기판(1S)의 요부 단면도를 나타내고 있다. 데이터의 소거동작은 상기 실시형태1과 같다. 즉 선택 대상의 워드선(5)에, 예를 들면 -16V정도를 인가하는 한편, 어시스트 게이트 전극(AG0~AG3)에, 예를 들면 0V를 인가한다. 이것에 의해, 부유 게이트 전극(6G)에 축적된 데이터용의 전하를 절연막(15)을 통해서 기판(1S)에 방출하고, 복수의 메모리셀(MC)의 데이터를 일괄 소거한다.
이상, 본 발명자에 의해 행해진 발명을 실시형태에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경가능한 것은 말할 필요도 없다.
이상의 설명에서는 주로 본 발명자에 의해 행해진 발명을 그 배경이 된 이용 분야인 AND형 플래시 메모리 단체에 적용한 경우에 대해서 설명했지만, 그것에 한정되는 것이 아니고, 예를 들면 EEPROM 단체의 반도체장치, EEPROM 또는 플래시 메모리를 가지는 시스템 LSI(Large Scale Integrated circuit)등과 같은 메모리 혼재의 반도체장치에도 적용할 수 있다.
본 실시형태에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 이하와 같다. 즉 복수의 제1전극과, 이것에 교차하도록 설치된 복수의 제2전극과, 상기 복수의 제1전극의 인접간과 상기 복수의 제2전극과의 교점에, 상기 제1, 제2전극과는 절연된 상태로 설치된 전하축적용의 제3전극을 가지는 복수의 불휘발성 메모리셀을 반도체 기판 상에 구비하고, 상기 제3전극을 상기 제1전극보다도 높게 되는 단면이 볼록한 모양의 형상으로 한 것에 의해, 반도체장치를 소형으로 할 수 있다.
또한 복수의 제1전극과, 이것에 교차하도록 설치된 복수의 제2전극과, 상기 복수의 제1전극의 인접간과 상기 복수의 제2전극과의 교점에, 상기 제1, 제2전극은 절연된 상태로 설치된 전하축적용의 제3전극을 가지는 복수의 불휘발성 메모리셀을 반도체 기판 상에 구비하고, 상기 복수의 제1전극은 상기 반도체 기판에 반전층을 형성하는 기능을 가지는 것에 의해, 불휘발성 메모리의 소형화를 추진시킬 수 있다. 또 반도체장치를 소형으로 할 수 있다.
본 발명의 반도체장치는, EEPROM 또는 플래시 메모리 등과 같은 불휘발성 반도체 메모리를 가지는 반도체장치에 적용할 수 있다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
불휘발성 메모리의 소형화를 추진시킬 수 있다.
또 반도체장치를 소형으로 할 수 있다.
도1은 본 발명의 일실시형태인 반도체장치의 요부 평면도이다.
도2는 도1의 Y1-Y1선의 단면도이다.
도3은 도1의 X1-X1선의 단면도이다.
도4는 도1의 X2-X2선의 단면도이다.
도5는 도1의 반도체장치의 데이터 기록동작시의 요부 회로도이다.
도6은 도5의 데이터 기록동작시의 반도체장치의 요부 단면도이다.
도7은 도1의 반도체장치의 데이터 판독동작시의 요부 회로도이다.
도8은 도7의 데이터 판독동작시의 반도체장치의 요부 단면도이다.
도9는 데이터 소거동작시의 반도체장치의 요부 단면도이다.
도10은 본 발명의 일실시형태인 도1의 반도체장치의 제조공정 중 반도체 기판의 일예의 요부 평면도이다.
도11은 도10의 Y1-Y1선의 단면도이다.
도12는 도10의 X1-X1선의 단면도이다.
도13은 도10의 제조공정시의 반도체장치의 주변회로영역의 반도체 기판의 일예의 요부 단면도이다.
도14는 도10 등의 제조공정에 계속되는 반도체장치의 제조공정 중 반도체 기판의 일예의 요부 평면도이다.
도15는 도14의 Y1-Y1선의 단면도이다.
도16은 도14의 X1-X1선의 단면도이다.
도17은 도14의 X2-X2선의 단면도이다.
도18은 도14의 제조공정시의 플래시 메모리의 주변회로영역의 반도체 기판의 일예의 요부 단면도이다.
도19는 도10 등의 제조공정에 계속되는 반도체장치의 제조공정 중 반도체 기판의 도14의 Y1-Y1선에 상당하는 개소의 일예의 요부 단면도이다.
도20은 도19와 동(同) 공정 중의 도14의 X1-X1선에 상당하는 개소의 단면도이다
도21은 도19와 동 공정 중의 도14의 X2-X2선에 상당하는 개소의 단면도이다
도22는 도19와 동 공정 중의 플래시 메모리의 주변회로영역의 반도체 기판의 일예의 요부 단면도이다.
도23은 도19 등의 제조공정에 계속되는 반도체장치의 제조공정 중 도14의 Y1-Y1선에 상당하는 개소의 단면도이다.
도24는 도23과 동 공정 중의 도14의 X1-X1선에 상당하는 개소의 단면도이다
도25는 도23과 동 공정 중의 도14의 X2-X2선에 상당하는 개소의 단면도이다
도26은 도23과 동 공정 중의 반도체장치의 주변회로영역의 반도체 기판의 일예의 요부 단면도이다.
도27은 도23 등의 제조공정에 계속되는 반도체장치의 제조공정 중의 요부 평면도이다.
도28은 도27의 요부 확대 평면도이다.
도29는 도28의 Y1-Y1선의 단면도이다.
도30은 도28의 X1-X1선의 단면도이다.
도31은 도28의 X2-X2선의 단면도이다.
도32는 도27과 동 공정 중의 반도체장치의 주변회로영역의 반도체 기판의 일예의 요부 단면도이다.
도33은 도27 등의 제조공정에 계속되는 반도체장치의 제조공정 중 도28의 Y1-Y1선에 상당하는 개소의 단면도이다.
도34는 도33과 동 공정 중의 도28의 X1-X1선에 상당하는 개소의 단면도이다
도35는 도33과 동 공정 중의 도28의 X2-X2선에 상당하는 개소의 단면도이다
도36은 도33과 동 공정 중의 반도체장치의 주변회로영역의 반도체 기판의 일예의 요부 단면도이다.
도37은 도33 등의 제조공정에 계속되는 반도체의 제조공정 중 도28의 Y1-Y1선에 상당하는 개소의 단면도이다.
도38은 도37과 동 공정시의 도28의 X2-X2선에 상당하는 개소의 단면도이다.
도39는 도37 등의 제조공정에 계속되는 반도체장치의 제조공정 중 도28의 Y1-Y1선에 상당하는 개소의 단면도이다.
도40은 도39와 동 공정시의 도28의 X2-X2선에 상당하는 개소의 단면도이다.
도41은 도39 등의 제조공정에 계속되는 반도체장치의 제조공정 중 도28의 Y1-Y1선에 상당하는 개소의 단면도이다.
도42는 도41과 동 공정 중의 도28의 X1-X1선에 상당하는 개소의 단면도이다.
도43은 도41과 동 공정 중의 도28의 X2-X2선에 상당하는 개소의 단면도이다.
도44는 도33과 동 공정 중의 반도체장치의 주변회로영역의 반도체 기판의 일예의 요부 단면도이다.
도45는 도41 등의 제조공정에 계속되는 반도체장치의 제조공정 중 도28의 Y1-Y1선에 상당하는 개소의 단면도이다.
도46은 도45와 동 공정 중의 도28의 X1-X1선에 상당하는 개소의 단면도이다.
도47은 도45와 동 공정 중의 도28의 X2-X2선에 상당하는 개소의 단면도이다.
도48은 도45와 동 공정 중의 반도체장치의 주변회로영역의 반도체 기판의 일예의 요부 단면도이다.
도49는 도41 등의 제조공정에 계속되는 반도체장치의 제조공정 중 반도체 기판의 일예의 요부 평면도이다.
도50은 도49의 Y1-Y1선의 단면도이다.
도51은 도49의 X1-X1선의 단면도이다.
도52는 도49와 동 공정 중의 반도체장치의 주변회로영역의 반도체 기판의 일예의 요부 단면도이다.
도53은 도49 등의 제조공정에 계속되는 반도체장치의 제조공정 중 상기 도49의 Y1-Y1선에 상당하는 개소의 단면도이다.
도54는 도53과 동 공정 중의 상기 도49의 X1-X1선에 상당하는 개소의 단면도이다.
도55는 도53과 동 공정 중의 상기 도49의 X2-X2선에 상당하는 개소의 단면도이다.
도56은 도53과 동 공정 중의 반도체장치의 주변회로영역의 반도체 기판의 일예의 요부 단면도이다.
도57은 도53 등의 제조공정에 계속되는 반도체장치의 제조공정 중의 요부 평면도이다.
도58은 도57의 Y1-Y1선의 단면도이다.
도59는 도57의 Y2-Y2선의 단면도이다.
도60은 도57의 X1-X1선의 단면도이다.
도61은 도57의 X2-X2선의 단면도이다.
도62는 도57 등의 제조공정에 계속되는 반도체장치의 제조공정 중의 요부 평면도이다.
도63은 도62의 Y1-Y1선의 단면도이다.
도64는 도62의 Y2-Y2선의 단면도이다.
도65는 도62의 X1-X1선의 단면도이다.
도66은 도62의 X2-X2선의 단면도이다.
도67은 도62와 동 공정 중의 반도체장치의 주변회로영역의 반도체 기판의 일예의 요부 단면도이다.
도68은 도62 등의 제조공정에 계속되는 반도체의 제조공정 중 도62의 Y2-Y2선에 상당하는 개소의 단면도이다.
도69는 도62의 X1-X1선에 상당하는 개소의 단면도이다.
도70은 도68 등의 제조공정에 계속되는 반도체장치의 제조공정 중 도62의 X2-X2선에 상당하는 개소의 단면도이다.
도71은 도70과 동 공정 중의 반도체장치의 주변회로영역의 반도체 기판의 일예의 요부 단면도이다.
도72는 도70 등의 제조공정에 계속되는 반도체장치의 제조공정 중 도62의 X1-X1선에 상당하는 개소의 단면도이다.
도73은 도72와 동 공정 중의 도62의 X2-X2선에 상당하는 개소의 단면도이다
도74는 도72와 동 공정 중의 반도체장치의 주변회로영역의 반도체 기판의 일예의 요부 단면도이다.
도75는 본 발명의 반도체장치의 제조공정에서 생기는 과제를 설명하기 위한 반도체장치의 제조공정 중의 요부 단면도이다.
도76은 도75에 계속되는 반도체장치의 제조공정 중의 요부 단면도이다.
도77은 도76에 계속되는 반도체장치의 제조공정 중의 요부 단면도이다.
도78은 도77의 반도체장치의 제조공정 중의 요부 평면도이다.
도79는 본 발명의 반도체장치의 제조공정에서 생기는 과제를 설명하기 위한 반도체장치의 제조공정 중의 요부 단면도이다.
도80은 도79에 계속되는 반도체장치의 제조공정 중의 요부 단면도이다.
도81은 도80에 계속되는 반도체장치의 제조공정 중의 요부 단면도이다.
도82는 본 발명의 다른 실시형태인 반도체장치의 요부 평면도이다.
도83은 도82의 반도체장치의 제조공정 중 X2-X2선에 상당하는 개소의 단면도이다.
도84는 도83에 계속되는 반도체장치의 제조공정 중 X2-X2선에 상당하는 개소의 단면도이다.
도85는 도84에 계속되는 반도체장치의 제조공정 중 X2-X2선에 상당하는 개소의 단면도이다.
도86은 본 발명의 또 다른 실시형태인 반도체장치의 메모리 영역의 요부 단면도이다.
도87은 도86의 반도체장치의 데이터 기록동작시의 반도체 기판의 요부 단면도이다.
도88은 도86의 반도체장치의 데이터 판독동작시의 반도체 기판의 요부 단면도이다.
도89는 도86의 반도체장치의 데이터 소거동작시의 반도체 기판의 요부 단면도이다.
도90은 본 발명의 또 다른 실시형태인 반도체장치의 메모리 영역의 요부 단면도이다.
도91은 도90의 반도체장치의 데이터 기록동작시의 반도체 기판의 요부 단면도이다.
도92는 도90의 반도체장치의 데이터 판독동작시의 반도체 기판의 요부 단면도이다.
도93은 도90의 반도체장치의 데이터 소거동작시의 반도체 기판의 요부 단면도이다.
도94는 본 발명의 일실시형태인 반도체장치의 메모리 매트의 레이아웃의 일예를 나타낸 평면도이다.
(부호의 설명)
1S 반도체 기판
2 활성영역
3 분리영역
4 도체막
4G,G0~G3 제1전극
4GA 폭이 넓은영역
4LA,4LB 배선
4LC 배선
4LC1 게이트 전극
4A, 4B 게이트 전극
5,WL0,WL1 워드선(제2전극)
5a 도체막
5b 고융점 금속실리사이드막
6 도체막
6G 부유 게이트 전극(제3전극)
7 n-형의 반도체영역
8 절연막(제1절연막)
9 절연막(제4절연막)
10 캡막(제2절연막)
11 절연막(제3절연막)
12 절연막
13 절연막
15 절연막
16 절연막(제4절연막)
17 절연막
18 절연막(제6절연막)
21 게이트 절연막
22a 반도체영역
22b 반도체영역
22b1 n-형의 반도체영역
22b2 n+형의 반도체영역
23a,23b,23c 반전층
25 절연막
26a,26b 하드마스크막
27a,27b 반사방지막
28 홈
29 홈
32a n-형의 반도체영역
32b n+형의 반도체영역
33a p-형의 반도체영역
33b p+형의 반도체영역
35 캐비티
36 캐비티
37 n형의 반도체영역
Qsn 선택 n채널형 MIS·FET
MC 불휘발성 메모리셀
PW1 p형의 웰
NISO n형의 매립영역
CT 콘택트 홀
PG 플러그
CD 공통 드레인 배선
I1,I2 전류
RP1~RP5 포토레지스트 패턴
AG,AG0~AG3 어시스트 게이트 전극(제1전극)

Claims (48)

  1. 반도체 기판 상에 설치된 복수의 제1전극과, 상기 복수의 제1전극에 대해서 교차하도록 상기 반도체 기판 상에 설치된 복수의 제2전극과, 상기 복수의 제1전극의 인접간(隣接間)이며 상기 복수의 제2전극이 평면적으로 겹치는 위치에 설치된 전하축적용의 복수의 제3전극을 가지는 복수의 불휘발성 메모리셀을 구비하고,
    상기 제3전극은, 상기 반도체 기판과 상기 복수의 제2전극과의 사이에, 상기 반도체 기판, 상기 제1전극 및 상기 제2전극에 대해서 절연된 상태로 설치되며, 상기 반도체 기판의 주면에 대해서 교차하는 방향에서의 상기 제3전극의 단면형상은, 상기 제1전극보다도 높게 되는 볼록모양으로 되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 제2전극은, 상기 제3전극의 상면 및 측면과 절연막을 통해서 대향하도록 형성되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 제1전극은, 상기 반도체 기판에 비트선용의 반전층을 형성하는 기능을 가지는 것을 특징으로 하는 반도체장치.
  4. 제 3 항에 있어서,
    상기 복수의 불휘발성 메모리셀 중의 선택의 불휘발성 메모리셀에 데이터를 기록시에, 상기 선택의 불휘발성 메모리셀의 소스측의 비트선용의 반전층을 상기 제1전극에 전압을 인가하는 것에 의해 형성하고, 상기 소스측의 비트선용의 반전층으로부터의 핫일렉트론을 상기 선택의 불휘발성 메모리셀의 상기 제3전극에 주입하는 기능을 가지는 것을 특징으로 하는 반도체장치.
  5. 제 1 항에 있어서,
    상기 제1전극은, 상기 복수의 불휘발성 메모리셀 중의 선택의 불휘발성 메모리셀과, 상기 선택의 불휘발성 메모리셀의 상기 제2전극을 공유하는 비선택의 불휘발성 메모리셀을 분리하는 기능을 가지는 것을 특징으로 하는 반도체장치.
  6. 제 1 항에 있어서,
    상기 복수의 불휘발성 메모리셀은 분리영역을 통하지 않고 인접해서 배치되어 있는 것을 특징으로 하는 반도체장치.
  7. 제 1 항에 있어서,
    상기 복수의 제1전극이 대향하는 상기 반도체 기판의 주면부와, 상기 복수의 제3전극이 대향하는 상기 반도체 기판의 주면부와, 상기 제1, 제3전극 사이의 상기 반도체 기판의 주면부와의 도전형이 비동작시에 동일한 것을 특징으로 하는 반도체장치.
  8. 제 1 항에 있어서,
    상기 반도체 기판에, 상기 복수의 불휘발성 메모리셀의 복수의 비트선용의 반도체영역이 설치되어 있는 것을 특징으로 하는 반도체장치.
  9. 제 1 항에 있어서,
    AND형의 플래시 메모리인 것을 특징으로 하는 반도체장치.
  10. 제 1 항에 있어서,
    상기 반도체 기판 상에 형성된 비트선 선택용의 전계효과 트랜지스터와,
    상기 비트선 선택용의 전계효과 트랜지스터와 상기 복수의 불휘발성 메모리셀과의 사이의 반도체 기판에 형성된 반도체영역을 더 가지고,
    상기 복수의 불휘발성 메모리셀 중의 선택의 불휘발성 메모리셀에 데이터를 기록할 때에, 상기 비트선 선택의 불휘발성 메모리셀의 소스측 및 드레인측의 비트선용의 반전층을 상기 제1전극에 전압을 인가하는 것에 의해 형성하고, 소스 및 드레인에 인가된 전압은, 각각 상기 비트선 선택용의 전계효과 트랜지스터, 상기 반도체영역 및 상기 소스측 및 상기 드레인측의 반전층을 통해서 상기 선택의 불휘발성 메모리셀에 인가되는 것을 특징으로 하는 반도체장치.
  11. 제 1 항에 있어서,
    상기 반도체 기판 상에 형성된 드레인용의 비트선 선택용의 전계효과 트랜지스터와,
    상기 반도체 기판 상에 형성된 소스용의 비트선 선택용의 전계효과 트랜지스터를 더 가지고,
    적어도, 상기 복수의 메모리셀, 상기 드레인용의 비트선 선택용의 전계효과 트랜지스터 및 상기 소스용의 비트선 선택용의 전계효과 트랜지스터를 포함해서 메모리 매트가 형성되어 있으며,
    각 메모리 매트는, 인접하는 메모리 매트와는 드레인용의 비트선 급전용의 콘택트 홀 또는 소스용의 비트선 급전용의 콘택트 홀에 대해서 좌우대칭으로 배치되어 있는 것을 특징으로 하는 반도체장치.
  12. 제 1 항에 있어서,
    상기 복수의 제3전극의 높이는, 상기 제2전극이 연장하는 방향에서의 상기 제3전극의 길이보다도 큰 것을 특징으로 하는 반도체장치.
  13. 제 1 항에 있어서,
    상기 복수의 제3전극의 높이는, 상기 제2전극이 연장하는 방향에서의 상기 복수의 제3전극 사이의 간격보다도 큰 것을 특징으로 하는 반도체장치.
  14. 제 1 항에 있어서,
    상기 볼록모양의 제3전극은 기둥모양으로 형성되어 있는 것을 특징으로 하는 반도체장치.
  15. 반도체 기판 상에 설치된 복수의 제1전극과, 상기 복수의 제1전극에 대해서 교차하도록 상기 반도체 기판 상에 설치된 복수의 제2전극과, 상기 복수의 제1전극의 인접간이며 상기 복수의 제2전극이 평면적으로 겹치는 위치에 설치된 전하축적용의 복수의 제3전극을 가지는 복수의 불휘발성 메모리셀을 구비하고,
    상기 제3전극은, 상기 반도체 기판과 상기 복수의 제2전극과의 사이에, 상기 반도체 기판, 상기 제1전극 및 상기 제2전극에 대해서 절연된 상태로 설치되며, 상기 제3전극의 단면형상은, 상기 제1전극보다도 높게 되는 볼록모양으로 되어 있으며,
    상기 반도체 기판에는, 상기 복수의 불휘발성 메모리셀의 복수의 비트선용의 반도체영역이 설치되는 것을 특징으로 하는 반도체장치.
  16. 제 15 항에 있어서,
    상기 복수의 비트선용의 반도체영역은, 상기 제1전극과 상기 제3전극과의 인접간에 설치되어 있는 것을 특징으로 하는 반도체장치.
  17. 제 16 항에 있어서,
    상기 복수의 불휘발성 메모리셀 중의 선택의 불휘발성 메모리셀에 데이터를 기록할 때에, 상기 선택의 불휘발성 메모리셀의 소스측의 상기 비트선용의 반도체영역과 상기 선택의 불휘발성 메모리셀의 상기 제3전극과의 사이에 배치된 상기 제1전극은, 데이터의 기록에 기여하는 핫일렉트론의 발생을 보조하는 기능을 가지는 것을 특징으로 하는 반도체장치.
  18. 제 15 항에 있어서,
    상기 복수의 비트선용의 반도체영역은, 상기 복수의 제1전극에 1개 걸러서 설치되며, 그 제1전극의 대향위치에 설치되어 있는 것을 특징으로 하는 반도체장치.
  19. 제 18 항에 있어서,
    상기 복수의 제1전극 중의 상기 비트선용의 반도체영역이 배치되어 있지 않은 제1전극은, 상기 반도체 기판에 반전층을 형성하는 기능을 가지는 것을 특징으로 하는 반도체장치.
  20. 반도체 기판 상에 설치된 복수의 제1전극과, 상기 복수의 제1전극에 대해서 교차하도록 상기 반도체 기판 상에 설치된 복수의 제2전극과, 상기 복수의 제1전극의 인접간이며 상기 복수의 제2전극이 평면적으로 겹치는 위치에 설치된 전하축적용의 제3전극을 가지는 복수의 불휘발성 메모리셀을 구비하고,
    상기 제3전극은, 상기 반도체 기판과 상기 복수의 제2전극과의 사이에, 상기 반도체 기판, 상기 제1전극 및 상기 제2전극에 대해서 절연된 상태로 설치되며,
    상기 복수의 제1전극은, 상기 반도체 기판에 반전층을 형성하는 기능을 가지는 것을 특징으로 하는 반도체장치.
  21. 제 20 항에 있어서,
    상기 제1전극은, 상기 복수의 불휘발성 메모리셀 중의 선택의 불휘발성 메모리셀과, 상기 선택의 불휘발성 메모리셀의 상기 제2전극을 공유하는 비선택의 불휘발성 메모리셀을 분리하는 기능을 가지는 것을 특징으로 하는 반도체장치.
  22. 제 20 항에 있어서,
    상기 복수의 불휘발성 메모리셀은 분리영역을 통하지 않고 인접해서 배치되어 있는 것을 특징으로 하는 반도체장치.
  23. 제 20 항에 있어서,
    상기 복수의 제1전극이 대향하는 상기 반도체 기판의 주면부와, 상기 복수의 제3전극이 대향하는 상기 반도체 기판의 주면부와, 상기 제1, 제3전극 사이의 상기 반도체 기판의 주면부와의 도전형이 비동작시에 동일한 것을 특징으로 하는 반도체장치.
  24. 제 20 항에 있어서,
    상기 복수의 제1전극이 대향하는 상기 반도체 기판의 주면부의 문턱치전압이, 상기 복수의 제3전극이 대향하는 상기 반도체 기판의 주면부의 문턱치전압보다도 낮은 것을 특징으로 하는 반도체장치.
  25. 제 20 항에 있어서,
    상기 반도체 기판 상에 형성된 드레인용의 비트선 선택용의 전계효과 트랜지스터와,
    상기 반도체 기판 상에 형성된 소스용의 비트선 선택용의 전계효과 트랜지스터를 더 가지고,
    적어도, 상기 복수의 불휘발성 메모리셀, 상기 드레인용의 비트선 선택용의 전계효과 트랜지스터 및 상기 소스용의 비트선 선택용의 전계효과 트랜지스터를 포함해서 메모리 매트가 형성되어 있으며,
    각 메모리 매트는, 인접하는 메모리 매트와는 드레인용의 비트선 급전용의 콘택트 홀 또는 소스용의 비트선 급전용의 콘택트 홀에 대해서 좌우대칭으로 배치되어 있는 것을 특징으로 하는 반도체장치.
  26. 제 20 항에 있어서,
    상기 복수의 제3전극의 높이는, 상기 제2전극이 연장하는 방향에서의 상기 제3전극의 길이보다도 큰 것을 특징으로 하는 반도체장치.
  27. 제 20 항에 있어서,
    상기 복수의 제3전극의 높이는, 상기 제2전극이 연장하는 방향에서의 상기 복수의 제3전극 사이의 간격보다도 큰 것을 특징으로 한 반도체장치.
  28. 반도체 기판 상에 설치된 복수의 제1전극과, 상기 복수의 제1전극에 대해서 교차하도록 상기 반도체 기판 상에 설치된 복수의 제2전극과, 상기 복수의 제1전극의 인접간이며 상기 복수의 제2전극이 평면적으로 겹치는 위치에 설치된 전하축적용의 복수의 제3전극을 가지는 복수의 불휘발성 메모리셀을 구비하는 반도체장치의 제조방법에 있어서,
    (a) 상기 반도체 기판 상에 제1절연막을 통해서 상기 제1전극 형성용의 도체막을 퇴적하는 공정,
    (b) 상기 제1전극 형성용의 도체막 상에 제2절연막을 퇴적하는 공정,
    (c) 상기 제2절연막 상에 제3절연막을 퇴적하는 공정,
    (d) 상기 제1전극 형성용의 도체막, 제2절연막 및 제3절연막을 패터닝하는 것에 의해, 상기 제1전극, 제2절연막 및 제3절연막의 적층 패턴을 형성하는 공정,
    (e) 상기 제1전극의 측면에 제4절연막을 형성하는 공정,
    (f) 상기 제1전극, 제2절연막 및 제3절연막의 적층 패턴의 인접간의 상기 반도체 기판 상에 제5절연막을 형성하는 공정,
    (g) 상기 제1전극, 제2절연막 및 제3절연막의 적층 패턴의 인접간이 매립되도록 상기 반도체 기판 상에 상기 제3전극 형성용의 도체막을 퇴적하는 공정,
    (h) 상기 제3전극 형성용의 도체막이 상기 제1전극, 제2절연막 및 제3절연막의 적층 패턴의 인접간에 남겨지도록 상기 제3전극 형성용의 도체막을 제거하는 것에 의해, 상기 제1전극, 제2절연막 및 제3절연막의 적층 패턴의 인접간에 상기 제3전극 형성용의 도체막의 패턴을 상기 제1전극에 대해서 자기정합적으로 형성하는 공정,
    (i) 상기 제3절연막을 제거하는 공정,
    (j) 상기 반도체 기판 상에, 제6절연막을 퇴적하는 공정,
    (k) 상기 제6절연막 상에 상기 제2전극형성용의 도체막을 퇴적하는 공정,
    (l) 상기 제2전극 형성용의 도체막을 패터닝하는 것에 의해, 상기 복수의 제2전극을 형성하는 공정,
    (m) 상기 복수의 제2전극을 마스크로 하여 상기 제3전극 형성용의 도체막의 패턴을 패터닝하는 것에 의해, 상기 제1전극보다도 높게 되는 단면이 볼록한 모양의 복수의 제3전극을, 상기 복수의 제2전극에 대해서 자기정합적으로 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  29. 제 28 항에 있어서,
    상기 (d) 또는 상기 (e)공정후, 상기 (f)공정전에, 상기 반도체 기판의 주면에 대해서 비스듬한 방향으로 소망의 불순물을 도입하는 것에 의해, 상기 반도체 기판에 상기 반도체 기판의 도전형과는 반대인 도전형의 비트선용의 반도체영역을 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  30. 제 28 항에 있어서,
    상기 (i)공정후, 상기 (j)공정전에, 상기 반도체 기판에 소망의 불순물을 선택적으로 도입하는 것에 의해, 상기 반도체 기판에 상기 반도체 기판의 도전형과는 반대인 도전형의 비트선용의 반도체영역을 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  31. 제 28 항에 있어서,
    상기 (h)공정시에는, 상기 반도체 기판의 전면상의 상기 제3전극 형성용의 도체막에 대해서, 이방성 드라이 에칭처리에 의한 에치백처리 또는 화학기계연마처리를 실시하는 것을 특징으로 하는 반도체장치의 제조방법.
  32. 제 28 항에 있어서,
    상기 (e)공정의 제4절연막은, 열산화법에 의해 형성된 산화실리콘막을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  33. 제 28 항에 있어서,
    상기 제2절연막은 질화실리콘에 의해 형성하고, 상기 제3절연막은 산화실리콘에 의해 형성하며, 상기 (i)공정의 상기 제3절연막의 제거공정에 있어서는, 상기 제2절연막이 에칭 스톱퍼가 되도록 에칭처리를 실시하는 것을 특징으로 하는 반도체장치의 제조방법.
  34. 제 28 항에 있어서,
    상기 (l)공정의 상기 제2전극 형성용의 도체막의 패터닝 공정에 있어서는, 상기 제6절연막이 에칭 스톱퍼가 되도록 에칭처리를 실시하는 것을 특징으로 하는 반도체장치의 제조방법.
  35. 제 28 항에 있어서,
    상기 (d) 또는 상기 (e)공정후, 상기 (f)공정전에, 상기 복수의 제1전극이 대향하는 상기 반도체 기판의 주면부의 문턱치전압이, 상기 복수의 제3전극이 대향하는 상기 반도체 기판의 주면부의 문턱치전압보다도 낮게 되도록, 상기 제1전극, 제2절연막 및 제3절연막의 적층 패턴의 인접간의 반도체 기판에 소망의 불순물을 도입하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  36. 제 28 항에 있어서,
    상기 제1전극 형성용의 도체막을 패터닝하는 것에 의해, 상기 반도체 기판 상에 전계효과 트랜지스터의 게이트 전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  37. 제 28 항에 있어서,
    상기 복수의 불휘발성 메모리셀의 선택용의 전계효과 트랜지스터를 구비하는 반도체장치의 제조방법으로서,
    (n) 상기 (d)공정에서 패터닝되는 상기 제1전극 형성용의 도체막 중 일부는, 상기 선택용의 전계효과 트랜지스터의 게이트 전극 형성을 위해 상기 (m)공정 후까지 남겨져 있으며, 상기 (m)공정 후에, 상기 남겨진 제1전극 형성용의 도체막을 패터닝함으로써, 상기 선택용의 전계효과 트랜지스터의 게이트 전극을 형성하는 공정,
    (o) 상기 (n)공정 후에, 상기 반도체 기판에 상기 선택용의 전계효과 트랜지스터의 게이트 전극에 정합해서 불순물을 도입함으로써, 상기 선택용의 전계효과 트랜지스터의 소스·드레인 영역을 형성하는 공정을 더 가지며,
    상기 (a)공정 전에, 상기 반도체 기판에 불순물을 도입함으로써, 상기 복수의 불휘발성 메모리셀과 상기 선택용의 전계효과 트랜지스터를 연결하는 반도체영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  38. 제 28 항에 있어서,
    상기 복수의 불휘발성 메모리셀의 선택용의 전계효과 트랜지스터를 구비하는 반도체장치의 제조방법으로서,
    (p) 상기 (d)공정에서 패터닝되는 제1전극 형성용의 도체막 중 일부는, 상기 선택용의 전계효과 트랜지스터의 게이트 전극 형성을 위해 상기 (m)공정 후까지 남겨져 있으며, 상기 (m)공정 후에, 상기 남겨진 제1전극 형성용의 도체막을 패터닝함으로써, 상기 선택용의 전계효과 트랜지스터의 게이트 전극을 형성하는 공정,
    (q) 상기 (n)공정 후에, 상기 반도체 기판에 상기 선택용의 전계효과 트랜지스터의 게이트 전극에 정합해서 불순물을 도입함으로써, 상기 선택용의 전계효과 트랜지스터의 소스·드레인 영역 및 상기 복수의 불휘발성 메모리셀과 상기 선택용의 전계효과 트랜지스터를 연결하는 반도체영역을 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  39. 제 28 항에 있어서,
    상기 복수의 제3전극의 높이를, 상기 제2전극이 연장하는 방향에서의 상기 제3전극의 길이보다도 크게 되도록 형성하는 것을 특징으로 한 반도체장치의 제조방법.
  40. 제 28 항에 있어서,
    상기 복수의 제3전극의 높이를, 상기 제2전극이 연장하는 방향에서의 상기 복수의 제3전극 사이의 간격보다도 크게 되도록 형성하는 것을 특징으로 한 반도체장치의 제조방법.
  41. 제 28 항에 있어서,
    상기 제3전극을 기둥모양으로 형성하는 것을 특징으로 한 반도체장치의 제조방법.
  42. 반도체 기판 상에 설치된 복수의 제1전극과, 상기 복수의 제1전극에 대해서 교차하도록 상기 반도체 기판 상에 설치된 복수의 제2전극과, 상기 복수의 제1전극의 인접간이며 상기 복수의 제2전극이 평면적으로 겹치는 위치에 설치된 전하축적용의 복수의 제3전극을 가지는 복수의 불휘발성 메모리셀을 구비하는 반도체장치의 제조방법에 있어서,
    (a) 상기 반도체 기판 상에 제1절연막을 통해서 상기 제1전극 형성용의 도체막을 퇴적하는 공정,
    (b) 상기 제1전극 형성용의 도체막 상에 제2절연막을 퇴적하는 공정,
    (c) 상기 제2절연막 상에 제3절연막을 퇴적하는 공정,
    (d) 상기 제1전극 형성용의 도체막, 제2, 제3절연막을 패터닝하는 것에 의해, 상기 제1전극, 제2절연막 및 제3절연막의 적층 패턴을 형성하는 공정,
    (e) 상기 제1전극의 측면에 제4절연막을 형성하는 공정,
    (f) 상기 제1전극, 제2절연막 및 제3절연막의 적층 패턴의 인접간의 상기 반도체 기판 상에 제5절연막을 형성하는 공정,
    (g) 상기 제1전극, 제2절연막 및 제3절연막의 적층 패턴의 인접간이 매립되도록 상기 반도체 기판 상에 상기 제3전극 형성용의 도체막을 퇴적하는 공정,
    (h) 상기 제3전극 형성용의 도체막이 상기 제1전극, 제2절연막 및 제3절연막의 적층 패턴의 인접간에 남겨지도록 상기 제3전극 형성용의 도체막을 제거하는 것에 의해, 상기 제1전극, 제2절연막 및 제3절연막의 적층 패턴의 인접간에 상기 제3전극 형성용의 도체막의 패턴을 상기 제1전극에 대해서 자기정합적으로 형성하는 공정,
    (i) 상기 제3절연막을 제거하는 공정,
    (j) 상기 반도체 기판 상에, 제6절연막을 퇴적하는 공정,
    (k) 상기 제6절연막 상에 상기 제2전극 형성용의 도체막을 퇴적하는 공정,
    (1) 상기 제2전극 형성용의 도체막을 패터닝하는 것에 의해, 상기 복수의 제2전극을 형성하는 공정,
    (m) 상기 복수의 제2전극을 마스크로 하여 상기 제3전극형성용의 도체막의 패턴을 패터닝하는 것에 의해, 상기 복수의 제3전극을, 상기 복수의 제2전극에 대해서 자기정합적으로 형성하는 공정을 가지며,
    상기 복수의 제1전극은, 상기 반도체 기판에 반전층을 형성하는 기능을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  43. 제 42 항에 있어서,
    상기 (d) 또는 상기 (e)공정후, 상기 (f)공정전에, 상기 복수의 제1전극이 대향하는 상기 반도체 기판의 주면부의 문턱치전압이, 상기 복수의 제3전극이 대향하는 상기 반도체 기판의 주면부의 문턱치전압보다도 낮게 되도록, 상기 제1전극, 제2절연막 및 제3절연막의 적층 패턴의 인접간의 반도체 기판에 소망의 불순물을 도입하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  44. 제 42 항에 있어서,
    상기 복수의 불휘발성 메모리셀의 선택용의 전계효과 트랜지스터를 구비하는 반도체장치의 제조방법으로서,
    (n) 상기 (d)공정에서 패터닝되는 제1전극 형성용의 도체막 중 일부는, 상기 선택용의 전계효과 트랜지스터의 게이트 전극 형성을 위해 상기 (m)공정 후까지 남겨져 있으며, 상기 (m)공정 후에, 상기 남겨진 제1전극 형성용의 도체막을 패터닝함으로써, 상기 선택용의 전계효과 트랜지스터의 게이트 전극을 형성하는 공정,
    (o) 상기 (n)공정후에, 상기 반도체 기판에 상기 선택용의 전계효과 트랜지스터의 게이트 전극에 정합해서 불순물을 도입함으로써, 상기 선택용의 전계효과 트랜지스터의 소스·드레인 영역을 형성하는 공정을 더 가지며,
    상기 (a)공정 전에, 상기 반도체 기판에 불순물을 도입함으로써, 상기 복수의 불휘발성 메모리셀과 상기 선택용의 전계효과 트랜지스터를 연결하는 반도체영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  45. 제 42 항에 있어서,
    상기 복수의 불휘발성 메모리셀의 선택용의 전계효과 트랜지스터를 구비하는 반도체장치의 제조방법으로서,
    (p) 상기 (d)공정에서 패터닝되는 제1전극 형성용의 도체막 중 일부는, 상기 선택용의 전계효과 트랜지스터의 게이트 전극 형성을 위해 상기 (m)공정 후까지 남겨져 있으며, 상기 (m)공정 후에, 상기 남겨진 제1전극 형성용의 도체막을 패터닝함으로써, 상기 선택용의 전계효과 트랜지스터의 게이트 전극을 형성하는 공정,
    (q) 상기 (n)공정 후에, 상기 반도체 기판에 상기 선택용의 전계효과 트랜지스터의 게이트 전극에 정합해서 불순물을 도입함으로써, 상기 선택용의 전계효과 트랜지스터의 소스·드레인 영역 및 상기 복수의 불휘발성 메모리셀과 상기 선택용의 전계효과 트랜지스터를 연결하는 반도체영역을 형성하는 공정을 더 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  46. 제 42 항에 있어서,
    상기 복수의 제3전극의 높이를, 상기 제2전극이 연장하는 방향에서의 상기 제3전극의 길이보다도 크게 되도록 형성하는 것을 특징으로 한 반도체장치의 제조방법.
  47. 제 42 항에 있어서,
    상기 복수의 제3전극의 높이를, 상기 제2전극이 연장하는 방향에서의 상기 복수의 제3전극 사이의 간격보다도 크게 되도록 형성하는 것을 특징으로 한 반도체장치의 제조방법.
  48. 제 42 항에 있어서,
    상기 제3전극을 기둥모양으로 형성하는 것을 특징으로 한 반도체장치의 제조방법.
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