KR20090064372A - 비휘발성 메모리 어레이 - Google Patents

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KR20090064372A
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카탈리스트 세미컨덕터, 인크.
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Abstract

하나 이상의 EEPROM 셀 쌍을 포함하는 비휘발성 메모리는 짝을 이룬다. 각각의 EEPROM 셀 쌍은 효과적으로 1.5 트랜지스터 EEPROM 셀을 제공하는 2개의 데이터 비트를 저장하고 3개의 트랜지스터를 포함한다. EEPROM 셀 쌍은 제 1 비휘발성 메모리 트랜지스터, 제 2 비휘발성 메모리 트랜지스터 및 소스 액세스 트랜지스터를 포함한다. 소스 액세스 트랜지스터는: 상기 제 1 비휘발성 메모리 트랜지스터의 소스 영역과 연속하는 제 1 소스 영역; 상기 제 2 비휘발성 메모리 트랜지스터의 소스 영역과 연속하는 제 2 소스 영역; 및 제 2 웰 영역과 접촉하도록 제 1 웰 영역을 통해 하방 연장하는 드레인 영역을 포함한다. 제 1, 제 2, 및 제 3 반도체 영역 및 제 2 웰 영역은 제 1 전도성 타입을 가지고, 제 1 웰 영역은 상기 제 1 전도성 타입에 반대되는 제 2 전도성 타입을 가진다.

Description

비휘발성 메모리 어레이{SCALABLE ELECTRICALLY ERASEABLE AND PROGRAMMABLE MEMORY}
본 발명은 EEPROM(electrically erasable and programmable memory) 셀에 관한 것이다.
도 1 은 EEPROM 셀(101-104)의 2x2 어레이를 포함하는 종래의 메모리 시스템(100)을 도시하는 회로도이다. EEPROM 셀(101-104)은 CMOS 액세스 트랜지스터(111-114)를 각각 포함하고, 비휘발성 메모리(NVM) 트랜지스터(121-124)를 각각 포함한다. 액세스 트랜지스터(111,113)의 드레인은 드레인 (비트 라인) 단자(D1)에 연결된다. 유사하게, 액세스 트랜지스터(112,114)의 드레인은 드레인 (비트 라인) 단자(D2)에 연결된다. 액세스 트랜지스터(111-114)는 NVM 트랜지스터(121-124)의 드레인에 각각 연결된다. NVM 트랜지스터(121-124)의 소스는 소스 단자(S12)에 공통으로 연결된다. 액세스 트랜지스터(111-112)의 선택 게이트는 선택 라인(SL1)에 공통으로 연결되고, 액세스 트랜지스터(113-114)의 선택 게이트는 선택 라인(SL2)에 공통으로 연결된다. NVM 트랜지스터(121-122)의 제어 게이트는 제어 라인(CL1)에 공통으로 연결되고, NVM 트랜지스터(123-124)의 제어 게이트는 제어 라인(CL2)에 공통으로 연결된다.
도 2 는 EEPROM 셀(101)과 주변 트랜지스터(201, 202)의 단면도이다. 주변 트랜지스터(201,202)는 EEPROM 셀(101-104)과 동일한 칩 상에 위치하고, 일반적으로 이들 EEPROM 셀에 액세스 하는데 사용된다. 주변 트랜지스터(201)는 소스(211), 드레인(212), 제어 게이트(210), 및 게이트 유전체 레이어(213)를 포함한다. 게이트 유전체 레이어(213)는 주변 회로를 제어하도록 사용되는 제 1 전압을 고려하여 선택되는 제 1 두께(T1)를 가진다. 예를 들어, 두께 T1은 프로세스에 따라 75Å 또는 그 이하가 될 수 있다. 유사하게, 주변 트랜지스터(202)는 소스(221), 드레인(222), 제어 게이트(220). 및 게이트 유전체 레이어(223)를 포함한다. 게이트 유전체 레이어(223)는 주변 회로를 제어하도록 사용되는 제 2 전압을 고려하여 선택되는 제 2 두께(T2)를 가진다. 예를 들어, 두께(T2)는 15V의 제어 전압을 처리하도록 300Å이 될 수 있다.
액세스 트랜지스터(111)는 상기 제 2 두께(T2)를 가지는 게이트 유전체 레이어(231)를 포함한다. 선택 게이트(SG1)는 이 게이트 유전체 레이어(231) 위에 위치한다. NVM 트랜지스터(121)는 대부분이 제 2 두께(T2)에 가까운 두께를 가진 게이트 유전체 레이어(232)를 포함한다. 유전체 레이어(232)는 약 100Å의 제 3 두께(T3)를 가지는 얇은 유전체 터널링 영역(233)을 포함한다. 전하를 저장하는 플로팅 게이트(FGI)는 게이트 유전체 레이어(232)(터널링 유전체 영역(233)을 포함) 위에 위치한다. 터널링 유전체 영역(233)은 액세스 트랜지스터(111)와 NVM 트랜지스터(121)에 의해 공유되는 n-타입 소스/드레인 분산의 확산인 강하게 도핑된 N+영역(235) 위에 위치한다. 두께(T4)를 가지는 인터-폴리(inter-poly) 유전체 레이 어(234)는 플로팅 게이트(FG1) 위에 위치한다. 제어 게이트(CG1)는 인터-폴리 유전체 레이어(234) 위에 위치한다. 게이트 유전체 레이어(234)의 두께(T4)는 NVM 트랜지스터(121) 제어에 사용되는 전압을 고려하여 선택된다. 예를 들어, 유전체 레이어(234)는 약 15V의 프로그래밍 전압을 처리하도록 약 200Å 두께의 실리콘 이산화물 상당물을 가지는 합성 유전체(산화물-질화물-산화물)가 될 수 있다. EEPROM 셀(102-104)은 EEPROM 셀(101)과 동일하다.
EEPROM 셀(101,102)을 소거하기 위하여, 높은 프로그래밍 전압 VPP(약 15V의 순서로)이 제어 라인(CL1)과 선택 라인(SL1)에 부가된다. 드레인 단자(D1-D2)와 소스 단자(S12)는 접지된다. 이 조건들하에서, NVM 트랜지스터(121-122)의 플로팅 게이트는 얇은 게이트 유전체 영역(233)을 통해 하부의 확산 연장 영역(235)으로부터 터널링 전류를 생성하기에 충분한 프로그래밍 전압(VPP)의 일부에 연결된다. 그 결과, NVM 트랜지스터(121,122) 내의 터널링 전류는 이들 NVM 트랜지스터의 플로팅 게이트 내에 트랩되는 초과 전자를 야기하게 된다. 이 트랩된 전자는 NVM 트랜지스터(121,122)(즉, 소거 NVM 트랜지스터(121,122))의 임계 전압을 증가시킨다. EEPROM 셀(101,102)은 EEPROM 셀(103,104)에 독립적으로 소거될 수 있다. 한편, EEPROM 셀(103,104)은 EEPROM 셀(101,102)과 동시에 소거될 수 있다.
EEPROM 셀(101)을 프로그램하기 위하여, 높은 프로그래밍 전압(VPP)(15V)이 드레인 단자(D1)와 선택 라인(SL1)에 부가된다. 제어 라인(CL1)과 선택 라인(SL2)은 접지된다. 소스 단자(S12)와 드레인(D2)은 플로팅 상태로 남는다. 이들 조건하에서, 액세스 트랜지스터(111)는 턴 온되고, 높은 프로그래밍 전압(VPP)은 NVM 트 랜지스터(121)의 드레인 연장 영역(235)에 부가된다. 얇은 게이트 유전체 영역(233)을 가로지르는 높은 전압은 전자가 플로팅 게이트(FG1)에서 제거되도록 하여, 이 트랜지스터가 비교적 낮은 임계 전압을 가지도록 한다.
액세스 트랜지스터(111)의 드레인은 높은 프로그래밍 전압(VPP)을 적절히 수신하도록 접점 주위에 비교적 넓은 활성 영역을 가져야 한다. 또한, 액세스 트랜지스터(111)의 선택 게이트(SG1)는 높은 프로그래밍 전압(VPP)을 적절히 수신하기 위하여 비교적 넓어야 한다. 결과적으로, 액세스 트랜지스터(111)는 프로세스동안 0.35 미크론 이하의 특정 사이즈로 크기가 조정될 수는 없다. 유사하게, 메모리 트랜지스터(121)는 터널링 유전체 영역(233) 아래에 드레인 연장 확산 영역(235)을 수용하도록 넓은 게이트 구역을 가진다. 동일한 제한이 액세스 트랜지스터(112-114)와 메모리 트랜지스터(122-124)에 각각 적용된다. 그러므로 0.35 미크론 이하 프로세스로 크기가 조정될 수 있는 EEPROM 시스템을 가지는 것이 바람직하다.
몇몇 해결책이 EEPROM-타입 메모리의 응용성을 확장하도록 0.35 미크론 프로세스의 범위를 넘는 프로세스들에 제시된다. 이들 해결책은 약 15~20V에서 약 5V로 비트 라인 프로그래밍 전압(VPP)을 감소시키는 것에 의해 EEPROM 셀의 축소를 허용한다. 그러나, 이들 해결책은 다음 중요한 다수의 결점을 보인다. (i) 어레이에 부가될 플러스와 마이너스 전압 모두를 필요로 하는 경우, 메모리 동작이 매우 복잡함, (ii) 이들 EEPROM 메모리 제작에 필요한 프로세스 또한 매우 복잡하므로 산출 관리에 어려움이 있음, 및 (iii) EEPROM 셀 사이즈는 아직 비교적 크고 어레이 제작에 요구되는 더 비용이 많이 드는 프로세스를 정당화 할 수 없음.
따라서, 상술한 결함을 극복하는 개선된 EEPROM 어레이를 구비하는 것이 바람직하다.
본 발명에 의한 비휘발성 메모리 어레이는 각각 2개의 데이터 비트를 저장하도록 설정된 하나 이상의 EEPROM(Electrically Erasable and Programmable Memory) 셀 쌍을 포함하고, 상기 EEPROM 셀 쌍은, 제 1 소스 영역을 구비한 제 1 비휘발성 메모리 트랜지스터; 제 2 소스 영역을 구비한 제 2 비휘발성 메모리 트랜지스터; 및 상기 제 1 비휘발성 메모리 트랜지스터와 상기 제 1 소스 영역을 공유하고, 상기 제 2 비휘발성 메모리 트랜지스터와 상기 제 2 소스 영역을 공유하는 소스 액세스 트랜지스터를 포함하는 것을 특징으로 한다.
도 1 은 EEPROM 셀의 어레이를 포함하는 종래의 메모리 시스템을 도시한 회로도,
도 2는 바람직한 실시예에 따른 도 1의 두 인접 EEPROM 셀의 비트라인을 따라 절단한 단면도,
도 3 은 본 발명의 일 실시예에 따른 EEPROM 셀의 어레이의 회로도,
도 4 는 본 발명의 일 실시예에 따른 도 3의 EEPROM 어레이의 첫번째 두 행의 상면도,
도 5A는 도 4의 A-A 선을 따라 절단한 EEPROM 셀 쌍의 단면도,
도 5B는 도 4의 B-B 선을 따라 절단한 3개의 소스 액세스 트랜지스터의 단면 도,
도 6A-6G는 본 발명의 일 실시예에 따른 여러 제작 단계 동안 도 3의 EEPROM 어레이의 첫번째 2개 행의 상면도,
도 7 은 본 발명의 여러 실시예에 따른 도 3의 EEPROM 어레이의 소거, 프로그래밍, 판독 동작을 요약한 표, 및
도 8A 및 8B는 본 발명의 다른 실시예에 따라 제작되는 소스 선택 트랜지스터를 도시한 단면도이다.
도 3 은 본 발명의 일 실시예에 따른 EEPROM 셀의 어레이(300)의 회로도이다. EEPROM 셀 어레이(300)는 플로팅 게이트 비휘발성 메모리 트랜지스터(301-312), 소스 액세스 트랜지스터(321-326), 워드 라인(WL1-WL4), 비트 라인(BL1-BL3), 소스 선택 라인(SS12, SS34), 및 N-웰 연결(NW)을 포함한다. 소스 액세스 트랜지스터(321-326)는 트랜지스터 구조체(331-336) 각각과, 트랜지스터 구조체(341-346) 각각과, 트랜지스터 구조체(351-356) 각각을 포함한다. 이하에서 보다 상세히 설명되는 바와 같이, 소스 액세스 트랜지스터(321-326) 각각은 단일 트랜지스터를 사용하여 3개의 트랜지스터 구조체의 기능을 수행한다.
메모리 트랜지스터(301-312)와 소스 액세스 트랜지스터(321-326)는 제 1 전도성 타입을 가지는 웰 영역 안에 제작되고, 차례로 제 1 전도성 타입에 반대되는 제 2 전도성 타입을 가지는 웰 영역에 위치한다. 전술된 실시예에서, 상기 제 1 웰 영역이 p-웰이고 제 2 웰 영역이 깊은 n-웰이 되도록, 메모리 트랜지스터(301-312) 와 소스 액세스 트랜지스터(321-326)는 n-채널 장치이다. 그런데, 상기 전도성 타입은 다른 실시예에서는 역전될 수 있다는 것이 이해된다. 이하에서 보다 상세히 설명되는 바와 같이, 소스 액세스 트랜지스터(321-326) 내의 트랜지스터 구조체(351-356)는 하부의 깊은 n-웰 영역과 접촉하도록 p-웰 영역을 통해 연장하는 N+ 영역을 형성하는 것에 의해 만들어진다.
각각의 메모리 트랜지스터(301-312)는 상응하는 EEPROM 셀에 속한다. 그러므로, 어레이(300)는 4개의 행과 3개의 열에 배열되는 12개의 EEPROM 셀을 포함한다. 3개의 열(비트라인(BL1-BL3)에 상응)은 도 3의 수평 축을 따라 연장하는 반면에, 4개의 행(워드 라인(WL1-WL4)에 상응)은 도 3의 수직 축을 따라 연장한다. 어레이(300)는 4개의 행과 3개의 열을 구비하지만, 당업자는 본 개시를 고려하여 상이한 크기의 어레이를 구성할 수 있다.
어레이(300) 내의 EEPROM 셀 각각은 전용 비휘발성 메모리 트랜지스터와 같은 열 내의 인접 EEPROM 셀의 비휘발성 메모리 셀과 공유되는 소스 액세스 트랜지스터를 포함한다. 이 방식에서, 어레이(300) 내의 EEPROM 셀은 열 방향을 따라 쌍으로 그룹이 된다. 예를 들어, EEPROM 셀 쌍(315)은 소스 액세스 트랜지스터(321)와 메모리 트랜지스터(301,304)를 포함한다. 어레이(300)의 제 1 행, 제 1 열에 위치하는 EEPROM은 그러므로 메모리 트랜지스터(301)와 소스 액세스 트랜지스터(321)를 포함하고, 어레이(300)의 제 2 행, 제 1 열에 위치하는 EEPROM 셀은 메모리 트랜지스터(304)와 소스 액세스 트랜지스터(321)를 포함한다. 메모리 트랜지스터(301)는 비트 라인(BL1)에 연결된 드레인, 워드 라인(WL1)에 연결된 제어 게이 트, 및 소스 액세스 트랜지스터(321)의 트랜지스터 구조체(331)에 연결된 소스를 포함한다. 메모리 트랜지스터(304)는 비트 라인(BL1)에 연결된 드레인, 워드 라인(WL2)에 연결된 제어 게이트, 및 소스 액세스 트랜지스터(321)의 트랜지스터 구조체(341)에 연결된 소스를 포함한다. 소스 액세스 트랜지스터(321)는 메모리 트랜지스터(301,304)에 의해 공유된다. 메모리 트랜지스터(301,304)가 소스 액세스 트랜지스터(321)를 공유하기 때문에 각각의 EEPROM 셀은 실제로 1.5 트랜지스터를 필요로 한다. 다른 방식으로 설명하면, EEPROM 셀 쌍(315)은 3개의 트랜지스터(메모리 트랜지스터(301,304) 및 소스 액세스 트랜지스터(321))를 사용하는 2 비트의 데이터(메모리 트렌지스터(301,304) 각각에 1 비트)를 저장한다. 그러므로 평균 EEPROM 셀 쌍(315)은 각 비트를 저장하기 위해 1.5개의 트랜지스터를 필요로 한다(즉, 3트랜지스터/2비트). 본 발명은 그러므로 1.5 트랜지스터(1.5T) EEPROM으로 일컬어진다.
소스 액세스 트랜지스터(321) 또한 트랜지스터 구조체(351)에 의해 하부의 깊은 N-웰 영역(NW)으로 연결된다. 이하에서 보다 상세히 설명되듯이, 하부의 깊은 N-웰 영역은 어레이(300)의 EEPROM 셀을 위한 공통 어레이 소스 역할을 한다.
도 4 는 메모리 트랜지스터(301-306), 소스 액세스 트랜지스터(321-323), 워드 라인(WL1-WL2), 및 소스 선택 라인(SS12)을 포함하는 어레이(300)의 첫번째 두 행의 상면도이다. 어레이(300)의 마지막 두 행은 어레이(300)의 첫번째 두 행과 같은 방식으로 레이아웃 된다. 비트 라인(BL1-BL3)은 명백히 나타내기 위하여 도 4에 도시되지 않는다(그러나 비트 라인(BL1)은 도 5A에 도시됨). 도 4의 여러 영역을 식별하는 추가 참조 번호는 도 5A,5B, 및 6A-6G에 도시된다.
도 5A는 도 4의 A-A 선을 따라 절단한 EEPROM 셀 쌍(315)의 단면도이다. 도 5B는 도 4의 B-B 선을 따라 절단한 소스 액세스 트랜지스터(321-323)의 단면도이다.
도 5A 및 5B에 도시된 바와 같이, EEPROM 어레이(300)는 p-웰 영역(503) 안에 만들어진다. P-웰 영역(503)은 차례로 깊은 N-웰 영역(502) 안에 만들어진다. 깊은 N-웰 영역(502)은 p-타입 기판(501) 안에 만들어진다. 도 5B는 EEPROM 어레이(300)를 동일한 기판(501) 상에 만들어진 다른 회로로부터 절연하는 얕은 트렌치 절연 영역(505)을 추가로 도시한다.
이제 도 5A로 돌아가서, 메모리 트랜지스터(301)는 n-타입 드레인 영역(621), n-타입 소스 영역(622), 터널 게이트 유전체 레이어(506), 플로팅 게이트(FG1), 인터-게이트 유전체 레이어(507) 및 워드 라인(제어 게이트)(WL1)을 포함한다. 유사하게, 메모리 트랜지스터(304)는 n-타입 드레인 영역(624), n-타입 소스 영역(623), 터널 게이트 유전체 레이어(506), 플로팅 게이트(FG3), 인터-게이트 유전체 레이어(509) 및 워드 라인(제어 게이트)(WL2)을 포함한다. 접점(C1,C2)은 금속전(pre-metal) 유전체 레이어(510)를 통해 연장하고 n-타입 드레인 영역(621,624)과 접촉한다. 비트 라인(BL1)은 금속전 유전체 레이어(510) 위에 형성되고 접점(C1 및 C2) 사이에 전도 경로를 제공한다.
소스 액세스 트랜지스터(321)는 터널 게이트 유전체 레이어(506), 플로팅 게이트(FG2), 인터-게이트 유전체 레이어(508) 및 소스 선택 라인(SS12)을 포함한다. 소스 액세스 트랜지스터(321)는 또한 n-타입 소스 영역(622,623)을 메모리 트랜지스터(301,304)과 각각 공유한다. 전술된 실시예에서, 인터-게이트 유전체 레이어(507-509)가 산화물-질화물-산화물(ONO) 구조체이지만, 다른 실시예에서는 다른 유전체 물질이 사용될 수 있다.
도 5B에 도시된 바와 같이, 소스 액세스 트랜지스터(321)는 플로팅 게이트(FG2)와 정렬되고 n-웰 영역(502)과 접촉하도록 p-웰 영역(503)을 통해 하방 연장하는 N+타입 핑거 영역(611,612) 또한 포함한다. 유사하게, 소스 액세스 트랜지스터(322)는 플로팅 게이트(FG5)와 정렬되는 N+타입 핑거 영역(612,613)을 포함하고; 소스 액세스 트랜지스터(323)는 플로팅 게이트(FG8)와 정렬되는 N+핑거 영역(613,614)을 포함한다. P-웰 영역(503)은 메모리 영역을 보호하도록 어레이(300)의 몇몇 위치에서 금속 접점(미도시)에 연결된다.
도 6A-6G는 본 발명의 일실시예에 따른, 여러 제조 단계 동안 소스 액세스 트랜지스터(321-323)와 메모리 트랜지스터(301-306)의 상면도이다.
도 6A에 도시된 바와 같이, 얕은 트렌치 절연(STI) 영역(505)이 기판(501)의 상면에 형성되고, 그에 의해 트랜지스터(301-306, 321-323)이 형성될 활성 영역(600)을 한정한다. 이때, 깊은 n-웰 영역(502)은 이미 형성되었다. P-웰 영역(503)은 STI 영역(505) 형성 전 또는 후 둘중 하나에 형성될 수 있다. 설명되는 실시예에서, 트랜지스터(301-306,321-323)는 0.25 미크론 프로세스를 사용하여 제작된다. 본 실시예에서, 활성 영역(600)은 0.25 미크론의 크기(WI)를 보여준다. 어레이(300)는 다른 실시예에서 다른 프로세스와 다른 크기를 사용하여 제작될 수 있 다. 어레이(300)의 두번째 두개의 행과 관련된 활성 영역은, 도시되었다면 활성 영역(600)과 연속되는 것은 아니다.
활성 영역(600)이 정의된 후, 터널 게이트 유전체 레이어(506)가 p-웰 영역(503)의 노출된 표면 위에 형성된다. 예를 들어, 터널 게이트 유전체 레이어(506)는 약 70Å과 100Å 사이의 두께를 가진다. 폴리 실리콘의 제 1 레이어는 결과 구조체 위에 형성된다. 이 폴리 실리콘 레이어는 그 다음, 도 6B에 도시된 바와 같이 폴리 실리콘 게이트 전극(601-603)을 형성하도록 제 1 폴리실리콘 마스크를 통해 패터닝된다. 전술된 실시예에서, 각각의 폴리실리콘 게이트 전극(601-603)은 약 0.3 미크론의 폭(W2)과 약 0.25 미크론의 간격(W3)을 보인다.
N+ 임플란트는 제 1 폴리실리콘 마스크를 통해 실행되고, 그에 의해 N+ 핑거 영역(611-614)을 형성한다(그리고 폴리실리콘 전극(601-603)을 전도성 있게 도핑함). N+ 임플란트는 N+핑거 영역(611-614)이 하부의 깊은 n-웰 영역(502)을 접촉하도록 제어된다. 결과 구조체가 도 6C에 도시된다.
인터-게이트 유전체 레이어(미도시)가 결과 구조체 위에 형성된다. 전술된 실시예에서, 인터-게이트 유전체 레이어는 산화물-질화물-산화물(ONO) 레이어이다. 제 2 폴리 실리콘 레이어는 그 다음 인터-게이트 유전체 레이어 위에 형성된다. 워드 라인(WLl, WL2)과 소스 선택 라인(SS12)을 정의하는 제 2 폴리 실리콘 마스크는 제 2 폴리실리콘 레이어 위에 형성된다. 제 2 폴리 실리콘 레이어는 그 다음 제 2 폴리실리콘 마스크를 통해 에칭되고, 그에 의해 워드 라인(WL1-WL2)과 소스 선택 라인(SS12)을 형성한다. 이 에칭은 인터-게이트 유전체 레이어를 통해 계속되고, 그에 의해 유전체 레이어(507-509)를 형성한다(도 5A,5B). 결과 구조체가 도 6D에 도시된다.
도 6E에 도시된 바와 같이, 에칭은 폴리실리콘 게이트 전극(601-603)의 노출된 부분을 통해 추가로 계속되고, 그에 의해 플로팅 게이트(FGl- FG9)를 형성한다. 전술된 실시예에서, 워드 라인(WL1-WL2)은 약 0.25 미크론의 폭(W4)을 보여주고, 소스 선택 라인(SS12)은 약 0.4미크론의 폭(W5)을 보여준다. 워드 라인(WL1-WL2)과 소스 선택 라인(SS12) 사이의 간격(W6)은 전술된 실시예에서 약 0.25 미크론이다.
제 2 폴리 실리콘 마스크가 제거된 후, n-타입 소스/드레인 포토 레지스트 마스크(미도시)가 결과 구조체 위에 형성되고, n-타입 소스/드레인 임플란트가 실행되어, n-타입 소스/드레인 영역(621-632)을 도 6F에 도시된 바와 같이 생성한다(그리고 폴리실리콘 워드 라인(WL1-WL2)과 소스 선택 라인(SS12)을 전도성 있게 도핑한다.). n-타입 소스/드레인 마스크는 그 후에 제거된다.
금속전 유전체 레이어(510)는 결과 구조체 위에 형성되고, 접촉 개구는 이 유전체 레이어를 통해 형성된다. 접점(C1-C6)은 그 다음에 도 6G에 도시된 바와 같이 이 접촉 개구 안에 형성된다. 전술된 실시예에서, 각각의 접점(C1-C6)은 약 0.25미크론의 폭(W7)을 가진다. 각각의 접점(C1-C6)은 약 0.25미크론의 거리(W8)로 인접 워드 라인(WLl 또는 WL2)으로부터 분리된다. 비트라인(BL1-BL3)은 비트라인(BL1)이 접점(Cl,C2)을 연결하고; 비트라인(BL2)이 접점(C3,C4)을 연결하고; 비트라인(BL3)이 접점(C5,C6)을 연결하도록 그 다음 형성된다. 전술된 실시예에서, 각각의 EEPROM은 약 1.07 미크론의 길이, 약 0.65 미크론의 폭, 및 약 0.696 제곱미크론의 넓이를 가진다. 전술된 실시예에서, EEPROM 어레이(300)는 종래의 EEPROM 프로세스를 이용하여 유리하게 제작될 수 있다.
EEPROM 어레이(300)의 동작이 이제 설명될 것이다. 소거 동작은 행 기준으로 실행된다. 예를 들어 메모리 트랜지스터(301-303)의 제 1 행을 소거하기 위하여, 이들 트랜지스터의 제어 게이트는 워드 라인(WL1)을 접지시키는 것에 의해 접지 된다. 프로그래밍 전압(VPP)(예를 들어, 15V)은 깊은 n-웰 영역(502)과 p-웰 영역(503)에 부가된다(p-기판(501)은 접지됨). 비트 라인(BL1-BL3)은 플로팅 상태로 남고 소스 선택 라인(SS12,SS34)은 프로그래밍 전압(VPP)에 묶인다. 이 조건 하에서, 터널링 전류가 p-웰 영역(503)에서 메모리 트랜지스터(301,302,303)의 플로팅 게이트(FG1,FG4,FG7)로 흐른다. 결과적으로, 전자가 메모리 트랜지스터(301-303)의 플로팅 게이트로부터 제거되고, 그에 의해 이 메모리 트랜지스터를 소거한다.
EEPROM 어레이(300)의 다른 행은 상응하는 워드 라인을 접지하는 것에 의해 동시에 소거될 수 있다. 예를 들어, 워드 라인(WL3)을 접지하는 것은 메모리 트랜지스터(307-309)의 제 3 행이 메모리 트랜지스터(301-303)의 제 1 행과 동시에 소거되도록 한다.
프로그래밍 전압(VPP)이 소거되지 않은 메모리 트랜지스터의 제어 게이트에 부가된다. 예를 들어, 프로그래밍 전압(VPP)을 워드 라인(W2-W4)에 부가하는 것은 프로그래밍 전압(VPP)을 메모리 트랜지스터(304-312)의 제어 게이트에 부가하고, 그에 의해 이 메모리 트랜지스터가 소거되는 것을 방지한다.
이제 프로그래밍 동작이 설명될 것이다. 메모리 트랜지스터(301)를 프로그래밍하기 위하여, 프로그래밍 전압(VPP)이 상응하는 워드 라인(WL1)에 부가되고, 상응하는 비트 라인(BL1)은 접지된다. 깊은 n-웰 영역(502), p-웰 영역(503), 및 소스 선택 라인(SS12) 또한 접지된다. 이 조건 하에서, 터널 전류가 메모리 트랜지스터(301)의 플로팅 게이트(FG1)에서 p-웰 영역(503)으로 흐른다. 결과적으로, 전자가 메모리 트랜지스터(301)의 플로팅 게이트(FG1)로 주입되고, 그에 의해 이 메모리 트랜지스터를 프로그래밍한다.
중간 전압(VINT)(예를 들어, 3…5V)을 비트라인(BL2-BL3)에 부가하는 것은 메모리 트랜지스터(302,303)가 메모리 트랜지스터(301)와 동시에 프로그래밍 되는 것을 방지한다. 보다 명확하게, 중간 전압(VINT)은 이들 메모리 트랜지스터(302-303) 안에서 터널링 전류를 억제한다. 메모리 트랜지스터(302) 및/또는 메모리 트랜지스터(303)는 상응하는 비트 라인(들)을 접지하는 것에 의해 메모리 트랜지스터(301)와 동시에 프로그래밍 될 수 있다. 예를 들어, 메모리 트랜지스터(303)는 상응하는 비트 라인(BL3)을 접지하는 것(메모리 트랜지스터(301)를 프로그래밍하기 위한 상기 조건들과 함께)에 의해 메모리 트랜지스터(301)와 동시에 프로그래밍 될 수 있다. 그러므로, 프로그래밍은 단일 행 안에서 비트 당 방식으로 수행될 수 있다.
또한, 워드 라인(WL2-WL4)을 접지하는 것은 메모리 트랜지스터(304,307,310) 가 메모리 트랜지스터(301)와 동시에 프로그래밍 되는 것을 방지한다. 보다 명확하게, 워드 라인(WL2-WL4)을 접지하는 것은 이 메모리 트랜지스터(304,307,310) 안에서 터널링 전류를 억제한다. 메모리 트랜지스터(304,307 및/또는 310)는 프로그래밍 전압(VPP)을 상응하는 워드 라인에 부가하는 것에 의해 메모리 트랜지스터(301)와 동시에 프로그래밍 될 수 있다. 예를 들어, 메모리 트랜지스터(307)는 상응하는 워드 라인(WL3)에 프로그래밍 전압(VPP)을 부가하는 것(메모리 트랜지스터(301)를 프로그래밍하기 위한 상기 조건들과 함께)에 의해 메모리 트랜지스터(301)와 동시에 프로그래밍 될 수 있다. 그러므로, 프로그래밍은 단일 열 안에서 비트 당 방식으로 수행될 수 있다. 선택된 행과 선택된 열의 교차점에 위치하는 모든 비트는 동일한 프로그램된 상태를 갖게 될 것이다. 이것은 블록 모드에서 테스트 패턴을 기록하는데 유용하다.
유리하게, 높은 프로그래밍 전압(VPP)은 소거 및 프로그래밍 동작 동안 메모리 트랜지스터(301-312)의 드레인 접합에 부가되지 않는다. 또한, 높은 프로그래밍 전압(VPP)은 비트라인(BL1-BL3)과 p-웰 영역(503) 또는 n-웰 영역(502)을 가로질러 부가되지 않는다. 또한, 높은 프로그래밍 전압(VPP)은 소스 선택 라인(SS12-SS34)과 p-웰 영역(503) 또는 n-웰 영역(504)을 가로질러 부가되지 않는다. 그 결과, 소스 액세스 트랜지스터(321-326310)와 메모리 트랜지스터(301-313)는 0.35 미크론 이하 프로세스로 크기가 조정될 것이다.
판독 동작은 행 기준으로 실행된다. 예를 들어, 메모리 트랜지스터(301-303)의 제 1 행은 다음과 같이 판독된다. 감지 증폭기 설계에 따르는, 약 0.5-1.5V의 제 1 판독 전압(VR1)이 각각의 비트 라인(BL1-BL3)에 부가되고, VDD 공급 전압(약 2.5V)이 상응하는 워드 라인(WL1)과 상응하는 소스 선택 라인(SS12)에 부가된다. 선택되지 않은 워드 라인(WL2-WL4)과 상응하는 소스 선택 라인(SS34)은 접지 된다. P-웰 영역(503)은 접지되고 깊은 n-웰 영역(502)은 약 0.5-1.0V의 제 2 판독 전압(VR2)에 홀드된다. 이 조건하에서, 상당한 판독 전류가 제 1 행 내의 소거된 메모리 트랜지스터를 통해 흐르게 되지만, 제 1 행 내의 프로그래밍된 메모리 트랜지스터 또는 선택되지 않은 제 2 행의 소거된 셀을 통해서는 상당한 판독 전류가 흐르지 않는다. 비트 라인(BL1-BL3)에 결합되는 감지 증폭기가 메모리 트랜지스터(301-303)를 통해 판독 전류 흐름을 확인한다(그러므로 상기 비트의 로직 상태가 이 메모리 트랜지스터에 의해 저장됨). 메모리 트랜지스터(301)와 관련된 판독 전류가 깊은 n-웰(502), n+영역(611-612), 소스 영역(622), 및 드레인 영역(621)을 포함하는 경로를 따라 흐르게 된다. 이 방식으로, 깊은 n-웰 영역(502)은 어레이(300) 내의 모든 EEPROM 셀에 대하여 공통 소스 영역을 제공한다.
도 7은 EEPROM 어레이(300)의 다수의 소거, 프로그래밍, 판독 동작을 요약한 표(700)이다.
전술된 동작 조건 하에서, 소스 액세스 트랜지스터(321-326)는 터널링 전류가 이 선택 액세스 트랜지스터와 관련된 플로팅 게이트 안으로 또는 밖으로 흐르도 록 바이어스되지 않는다. 예를 들어, 소스 액세스 트랜지스터(321-323)(도 5B,6G 참조)와 관련된 플로팅 게이트(FG2, FG5, FG8)는 프로그래밍 또는 소거 조건이 되지는 않는다. 그러므로, 소스 액세스 트랜지스터(321-326)는 이들 트랜지스터 각각이 비휘발성 메모리 트랜지스터의 기본 구조체를 구비하더라도 종래의 (비-메모리) 트랜지스터로 동작한다. 전술된 실시예에서, 소스 액세스 트랜지스터(321-326)는 EEPROM 어레이(300)를 제작하는데 필요한 프로세스를 간단히하는 방식으로 제작된다.
한편, 다른 실시예에서, 소스 액세스 트랜지스터(321-326)는 상이한 방식으로 제작될 수 있다. 예를 들어, N+영역(611-614)이 형성된 후(도 6C 참조), 폴리 실리콘 전극(601-603)은 결국 플로팅 게이트(FG2, FG5, FG8)가 되는 이들 전극의 부분을 제거하도록 패터닝 및 에칭될 수 있다. 프로세싱은 그 다음 도 6D-6G에서 설명된 방식으로 계속한다. 도 8A와 8B는 각각 도 5A와 5B와 동일한 절단선을 따라 절단된 결과 소스 액세스 트랜지스터(821-823)의 단면도이다. 이 실시예의 소스 액세스 트랜지스터(831-833)는 약간 더 복잡한 프로세스의 손실에서 보다 더 좋은 성능을 보여줄 것이다(플로팅 게이트(FG2, FG5, FG8)가 제거되기 때문). 다른 실시예에서, 프로세스는 소스 액세스 트랜지스터(831-833)가 게이트 유전체 레이어(506)만 포함하거나 ONO 구조체(508)(모두 미도시)만 포함하도록 추가로 수정될 수 있다. 또 다른 실시예에서, 프로세스는 소스 액세스 트랜지스터(831-833)가 맞춤 게이트 유전체를 포함하도록 추가로 수정된다.
본 발명이 특정 실시예와 관련하여 설명되었지만, 이들 실시예 내의 변형이 당업자에게 명백할 것이 이해된다. 그러므로, 본 발명은 다음 청구범위에 의해서만 제한된다.

Claims (12)

  1. 비휘발성 메모리 어레이에 있어서,
    각각 2개의 데이터 비트를 저장하도록 설정된 하나 이상의 EEPROM(Electrically Erasable and Programmable Memory) 셀 쌍을 포함하고,
    상기 EEPROM 셀 쌍은
    제 1 소스 영역을 구비한 제 1 비휘발성 메모리 트랜지스터;
    제 2 소스 영역을 구비한 제 2 비휘발성 메모리 트랜지스터; 및
    제 1 웰 영역 내에 위치하고 상기 제 1 비휘발성 메모리 트랜지스터의 소스, 상기 제 2 비휘발성 메모리 트랜지스터의 소스, 및 제 2 웰 영역에 연결되고, 상기 제 1 웰 영역은 상기 제 2 웰 영역 내에 위치하는 소스 액세스 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  2. 제 1 항에 있어서,
    상기 제 1 비휘발성 메모리 트랜지스터의 드레인, 및 상기 제 2 비휘발성 메모리 트랜지스터의 드레인에 연결되는 비트 라인을 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  3. 제 1 항에 있어서,
    상기 제 1 비휘발성 메모리 트랜지스터의 제어 게이트에 연결되는 제 1 워드 라인;
    상기 제 2 비휘발성 메모리 트랜지스터의 제어 게이트에 연결된 제 2 워드 라인; 및
    상기 소스 액세스 트랜지스터의 게이트에 연결되는 소스 선택 라인을 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  4. 제 3 항에 있어서,
    상기 제 1 워드 라인, 상기 제 2 워드 라인, 및 상기 소스 선택 라인은 제 1 축을 따라 평행하게 연장하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  5. 제 1 항에 있어서,
    상기 소스 액세스 트랜지스터는 플로팅 게이트 전극과 제어 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  6. 제 1 항에 있어서,
    각각의 EEPROM 셀 쌍 내의 트랜지스터만이 상기 제 1 비휘발성 메모리 트랜지스터, 상기 제 2 비휘발성 메모리 트랜지스터, 및 상기 소스 액세스 트랜지스터 인 것을 특징으로 하는 비휘발성 메모리 어레이.
  7. 비휘발성 메모리 어레이에 있어서,
    각각 2개의 데이터 비트를 저장하도록 설정된 하나 이상의 EEPROM 셀 쌍을 포함하고,
    상기 EEPROM 셀 쌍은
    제 1 비휘발성 메모리 트랜지스터;
    제 2 비휘발성 메모리 트랜지스터; 및
    소스 액세스 트랜지스터를 포함하고,
    상기 소스 액세스 트랜지스터는
    상기 제 1 비휘발성 메모리 트랜지스터의 소스 영역과 연속하는 제 1 반도체 영역,
    상기 제 2 비휘발성 메모리 트랜지스터의 소스 영역과 연속하는 제 2 반도체 영역, 및
    제 1 웰 영역을 통해 하방 연장하여 제 2 웰 영역과 접촉하는 제 3 반도체 영역을 포함하고,
    상기 제 1, 제 2, 및 제 3 반도체 영역과 상기 제 2 웰 영역은 제 1 전도성 타입을 가지고, 상기 제 1 웰 영역은 상기 제 1 전도성 타입에 반대인 제 2 전도성 타입을 가지는 것을 특징으로 하는 비휘발성 메모리 어레이.
  8. 제 7 항에 있어서,
    상기 제 1 비휘발성 메모리 트랜지스터의 드레인, 및 상기 제 2 비휘발성 메모리 트랜지스터의 드레인에 연결된 비트 라인을 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  9. 제 7 항에 있어서,
    상기 제 1 비휘발성 메모리 트랜지스터의 제어 게이트에 연결된 제 1 워드라인;
    상기 제 2 비휘발성 메모리 트랜지스터의 제어 게이트에 연결된 제 2 워드 라인; 및
    상기 소스 액세스 트랜지스터의 게이트에 연결된 소스 선택 라인을 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  10. 제 9 항에 있어서,
    상기 제 1 워드 라인, 상기 제 2 워드 라인, 및 상기 소스 선택 라인은 제 1 축을 따라 평행하게 연장하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  11. 제 7 항에 있어서,
    상기 소스 액세스 트랜지스터는 플로팅 게이트 전극과 제어 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  12. 제 7 항에 있어서,
    각각의 EEPROM 셀 쌍내의 트랜지스터만이 상기 제 1 비휘발성 메모리 트랜지 스터, 상기 제 2 비휘발성 메모리 트랜지스터, 및 상기 소스 액세스 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 어레이.
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