CN108631768A - 用于fdsoi的电路调谐方案 - Google Patents

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Abstract

本发明涉及用于FDSOI的电路调谐方案，其中，一种电路调谐的方法包括：对电路结构施加第一正电压及第二正电压，该电路结构包括具有翻转井晶体管的p型金属氧化物半导体(PMOS)装置、及n型金属氧化物半导体(NMOS)装置；响应于对该NMOS装置的p型井区所施加的该第一正电压而调整第一阈值电压，及响应于对该PMOS装置的p型井区所施加的该第二正电压而调整第二阈值电压；以及相对于相同共模电压透过该PMOS装置及该NMOS装置的背栅极补偿该第一阈值电压及该第二阈值电压。

Description

用于FDSOI的电路调谐方案
技术领域
本发明大致上关于用于场效晶体管(FET)的电路结构。更具体来说，本发明的具体实施例包括用于全空乏上覆半导体绝缘体(FDSOI)晶体管技术的电路组态(拓朴)及电路调谐方案。
背景技术
场效晶体管(FET)的阈值(threshold)电压(Vth)变异即为其源极与漏极接端之间允许或防止电流流动所需的电压，对集成电路的操作范围造成不宜的效应及限制。许多模拟电路取决于晶体管的使用及那些电路固有的阈值匹配。习知的互补式金属氧化物半导体(CMOS)技术可在多毫伏范围内呈现装置Vth不匹配。使用包括有模拟数字转换器、比较器、及某些放大器类型的CMOS的模拟电路易于受Vth不匹配影响。通过变更电路设计来改变FET的Vth可补偿制造过程的变异性。一般而言，电荷泵或其它电路用于变更FET的衬底(substrate)或背栅极上的偏压以改变FET的Vth。然而，此补偿形式按照习知影响整个集成电路，因为p或n装置类型其中至少一者的衬底出现于装置结构各处。随着硅绝缘体(SOI)技术的出现，现就各个别晶体管隔离p及n两装置类型的背栅极。SOI技术可容许使用者将晶体管的隔离背栅极驱动至源极-衬底接面的高逆偏以使“断开”(off)模式下的源极-漏极漏电流降到最小、以及驱动至稍微顺偏的操作区域以增强“导通”(on)模式下的源极-漏极电流。
发明内容
第一态样包括一种电路调谐的方法，其包括：一种电路调谐的方法，其包括：对电路结构施加第一正电压及第二正电压，该电路结构包括具有翻转井(flipped well)晶体管的p型金属氧化物半导体(PMOS)装置、及n型金属氧化物半导体(NMOS)装置；响应于对该NMOS装置的p型井区所施加的该第一正电压而调整第一阈值电压，及响应于对该PMOS装置的p型井区所施加的该第二正电压而调整第二阈值电压；以及相对于相同共模电压透过该PMOS装置及该NMOS装置的背栅极补偿该第一阈值电压及该第二阈值电压。
第二态样关于一种电路调谐结构，其包括：包括深n型井区的衬底；翻转井p型金属氧化物半导体(PMOS)装置，其包括：安置于该深n型井区上方并连接至供应电压的第一PMOSn型井区，连接至接地并与该PMOS n型井区的第一侧边侧向毗邻的第一衬底p型井区，以及具有电耦合至背栅极的对置n型井区的第二衬底PMOS p型井区，以及安置于该深n型井区上方并侧向毗邻该PMOS装置的n型金属氧化物半导体(NMOS)装置，该NMOS装置包括：与该背栅极电耦合的该第二衬底PMOS p型井区侧向毗邻的NMOS n型井区、及电耦合至栅极的NMOS p型井区，其中第一NMOS p型井区侧向毗邻该NMOS n型井区；以及经组配用以对第一衬底PMOS p型井区施加第一正背栅极电压、及对该NMOS p型井区施加第二正背栅极电压的控制电路；以及该第一正背栅极电压及该第二正背栅极电压相对于共模电压彼此成反比。
本发明的第三态样关于一种电路调谐结构，其包括：包括深n型井区的衬底；位在该深n型井上面的翻转井p型金属氧化物半导体(PMOS)装置，该PMOS装置包括：安置于该深n型井区上方并连接至供应电压的第一PMOS n型井区，连接至接地并与该PMOS n型井区的第一侧边侧向毗邻的第一衬底PMOS p型井区、及位在PMOS n型井区电耦合至背栅极的对置第二侧边上的第二衬底PMOS p型井区；以及安置于该深n型井区上方并侧向毗邻该翻转井PMOS装置的翻转井n型金属氧化物半导体(NMOS)装置，该翻转井NMOS装置包括：电耦合至栅极并侧向毗邻该第二衬底PMOS p型井区的NMOS n型井区、经组配用以对第一衬底PMOS p型井区施加第一正背栅极电压、及对该NMOS n型井区施加第二正背栅极电压的控制电路；以及该第一正背栅极电压及该第二正背栅极电压彼此成反比。
附图说明
本发明的这些及其它特征经由以下本发明各项态样的详细说明，搭配绘示本发明各项具体实施例的附图，将得以更加轻易了解，其中：
图1根据本发明的具体实施例展示具有翻转井PMOS装置、及NMOS装置的集成电路(IC)结构的示意性平面图。
图2根据本发明的具体实施例展示在深n型井区上面具有翻转井PMOS装置、及NMOS装置的IC结构的截面图。
图3a根据本发明的具体实施例就电路结构的两个背栅极展示偏压产生电路的示意图。
图3b根据本发明的具体实施例展示偏压产生电路的操作特性的曲线图。
图4根据本发明的具体实施例展示偏压产生电路的电压特性的曲线图。
图5根据本发明的具体实施例展示具有翻转井PMOS装置、及翻转井NMOS装置的IC结构的示意图。
注意到的是，本发明的图式不必然按照比例。该等图式用意仅在于绘示本发明的典型态样，因而不应该视为限制本发明的范畴。
主要组件符号说明：
100 电路调谐结构
102 PMOS装置
104 NMOS装置
106 p型井
108 p型井区
110 深n型井区
112 控制电路
114 AVDD
116 接地AVSS
118 背栅极
120 NMOS装置
122 共模电压
218 n型井区
224 n型井区
228 NMOS p型井区
300 偏压产生电路
302 控制电路
308 Vbbp
310 Vbbn
312 模拟数字转换器
314 电阻器-电容器(RC)滤波电路
400 曲线图
402 阈值电压
404 阈值电压
408 Vbbp
410 Vbbn
500 IC结构
502 PMOS装置
504 NMOS装置
506 p型井区
508 n型井区
510 深n型井区
512 控制电路
514 供应电压
516 接地
518 背栅极
520 背栅极
522 Vcm。
具体实施方式
以下说明中参照形成该说明其中一部分的附图，并且其中举例来说，所展示的是里面可实践本指导的特定例示性具体实施例。这些具体实施例经过充分详述，使所属领域技术人员能够实践本指导，并且要理解的是，可使用其它具体实施例，并且可施作变更而不脱离本指导的范畴。因此，以下说明仅为说明性。
本发明的具体实施例关于用于FDSOI晶体管的电路调谐方案、以及其结构。FDSOI是一种依赖两种主要创新的平面型工艺技术。首先，称为埋置型氧化物的超薄绝缘体层安置于基础硅的顶端上。接着，非常薄的硅膜实作晶体管通道。由于其薄度的关系，因此不需要掺杂该通道，从而使晶体管呈现全空乏。这两种创新的组合称为“超薄本体与埋置型氧化物全空乏SOI”或UTBB-FDSOI。通过建构，与习知主体技术相比，FD-SOI能够使晶体管静电特性好很多。埋置型氧化物层降低源极与漏极之间的寄生电容。其亦有效率地约束从源极流动至漏极的电子，大幅降低效能-衰减漏电流。
Vth可大致上指称为晶体管的栅极接端处(相对源极)的电压，晶体管于该栅极接端处或上面主动导通源极与漏极之间的电流。按照另一方式检视，Vth可以是使得低电阻电流路径自源极形成至漏极的电压。当栅极对源极电压小于Vth时，晶体管未主动导通电流。漏电流可在栅极对源极电压小于Vth时流动，但该漏电流显着小于主动电流(例如小数倍量值)。晶体管在栅极对源极电压超过Vth时称为“导通”，并且在栅极对源极电压未超过该阈值电压时称为“断开”。
基于晶体管的设计(例如通道长度、氧化物厚度及材料等)，标称(nominal)Vth可以是晶体管期望的Vth。本发明的具体实施例可降低多个FDSOI晶体管的诸阈值电压之间的不匹配，本文中有所论述。该Vth之所以称为标称，是因为实际上，实际阈值电压可基于工艺变异、及诸如温度的操作条件而变。
据了解，可在SOI衬底上实施本文中所论述的各种工艺步骤。SOI衬底及SOI层材料可包括但不限于硅、锗、硅锗、碳化硅、以及主要由具有以下化学式所定义的组成的一或多种III-V族化合物半导体所组成者：AlX1GaX2InX3AsY1PY2NY3SbY4，其中X1、X2、X3、Y1、Y2、Y3及Y4代表相对比例，各大于或等于零，并且X1+X2+X3+Y1+Y2+Y3+Y4＝1(1为总相对莫耳量)。其它合适的衬底包括具有以下组成的II-VI族化合物半导体：ZnA1CdA2SeB1TeB2，其中A1、A2、B1及B2为各大于或等于零的相对比例，并且A1+A2+B1+B2＝1(1为总莫耳量)。对于给定的工艺技术节点，可有二或更多类型的晶体管，可有不同的阈值电压。举例而言，在下文所详述的一项具体实施例中，有四种可用的晶体管类型(从最低阈值电压列到最高阈值电压)：可用在FDSOI工艺中的超低阈值电压(SLVT)、低阈值电压(LVT)、正常阈值电压(RVT)、及高阈值电压(HVT)。SLVT及LVT装置呈翻转井组态，并且有别于位在习知井体中的RVT及HVT装置。
FDSOI胜过主体CMOS技术或FinFET的另一优点在于前者有能力透过反偏压(透过背栅极使装置偏压)操纵Vth。FDSOI的反偏压使设计人员能够兼具效率及低功率消耗操作纳米尺寸电路。就顺向背栅极偏压，NMOS SLVT与LVT装置典型为需要正电压，而PMOS SLVT与LVT装置典型为需要负电压，以使Vth降低。本文中所述的具体实施例提供一种解决方案，不使用负供应电压而调谐井体的反偏压，同时仅保持正供应低于实际供应电压(例如：1.4V)，并且因此排除对正与负电荷泵两者的需求。“深n型井”于本文中使用时，为p型衬底中的n掺杂区，其比标准n型井布植更深。“翻转井组态”于本文中使用时，包括设置于p型井上面的PMOS晶体管，而NMOS晶体管设置于n型井上面。那些晶体管可称为低阈值电压(LVT)晶体管。
装置及互连具有膜厚、侧向尺寸、及掺杂浓度的变异。这些变异在不仅晶圆间、相同晶圆上的不同晶粒间、及跨个别晶粒出现；跨一晶粒比不同晶圆间大致上有更小的变异。这些效应有时称为晶粒间及晶粒内变异；晶粒内变异亦称为工艺倾斜，因为某些参数可跨一晶粒缓慢且系统性地改变。举例而言，若离子布植器在相比于周缘附近更接近晶圆中心处递送更大剂量，则阈值电压可能跨该晶圆径向倾斜。从设计人员的角度来看，可将工艺与环境变异的集合效应集总成其在晶体管上的效应：标准(亦称为标称)、快速、或慢速。
请参阅图1，所示为具有翻转井PMOS装置102、及NMOS装置104的电路调谐结构100的示意图的一具体实施例。PMOS装置102可以是SLVT晶体管，并且NMOS装置104可以是RVT晶体管。电路调谐结构100可包括含第一p型井106的翻转井PMOS装置102、及含第二p型井区108的NMOS装置104，两者在所含区域上通过深n型井区110来形成并且电隔离。N型井区举例而言，可通过布植诸如磷(P)、砷(As)、或类似者的n型掺质来形成。另外，翻转井PMOS装置102及NMOS装置104作用为反相器为基础的组态，其通过提供至背栅极的两个不同正控制电压来偏压，通过控制电路112所提供的共通电压特性来链接，并且透过连接至可用最高供应电压(约略1.8V至2.5V)的深n型井区110进行隔离。Vt变更特性在图4有进一步说明，其中诸曲线展示为了NMOS装置104降低Vt(Vtn)以利自共模电压Vcm起提升背栅极电压、以及为了PMOS装置102提升Vt(Vtp)。反相调整背栅极电压以修正Vt特性，而且此方法对于所述反相器组态补偿工艺与温度变异很重要，在如GmC胞元、RF局部振荡器缓冲区链接、及DLL中延迟胞这类的许多应用中，显着有利于如功率消耗及电路噪声降低这类的电路设计。翻转井PMOS装置102漏极连接至电路调谐结构100的AVDD 114，而NMOS装置104源极电耦合至接地AVSS 116。
再者，请参阅图1，PMOS装置102的背栅极118、及NMOS装置120的背栅极118可透过此共通电压特性112来调整，用以匹配电路调谐结构100的两装置(Vcm)122的Vth。深n型井区110中的半导体材料可予以负性掺杂，例如以砷及/或磷的离子来掺杂，并且在翻转井PMOS装置102与NMOS装置104之间提供一定程度的隔离。
请参阅图2，图1的截面图为IC结构100的一具体实施例，其包括位在深n型井区110上面的翻转井PMOS装置102及NMOS装置104。翻转井PMOS装置102可包括安置于深n型井区110上方的n型井区218，其连接至可用的最高Avdd 114(约略1.8V至2.8V)。翻转井PMOS装置102包括连接至接地并侧向毗邻n型井区218的衬底p型井区106、以及受第一正背栅极电压120施加的PMOS p型井区108的第二区域的衬底。该组合装置亦可包括安置于深n型井区上方并且侧向毗邻翻转井晶体管PMOS装置102的NMOS装置104。
在图2中，NMOS装置104可包括n型井区224，其侧向毗邻PMOS p型井区108的第二区域、及NMOS p型井区228的衬底。控制电路另外连接至第二正背栅极电压118，其送至晶体管NMOS装置104的NMOS p型井区228；以及第一正背栅极电压120与第二正背栅极电压118相对Vcm顺着相反方向变化。
请参阅图3a及3b，所示为用于第一与第二所述背栅极的偏压产生电路300、以及其操作曲线的一具体实施例电路300提供用于Vbbp 308及Vbbn 310的双电压产生电路。两个产生的电压Vbbp 308及Vbbn 310可相对于相同共模电压根据从控制电路302接收的输入码顺着相反方向变化。另外，电路300亦可供选择地包括数字模拟转换器(DAC)312及用以降低电气噪声的多个电阻器-电容器(RC)滤波电路314。该DAC经配置以接受某一数目的位(例如：6、8、12)。此偏压产生电路300基于对PMOS与NMOS装置背栅极产生两个相反且相对接地为正的电压。在标称条件下，图1中上面及图5中下面所述具体实施例的操作Vbbp308及Vbbn310等于共模电压，但相对Vcm顺着相反方向移动，以就工艺与温度并且对出自控制电路302的输入码作出响应而追踪Vt变化。
请参阅图4，其展示各个各别具体实施例的电压特性的曲线图400。实线402为用于提升背栅极电压的NMOS装置(Vtn)402的阈值电压，并且虚线为用于提升背栅极电压312的PMOS装置(Vtp)404的阈值电压。对于标称条件，NMOS装置的阈值电压Vtn 402在以共模电压Vcm 312受偏压时与阈值电压Vth 404相等。由于工艺关系，当PMOS与NMOS装置的Vt提升时，该电路降低Vbbp以降低Vtp，并且提升Vbbn以降低Vtn，从而补偿Vt的提升。所示电压特性导因于图1翻转井PMOS装置102、502(图5)及NMOS装置104(图1)(在图5所论述的具体实施例中为翻转井NMOS装置)的电耦合本质，透过共享背栅极通过这些正控制电压来供应，同时还具有p型井区106(图1)、108(图1)、506(图5)，并且通过深n型井区110(图1)、510(图5)来隔离。因为Vbbn 410与Vbbp 408成反比并且仅通过正电压来供应，因此电路结构中不需要负电荷泵，节省了时间、空间及成本。
请参阅图5，所示为具有翻转井PMOS装置502、及翻转井NMOS装置504的IC结构500的一具体实施例的示意图。PMOS装置502可以是SLVT晶体管，而NMOS装置504可以是SLVT晶体管。翻转井PMOS装置502包括第一p型井区506，与具有n型井区508的翻转井NMOS装置504通过深n型井区510来电隔离。另外，翻转井PMOS装置502及翻转井NMOS装置504作用为反相器为基础的组态，其通过提供至背栅极的两个不同正控制电压来偏压，通过控制电路512所提供的共通电压特性来链接，并且透过深n型井区510进行隔离。此共通电压特性与图4中所述、及图1及图2中详述的替代具体实施例一样。翻转井PMOS装置502源极连接至用于电路调谐结构500的供应电压(Avdd)514，而翻转井NMOS装置504则是其源极连接至接地(Avss)516。
再者，请参阅图5，PMOS装置502的背栅极520及NMOS装置504的背栅极518可透过此共通电压特性512来调整，以就工艺变异调整两装置的阈值电压。相对于共模电压，电路调谐结构500的Vcm 522。深n型井区510中的半导体材料在翻转井PMOS装置502与翻转井NMOS装置504之间提供一定等级的隔离。与图1具体实施例相比较下，具有n型井区508的翻转NMOS装置504的存在亦通过深n型井区510与具有第一p型井区506的翻转井PMOS装置502隔离，以提供如图4所述的电压特性。
操作时，根据本发明的具体实施例的一种方法可包括对电路结构100(图1)、500(图5)施加第一正电压118(图1)、518(图5)、以及第二正电压120(图1)、520(图5)。电路结构100(图1)、500(图5)包括具有翻转井晶体管的p型金属氧化物半导体(PMOS)装置102(图1)、502(图5)、以及n型金属氧化物半导体(NMOS)装置104(图1)。替代具体实施例可包括翻转井PMOS装置502(图5)、及翻转井NMOS装置504(图5)两者。该方法亦可包括响应于第一正电压118(图1)、518(图5)而调整第一阈值电压，将其施加至NMOS装置的p型井区108(图1)(图5所示具体实施例中NMOS装置504的n型井区508)，还包括响应于第二正电压图1 120、图5 520而调整第二阈值电压，将其施加至PMOS装置102(图1)、502(图5)的p型井区。在另一步骤中，相对于共模电压122(图1)，透过该PMOS装置102(图1)、502(图5)、及NMOS装置的背栅极来调整第一阈值电压及第二阈值电压522(图5)。最后，透过背栅极，将第一正电压118(图1)、518(图5)或第二正电压120(图1)、520(图5)修改至相对的共模电压122(图1)、522(图5)。围绕PMOS装置102(图1)、502(图5)、及NMOS装置104(图1)、504(图5)的中间电压范围，在标称工艺界点下，以具有相同标称Vcm共模电压位准的两个正电压使井体偏压。
本文所用术语的目的仅在于说明特殊具体实施例并且意图不在于限制本发明。单数形的“一”及“该”于本文中使用时，用意在于同时包括复数形，除非内容另有清楚所指。将进一步了解的是，“包含”(及/或其变形)等词于本说明书中使用时，指明所述特征、整体、步骤、操作、组件及/或组件的存在，但并未排除一或多个其它特征、整体、步骤、操作、组件、组件及/或其群组的存在或新增。
本发明的各项具体实施例已为了说明而介绍，但不是意味着穷举或受限于所揭示的具体实施例。许多修改及变例对所属领域技术人员将会显而易见，但不会脱离所述具体实施例的范畴及精神。本文中使用的术语是为了最佳阐释具体实施例的原理、对市场出现的技术所作的实务应用或技术改良、或让所属领域技术人员能够理解本文中所揭示的具体实施例而选择。

Claims (20)

1.一种电路调谐的方法，其包含：
对电路结构施加第一正电压及第二正电压，该电路结构包括具有翻转井晶体管的p型金属氧化物半导体(PMOS)装置及n型金属氧化物半导体(NMOS)装置；
响应于对该NMOS装置的p型井区所施加的该第一正电压而调整第一阈值电压，及响应于对该PMOS装置的该p型井区所施加的该第二正电压而调整第二阈值电压；以及
相对于相同共模电压透过该PMOS装置及该NMOS装置的背栅极补偿该第一阈值电压及该第二阈值电压。
2.如权利要求1所述的方法，还包含相对于该共模电压透过该背栅极修改该第一正电压及该第二正电压、以及顺着相反方向进行调整以就工艺变异追迹Vt。
3.如权利要求1所述的方法，其中，该NMOS装置的该p型井区及该PMOS装置的该p型井区位在共享的深n型井区中。
4.如权利要求3所述的方法，还包含使该深n型井区偏压至该PMOS装置的n型井区。
5.如权利要求1所述的方法，其中，该NMOS装置包含翻转井晶体管。
6.如权利要求1所述的方法，其中，该不需要将负电荷泵用于该背栅极。
7.一种电路调谐结构，其包含：
衬底，包括深n型井区；
翻转井p型金属氧化物半导体(PMOS)装置，其包括：
第一PMOS n型井区，安置于该深n型井区上方并连接至供应电压，
第一衬底p型井区，连接至接地并与该PMOS n型井区的第一侧边侧向毗邻，以及
第二衬底PMOS p型井区，具有电耦合至背栅极的对置n型井区，以及
n型金属氧化物半导体(NMOS)装置，安置于该深n型井区上方并侧向毗邻该PMOS装置，该NMOS装置包括：
NMOS n型井区，侧向毗邻该第二衬底PMOS p型井区，以及
NMOS p型井区，电耦合至该背栅极，其中，该第一NMOS p型井区侧向毗邻该NMOS n型井区；
控制电路，经组配用以对该第一衬底PMOS p型井区施加第一正背栅极电压、及对该NMOS p型井区施加第二正背栅极电压；以及
该第一正背栅极电压及该第二正背栅极电压相对于共模电压彼此成反比。
8.如权利要求7所述的结构，其中，该第二衬底PMOS p型井区及该NMOS p型井区就标称工艺界点以该共模电压受偏压。
9.如权利要求7所述的结构，其中，该第一衬底PMOS p型井区及该NMOS p型井区共享该相同深n型井区。
10.如权利要求7所述的结构，其中，该深n型井区受偏压至该翻转井PMOS装置的该供应电压。
11.如权利要求7所述的结构，其中，该控制电路包括该控制电路中的数字模拟转换器(DAC)。
12.如权利要求11所述的结构，其中，该数字模拟转换器经组配以接收6位。
13.如权利要求7所述的电路调谐结构，其中，该控制电路包括用于噪声降低的电阻器-电容器(RC)滤波器。
14.一种电路调谐结构，其包含：
衬底，包括深n型井区；
翻转井p型金属氧化物半导体(PMOS)装置，位在该深n型井上面，该PMOS装置包括：
第一PMOS n型井区，安置于该深n型井区上方并连接至供应电压，
第一衬底PMOS p型井区，连接至接地并与该PMOS n型井区的第一侧边侧向毗邻，以及
第二衬底PMOS p型井区，位在该PMOS n型井区电耦合至背栅极的对置第二侧边上；以及
翻转井n型金属氧化物半导体(NMOS)装置，安置于该深n型井区上方并侧向毗邻该翻转井PMOS装置，该翻转井NMOS装置包括：
NMOS n型井区，电耦合至背栅极并侧向毗邻该第二衬底PMOS p型井区，
控制电路，经组配用以对第一衬底PMOS p型井区施加第一正背栅极电压、及对该NMOSn型井区施加第二正背栅极电压；以及
该第一正背栅极电压及该第二正背栅极电压彼此成反比。
15.如权利要求14所述的结构，其中，该第二衬底PMOS p型井区及该NMOS n型井区就标称工艺界点以该共模电压受偏压。
16.如权利要求14所述的结构，其中，该PMOS装置的该第一衬底p型井区及该NMOS装置的该n型井区共享该相同深n型井区。
17.如权利要求14所述的结构，其中，该深n型井区受偏压至该翻转井PMOS装置的该供应电压。
18.如权利要求14项所述的结构，其中，该控制电路包括该控制电路中的数字模拟转换器(DAC)。
19.如权利要求18所述的结构，其中，该数字模拟转换器经组配以接收6位。
20.如权利要求14所述的结构，其中，该控制电路包括用于噪声降低的电阻器-电容器(RC)滤波器。
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