TW201836147A - 用於ｆｄｓｏｉ之電路調諧方案 - Google Patents

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Abstract

一種電路調諧之方法，其包括：對電路結構施加第一正電壓及第二正電壓，該電路結構包括具有翻轉井電晶體之p型金屬氧化物半導體(PMOS)裝置、及n型金屬氧化物半導體(NMOS)裝置；響應於對該NMOS裝置之p型井區所施加之該第一正電壓而調整第一臨界電壓，及響應於對該PMOS裝置之p型井區所施加之該第二正電壓而調整第二臨界電壓；以及相對於相同共模電壓透過該PMOS裝置及該NMOS裝置之背閘極補償該第一臨界電壓及該第二臨界電壓。

Description

用於FDSOI之電路調諧方案
本揭露大致上係關於用於場效電晶體(FET)之電路結構。更具體來說，本揭露之具體實施例包括用於全空乏上覆半導體絕緣體(FDSOI)電晶體技術之電路組態(拓樸)及電路調諧方案。
場效電晶體(FET)之臨界(threshold)電壓(Vth)變異即為其源極與汲極接端之間允許或防止電流流動所需之電壓，對積體電路之操作範圍造成不宜的效應及限制。許多類比電路取決於電晶體之使用及那些電路固有的臨界匹配。習知的互補式金屬氧化物半導體(CMOS)技術可在多毫伏範圍內呈現裝置Vth不匹配。使用包括有類比數位轉換器、比較器、及某些放大器類型之CMOS的類比電路易於受Vth不匹配影響。藉由變更電路設計來改變FET之Vth可補償製造過程之變異性。一般而言，電荷泵或其它電路係用於變更FET之基板(substrate)或背閘極上之偏壓以改變FET之Vth。然而，此補償形式按照習知影響整個積體電路，因為p或n裝置類型其中至少一者之基板出現於裝置結構各處。隨著矽絕緣體(SOI)技術之出現， 現就各個別電晶體隔離p及n兩裝置類型之背閘極。SOI技術可容許使用者將電晶體之隔離背閘極驅動至源極-基板接面之高逆偏以使「斷開」(off)模式下的源極-汲極漏電流降到最小、以及驅動至稍微順偏之操作區域以增強「導通」(on)模式下的源極-汲極電流。
第一態樣包括一種電路調諧之方法，其包括：一種電路調諧之方法，其包括：對電路結構施加第一正電壓及第二正電壓，該電路結構包括具有翻轉井電晶體之p型金屬氧化物半導體(PMOS)裝置、及n型金屬氧化物半導體(NMOS)裝置；響應於對該NMOS裝置之p型井區所施加之該第一正電壓而調整第一臨界電壓，及響應於對該PMOS裝置之p型井區所施加之該第二正電壓而調整第二臨界電壓；以及相對於相同共模電壓透過該PMOS裝置及該NMOS裝置之背閘極補償該第一臨界電壓及該第二臨界電壓。
第二態樣係關於一種電路調諧結構，其包括：包括深n型井區之基板；翻轉井p型金屬氧化物半導體(PMOS)裝置，其包括：安置於該深n型井區上方並連接至供應電壓之第一PMOS n型井區，連接至接地並與該PMOS n型井區之第一側邊側向毗鄰之第一基板p型井區，以及具有電耦合至背閘極之對置n型井區的第二基板PMOS p型井區，以及安置於該深n型井區上方並側向毗鄰該PMOS裝置之n型金屬氧化物半導體(NMOS)裝置，該 NMOS裝置包括：與該背閘極電耦合之該第二基板PMOS p型井區側向毗鄰之NMOS n型井區、及電耦合至閘極之NMOS p型井區，其中第一NMOS p型井區側向毗鄰該NMOS n型井區；以及經組配用以對第一基板PMOS p型井區施加第一正背閘極電壓、及對該NMOS p型井區施加第二正背閘極電壓之控制電路；以及該第一正背閘極電壓及該第二正背閘極電壓相對於共模電壓彼此成反比。
本揭露之第三態樣係關於一種電路調諧結構，其包括：包括深n型井區之基板；位在該深n型井上面之翻轉井p型金屬氧化物半導體(PMOS)裝置，該PMOS裝置包括：安置於該深n型井區上方並連接至供應電壓之第一PMOS n型井區，連接至接地並與該PMOS n型井區之第一側邊側向毗鄰之第一基板PMOS p型井區、及位在PMOS n型井區電耦合至背閘極之對置第二側邊上的第二基板PMOS p型井區；以及安置於該深n型井區上方並側向毗鄰該翻轉井PMOS裝置之翻轉井n型金屬氧化物半導體(NMOS)裝置，該翻轉井NMOS裝置包括：電耦合至閘極並側向毗鄰該第二基板PMOS p型井區之NMOS n型井區、經組配用以對第一基板PMOS p型井區施加第一正背閘極電壓、及對該NMOS n型井區施加第二正背閘極電壓之控制電路；以及該第一正背閘極電壓及該第二正背閘極電壓彼此成反比。
100‧‧‧電路調諧結構
102‧‧‧PMOS裝置
104‧‧‧NMOS裝置
106‧‧‧p型井
108‧‧‧p型井區
110‧‧‧深n型井區
112‧‧‧控制電路
114‧‧‧AVDD
116‧‧‧接地AVSS
118‧‧‧背閘極
120‧‧‧NMOS裝置
122‧‧‧共模電壓
218‧‧‧n型井區
224‧‧‧n型井區
228‧‧‧NMOS p型井區
300‧‧‧偏壓產生電路
302‧‧‧控制電路
308‧‧‧Vbbp
310‧‧‧Vbbn
312‧‧‧類比數位轉換器
314‧‧‧電阻器-電容器(RC)濾波電路
400‧‧‧曲線圖
402‧‧‧臨界電壓
404‧‧‧臨界電壓
408‧‧‧Vbbp
410‧‧‧Vbbn
500‧‧‧IC結構
502‧‧‧PMOS裝置
504‧‧‧NMOS裝置
506‧‧‧p型井區
508‧‧‧n型井區
510‧‧‧深n型井區
512‧‧‧控制電路
514‧‧‧供應電壓
516‧‧‧接地
518‧‧‧背閘極
520‧‧‧背閘極
522‧‧‧Vcm
本揭露之這些及其它特徵經由以下本揭露 各項態樣之詳細說明，搭配繪示本揭露各項具體實施例之附圖，將得以更加輕易了解，其中：
第1圖根據本揭露之具體實施例展示具有翻轉井PMOS裝置、及NMOS裝置之積體電路(IC)結構的示意性平面圖。
第2圖根據本揭露之具體實施例展示在深n型井區上面具有翻轉井PMOS裝置、及NMOS裝置之IC結構的截面圖。
第3a圖根據本揭露之具體實施例就電路結構之兩個背閘極展示偏壓產生電路的示意圖。
第3b圖根據本揭露之具體實施例展示偏壓產生電路之操作特性的曲線圖。
第4圖根據本揭露之具體實施例展示偏壓產生電路之電壓特性的曲線圖。
第5圖根據本揭露之具體實施例展示具有翻轉井PMOS裝置、及翻轉井NMOS裝置之IC結構的示意圖。
注意到的是，本揭露之圖式不必然按照比例。該等圖式用意僅在於繪示本揭露之典型態樣，因而不應該視為限制本揭露之範疇。
以下說明中參照形成該說明其中一部分之附圖，並且其中舉例來說，所展示的是裡面可實踐本指導之特定例示性具體實施例。這些具體實施例經過充分詳 述，使所屬技術領域中具有通常知識者能夠實踐本指導，並且要理解的是，可使用其它具體實施例，並且可施作變更而不脫離本指導之範疇。因此，以下說明僅為說明性。
本揭露之具體實施例係關於用於FDSOI電晶體之電路調諧方案、以及其結構。FDSOI是一種依賴兩種主要創新之平面型製程技術。首先，稱為埋置型氧化物之超薄絕緣體層係安置於基礎矽的頂端上。接著，非常薄之矽膜實作電晶體通道。由於其薄度的關係，因此不需要摻雜該通道，從而使電晶體呈現全空乏。這兩種創新之組合稱為「超薄本體與埋置型氧化物全空乏SOI」或UTBB-FDSOI。藉由建構，與習知主體技術相比，FD-SOI能夠使電晶體靜電特性好很多。埋置型氧化物層降低源極與汲極之間的寄生電容。其亦有效率地約束從源極流動至汲極之電子，大幅降低效能-衰減漏電流。
Vth可大致上指稱為電晶體之閘極接端處(相對源極)之電壓，電晶體於該閘極接端處或上面主動導通源極與汲極之間的電流。按照另一方式檢視，Vth可以是使得低電阻電流路徑自源極形成至汲極之電壓。當閘極對源極電壓小於Vth時，電晶體未主動導通電流。漏電流可在閘極對源極電壓小於Vth時流動，但該漏電流顯著小於主動電流(例如小數倍量值)。電晶體在閘極對源極電壓超過Vth時稱為「導通」，並且在閘極對源極電壓未超過該臨界電壓時稱為「斷開」。
基於電晶體之設計(例如通道長度、氧化物 厚度及材料等)，標稱Vth可以是電晶體期望之Vth。本揭露之具體實施例可降低多個FDSOI電晶體之諸臨界電壓之間的不匹配，本文中有所論述。該Vth之所以稱為標稱，是因為實際上，實際臨界電壓可基於製程變異、及諸如溫度之操作條件而變。
據了解，可在SOI基板上實施本文中所論述之各種製程步驟。SOI基板及SOI層材料可包括但不限於矽、鍺、矽鍺、碳化矽、以及主要由具有以下化學式所定義之組成之一或多種III-V族化合物半導體所組成者：AlX1GaX2InX3AsY1PY2NY3SbY4，其中X1、X2、X3、Y1、Y2、Y3及Y4代表相對比例，各大於或等於零，並且X1+X2+X3+Y1+Y2+Y3+Y4=1(1為總相對莫耳量)。其它合適的基板包括具有以下組成之II-VI族化合物半導體：ZnA1CdA2SeB1TeB2，其中A1、A2、B1及B2為各大於或等於零之相對比例，並且A1+A2+B1+B2=1(1為總莫耳量)。對於給定之製程技術節點，可有二或更多類型之電晶體，可有不同的臨界電壓。舉例而言，在下文所詳述之一項具體實施例中，有四種可用的電晶體類型(從最低臨界電壓列到最高臨界電壓)：可用在FDSOI製程中之超低臨界電壓(SLVT)、低臨界電壓(LVT)、正常臨界電壓(RVT)、及高臨界電壓(HVT)。SLVT及LVT裝置呈翻轉井組態，並且有別於位在習知井體中之RVT及HVT裝置。
FDSOI勝過主體CMOS技術或FinFET之另一優點在於前者有能力透過反偏壓(透過背閘極使裝置偏 壓)操縱Vth。FDSOI之反偏壓使設計人員能夠兼具效率及低功率消耗操作奈米尺寸電路。就順向背閘極偏壓，NMOS SLVT與LVT裝置典型為需要正電壓，而PMOS SLVT與LVT裝置典型為需要負電壓，以使Vth降低。本文中所述之具體實施例提供一種解決方案，不使用負供應電壓而調諧井體之反偏壓，同時僅保持正供應低於實際供應電壓(例如：1.4V)，並且因此排除對正與負電荷泵兩者之需求。「深n型井」於本文中使用時，為p型基板中之n摻雜區，其比標準n型井佈植更深。「翻轉井組態」於本文中使用時，包括設置於p型井上面之PMOS電晶體，而NMOS電晶體係設置於n型井上面。那些電晶體可稱為低臨界電壓(LVT)電晶體。
裝置及互連具有膜厚、側向尺寸、及摻雜濃度之變異。這些變異在不僅晶圓間、相同晶圓上之不同晶粒間、及跨個別晶粒出現；跨一晶粒比不同晶圓間大致上有更小的變異。這些效應有時稱為晶粒間及晶粒內變異；晶粒內變異亦稱為製程傾斜，因為某些參數可跨一晶粒緩慢且系統性地改變。舉例而言，若離子佈植器在相較於周緣附近更接近晶圓中心處遞送更大劑量，則臨界電壓可能跨該晶圓徑向傾斜。從設計人員的角度來看，可將製程與環境變異之集合效應集總成其在電晶體上之效應：標準(亦稱為標稱)、快速、或慢速。
請參閱第1圖，所示為具有翻轉井PMOS裝置102、及NMOS裝置104之電路調諧結構100的示意 圖之一具體實施例。PMOS裝置102可以是SLVT電晶體，並且NMOS裝置104可以是RVT電晶體。電路調諧結構100可包括含第一p型井106之翻轉井PMOS裝置102、及含第二p型井區108之NMOS裝置104，兩者在所含區域上係藉由深n型井區110來形成並且電隔離。N型井區舉例而言，可藉由佈植諸如磷(P)、砷(As)、或類似者之n型摻質來形成。另外，翻轉井PMOS裝置102及NMOS裝置104作用為反相器為基礎之組態，其係藉由提供至背閘極之兩個不同正控制電壓來偏壓，藉由控制電路112所提供之共通電壓特性來連結，並且透過連接至可用最高供應電壓(約略1.8V至2.5V)之深n型井區110進行隔離。Vt變更特性在第4圖有進一步說明，其中諸曲線展示為了NMOS裝置104降低Vt(Vtn)以利自共模電壓Vcm起提升背閘極電壓、以及為了PMOS裝置102提升Vt(Vtp)。反相調整背閘極電壓以修正Vt特性，而且此方法對於所述反相器組態補償製程與溫度變異很重要，在如GmC胞元、RF局部振盪器緩衝區鏈接、及DLL中延遲胞之類的許多應用中，顯著有利於如功率消耗及電路雜訊降低之類的電路設計。翻轉井PMOS裝置102汲極係連接至電路調諧結構100之AVDD 114，而NMOS裝置104源極係電耦合至接地AVSS 116。
再者，請參閱第1圖，PMOS裝置102之背閘極118、及NMOS裝置120之背閘極118可透過此共通電壓特性112來調整，用以匹配電路調諧結構100之兩裝 置(Vcm)122的Vth。深n型井區110中之半導體材料可予以負性摻雜，例如以砷及/或磷之離子來摻雜，並且在翻轉井PMOS裝置102與NMOS裝置104之間提供一定程度之隔離。
請參閱第2圖，第1圖之截面圖為IC結構100之一具體實施例，其包括位在深n型井區110上面之翻轉井PMOS裝置102及NMOS裝置104。翻轉井PMOS裝置102可包括安置於深n型井區110上方之n型井區218，其係連接至可用之最高Avdd 114(約略1.8V至2.8V)。翻轉井PMOS裝置102包括連接至接地並側向毗鄰n型井區218之基板p型井區106、以及受第一正背閘極電壓120施加之PMOS p型井區108之第二區域的基板。該組合裝置亦可包括安置於深n型井區上方並且側向毗鄰翻轉井電晶體PMOS裝置102之NMOS裝置104。
在第2圖中，NMOS裝置104可包括n型井區224，其側向毗鄰PMOS p型井區108之第二區域、及NMOS p型井區228的基板。控制電路係另外連接至第二正背閘極電壓118，其係送至電晶體NMOS裝置104之NMOS p型井區228；以及第一正背閘極電壓120與第二正背閘極電壓118相對Vcm順著相反方向變化。
請參閱第3a及3b圖，所示為用於第一與第二所述背閘極之偏壓產生電路300、以及其操作曲線之一具體實施例電路300提供用於Vbbp 308及Vbbn 310之雙電壓產生電路。兩個產生之電壓Vbbp 308及Vbbn 310可 相對於相同共模電壓根據從控制電路302接收之輸入碼順著相反方向變化。另外，電路300亦可供選擇地包括數位類比轉換器(DAC)312及用以降低電氣雜訊之複數個電阻器-電容器(RC)濾波電路314。該DAC係經配置以接受某一數目之位元(例如：6、8、12)。此偏壓產生電路300係基於對PMOS與NMOS裝置背閘極產生兩個相反且相對接地為正之電壓。在標稱條件下，第1圖中上面及第5圖中下面所述具體實施例之操作Vbbp 308及Vbbn 310等於共模電壓，但相對Vcm順著相反方向移動，以就製程與溫度並且對出自控制電路302之輸入碼作出回應而追蹤Vt變化。
請參閱第4圖，其展示各個各別具體實施例之電壓特性之曲線圖400。實線402為用於提升背閘極電壓之NMOS裝置(Vtn)402之臨界電壓，並且虛線為用於提升背閘極電壓312之PMOS裝置(Vtp)404之臨界電壓。對於標稱條件，NMOS裝置之臨界電壓Vtn 402在以共模電壓Vcm 312受偏壓時與臨界電壓Vth 404相等。由於製程關係，當PMOS與NMOS裝置之Vt提升時，該電路降低Vbbp以降低Vtp，並且提升Vbbn以降低Vtn，從而補償Vt之提升。所示電壓特性係導因於第1圖翻轉井PMOS裝置102、502(第5圖)及NMOS裝置104(第1圖)(在第5圖所論述之具體實施例中為翻轉井NMOS裝置)的電耦合本質，係透過共用背閘極藉由這些正控制電壓來供應，同時還具有p型井區106(第1圖)、108(第1圖)、506(第5 圖)，並且係藉由深n型井區110(第1圖)、510(第5圖)來隔離。因為Vbbn 410與Vbbp 408成反比並且僅藉由正電壓來供應，因此電路結構中不需要負電荷泵，節省了時間、空間及成本。
請參閱第5圖，所示為具有翻轉井PMOS裝置502、及翻轉井NMOS裝置504之IC結構500之一具體實施例的示意圖。PMOS裝置502可以是SLVT電晶體，而NMOS裝置504可以是SLVT電晶體。翻轉井PMOS裝置502包括第一p型井區506，與具有n型井區508之翻轉井NMOS裝置504係藉由深n型井區510來電隔離。另外，翻轉井PMOS裝置502及翻轉井NMOS裝置504作用為反相器為基礎之組態，其係藉由提供至背閘極之兩個不同正控制電壓來偏壓，藉由控制電路512所提供之共通電壓特性來連結，並且透過深n型井區510進行隔離。此共通電壓特性與第4圖中所述、及第1圖及第2圖中詳述之替代具體實施例一樣。翻轉井PMOS裝置502源極係連接至用於電路調諧結構500之供應電壓(Avdd)514，而翻轉井NMOS裝置504則是其源極連接至接地(Avss)516。
再者，請參閱第5圖，PMOS裝置502之背閘極520及NMOS裝置504之背閘極518可透過此共通電壓特性512來調整，以就製程變異調整兩裝置之臨界電壓。相對於共模電壓，電路調諧結構500之Vcm 522。深n型井區510中之半導體材料在翻轉井PMOS裝置502與翻轉井NMOS裝置504之間提供一定等級之隔離。與第1 圖具體實施例相比之下，具有n型井區508之翻轉NMOS裝置504之存在亦藉由深n型井區510與具有第一p型井區506之翻轉井PMOS裝置502隔離，以提供如第4圖所述之電壓特性。
操作時，根據本揭露之具體實施例之一種方法可包括對電路結構100(第1圖)、500(第5圖)施加第一正電壓118(第1圖)、518(第5圖)、以及第二正電壓120(第1圖)、520(第5圖)。電路結構100(第1圖)、500(第5圖)包括具有翻轉井電晶體之p型金屬氧化物半導體(PMOS)裝置102(第1圖)、502(第5圖)、以及n型金屬氧化物半導體(NMOS)裝置104(第1圖)。替代具體實施例可包括翻轉井PMOS裝置502(第5圖)、及翻轉井NMOS裝置504(第5圖)兩者。該方法亦可包括響應於第一正電壓118(第1圖)、518(第5圖)而調整第一臨界電壓，將其施加至NMOS裝置之p型井區108(第1圖)(第5圖所示具體實施例中NMOS裝置504之n型井區508)，還包括響應於第二正電壓第1圖120、第5圖520而調整第二臨界電壓，將其施加至PMOS裝置102(第1圖)、502(第5圖)之p型井區。在另一步驟中，相對於共模電壓122(第1圖)，透過該PMOS裝置102(第1圖)、502(第5圖)、及NMOS裝置之背閘極來調整第一臨界電壓及第二臨界電壓522(第5圖)。最後，透過背閘極，將第一正電壓118(第1圖)、518(第5圖)或第二正電壓120(第1圖)、520(第5圖)修改至相對之共模電壓122(第1圖)、522(第5圖)。圍繞PMOS裝置 102(第1圖)、502(第5圖)、及NMOS裝置104(第1圖)、504(第5圖)之中間電壓範圍，在標稱製程界點下，以具有相同標稱Vcm共模電壓位準之兩個正電壓使井體偏壓。
本文所用術語的目的僅在於說明特殊具體實施例並且意圖不在於限制本揭露。單數形的「一」及「該」於本文中使用時，用意在於同時包括複數形，除非內容另有清楚所指。將進一步了解的是，「包含」(及/或其變形)等詞於本說明書中使用時，指明所述特徵、整體、步驟、操作、元件及/或組件之存在，但並未排除一或多個其它特徵、整體、步驟、操作、元件、組件及/或其群組之存在或新增。
本揭露之各項具體實施例已為了說明而介紹，但不是意味著窮舉或受限於所揭示的具體實施例。許多修改及變例對所屬技術領域中具有通常知識者將會顯而易見，但不會脫離所述具體實施例的範疇及精神。本文中使用的術語是為了最佳闡釋具體實施例之原理、對市場出現之技術所作的實務應用或技術改良、或讓所屬技術領域中具有通常知識者能夠理解本文中所揭示之具體實施例而選擇。

Claims (20)

  1. 一種電路調諧之方法，其包含：對電路結構施加第一正電壓及第二正電壓，該電路結構包括具有翻轉井電晶體之p型金屬氧化物半導體(PMOS)裝置及n型金屬氧化物半導體(NMOS)裝置；響應於對該NMOS裝置之p型井區所施加之該第一正電壓而調整第一臨界電壓，及響應於對該PMOS裝置之該p型井區所施加之該第二正電壓而調整第二臨界電壓；以及相對於相同共模電壓透過該PMOS裝置及該NMOS裝置之背閘極補償該第一臨界電壓及該第二臨界電壓。
  2. 如申請專利範圍第1項所述之方法，更包含相對於該共模電壓透過該背閘極修改該第一正電壓及該第二正電壓、以及順著相反方向進行調整以就製程變異追跡Vt。
  3. 如申請專利範圍第1項所述之方法，其中，該NMOS裝置之該p型井區及該PMOS裝置之該p型井區位在共用之深n型井區中。
  4. 如申請專利範圍第3項所述之方法，更包含使該深n型井區偏壓至該PMOS裝置之n型井區。
  5. 如申請專利範圍第1項所述之方法，其中，該NMOS裝置包含翻轉井電晶體。
  6. 如申請專利範圍第1項所述之方法，其中，該不需要 將負電荷泵用於該背閘極。
  7. 一種電路調諧結構，其包含：基板，包括深n型井區；翻轉井p型金屬氧化物半導體(PMOS)裝置，其包括：第一PMOS n型井區，安置於該深n型井區上方並連接至供應電壓，第一基板p型井區，連接至接地並與該PMOS n型井區之第一側邊側向毗鄰，以及第二基板PMOS p型井區，具有電耦合至背閘極之對置n型井區，以及n型金屬氧化物半導體(NMOS)裝置，安置於該深n型井區上方並側向毗鄰該PMOS裝置，該NMOS裝置包括：NMOS n型井區，側向毗鄰該第二基板PMOS p型井區，以及NMOS p型井區，電耦合至該背閘極，其中，該第一NMOS p型井區側向毗鄰該NMOS n型井區；控制電路，經組配用以對該第一基板PMOS p型井區施加第一正背閘極電壓、及對該NMOS p型井區施加第二正背閘極電壓；以及該第一正背閘極電壓及該第二正背閘極電壓相對於共模電壓彼此成反比。
  8. 如申請專利範圍第7項所述之結構，其中，該第二基板PMOS p型井區及該NMOS p型井區就標稱製程界點以該共模電壓受偏壓。
  9. 如申請專利範圍第7項所述之結構，其中，該第一基板PMOS p型井區及該NMOS p型井區共用該相同深n型井區。
  10. 如申請專利範圍第7項所述之結構，其中，該深n型井區受偏壓至該翻轉井PMOS裝置之該供應電壓。
  11. 如申請專利範圍第7項所述之結構，其中，該控制電路包括該控制電路中之數位類比轉換器(DAC)。
  12. 如申請專利範圍第11項所述之結構，其中，該數位類比轉換器係經組配以接收6位元。
  13. 如申請專利範圍第7項所述之電路調諧結構，其中，該控制電路包括用於雜訊降低之電阻器-電容器(RC)濾波器。
  14. 一種電路調諧結構，其包含：基板，包括深n型井區；翻轉井p型金屬氧化物半導體(PMOS)裝置，位在該深n型井上面，該PMOS裝置包括：第一PMOS n型井區，安置於該深n型井區上方並連接至供應電壓，第一基板PMOS p型井區，連接至接地並與該PMOS n型井區之第一側邊側向毗鄰，以及第二基板PMOS p型井區，位在該PMOS n型 井區電耦合至背閘極之對置第二側邊上；以及翻轉井n型金屬氧化物半導體(NMOS)裝置，安置於該深n型井區上方並側向毗鄰該翻轉井PMOS裝置，該翻轉井NMOS裝置包括：NMOS n型井區，電耦合至背閘極並側向毗鄰該第二基板PMOS p型井區，控制電路，經組配用以對第一基板PMOS p型井區施加第一正背閘極電壓、及對該NMOS n型井區施加第二正背閘極電壓；以及該第一正背閘極電壓及該第二正背閘極電壓彼此成反比。
  15. 如申請專利範圍第14項所述之結構，其中，該第二基板PMOS p型井區及該NMOS n型井區就標稱製程界點以該共模電壓受偏壓。
  16. 如申請專利範圍第14項所述之結構，其中，該PMOS裝置之該第一基板p型井區及該NMOS裝置之該n型井區共用該相同深n型井區。
  17. 如申請專利範圍第14項所述之結構，其中，該深n型井區受偏壓至該翻轉井PMOS裝置之該供應電壓。
  18. 如申請專利範圍第14項所述之結構，其中，該控制電路包括該控制電路中之數位類比轉換器(DAC)。
  19. 如申請專利範圍第18項所述之結構，其中，該DAC係經組配以接收6位元。
  20. 如申請專利範圍第14項所述之結構，其中，該控制電 路包括用於雜訊降低之電阻器-電容器(RC)濾波器。
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