JPH0715313A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
- Publication number
- JPH0715313A JPH0715313A JP5147446A JP14744693A JPH0715313A JP H0715313 A JPH0715313 A JP H0715313A JP 5147446 A JP5147446 A JP 5147446A JP 14744693 A JP14744693 A JP 14744693A JP H0715313 A JPH0715313 A JP H0715313A
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- JP
- Japan
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- voltage
- type mos
- mos transistor
- power supply
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Abstract
(57)【要約】
【目的】 温度変化にかかわらず回路の遅延時間を一定
にする。 【構成】 素子温度を検出する温度検出手段９と、出力
がＰ型ＭＯＳトランジスタ３のバックゲート電極に結合
され、入力が温度検出手段９に結合され、入力信号に対
して一定の関係で出力電圧が変化する第１の電圧制御手
段７と、出力がＮ型ＭＯＳトランジスタ４のバックゲー
ト電極に結合され、入力が温度検出手段９に結合され、
入力信号に対して一定の関係で出力電圧が変化する第２
の電圧制御手段８とを設ける。
にする。 【構成】 素子温度を検出する温度検出手段９と、出力
がＰ型ＭＯＳトランジスタ３のバックゲート電極に結合
され、入力が温度検出手段９に結合され、入力信号に対
して一定の関係で出力電圧が変化する第１の電圧制御手
段７と、出力がＮ型ＭＯＳトランジスタ４のバックゲー
ト電極に結合され、入力が温度検出手段９に結合され、
入力信号に対して一定の関係で出力電圧が変化する第２
の電圧制御手段８とを設ける。
Description
【０００１】
【産業上の利用分野】この発明はＰ型ＭＯＳトランジス
タおよびＮ型ＭＯＳトランジスタで構成したＣＭＯＳ論
理回路に関するものである。
タおよびＮ型ＭＯＳトランジスタで構成したＣＭＯＳ論
理回路に関するものである。
【０００２】
【従来の技術】近年、デジタル機器の高速化が進み、機
器の安定動作のため使用される論理回路の遅延特性の高
精度化が必要になってきた。以下に従来のＣＭＯＳ論理
回路について説明する。図２は従来のＣＭＯＳ論理回路
（インバータ）の回路図であり、１は入力端子、２は出
力端子、３はＰ型ＭＯＳトランジスタ、４はＮ型ＭＯＳ
トランジスタ、５，６は電源端子である。
器の安定動作のため使用される論理回路の遅延特性の高
精度化が必要になってきた。以下に従来のＣＭＯＳ論理
回路について説明する。図２は従来のＣＭＯＳ論理回路
（インバータ）の回路図であり、１は入力端子、２は出
力端子、３はＰ型ＭＯＳトランジスタ、４はＮ型ＭＯＳ
トランジスタ、５，６は電源端子である。
【０００３】以上のように構成された従来のＣＭＯＳ論
理回路について、以下その動作を説明する。電源端子６
の電圧を０Ｖ、電源端子５の電圧を５Ｖとすると、入力
端子１の電圧ＶINが電源端子６の電圧（０Ｖ）と等しい
ときに、Ｎ型ＭＯＳトランジスタ４はカットオフし、Ｐ
型ＭＯＳトランジスタ３は導通状態となる。したがっ
て、出力端子２の電圧ＶO は電源端子５の電圧（５Ｖ）
に等しくなる。
理回路について、以下その動作を説明する。電源端子６
の電圧を０Ｖ、電源端子５の電圧を５Ｖとすると、入力
端子１の電圧ＶINが電源端子６の電圧（０Ｖ）と等しい
ときに、Ｎ型ＭＯＳトランジスタ４はカットオフし、Ｐ
型ＭＯＳトランジスタ３は導通状態となる。したがっ
て、出力端子２の電圧ＶO は電源端子５の電圧（５Ｖ）
に等しくなる。
【０００４】つぎに、入力端子１の電圧ＶINが０Ｖから
徐々に上昇し、入力端子１の電圧Ｖ INがＮ型ＭＯＳトラ
ンジスタ４のしきい値電圧（ＶTN）を超えると、Ｎ型Ｍ
ＯＳトランジスタ４も導通し電流が流れ始める。そのた
め、出力端子２の電圧ＶO は電源端子５の電圧（５Ｖ）
から低下し始める。さらに、入力端子１の電圧ＶINが上
昇し、Ｐ型ＭＯＳトランジスタ３およびＮ型ＭＯＳトラ
ンジスタ４の導通抵抗が等しくなると、出力端子２の電
圧ＶO は電源端子５，６の中間電圧（２．５Ｖ）にな
る。
徐々に上昇し、入力端子１の電圧Ｖ INがＮ型ＭＯＳトラ
ンジスタ４のしきい値電圧（ＶTN）を超えると、Ｎ型Ｍ
ＯＳトランジスタ４も導通し電流が流れ始める。そのた
め、出力端子２の電圧ＶO は電源端子５の電圧（５Ｖ）
から低下し始める。さらに、入力端子１の電圧ＶINが上
昇し、Ｐ型ＭＯＳトランジスタ３およびＮ型ＭＯＳトラ
ンジスタ４の導通抵抗が等しくなると、出力端子２の電
圧ＶO は電源端子５，６の中間電圧（２．５Ｖ）にな
る。
【０００５】さらに、入力端子１の電圧ＶINが上昇し、
電源端子５の電圧（５Ｖ）よりＰ型ＭＯＳトランジスタ
３のしきい値電圧（ＶTP）だけ低い電圧を超えると、Ｐ
型ＭＯＳトランジスタ３はカットオフし、出力端子２の
電圧ＶO は電源端子６の電圧（０Ｖ）に等しくなる。逆
に、入力端子１の電圧ＶINが電源端子５の電圧（５Ｖ）
と等しいときに、Ｐ型ＭＯＳトランジスタ３はカットオ
フし、Ｎ型ＭＯＳトランジスタ４は導通状態となる。し
たがって、出力端子２の電圧ＶO は、電源端子６の電圧
（０Ｖ）に等しくなる。
電源端子５の電圧（５Ｖ）よりＰ型ＭＯＳトランジスタ
３のしきい値電圧（ＶTP）だけ低い電圧を超えると、Ｐ
型ＭＯＳトランジスタ３はカットオフし、出力端子２の
電圧ＶO は電源端子６の電圧（０Ｖ）に等しくなる。逆
に、入力端子１の電圧ＶINが電源端子５の電圧（５Ｖ）
と等しいときに、Ｐ型ＭＯＳトランジスタ３はカットオ
フし、Ｎ型ＭＯＳトランジスタ４は導通状態となる。し
たがって、出力端子２の電圧ＶO は、電源端子６の電圧
（０Ｖ）に等しくなる。
【０００６】つぎに、入力端子１の電圧ＶINが５Ｖから
徐々に減少し、入力端子１の電圧Ｖ INの減少がＰ型ＭＯ
Ｓトランジスタ３のしきい値電圧（ＶTP）の電圧を超え
ると、Ｐ型ＭＯＳトランジスタ３も導通し電流が流れ始
める。そのため出力端子２の電圧ＶO は０Ｖから上昇し
始める。さらに、入力端子１の電圧ＶINが下降し、Ｐ型
ＭＯＳトランジスタ３およびＮ型ＭＯＳトランジスタ４
の導通抵抗が等しくなると、出力端子２の電圧ＶO は電
源端子５，６の中間電圧（２．５Ｖ）になる。
徐々に減少し、入力端子１の電圧Ｖ INの減少がＰ型ＭＯ
Ｓトランジスタ３のしきい値電圧（ＶTP）の電圧を超え
ると、Ｐ型ＭＯＳトランジスタ３も導通し電流が流れ始
める。そのため出力端子２の電圧ＶO は０Ｖから上昇し
始める。さらに、入力端子１の電圧ＶINが下降し、Ｐ型
ＭＯＳトランジスタ３およびＮ型ＭＯＳトランジスタ４
の導通抵抗が等しくなると、出力端子２の電圧ＶO は電
源端子５，６の中間電圧（２．５Ｖ）になる。
【０００７】さらに、入力端子１の電圧ＶINが下降し、
電源端子６の電圧からＮ型ＭＯＳトランジスタ４のしき
い値電圧（ＶTN）の電圧になると、Ｎ型ＭＯＳトランジ
スタ４はカットオフし、出力端子２の電圧ＶO は電源端
子５の電圧（５Ｖ）に等しくなる。以上の動作で入力端
子１の反転論理が出力端子２に出力される。
電源端子６の電圧からＮ型ＭＯＳトランジスタ４のしき
い値電圧（ＶTN）の電圧になると、Ｎ型ＭＯＳトランジ
スタ４はカットオフし、出力端子２の電圧ＶO は電源端
子５の電圧（５Ｖ）に等しくなる。以上の動作で入力端
子１の反転論理が出力端子２に出力される。
【０００８】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、Ｐ型ＭＯＳトランジスタ３およびＮ型Ｍ
ＯＳトランジスタ４の駆動能力が温度によって変化する
ため、温度変化により論理回路の遅延時間が変動すると
いう問題があった。すなわち、温度が高くなると、Ｐ型
ＭＯＳトランジスタ３およびＮ型ＭＯＳトランジスタ４
の駆動能力が低下し、出力電圧がローレベルからハイレ
ベルに変化するのに要する時間およびハイレベルからロ
ーレベルに変化するのに要する時間が長くなり、ＣＭＯ
Ｓ論理回路の入力変化に対する出力変化の時間差は大き
くなる。
来の構成では、Ｐ型ＭＯＳトランジスタ３およびＮ型Ｍ
ＯＳトランジスタ４の駆動能力が温度によって変化する
ため、温度変化により論理回路の遅延時間が変動すると
いう問題があった。すなわち、温度が高くなると、Ｐ型
ＭＯＳトランジスタ３およびＮ型ＭＯＳトランジスタ４
の駆動能力が低下し、出力電圧がローレベルからハイレ
ベルに変化するのに要する時間およびハイレベルからロ
ーレベルに変化するのに要する時間が長くなり、ＣＭＯ
Ｓ論理回路の入力変化に対する出力変化の時間差は大き
くなる。
【０００９】逆に、温度が低くなると、Ｐ型ＭＯＳトラ
ンジスタ３およびＮ型ＭＯＳトランジスタ４の駆動能力
が向上し、出力電圧がローレベルからハイレベルに変化
するのに要する時間およびハイレベルからローレベルに
変化するのに要する時間が短くなり、ＣＭＯＳ論理回路
の入力変化に対する出力変化の時間差は小さくなる。こ
の発明は上記従来の問題点を解決するもので、素子温度
が変化しても、遅延時間の変化の少ない優れたＣＭＯＳ
論理回路を提供することを目的とする。
ンジスタ３およびＮ型ＭＯＳトランジスタ４の駆動能力
が向上し、出力電圧がローレベルからハイレベルに変化
するのに要する時間およびハイレベルからローレベルに
変化するのに要する時間が短くなり、ＣＭＯＳ論理回路
の入力変化に対する出力変化の時間差は小さくなる。こ
の発明は上記従来の問題点を解決するもので、素子温度
が変化しても、遅延時間の変化の少ない優れたＣＭＯＳ
論理回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明のＣＭＯＳ論理
回路は、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトラ
ンジスタに対し、素子温度を検出する温度検出手段と、
出力がＰ型ＭＯＳトランジスタのバックゲート電極に結
合され入力が温度検出手段に結合され入力信号に対して
一定の関係で出力電圧が変化する第１の電圧制御手段
と、出力がＮ型ＭＯＳトランジスタのバックゲート電極
に結合され入力が温度検出手段に結合され入力信号に対
して一定の関係で出力電圧が変化する第２の電圧制御手
段とを付加している。
回路は、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトラ
ンジスタに対し、素子温度を検出する温度検出手段と、
出力がＰ型ＭＯＳトランジスタのバックゲート電極に結
合され入力が温度検出手段に結合され入力信号に対して
一定の関係で出力電圧が変化する第１の電圧制御手段
と、出力がＮ型ＭＯＳトランジスタのバックゲート電極
に結合され入力が温度検出手段に結合され入力信号に対
して一定の関係で出力電圧が変化する第２の電圧制御手
段とを付加している。
【００１１】
【作用】素子温度の変化に対してＰ型ＭＯＳトランジス
タおよびＮ型ＭＯＳトランジスタのバックゲート電極の
電圧を制御することにより、それぞれのしきい値電圧を
制御し、素子温度の変化に対するＰ型ＭＯＳトランジス
タおよびＮ型ＭＯＳトランジスタの駆動能力の変化を低
く抑え、遅延時間の温度変化を低く抑える。
タおよびＮ型ＭＯＳトランジスタのバックゲート電極の
電圧を制御することにより、それぞれのしきい値電圧を
制御し、素子温度の変化に対するＰ型ＭＯＳトランジス
タおよびＮ型ＭＯＳトランジスタの駆動能力の変化を低
く抑え、遅延時間の温度変化を低く抑える。
【００１２】
【実施例】以下この発明の一実施例について、図面を参
照しながら説明する。図１は、この発明の一実施例にお
けるＣＭＯＳ論理回路の構成を示すものである。図１に
おいて、１は入力端子、２は出力端子、３はＰ型ＭＯＳ
トランジスタ、４はＮ型ＭＯＳトランジスタ、５，６は
電源端子で、これらは従来例と同じである。また、７，
８はＰ型ＭＯＳトランジスタ３およびＮ型ＭＯＳトラン
ジスタ４のバックゲート電圧をそれぞれ制御する電圧制
御手段で、例えば演算増幅器で構成される。９は素子温
度を検出する温度検出手段で、例えばＰＮ接合ダイオー
ドまたはＭＯＳダイオードで構成される。
照しながら説明する。図１は、この発明の一実施例にお
けるＣＭＯＳ論理回路の構成を示すものである。図１に
おいて、１は入力端子、２は出力端子、３はＰ型ＭＯＳ
トランジスタ、４はＮ型ＭＯＳトランジスタ、５，６は
電源端子で、これらは従来例と同じである。また、７，
８はＰ型ＭＯＳトランジスタ３およびＮ型ＭＯＳトラン
ジスタ４のバックゲート電圧をそれぞれ制御する電圧制
御手段で、例えば演算増幅器で構成される。９は素子温
度を検出する温度検出手段で、例えばＰＮ接合ダイオー
ドまたはＭＯＳダイオードで構成される。
【００１３】以上のように構成されたこの実施例のＣＭ
ＯＳ論理回路について、以下その動作を説明する。電源
端子６の電圧を０Ｖ、電源端子５の電圧を５Ｖとする
と、入力端子１の電圧ＶINが電源端子６の電圧（０Ｖ）
と等しいときに、Ｎ型ＭＯＳトランジスタ４はカットオ
フし、Ｐ型ＭＯＳトランジスタ３は導通となる。したが
って、出力端子２の電圧ＶO は電源端子５の電圧（５
Ｖ）に等しくなる。
ＯＳ論理回路について、以下その動作を説明する。電源
端子６の電圧を０Ｖ、電源端子５の電圧を５Ｖとする
と、入力端子１の電圧ＶINが電源端子６の電圧（０Ｖ）
と等しいときに、Ｎ型ＭＯＳトランジスタ４はカットオ
フし、Ｐ型ＭＯＳトランジスタ３は導通となる。したが
って、出力端子２の電圧ＶO は電源端子５の電圧（５
Ｖ）に等しくなる。
【００１４】つぎに、入力端子１の電圧ＶINが０Ｖから
徐々に上昇し、入力端子１の電圧Ｖ INがＮ型ＭＯＳトラ
ンジスタ４のしきい値電圧（ＶTN）を超えると、Ｎ型Ｍ
ＯＳトランジスタ４も導通し電流が流れ始める。そのた
め、出力端子２の電圧ＶO は電源端子５の電圧（５Ｖ）
から低下し始める。さらに、入力端子１の電圧ＶINが上
昇し、Ｐ型ＭＯＳトランジスタ３およびＮ型ＭＯＳトラ
ンジスタ４の導通抵抗が等しくなると、出力端子２の電
圧ＶO は電源端子５，６の中間電圧（２．５Ｖ）にな
る。
徐々に上昇し、入力端子１の電圧Ｖ INがＮ型ＭＯＳトラ
ンジスタ４のしきい値電圧（ＶTN）を超えると、Ｎ型Ｍ
ＯＳトランジスタ４も導通し電流が流れ始める。そのた
め、出力端子２の電圧ＶO は電源端子５の電圧（５Ｖ）
から低下し始める。さらに、入力端子１の電圧ＶINが上
昇し、Ｐ型ＭＯＳトランジスタ３およびＮ型ＭＯＳトラ
ンジスタ４の導通抵抗が等しくなると、出力端子２の電
圧ＶO は電源端子５，６の中間電圧（２．５Ｖ）にな
る。
【００１５】さらに、入力端子１の電圧ＶINが上昇し、
電源端子５の電圧（５Ｖ）よりＰ型ＭＯＳトランジスタ
３のしきい値電圧（ＶTP）だけ低い電圧を超えると、Ｐ
型ＭＯＳトランジスタ３はカットオフし、出力端子２の
電圧ＶO は電源端子６の電圧（０Ｖ）に等しくなる。逆
に、入力端子１の電圧ＶINが電源端子５の電圧（５Ｖ）
と等しいときに、Ｐ型ＭＯＳトランジスタ３はカットオ
フし、Ｎ型ＭＯＳトランジスタ４は導通状態となる。し
たがって、出力端子２の電圧ＶO は電源端子６の電圧
（０Ｖ）に等しくなる。
電源端子５の電圧（５Ｖ）よりＰ型ＭＯＳトランジスタ
３のしきい値電圧（ＶTP）だけ低い電圧を超えると、Ｐ
型ＭＯＳトランジスタ３はカットオフし、出力端子２の
電圧ＶO は電源端子６の電圧（０Ｖ）に等しくなる。逆
に、入力端子１の電圧ＶINが電源端子５の電圧（５Ｖ）
と等しいときに、Ｐ型ＭＯＳトランジスタ３はカットオ
フし、Ｎ型ＭＯＳトランジスタ４は導通状態となる。し
たがって、出力端子２の電圧ＶO は電源端子６の電圧
（０Ｖ）に等しくなる。
【００１６】つぎに、入力端子１の電圧ＶINが５Ｖから
徐々に減少し、入力端子１の電圧Ｖ INがＰ型ＭＯＳトラ
ンジスタ３のしきい値電圧（ＶTP）の電圧を超えると、
Ｐ型トランジスタ３も導通し電流が流れ始める。そのた
め出力端子２の電圧ＶO は０Ｖから上昇し始める。さら
に、入力端子１の電圧ＶINが下降し、Ｐ型ＭＯＳトラン
ジスタ３およびＮ型ＭＯＳトランジスタ４の導通抵抗が
等しくなると、出力端子２の電圧ＶO は電源端子５，６
の中間電圧（２．５Ｖ）になる。
徐々に減少し、入力端子１の電圧Ｖ INがＰ型ＭＯＳトラ
ンジスタ３のしきい値電圧（ＶTP）の電圧を超えると、
Ｐ型トランジスタ３も導通し電流が流れ始める。そのた
め出力端子２の電圧ＶO は０Ｖから上昇し始める。さら
に、入力端子１の電圧ＶINが下降し、Ｐ型ＭＯＳトラン
ジスタ３およびＮ型ＭＯＳトランジスタ４の導通抵抗が
等しくなると、出力端子２の電圧ＶO は電源端子５，６
の中間電圧（２．５Ｖ）になる。
【００１７】さらに、入力端子１の電圧ＶINが下降し、
電源端子６の電圧からＮ型ＭＯＳトランジスタ４のしき
い値電圧（ＶTN）の電圧に達すると、Ｎ型ＭＯＳトラン
ジスタ４はカットオフし、出力端子２の電圧ＶO は電源
端子５の電圧（５Ｖ）に等しくなる。以上の動作で入力
端子１の反転論理が出力端子２に出力される。
電源端子６の電圧からＮ型ＭＯＳトランジスタ４のしき
い値電圧（ＶTN）の電圧に達すると、Ｎ型ＭＯＳトラン
ジスタ４はカットオフし、出力端子２の電圧ＶO は電源
端子５の電圧（５Ｖ）に等しくなる。以上の動作で入力
端子１の反転論理が出力端子２に出力される。
【００１８】そして、温度検出手段９の出力により検出
した素子温度の変化に対応してＰ型ＭＯＳトランジスタ
３およびＮ型ＭＯＳトランジスタ４のそれぞれのバック
ゲート電極に結合した電圧制御手段７，８によってＰ型
ＭＯＳトランジスタ３とＮ型ＭＯＳトランジスタ４のバ
ックゲート電圧を制御することで、しきい値電圧を制御
してトランジスタ能力を一定にする。
した素子温度の変化に対応してＰ型ＭＯＳトランジスタ
３およびＮ型ＭＯＳトランジスタ４のそれぞれのバック
ゲート電極に結合した電圧制御手段７，８によってＰ型
ＭＯＳトランジスタ３とＮ型ＭＯＳトランジスタ４のバ
ックゲート電圧を制御することで、しきい値電圧を制御
してトランジスタ能力を一定にする。
【００１９】ここで、しきい値電圧の制御によるトラン
ジスタ能力の一定化について説明する。μn を電子の移
動度、ＣOXを酸化膜容量、Ｗを空乏層膜厚、ＶGSをゲー
ト・ソース間電圧、ＶT をしきい値電圧、Ｌ′を実行ゲ
ート長とすると、一般にＭＯＳトランジスタの駆動能力
を示すドレイン電流ＩDSは、 ＩDS＝μn ＣOXＷ（ＶGS−ＶT ）2 ／２Ｌ′ で示され、この中で移動度μn は、ｑを電子の電荷量、
Ｄを電子の拡散係数、ｋをボルツマン定数、Ｔを絶対温
度とすると、 μn ＝ｑＤ／ｋＴ で示される。つまり温度が上昇すると移動度μn は低下
する。また、ＶS をソース電圧、φをビルトイン電圧、
ｑを電子の電荷量、ＮA をＰ型不純物濃度、κsiをシリ
コン比誘電率、ε0 を真空の誘電率、ＶSUB を基板に印
加した電圧とすると、一般にＭＯＳトランジスタのしき
い値ＶT は、 ＶT ＝ＶS ＋φ＋［｛２ｑＮA κsiε0 （ＶS ＋φ−ＶSUB ）｝］1/2 で示される。この時の温度の上昇を温度検出手段で検出
し、それに基づいてしきい値電圧を減少させるためにＰ
型ＭＯＳトランジスタ３とＮ型ＭＯＳトランジスタ４の
バックゲート電圧をそれぞれ上げることで、ＭＯＳトラ
ンジスタの駆動能力を示すドレイン電流ＩDSを一定にす
ることができる。
ジスタ能力の一定化について説明する。μn を電子の移
動度、ＣOXを酸化膜容量、Ｗを空乏層膜厚、ＶGSをゲー
ト・ソース間電圧、ＶT をしきい値電圧、Ｌ′を実行ゲ
ート長とすると、一般にＭＯＳトランジスタの駆動能力
を示すドレイン電流ＩDSは、 ＩDS＝μn ＣOXＷ（ＶGS−ＶT ）2 ／２Ｌ′ で示され、この中で移動度μn は、ｑを電子の電荷量、
Ｄを電子の拡散係数、ｋをボルツマン定数、Ｔを絶対温
度とすると、 μn ＝ｑＤ／ｋＴ で示される。つまり温度が上昇すると移動度μn は低下
する。また、ＶS をソース電圧、φをビルトイン電圧、
ｑを電子の電荷量、ＮA をＰ型不純物濃度、κsiをシリ
コン比誘電率、ε0 を真空の誘電率、ＶSUB を基板に印
加した電圧とすると、一般にＭＯＳトランジスタのしき
い値ＶT は、 ＶT ＝ＶS ＋φ＋［｛２ｑＮA κsiε0 （ＶS ＋φ−ＶSUB ）｝］1/2 で示される。この時の温度の上昇を温度検出手段で検出
し、それに基づいてしきい値電圧を減少させるためにＰ
型ＭＯＳトランジスタ３とＮ型ＭＯＳトランジスタ４の
バックゲート電圧をそれぞれ上げることで、ＭＯＳトラ
ンジスタの駆動能力を示すドレイン電流ＩDSを一定にす
ることができる。
【００２０】以上のようにこの実施例は、素子温度の変
化に対応して、Ｐ型ＭＯＳトランジスタ３およびＮ型Ｍ
ＯＳトランジスタ４のバックゲート電極の電圧を制御す
るようにしたので、それぞれのしきい値電圧を制御し、
温度変化に対するトランジスタの駆動能力の変化を低く
抑え、遅延時間の温度変化を低く抑えることができる。
化に対応して、Ｐ型ＭＯＳトランジスタ３およびＮ型Ｍ
ＯＳトランジスタ４のバックゲート電極の電圧を制御す
るようにしたので、それぞれのしきい値電圧を制御し、
温度変化に対するトランジスタの駆動能力の変化を低く
抑え、遅延時間の温度変化を低く抑えることができる。
【００２１】
【発明の効果】この発明のＣＭＯＳ論理回路は、素子の
温度変化に対してＮ型およびＰ型ＭＯＳトランジスタの
バックゲート電極の電圧を制御するようにしたため、そ
れぞれのしきい値電圧を制御し、温度変化に対するトラ
ンジスタの駆動能力の変化を低く抑え、遅延時間の温度
変化を低く抑えることができる。
温度変化に対してＮ型およびＰ型ＭＯＳトランジスタの
バックゲート電極の電圧を制御するようにしたため、そ
れぞれのしきい値電圧を制御し、温度変化に対するトラ
ンジスタの駆動能力の変化を低く抑え、遅延時間の温度
変化を低く抑えることができる。
【図１】この発明の一実施例におけるＣＭＯＳ論理回路
の回路図である。
の回路図である。
【図２】従来のＣＭＯＳ論理回路の回路図である。
１ 入力端子 ２ 出力端子 ３ Ｐ型ＭＯＳトランジスタ ４ Ｎ型ＭＯＳトランジスタ ５，６ 電源端子 ７，８ 電圧制御手段 ９ 温度検出手段
Claims (1)
- 【請求項１】 Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯ
Ｓトランジスタと、素子温度を検出する温度検出手段
と、出力が前記Ｐ型ＭＯＳトランジスタのバックゲート
電極に結合され入力が前記温度検出手段に結合され入力
信号に対して一定の関係で出力電圧が変化する第１の電
圧制御手段と、出力が前記Ｎ型ＭＯＳトランジスタのバ
ックゲート電極に結合され入力が前記温度検出手段に結
合され入力信号に対して一定の関係で出力電圧が変化す
る第２の電圧制御手段とを備えたＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147446A JPH0715313A (ja) | 1993-06-18 | 1993-06-18 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147446A JPH0715313A (ja) | 1993-06-18 | 1993-06-18 | Ｃｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0715313A true JPH0715313A (ja) | 1995-01-17 |
Family
ID=15430536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5147446A Pending JPH0715313A (ja) | 1993-06-18 | 1993-06-18 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715313A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000004638A1 (en) * | 1998-07-14 | 2000-01-27 | Koninklijke Philips Electronics N.V. | Cmos delay circuit using substrate biassing |
| JP2015169811A (ja) * | 2014-03-07 | 2015-09-28 | 株式会社Ｊｏｌｅｄ | 表示装置、及び、表示装置を備えた電子機器 |
| CN108631768A (zh) * | 2017-03-15 | 2018-10-09 | 格芯公司 | 用于fdsoi的电路调谐方案 |
-
1993
- 1993-06-18 JP JP5147446A patent/JPH0715313A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000004638A1 (en) * | 1998-07-14 | 2000-01-27 | Koninklijke Philips Electronics N.V. | Cmos delay circuit using substrate biassing |
| JP2015169811A (ja) * | 2014-03-07 | 2015-09-28 | 株式会社Ｊｏｌｅｄ | 表示装置、及び、表示装置を備えた電子機器 |
| CN108631768A (zh) * | 2017-03-15 | 2018-10-09 | 格芯公司 | 用于fdsoi的电路调谐方案 |
| CN108631768B (zh) * | 2017-03-15 | 2022-05-24 | 格芯(美国)集成电路科技有限公司 | 用于fdsoi的电路调谐方案 |
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