JPH0294571A - 半導体装置の駆動方法 - Google Patents

半導体装置の駆動方法

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JPH0294571A
JPH0294571A JP63246405A JP24640588A JPH0294571A JP H0294571 A JPH0294571 A JP H0294571A JP 63246405 A JP63246405 A JP 63246405A JP 24640588 A JP24640588 A JP 24640588A JP H0294571 A JPH0294571 A JP H0294571A
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gate
polarization
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信 吉見
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本ブを明は、半導体装置に係り、特に強誘電体を用いた
MOS トランジスタに関する。
(従来の技術) MO8型半導体集積回路で広く用いられている信号伝達
用素子として第4図<a)および第4図(b)に等価回
路および断面図を示すようなMOSFETがある。
MOSFETは、例えばp型(第1の導電型)の半導体
基板1の一主面上に、相対向して配設されたn型(第2
の導電型)を右する一対の高f度不純物領域からなるソ
ース・ドレイン領域2A。
2Bと、これらソース・ドレイン領域2A、2Bに挾ま
れた半導体基板表面にゲート絶縁膜3を介してゲート電
極4が形成されてなるものである。
ここでノードAの電圧は、グー1〜電圧にJ:ってきま
る所定の値になったとさ゛、トランジスタをオンするこ
とにより、他方のノードBに伝達される。
この場合、MO’5FETは、単にノードAとノードB
を電気的に接続するだけの作用をしている。
しかしながら、回路によっては第5図に示すように、パ
ルス信号のうち日(高い)レベルの信号のみ伝達したり
(第5図(a))、逆にL(低い)レベルの信号のみ伝
達したり(第5図(b))する必要が生じる。
このような機能を右する素子を実現するには、複数個の
トランジスタを用いた回路を構成する必要があった。
(発明が解決しようとする課題) このように、従来、オンオフのみならず、複数のレベル
で信号を別々に制御しようとする場合、複数のトランジ
スタを用いた複雑な回路構成をしなければならないとい
う問題があった。
本発明は、前記実情に鑑みてなされたもので、1つのト
ランジスタで複合的な伝達機能を有する半導体装置を提
供することを目的とする。
[発明の構成] (課題を解決するための手段) そこで本発明では、第1の導電型を有する半導体基板の
一生面上に、相対向して配設された第2の導電型を有す
る一対の高濃度不純物領域と、これら高濃度不純物領域
間挾まれた半導体基板表面に順次積層された絶縁膜およ
び電極とからなる半導体装置において、絶縁膜の少なく
とも一部を、その分極方向が前記高濃度不純物領域間で
変化するように構成された強誘電体薄膜で構成するよう
にしている。
また、本発明では、上記半導体装置において、強誘電体
薄膜の分極が5慢管動作により形成される電界分布によ
って形成されるように構成している。
(作用) 上記構成の半導体装置は、基本的には、MO8型トラン
ジスタであって、ゲート絶縁膜に強誘電体を用いたもの
と考えられる。
この素子に5極管動作させた場合を考える。
チャネルからゲート電極に向かう電界の向きは、ソース
2の近傍では、ゲート電極4からチャネルに向かうが、
いわゆるピンチオフ点を過ぎると電界の向きは逆転し、
チャネルからゲートへ向かう。
ところで、強誘電体であるゲート絶縁膜の分極はこの電
界分布を反映し、ソースからドレインにかけて逆転した
分布を示す。この状態で、すべての端子電圧をOにして
も、強誘電体の性質により、分極はそのまま残存し、ソ
ース近傍には正の電位がかかり、ドレイン近傍では負の
電位がかかる。
いいかえれば、ソース近傍では半導体表面は反転し易く
、ドレイン近傍では反転しにくい状態が形成される。
次に、端子電圧として、前記強誘電体の分極状態を著し
く変化させない程度の電圧を印加し、5極管動作させる
と、先に5極管動作させた場合と同様に同じソース・ド
レインでは1、通常の電流が流れるのに対し、ソース・
トレインを入れ替えると、今度はソース近傍に反転しに
くい領域が存在するため、電流はほとんど流れなくなる
この結果、この装置では、一方向にのみ電流が流れ易く
、他方向には電流がほとんど流れなくなり、ソース・ド
レインに対し非対称な特性を有することになる。
また、この半導体装置を3極萱動作させて、強誘電体の
分極がゲートからチャネルに向かうよう一方向に揃えれ
ば、端子Aの入力端子をそのまま端子已に伝達すること
ができる。
このように、この半導体装置では、端子電圧を変化させ
ることにより、強誘電体の分極を自由に変えることがで
き、一方向性の伝達特性を持たせることもできるし、従
来素子のように両方向性をもたせることもできる。
(実施例) 以下、本発明の実施例について図面を参照しつつ詳細に
説明する。
第1図は、本発明実施例の半導体装置の構造を示す断面
図である。
この半導体装置は、不純物濃度1 x 101Gcm−
3程度のp型シリコン基板1の表面にゲート絶縁膜3と
してのジルコンチタン酸鉛(PZT:Pb(Zr  T
i   )O)3を介して形成されたX      1
−X      3 タングステンglWからなるゲート電#A4と、n型不
純物領域からなるソース・ドレイン領域2A。
2Bとから構成されている。
次に、この半導体装置の製造工程について説明する。
まず、不純物濃度IlX1016C1程度のp型のシリ
コン基板1内に、スパッタ法により膜厚1100nのジ
ルコンチタン酸鉛を堆積し、ついで、スパッタ法により
膜fi400r+nのタングステン膿を堆積し、フォト
リソ法および反応性イオンエツチング法によってこれら
をパターニングし、ゲート絶縁膜3およびゲート電極4
を形成する。
この後、このゲート電極4をマスクとしてヒ素イオンを
加速電圧40KeV、ドーズff1IX1015Cl 
 でイオン注入し、ランプアニールによりヒ素イオンを
活性化し、ソース・ドレイン領域2A。
2Bとなるn型不純物領域をセルフ・アラインで形成す
る。
そしてこのようにして形成された半導体装置のソース・
ドレイン領域2A、2Bのうち一方を入力端子(ソース
)2A1他方を出力端子(ドレイン)2Bとし、この入
力端子2A、出力端子2Bおよびゲート4に対し、それ
ぞれOV、5V、3Vを印加し、54fl管動作させた
場合について考える。
チャネルからゲートへ向かう電界の向きは、第2図(a
)に示すように、入力端子(ソース)2Aの近傍では、
ゲート4からチャネルへ向かうが、いわゆるピンチオフ
点を過ぎると電界の向きtま逆転し、チャネルからゲー
トへ向かう。そして強誘電体の分極はこの電界の分布を
反映し、入力端子(ソース)からドレインにかけて逆転
した分布を示す。
この状態ですべての端子電圧を0にしても強誘電体の性
質により、分極状態は第2図(b)に示すように、その
まま残存し、入力端子(ソース)近傍は、正の電位とな
り、出力端子(ドレイン)近傍は負の電位を有すること
になる。
この状態で、ゲート端子に3■の電圧が印加されている
として、第3図(a)に示すように、入力端子2AにH
レベル(5■)からし、レベル(OV)に−瞬変化する
パルス電圧が印加されるとき、あらかじめ5Vに設定さ
れている出力端子2Bの電位は、次に示すように変化す
る。
すなわち、入力端子2Aの印加電圧が5VからOvに下
がるとき、このトランジスタは5極管動作し、導通する
。そして出力端子2Bの電圧は3■付近まで低下する。
一方、入力端子2Aの電圧が5Vにもどると、今度は出
力端子2Bがソースとなるため、トランジスタは導通せ
ず、出力電圧は3V付近に維持される。
また、ゲート端子に3Vの電圧が印加されているとして
、第3図(b)に示すように、入力端子2AにLレベル
(OV)からHレベル(5V)に−瞬変化するパルス電
圧が印加されるとき、あらかじめ0■に設定されている
出力端子2Bの出力電圧は、次に示すように変化する。
すなわち、入力端子2Aの印加電圧がOVから5Vに上
がるとき、このトランジスタは出力端子2Bをソースと
して5極管動作し、導通する。そして出力端子2Bの電
圧は3■まで上昇する。
一方、入力9;ミ;子2Aの電圧たOVにもどると、今
度は出力端子2Bがソースとなるため、1−ランジスタ
は導通せず、出力電圧は3V付近に維持される。
このようにこの半導体装置は5極管領域でUノ作するこ
とになり、グー!・絶縁膜はソースからドレインにかけ
て逆転した分極を示し、一方向性の制all素子として
動作する。
一方、ソース、ドレインおよびゲートに対し、それぞれ
OV、1■、5■を印加すると、ゲート絶縁膜は再び同
一方向に揃い、両方向性の伝達特性を持つようになる。
このように、各端子に印加する電圧を変化させることで
、強誘電体の分極を自由に変えろことができ、第3図(
a)および第3図(b)に小したように一方向性の伝達
特性を持たせることもでさるし、従来素子のように両方
向性を持たせることもできる。
なお、前記実施例では、ゲート絶縁膜として、ジルコニ
ウムチタン酸鉛を用いたが、チタン酸バリウム(BaT
iO3)、チタン酸鉛(PbT 103)など、電界に
より分極して、ヒステリシスにより残留分極を有するも
のであれば、他の強誘電体[を用いてもよいことはいう
までもない。
また、これら強誘電体薄膜のみならず、酸化シリコン膜
などの絶縁膜との複合膜でもよい。
また、強誘電体薄膜の形成に際し、前記実施例では、ス
パッタ法を用いたが、他の方法を用いても良い。
さらにまた、ゲート電極としてはタングステン膜を用い
たが、必ずしもタングステン膜に限定されるものではな
く、適宜変更可能である。
〔発明の効果] 以上説明してきたように、本発明の半導体装置によれば
、ゲート絶縁膜の少なくとも一部を、その分慟方向ガ前
記高濃度不純物領域間で変化するように構成された強誘
電体薄膜で構成するようにしているため、単に3端子の
印加電圧を制御するのみで一方向性および両方向性の素
子を実現でき、多額能高密度集積回路を実現することが
できる。
【図面の簡単な説明】
第1図は本発明実施例の半導体装置を示す図、第2図(
a)および第2図(b)はそれぞれこの半導体装置の電
圧印加時および印加後のゲート絶縁膜の分極状態を示す
図、第3図(a)および第3図(b)は、それぞれこの
トランジスタの動作例を示す図、第4図(a)および第
4図(b)は従来のMOSFETの等価回路図および構
造を示す図、第5図(a)および第5図(b)はトラン
ジスタに求められる動作特性の例を示す図である。 1・・・p型のシリコン基板、2A、2B・・・ソース
・ドレイン領域、3・・・ゲート絶縁膜、4・・・ゲー
ト電極。 ゲ′−ト電圧 第1図 第3図 <a> 第2図(a) 第2図(b) 第3図(b) ゲート 第5図(a) 第4図 (b) 第5図(b)

Claims (2)

    【特許請求の範囲】
  1. (1)第1の導電型を有する半導体基板の一主面上に、
    相対向して配設された第2の導電型を有する一対の高濃
    度不純物領域と、これら高濃度不純物領域に挾まれた半
    導体基板表面に順次積層された絶縁膜と電極とからなる
    半導体装置において、前記絶縁膜の少なくとも一部が強
    誘電体薄膜からなり、該強誘電体薄膜は、その分極方向
    が前記高濃度不純物領域間で変化するように構成されて
    いることを特徴とする半導体装置。
  2. (2)前記半導体装置は、強誘電体薄膜の分極が5極管
    動作により形成される電界分布によって動作せしめられ
    るように構成されていることを特徴とする請求項(1)
    に記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5436490A (en) * 1991-10-26 1995-07-25 Rohm Co., Ltd. Semiconductor device having ferroelectrics layer
US6281536B1 (en) 1998-04-08 2001-08-28 Nec Corporation Ferroelectric memory device with improved ferroelectric capacity characteristic
US6384440B1 (en) 1999-11-10 2002-05-07 Nec Corporation Ferroelectric memory including ferroelectric capacitor, one of whose electrodes is connected to metal silicide film

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5632464U (ja) * 1979-08-17 1981-03-30
JPS57121272A (en) * 1981-01-20 1982-07-28 Nippon Telegr & Teleph Corp <Ntt> Field effect transistor
JPS60113474A (ja) * 1983-11-25 1985-06-19 Nippon Telegr & Teleph Corp <Ntt> 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5632464U (ja) * 1979-08-17 1981-03-30
JPS57121272A (en) * 1981-01-20 1982-07-28 Nippon Telegr & Teleph Corp <Ntt> Field effect transistor
JPS60113474A (ja) * 1983-11-25 1985-06-19 Nippon Telegr & Teleph Corp <Ntt> 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5436490A (en) * 1991-10-26 1995-07-25 Rohm Co., Ltd. Semiconductor device having ferroelectrics layer
US6281536B1 (en) 1998-04-08 2001-08-28 Nec Corporation Ferroelectric memory device with improved ferroelectric capacity characteristic
US6384440B1 (en) 1999-11-10 2002-05-07 Nec Corporation Ferroelectric memory including ferroelectric capacitor, one of whose electrodes is connected to metal silicide film

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