DE102009011349A1

DE102009011349A1 - Halbleiterbauelement mit inhärenten Kapazitäten und Verfahren zur Herstellung desselben

Info

Publication number: DE102009011349A1
Application number: DE102009011349A
Authority: DE
Inventors: Gerald Dr. rer. nat. Deboy; Franz Dr. Rer. Nat. Hirler; Winfried Dr. rer. nat. Kaindl; Holger Dr.-Ing. Kapels; Anton Dr.-Ing. Mauder; Carolin Dr.-Ing. Tolksdorf; Armin Dipl.-Phys. Willmeroth; Markus Dr. rer. nat. Schmitt; Andreas Dr. rer. nat. Schlögl
Original assignee: Infineon Technologies Austria AG
Current assignee: Infineon Technologies Austria AG
Priority date: 2008-03-06
Filing date: 2009-03-05
Publication date: 2010-02-18
Anticipated expiration: 2029-03-06
Also published as: US7977737B2; DE102009011349A9; US20090224302A1; DE102009011349B4

Abstract

Die Erfindung betrifft ein Halbleiterbauelement (1) mit inhärenten Kapazitäten (CGD, CDS) und ein Verfahren zur Herstellung desselben. Dazu weist das Halbleiterbauelement (1) eine inhärente Rückwirkungskapazität (CGD) zwischen einer Steuerelektrode (9) und einer ersten Elektrode (10) auf. Außerdem weist das Halbleiterbauelement (1) eine inhärente Drain-Source-Kapazität (CDS) zwischen der ersten Elektrode (10) und einer zweiten Elektrode (11) auf. Mindestens eine monolithisch integrierte Zusatzkapazität (CZ) ist parallel zu der inhärenten Rückwirkungskapazität (CGD) oder parallel zu der inhärenten Drain-Source-Kapazität (CDS) geschaltet. Die Zusatzkapazität (CZ) weist eine erste Kondensatorfläche (12) und eine der ersten Kondensatorfläche (12) gegenüberliegende zweite Kondensatorfläche (13) auf. Die Kondensatorflächen (12, 13) sind strukturierte leitende Schichten (14, 15) des Halbleiterbauelements (1) auf einer Oberseite (16) des Halbleiterkörpers (20), zwischen denen eine dielektrische Schicht (18) angeordnet ist und mindestens einen Zusatzkondensator (CZ) bilden.

Description

Erfindungshintergrund
Die Erfindung betrifft ein Halbleiterbauelement mit inhärenten Kapazitäten und ein Verfahren zur Herstellung desselben. Dazu weist das Halbleiterbauelement eine inhärente Gatekapazität C_G mit C_G = C_GD + C_GS (Rückwirkungskapazität plus Gate-Source-Kapazität) am Eingang zwischen einer Steuerelektrode und den Leistungselektroden auf. Außerdem weist das Halbleiterbauelement eine inhärente Drainkapazität C_D mit C_D = C_DS + C_GD (Drain-Source-Kapazität plus Rückwirkungskapazität) am Ausgang zwischen den Leistungselektroden auf.
Diese inhärenten Kapazitäten werden mit ständiger Verminderung der Dimensionen von Leistungshalbleiterbauelementen zunehmend kleiner bei unverändert hohen Sperrspannungen und Durchlassströmen. Darüber hinaus zeichnen sich Kompensationshalbleiterbauelemente wie ein ”CoolMOS” durch einen niedrigen flächenspezifischen Einschaltwiderstand aus und sind so deutlich kleiner in ihren Dimensionen als konventionelle MOSFETs bei gleichem absoluten Einschaltwiderstand. Die kleineren Dimensionen insbesondere die kleinere Chipfläche bringt automatisch kleinere inhärente Kapazitäten mit sich, sodass aus diesem Grund ein Kompensationshalbleiterbauelement deutlich schneller und steiler als ein konventioneller MOSFET schaltet.
In nicht optimierten Applikationen kann insbesondere das sehr steile di/dt im Abschaltvorgang an unvermeidbaren parasitären Induktivitäten sehr große Spannungsspitzen generieren. Außer dem kann ein sehr steiles du/dt Schwingungen in den parasitären und inhärenten Schaltungselementen des Halbleiterbauelements anregen, die das EMI-Verhalten beeinträchtigen.
Um sowohl das du/dt als auch das di/dt zu begrenzen, wird in den Applikationen oft ein Gatevorwiderstand vorgeschaltet, der den gesamten Schaltvorgang verlangsamt. Dies hat den Nachteil, dass dann der Vorteil des schnellen Schaltens eines Kompensationsbauelements und auch die verminderten Schaltverluste verloren gehen. Deshalb erscheint es sinnvoll, derartige Vorschaltwiderstände zu vermeiden und Lösungen zu finden, die ohne derartige Vorschaltwiderstände auskommen.
Zusammenfassung der Erfindung
Eine Ausführungsform der Erfindung betrifft ein Halbleiterbauelement mit inhärenten Kapazitäten in einem Halbleiterkörper und ein Verfahren zur Herstellung desselben. Dazu weist das Halbleiterbauelement eine inhärente Eingangskapazität (C_GD) zwischen einer Steuerelektrode und einer ersten Elektrode auf. Außerdem weist das Halbleiterbauelement eine inhärente Ausgangskapazität (C_DS) zwischen der ersten Elektrode und einer zweiten Elektrode auf. Mindestens eine monolithisch integrierte Zusatzkapazität (C_Z) ist parallel zu der inhärenten Eingangskapazität (C_GD) oder parallel zu der inhärenten Ausgangskapazität (C_DS) geschaltet. Die Zusatzkapazität (C_Z) weist eine erste Kondensatorfläche und eine der ersten Kondensatorfläche gegenüberliegende zweite Kondensatorfläche auf. Die Kondensatorflächen sind strukturierte leitende Schichten des Halbleiterbauelements auf einer Oberseite des Halbleiterkörpers, zwischen denen eine dielektrische Schicht angeordnet ist, die mindestens einen Zusatzkondensator bilden.
Weitere Ausführungsformen der Erfindung werden nun mit Bezug auf die beigefügten Figuren beschrieben.
Kurze Figurenbeschreibung
1 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements gemäß einer Ausführungsform der Erfindung;
2 zeigt eine schematische Draufsicht auf einen Teilbereich eines Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung;
3 zeigt eine schematische Draufsicht auf einen Teilbereich eines Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung;
4 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung;
5 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung;
6 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung;
7 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung;
8 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung.
9 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements entlang der Schnittlinie A-A in 10 einer weiteren Ausführungsform der Erfindung;
10 zeigt eine schematische Draufsicht auf einen Teilbereich des Halbleiterbauelements gemäß 9;
11 zeigt einen schematischen Querschnitt durch einen Teilbereich des Halbleiterbauelements entlang der Schnittlinie B-B in 10 gemäß 9;
12 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung;
13 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung.
Detaillierte Beschreibung der Ausführungsformen
1A und 1B zeigen einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements 1 gemäß einer Ausführungsform der Erfindung. Dieser Teilbereich des Halbleiterbauelements 1 ist auf einem Halbleiterkörper 20 aus monokristallinem Silizium aufgebaut, wobei der Halbleiterkörper 20 auf seiner Rückseite 29 eine erste Elektrode aufweist, die hier als Drainelektrode D eines MOSFETs ausgebildet ist. Auf seiner Oberseite 16 weist der Halbleiterkörper 20 eine erste strukturierte leitende Schicht 14 auf, die eine zweite Elektrode 11 als Sourceelektrode S des Halbleiterbauelements bildet und eine Steuerelektrode 9 als Gateelektrode G eines Kompensationsleistungstransistors darstellt.
Während die erste Elektrode 10 die Rückseite sowohl in einem Zellenbereich 22 als auch in einem Randbereich 19 vollständig bedeckt, ist die flächige Erstreckung der zweiten Elektrode 11, die als Sourceelektrode dient, auf den zentralen Zellenbereich 22 beschränkt ebenso wie die Steuerelektrode 9, die als Gateelektrode nur einen Teil der Oberseite 16 im zentralen Zellenbereich 22 des Halbleiterbauelements beansprucht. Das Metall der Gateelektrode macht nur einen kleinen Teil aus, die elektrisch wirksame Fläche ist aus Polysilizium und bedeckt den größten Teil des Zellenbereichs 22. Die Feinstruktur des Halbleiterkörpers 20 dieses Ladungskompensationsfeldeffekttransistors ist der Übersichtlichkeit halber nicht detailliert gezeigt, jedoch wird die inhärente Rückwirkungskapazität C_GD im Zellenbereich 22 sowie die Ausdehnung der Raumladungszone RZ angedeutet, die im Randbereich zur Oberseite 16 des Halbleiterkörpers 20 hin abbiegt. Weitere Details der Randstruktur sind hier nicht gezeigt. Die Randzone enthält aber immer ein Dielektrikum 24, das verhindert, dass die hohen Feldstärken, die im Silizium herrschen, in die Umgebung aus Kunststoffpressmasse oder Luft gelangen und dort zu elektrischen Überschlägen führen.
Im äußeren Teil des Randbereichs 19 ist der Halbleiterkörper 20 n-leitend dotiert, sodass das Drainpotenzial von der ersten Elektrode 10 bis zu der Oberseite 16 des Halbleiterkörpers 20 durchgreift, auf der eine im Randbereich 19 angeord nete erste Kondensatorfläche 12 liegt, die somit auch das Drainpotenzial aufweist. Diese erste Kondensatorfläche 12 besteht aus einer leitenden ersten Schicht 14, die gleichzeitig mit der Elektrode 11 und der Steuerelektrode 9 strukturiert werden kann.
Auf dieser ersten Kondensatorfläche 12 ist eine dielektrische Schicht 18 mit einer Dicke d angeordnet, die ausreicht, um bei der in 1A gezeigten Anordnung die Gate-Drain-Spannung zu isolieren. Auf der dielektrischen Schicht 18 ist gegenüberliegend zur ersten Kondensatorfläche 12 eine zweite Kondensatorfläche 13 angeordnet, die in der in 1A gezeigten Ausführungsform der Erfindung mit der Steuerelektrode 9 elektrisch in Verbindung steht. Die beiden Kondensatorflächen 12 und 13 in Zusammenwirken mit der dazwischen angeordneten dielektrischen Schicht 18 bilden einen ersten Zusatzkondensator 23, der eine Zusatzkapazität C_ZGD liefert, die additiv die inhärente Eingangskapazität C_GD vergrößert.
Mit Hilfe dieser vergrößerten Eingangskapazität C_GD + C_ZGD wird eine Verlangsamung des Schaltvorgangs des Transistors erreicht. Dabei hat es sich herausgestellt, dass eine Verlangsamung über die Eingangskapazität C_GD mit Hilfe der Zusatzkapazität C_ZGD die Schaltverluste weniger stark ansteigen lässt als eine entsprechende Verlangsamung über einen Gatevorwiderstand, wie er im Stand der Technik eingesetzt wird.
Mit diesem in 1A gezeigten Halbleiterbauelement wird somit eine additive Kapazität zur Einganskapazität C_GD nicht dadurch geschaffen, dass eine zusätzliche Fläche zwischen Metall über Silizium genutzt wird, sondern eine hochwirksame Zusatzkapazität zwischen zwei Metalllagen vorgesehen ist. Diese Metalllagen können aus einer ersten strukturierten lei tenden Schicht 14 bestehen und Polysilizium aufweisen, während die zweite strukturierte leitende Schicht 15 zur Ausbildung der zweiten Kondensatorfläche 13 eine Metalllegierung aufweisen kann. Die dazwischen angeordnete dielektrische Schicht 18 mit ihrer Dicke d kann mindestens ein Material aus der Gruppe Oxide, Nitride, Gläser, Keramiken, Imide und High-K-Materialien aufweisen.
Die zweite Kondensatorfläche 13 kann wie in 1A gezeigt mit einem Gate zusammenwirken, das als laterales Gate eines vertikalen Kompensationshalbleiterbauelements ausgebildet ist oder auch als Trenchgate eines vertikalen Kompensationshalbleiterbauelements strukturiert ist. Die Zusatzkapazität C_ZGD eines Zusatzkondensators 23, die hier im Randbereich 19 als eine laterale Struktur und in lateraler Erstreckung angeordnet ist, kann auch vertikal in den Halbleiterkörper monolithisch integriert werden. Dazu können Grabenwände einer Grabenstruktur mit einer Isolationsschicht und anschließend mit einander gegenüberliegenden Metalllagen beschichtet werden und schließlich ein Dielektrikum zwischen diesen Grabenwänden angeordnet werden. Derartige vertikal angeordnete Zusatzkapazitäten sind dann von Vorteil, wenn das Halbleiterbauelement bereits Grabenstrukturen für Trenchgateelektroden und/oder für vertikale Feldplatten aufweist.
In einem derartigen Fall ist dann die Struktur des Zusatzkondensators nicht wie hier gezeigt lateral ausgerichtet, sondern nahezu vertikal. Außerdem ist es möglich, anstelle des hier gezeigten MOSFETs mit einer Drainelektrode D auf der Rückseite des Halbleiterkörpers 20 einen derartigen Zusatzkondensator auch für IGBTs zu schaffen (insulated gate bipolar transistor), wobei dann anstelle einer Drainelektrode eine Kollektorelektrode oder eine Rückseitenemitterelektrode vorhanden ist. Entsprechend ist dann die zweite Elektrode des Halbleiterbauelements eine Emitterelektrode.
Ein Verfahren zur Herstellung eines Halbleiterchips für ein derartiges Halbleiterbauelement 1, wie es 1A zeigt, weist die nachfolgenden Verfahrensschritte auf. Zunächst wird ein Halbleiterwafer aus einem Halbleiterkörper 20 mit Halbleiterbauteilstrukturen in Halbleiterchippositionen, die MOSFET- und/oder IGBT-Strukturen mit einer Elektrode 10 auf der Rückseite 29 und einer Steuerelektrode 9 sowie einer zweiten Elektrode 11 auf der Oberseite 16 des Halbleiterwafers aufweisen, strukturiert. Dabei wird mit der Metallisierungsstruktur auf der Oberseite 16 zusätzlich mindestens eine erste Kondensatorfläche 12 hergestellt. Anschließend wird auf die erste Kondensatorfläche 12 des Halbleiterchips eine dielektrische Schicht 18 zumindest in dem Bereich der ersten Kondensatorfläche 12 aufgebracht und anschließend strukturiert. Schließlich wird mit Aufbringen einer zweiten Metallisierungsstruktur mit einer zweiten Kondensatorfläche 13 auf die dielektrische Schicht 18 mindestens in dem Bereich der ersten Kondensatorfläche 12 ein Zusatzkondensator 23 gebildet. Von dem Zusatzkondensator 23, der aus zwei sich gegenüberliegenden Metallschichtbereichen 25 und 26 mit dazwischen angeordneter dielektrischer Schicht 18 besteht, kann die zweite Kondensatorfläche 13 mit dem Gatepotenzial des Halbleiterbauelements monolithisch über entsprechende Leiterbahnen auf der Oberseite 16 des Halbleiterkörpers 20 verbunden werden.
Die weiteren Schritte von einem derartigen Halbleiterchip zu einem kompletten Halbleiterbauelement sind hinreichend bekannt und bedürfen nicht einer detaillierten Beschreibung. Die dielektrische Schicht 18 zwischen den beiden Kondensator flächen 12 und 13 auf der Oberseite des Halbleiterkörpers 20 wird in einer derartigen Dicke d aufgebracht, dass eine elektrische Spannungsfestigkeit der dielektrischen Schicht größer ist als die maximal zwischen Drain und Source anliegende Sperrspannung. Bevor jedoch ein derartiger erster Zusatzkondensator 23 mit einer Zusatzkapazität C_ZGD hergestellt wird, ist der Halbleiterkörper mit einer lateralen Gateelektrode oder mit einer vertikalen Trenchgatestruktur in dem Halbleiterkörper versehen worden. Ferner sind im Zellenbereich 22 bereits Ladungskompensationszonen, Bodyzonen und Driftzonen hergestellt worden.
1B zeigt einen schematischen Querschnitt durch einen Teilbereich des Halbleiterbauelements 1 gemäß 1A, wobei im Randbereich 19 dieses Halbleiterbauelements 1 ein Zusatzkondensator 30 realisiert wird, der eine Zusatzkapazität C_ZDS liefert, die nun in 1B additiv zur inhärenten Ausgangskapazität C_DS hinzugefügt ist. Komponenten mit gleichen Funktionen wie in der 1A werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. Der Zusatzkondensator 30 weist entsprechende einander gegenüberliegende Kondensatorflächen 31 und 32 auf, zwischen denen eine dielektrische Schicht 18 einer Dicke d angeordnet ist, wie es bereits 1A zeigt.
Eine kleinere Ausgangskapazität im Verhältnis zur inhärenten Eingangskapazität bewirkt nämlich während des Abschaltens einen entsprechend steileren Anstieg der Drainspannung. Aus diesem Grund ist es, wie es 1B zeigt, hilfreich, die inhärente Ausgangskapazität C_DS ebenfalls mit einem additiven Zusatzkondensator 30 einer Kapazität C_ZDS zu erhöhen. In diesem in 1B gezeigten Ausführungsbeispiel wird die Ausgangskapazität C_DS im Vergleich zu einem Bauteil mit nur ei ner Metallisierungslage deutlich erhöht, indem nun zwei Metallisierungslagen strukturiert werden, um einen derartigen Zusatzkondensator 30 zu schaffen, der die inhärente Ausgangskapazität C_DS erhöht.
Dabei wird die Tatsache benutzt, dass der Randbereich 19 des Halbleiterchips weitestgehend auf Drainpotenzial liegt. Somit kann auf dem Randbereich eines Halbleiterchips mit Hilfe von zwei Metalllagen und einem dazwischen liegenden Dielektrikum sowohl eine additive Zusatzkapazität C_ZGD als auch eine Zusatzkapazität C_ZDS realisiert werden. Dabei ist in diesem ersten Ausführungsbeispiel der 1A und 1B der aktive Zellenbereich 22 nicht von der zweiten Metallschicht 15 überdeckt. In dem Ausführungsbeispiel der 1A und 1B ist darüber hinaus zwischen dem Zellenbereich 22 und den Bereichen der Zusatzkapazitäten 23 bzw. 30 im Randbereich 19 ein Hochspannungsbereich 24 angeordnet, in dem die Feldstärke zum Rand hin abgebaut wird, sodass die erste Kondensatorfläche 12 auf Drainpotenzial liegt.
Im Fall der 13 wird das dielektrische Material für die dielektrische Schicht 18 zwischen den beiden Kondensatorflächen 31 und 32 auf der Oberseite 16 des Halbleiterkörpers 20 in einer derartigen Dicke d aufgebracht, dass eine elektrische Spannungsfestigkeit der dielektrischen Schicht 18 größer ist als die Durchbruchspannung des Halbleiterbauelements 1, zumal die der ersten Kondensatorfläche 31 gegenüberliegende zweite Kondensatorfläche 32 in dieser Ausführungsform der 1B mit dem Sourcepotenzial der zweiten Elektrode 11 verbunden ist. Zur Herstellung der strukturierten elektrisch leitenden Schicht 14 kann eine Polysiliziumschicht eingesetzt werden. Vorzugsweise werden jedoch die beiden strukturierten Metallbeschichtungen 14 und 15 mittels einer Metalllegierung realisiert.
2 zeigt eine schematische Draufsicht auf einen Teilbereich eines Halbleiterbauelements 2 gemäß einer weiteren Ausführungsform der Erfindung. Diese Draufsicht zeigt schematisch die strukturierte Oberseite eines Halbleiterchips für ein Halbleiterelement 2 gemäß der weiteren Ausführungsform der Erfindung. Im Zentrum des Halbleiterchips ist ein Zellenbereich 22 vorgesehen, der von einem Hochspannungsrandstreifen 24 umgeben ist. Die in den 1A und 1B gezeigten zusätzlichen Kondensatoren 23 und 30 sind hier mit ihren zweiten Kondensatorflächen 13 bzw. 32 zu sehen.
Die Flächen der im Randbereich 19 angeordneten Zusatzkapazitäten C_ZGD bzw. C_ZDS sind hier durch Schraffur gekennzeichnet. Sie sind Teil einer zweiten strukturierten Metallisierungsschicht 26 und liegen auf der nicht zu sehenden dielektrischen Schicht, die ihrerseits die nicht zu sehenden ersten Elektroden der Zusatzkondensatoren 21 bzw. 30 bedeckt. Diese Randstrukturen mit den Zusatzkondensatoren 23 und 30 sind auf der Oberseite 16 des Halbleiterkörpers 20 angeordnet. In der Ausführungsform gemäß 2 sind die flächige Erstreckung der beiden Zusatzkondensatoren 23 und 30 gleichgroß.
3 zeigt eine schematische Draufsicht auf einen Teilbereich eines Halbleiterbauelements 3 gemäß einer weiteren Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. Der Unterschied in der schematischen Draufsicht zu der vorhergehenden Ausführungsform gemäß 2 besteht darin, dass bei der flächigen Dimensionierung der Zusatzkondensatoren 23 und 30 die Größe der inhärenten Eingangskapazität C_GD zur Ausgangskapazität C_DS berücksichtigt ist und entsprechend die kleinere Eingangskapazität C_GD mit einem Zusatzkondensator 23 versehen wird, der eine geringere Kapazität mit C_ZGD aufweist als der Zusatzkondensator 30 mit größeren Kondensatorflächen 32 und damit auch mit einer größeren Zusatzkapazität C_ZDS. Dabei bleiben Struktur und Größe des Zellenfeldes 22 mit dem Hochspannungsrandstreifen 24 unverändert und werden auch nicht zur Realisierung von Zusatzkondensatoren eingesetzt.
4 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements 4 gemäß einer weiteren Ausführungsform der Erfindung. In dieser Ausführungsform der Erfindung werden im Randbereich 19 nebeneinander die Zusatzkondensatoren 23 und 30 verwirklicht, indem die zweite Metallisierung 26 entsprechend im Randbereich 19 strukturiert wird. Außerdem zeigt 4, dass auch im Zellbereich 22 zwei Metallisierungslagen 14 und 15 vorgesehen sind, die jedoch lediglich der Ausbildung einerseits der Steuerelektrode 9 und andererseits der zweiten Elektrode 11 dienen. In einer nicht gezeigten Draufsicht dieses Halbleiterbauelements 4 wären die Zusatzkondensatoren 23 und 30 ringförmig um den Zellenbereich 22 außerhalb des Hochspannungsrandstreifens 24 angeordnet.
5 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements 5 einer weiteren Ausführungsform der Erfindung. In dieser Ausführungsform der Erfindung wird die inhärente Ausgangskapazität C_DS durch eine Zusatzkapazität C_ZDS vergrößert, indem auf die im Zellenbereich 22 angeordnete Sourceelektrode eine dielektrische Schicht 18 der Dicke d aufgebracht wird und eine weitere obere Metallisierungslage 28 auf dieser dielektrischen Schicht 18 selektiv abgeschieden wird. Über eine Bonddrahtverbindung 21 wird der Hochspannungsrandstreifen 24 überbrückt und die Kondensatorfläche 31 des Zusatzkondensators 30 mit einer Randmetallisierung verbunden, die auf Drainpotenzial liegt.
Diese Randmetallisierung ist wiederum außerhalb des Hochspannungsrandstreifens 24 angeordnet. Somit wird hier eine additive Drain-Source-Kapazität C_ZDS oberhalb des aktiven Zellenbereichs 22 integriert. Bei dieser Variante erfordert die Zusatzkapazität C_ZDS keine zusätzliche Fläche, denn bei den meisten Leistungstransistoren ist die aktive Fläche größer als für das Bonden des Sourcegebietes benötigt wird. Der Rest des metallisierten Sourcegebietes bietet genügend Platz für die Zusatzkapazität C_ZDS. Solange die dielektrische Schicht 18 als Kapazitätsdielektrikum weit genug über die Metallisierung hinausragt, wie es 5 zeigt, kann diese Struktur die angelegte Drain-Source-Spannung sperren.
6 zeigt einen schematischer. Querschnitt durch einen Teilbereich eines Halbleiterbauelements 6 gemäß einer weiteren Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in 5 werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. Der Unterschied zu der vorhergehenden Ausführungsform besteht darin, dass über einem Teil der Gateanschlussfläche 33 eine additive Gate-Drain-Kapazität C_ZGD im Zellenbereich 22 des Halbleiterbauelements 6 integriert wird. Somit werden Zusatzkondensatoren 23 und 30 sowohl für die Eingangkapazität C_GD als auch für die Ausgangskapazität C_DS im Zellenfeld 22 monolithisch integriert, wobei diesmal sowohl über der Sourceelektrodenfläche 11 als auch über der Gateanschlussfläche 33 eine dielektrische Schicht 18 derart selektiv aufgebracht wird, dass sie eine größere Fläche umfasst als die auf der elektrischen Schicht 18 aufgebrachten Kondensatorflächen einnehmen. Auch in diesem Fall kann über eine Bondverbindung 21 das Drainpotenzial im Randbereich 19 des Halbleiterbauelements 6 auf die Kondensatorflächen 31 bzw. 12 der Zusatzkondensatoren 23 und 24 übertragen werden.
7 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements 7 gemäß einer weiteren Ausführungsform der Erfindung. Diese Ausführungsform der Erfindung unterscheidet sich von den vorhergehenden Ausführungsformen dadurch, dass nun drei Metalllagen 25, 26 und 27 im Randbereich 19 des Halbleiterbauelements außerhalb des Hochspannungsrandstreifens 24 aufgebracht und strukturiert sind. Durch diese drei strukturierten Metalllagen 25, 26 und 27 mit dazwischen angeordneten dielektrischen Schichten 18 können entweder kleinere Randbereiche 19 gegenüber den vorhergehenden Ausführungsformen für gleich hohe Kapazitätswerte der Zusatzkondensatoren 23 und 30 sorgen oder bei gleich großen Oberseiten 16 des Halbleiterkörpers 20, wie in den vorhergehenden Figuren, können die Kapazitätswerte der Zusatzkondensatoren 23 und 30 nahezu verdoppelt werden.
8 zeigt einen schematischer Querschnitt durch einen Teilbereich eines Halbleiterbauelements 8 gemäß einer weiteren Ausführungsform der Erfindung. In dieser Ausführungsform der Erfindung wird eine obere Metalllage 28 im Zellenbereich 22 des Halbleiterbauelements 8 mehrfach genutzt. Neben der Verwendung als Elektrode für eine additive Kapazität C_ZDS wird diese obere Metalllage 28 auch als Gateanschlussfläche 33 genutzt. Durch die zweite Metalllage 26 ist es dabei möglich, den Bereich unter einer Gateanschlussfläche 33 mit aktiven Zellen zu belegen.
9 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements 40 entlang der Schnittlinie A-A in 10 einer weiteren Ausführungsform der Erfindung. Bei dieser Ausführungsform der Erfindung weist der Zellenbereich 22 für den Leistungstransistor eine Vielzahl von vertikal angeordneten komplementär leitenden p-Gebieten auf, die in einer n-leitenden Driftzone angeordnet sind und nahe an eine in einem rückwärtigen Bereich des Halbleiterbauelements angeordnete großflächige n⁺-leitende Drainzone des Halbleiterkörpers 20 heranreichen. Auf der Rückseite 29 des Halbleiterkörpers 20 ist wie in den vorhergehenden Figuren eine Drainelektrode D angeordnet.
Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. Auf der Oberseite 16 des Halbleiterkörpers 20 befindet sich im Zellenbereich 22 eine Vielzahl von Gateelektroden G, die über ein Gateoxid O_G 17 von der Oberseite 16 des Halbleiterkörpers 20 isoliert sind. Diese Gateelektroden G steuern den Strom durch den Halbleiterkörper 20 innerhalb des Zellenbereichs 22 des Leistungstransistors. Der Zellenbereich 22 weist oberhalb der Gateelektroden G ein Zwischenoxid O_Z 37 auf, auf dem die Sourceelektrode S angeordnet ist.
Der Zellenbereich 22 wird von einem Randbereich 19 umgeben, der im Anschluss an den Zellenbereich 22 ein Feldoxid O_F 35 aufweist, auf dem eine Gatefeldplatte 39 angeordnet ist, wobei das Zwischenoxid O_Z 37 sowohl auf der Gatefeldplatte 39 als auch auf dem Feldoxid O_F 35 angeordnet ist und sich bis zum Rand 41 des Halbleiterbauelements 40 erstreckt. In einer Randzone 42 ist zur Potenzialabsenkung in den Halbleiterkörper 20 eine hochdotierte n⁺-leitende Zone 43 angeordnet, die auf Drainpotenzial liegt und von einer ersten leitenden Schicht 14 kontaktiert wird. Diese leitende Schicht 14 bildet eine erste Kondensatorfläche 12 eines Zusatzkondensators C_ZGD 23, wobei eine dielektrische Schicht 18 des Zwischenkondensators 23 von dem Zwischenoxid O_Z 37 in dieser Randzone 42 gebildet wird. Auf der Randzone ist eine zweite Kondensatorfläche 13 angeordnet, die aus einer zweiten leitenden Schicht besteht, welche vorzugsweise aus einer Metalllegierung ist. Sowohl die Gateelektroden G als auch die Gatefeldplatte 39 und die erste Kondensatorfläche 12 sind aus einer strukturierten Polysiliziumschicht mit hoher Dotierung hergestellt und werden mit einem einzigen Abscheideschritt sowie einem einzigen photolithografischen Schritt hergestellt. Die zweite Kondensatorfläche 13 kann gleichzeitig mit der Sourcemetallisierung auf dem Zwischenoxid 37 abgeschieden und strukturiert werden.
Bei einem Sperrvermögen des Leistungstransistors von beispielsweise 600 V, wobei im Avalanchefall bei hohen Temperaturen auch 800 V anliegen können, und bei einer herkömmlichen Dimensionierung, bei der das Sperrvermögen des Zwischenoxids 37 das Dreifache der maximal anliegenden Spannung betragen soll, wird das Zwischenoxid O_Z 37 bei einer Sperrfähigkeit von 9 MV/cm 2,7 μm (Mikrometer) dick sein. Wird ein derartiges Oxid bei der dreifachen maximalen Betriebsspannung getestet und werden dabei 9 MV/cm nicht überschritten, so werden eventuelle Schwachstellen das gesamte Oxid hinreichend stressen, sodass im Betrieb kein Ausfall mehr zu erwarten ist.
Diese Oxiddicke d für das Zwischenoxid 37 ist dicker als es gegenwärtig in einem Standard CoolMOS-Prozess mit 1,5 μm üblich ist, wobei jedoch die erhöhte Dicke technologisch leicht erreicht werden kann. Im Vergleich zu den vorhergehenden Lö sungen ergibt sich, dass die Feldüberhöhung am inneren Ende des drainseitigen n⁺-leitenden Gebiets deutlich abgeschwächt wird, da die Äquipotenziallinien nicht unmittelbar oberhalb des n⁺-leitenden Gebiets nach außen gekrümmt werden, sondern erst eine Etage höher nämlich oberhalb des auf Drainpotenzial liegenden Polisiliziums nach außen gekrümmt sind. Dabei ist es denkbar, die Gateanschlussfläche in den Außenbereich des Transistors zu verlegen, also dorthin, wo die zusätzliche Kapazität angeordnet ist. Dieses wird mit 10 deutlich.
10 zeigt eine schematische Draufsicht auf einen Teilbereich des Halbleiterbauelements 40 gemäß 9. Diese Draufsicht zeigt in der Randzone 42 die zweite metallische Kondensatorfläche 13, die über Metallleitungsbrücken 34 mit dem Gatebereich G des Zellenbereichs 22 elektrisch verbunden ist. Damit liegt das Gatepotenzial auf dieser zweiten Kondensatorfläche 13.
Die Gateanschlussfläche 33 und ein metallischer Gatering 44 liegen bei dieser Draufsicht im Außenbereich des Halbleiterchips. Der Anschluss des Gatepolys des Innenbereichs erfolgt über die Metallleiterbrücken 34 und über den Randbereich 19 des Transistors hinweg.
Üblicherweise sind die Bondanschlussflächen auch für die Gateanschlussfläche 33 rechteckig. Die angepasste bzw. abgerundete Gateanschlussfläche 33 gemäß 10 in einer Ecke 45 des Halbleiterchips des Halbleiterbauelements 40 muss deshalb entsprechend groß sein, damit eine Bondanschlussfläche in der Gateanschlussfläche 33 Platz findet. Durch die Unterbringung des Gaterings 44, der ausgehend von der Gateanschlussfläche 33 einen variablen Anteil des Halbleiterchipumfangs einnehmen kann, kann im Außenbereich die zusätzliche Kapazität C_ZGD wei terhin gezielt eingestellt werden. Zusätzlich können im aktiven Bereich noch Gatefinger realisiert werden, deren Erden bevorzugt in der Nähe einer Metallleiterbrücke 34 liegen bzw. mit mindestens einer dieser Metallleiterbrücken 34 in Kontakt stehen. Während 9 einen schematischen Querschnitt entlang der Schnittlinie A-A zeigt, wird in 11 nun ein Querschnitt entlang der Schnittlinie B-B gezeigt.
11 zeigt einen schematischen Querschnitt durch einen Teilbereich des Halbleiterbauelements 40 entlang der Schnittlinie B-B in 10 gemäß 9. Um auf die zweite Kondensatorfläche 13 das Gatepotenzial zu legen, ist ein Durchkontakt 43 durch das Zwischenoxid 37 zu der Gatefeldplatte 39 eingebracht und eine Metallleiterbrücke 34 zwischen der zweiten Kondensatorfläche 13 und dem Durchkontakt 43 angeordnet. Damit liegt nun die zweite Kondensatorfläche 13 auf Gatepotenzial, während die erste Kondensatorfläche 12 auf Drainpotenzial liegt und dazwischen als dielektrische Schicht 18 das Zwischenoxid 37 angeordnet ist.
Damit wird ein zusätzlicher Kondensator mit einer Zusatzkapazität C_ZGD geschaffen, der eine additive Kapazität zur Rückwirkungskapazität C_GD bildet, sodass eine vergrößerte Eingangskapazität C_GD + C_ZGD zur Verfügung steht, womit eine Verlangsamung des Schaltvorgangs des Transistors erreicht wird. Dabei hat es sich herausgestellt, dass eine Verlangsamung über die Eingangskapazität C_GD mit Hilfe der Zusatzkapazität C_ZGD die Schaltverluste weniger stark ansteigen lässt, als eine entsprechende Verlangsamung über einen vorgeschalteten Gatevorwiderstand, wie er im Stand der Technik eingesetzt wird. Um das Sperrvermögen des Transistors nicht zu beeinträchtigen, werden diese Metallleitungsbrücken 34 möglichst schmal ausgelegt. Die Breite muss lediglich so groß sein, dass an keinem Ort eine kritische Stromdichte überschritten wird, sodass Elektromigration vermieden wird.
In einer derartigen Struktur wie es 11 zeigt, kann die Gateanschlussfläche sowohl in einem inneren Bereich des Transistors, z. B. auf dem linken Metallbereich mit dem Durchkontakt 43, oder auch auf dem äußeren in der 11 rechten Teilbereich des Transistors liegen. Die Verbindung über die Metallbrücken 34 wird jedoch in beiden Fällen benötigt. Um den Einfluss der Metallbrücken auf Potenzialverteilung und Felder im Randbereich des Transistors zu reduzieren, ist es möglich, die Metallleitungsbrücken 34 über einen Bereich mit sehr dickem Oxid anzuordnen. Dieses zeigt die nachfolgende Figur.
12 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements 50 gemäß einer weiteren Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. Der Unterschied zwischen dem Halbleiterbauelement, das mit 9 gezeigt wird und dem Halbleiterbauelement, das mit 12 gezeigt wird, liegt darin, dass nun ein zusätzliches Dickoxid 36 im Bereich der Metallbrücke 34 auf das Zwischenoxid 37 aufgebracht ist. Damit entfällt jedoch die Möglichkeit, eine Gateanschlussfläche im Innenbereich anzuordnen, sodass das Gate nur im Randbereich angeschlossen werden kann. Üblicherweise wird am Rand des Zellenfeldes, wie es 9 zeigt, am Chip umlaufend ein Gatering in Form einer Gatefeldplatte 39 vorgesehen, welche das Gatesignal niederohmig homogen an die Gateelektroden üblicherweise aus Polysilizium einkoppeln soll. Die Breite eines solchen Gateringes kann bei einem gleichzeitig vorhandenen umlaufenden Metallring redu ziert bzw. ganz eingespart werden. Diese Einsparung kann zur Reduktion der Randbreite verwendet werden, sodass die Realisierung der zusätzlichen Gate-Drain-Kapazität nahezu chipflächenneutral bei dieser Ausführungsform der Erfindung erfolgen kann.
13 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements 60 gemäß einer weiteren Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. Der Unterschied dieses weiteren Halbleiterbauelements 60 zu den vorhergehenden Ausführungen besteht darin, dass nun das Dickoxid 36 bis an den Rand 41 des Halbleiterbauelements 60 herangeführt ist. Damit wird die Kapazität C_ZGD des Zusatzkondensators 23 verringert und kann nur durch Vergrößerung der Kondensatorflächen 12 und 13 ausgeglichen werden. Damit wird die additive Kapazität C_ZGD zusätzlich zum Zwischenoxid mit dem Dickoxid 36, das auch Polsteroxid genannt wird, ausgestattet.

1: Halbleiterbauelement
2: Halbleiterbauelement
3: Halbleiterbauelement
4: Halbleiterbauelement
5: Halbleiterbauelement
6: Halbleiterbauelement
7: Halbleiterbauelement
8: Halbleiterbauelement
9: Steuerelektrode
10: erste Elektrode
11: zweite Elektrode
12: erste Kondensatorfläche
13: zweite Kondensatorfläche
14: erste strukturierte leitende Schicht
15: zweite strukturierte leitende Schicht
16: Oberseite des Halbleiterkörpers
17: Gateoxid
18: dielektrische Schicht
19: Randbereich
20: Halbleiterkörper
21: Bonddrahtverbindung
22: Zellenbereich
23: erster Zusatzkondensator
24: Dielektrikum der Randzone bzw. Hochspannungsbereich
25: erste Metallschicht
26: zweite Metallschicht
27: erste Metalllage
28: zweite Metalllage
29: Rückseite des Halbleiterkörpers
30: zweiter Zusatzkondensator
31: Kondensatorfläche
32: Kondensatorfläche
33: Gateanschlussfläche
34: Metallleiterbrücke
35: Feldoxid
36: Dickoxid
37: Zwischenoxid
38: Polysilizium
39: Gatefeldplatte
40: Halbleiterbauelement
41: Rand
42: Randzone
43: Durchkontakt
44: Gatering
45: Ecke des Halbleiterchips
50: Halbleiterbauelement
60: Halbleiterbauelement
C_GD: Rückwirkungskapazität bzw. inhärente Eingangskapazität
C_DS: Ausgangskapazität
C_ZGD: Zusatzkapazität
C_ZDS: Zusatzausgangskapazität
D: Drainelektrode
d: Dicke der dielektrischen Randschicht
G: Gateelektrode
O_D: Dickoxid
O_F: Feldoxid
O_G: Gateoxid
O_Z: Zwischenoxid
RZ: Raumladungszone
S: Sourceelektrode

Claims

Halbleiterbauelement mit Halbleiterkörper (20) und inhärenten Kapazitäten aufweisend: – eine inhärente Rückwirkungskapazität (C_GD) zwischen einer Steuerelektrode (9) und einer ersten Elektrode (10); – eine inhärente Drain-Source-Kapazität (C_DS) zwischen der ersten Elektrode (10) und einer zweiten Elektrode (11); – mindestens eine monolithisch integrierte Zusatzkapazität (C_Z), die parallel zu der inhärenten Rückwirkungskapazität (C_GD) oder parallel zu der inhärenten Drain-Source-Kapazität (C_DS) geschaltet ist, wobei die Zusatzkapazität (C_Z) eine erste Kondensatorfläche (12) und eine der ersten Kondensatorfläche (12) gegenüberliegende zweite Kondensatorfläche (13) aufweist, und wobei die Kondensatorflächen (12, 13) strukturierte leitende Schichten (14, 15) des Halbleiterbauelements (1) auf einer Oberseite (16) des Halbleiterkörpers (20) sind, zwischen denen eine dielektrische Schicht (18) angeordnet ist und die mindestens einen Zusatzkondensator (23) bilden.
Halbleiterbauelement nach Anspruch 1, wobei die zweite Kondensatorfläche (13) aus elektrisch leitendem Material Randbereiche (19) der Oberseite (16) des Halbleiterkörpers (20) bedeckt und über mindestens eine Bonddrahtverbindung (21) mit der Steuerelektrode (9) elektrisch in Verbindung steht.
Halbleiterbauelement nach Anspruch 1, wobei über einem zentralen Zellenbereich (22) des Halbleiterbauelements (1) die erste Kondensatorfläche (12) angeordnet ist.
Halbleiterbauelement nach Anspruch 1, wobei die Steuerelektrode (9) eine Gateelektrode (G) eines Ladungskompensationsbauelements aufweist, und wobei das Halbleiterbauelement (1) ein Leistungshalbleiterbauelement aufweist.
Halbleiterbauelement nach Anspruch 1, wobei die Steuerelektrode (9) eine laterale Gateelektrode (G) oder eine vertikale Trench-Gatestruktur (G) aufweist.
Halbleiterbauelement nach Anspruch 1, wobei die Steuerelektrode (9) eine isolierte Gateelektrode (G) eines MOSFETs oder eines IGBTs ist und wobei die erste Elektrode (10) eine Drainelektrode (D) eines MOSFET bzw. die Kollektorelektrode eines IGBTs ist, und wobei die zweite Elektrode (11) eine Sourceelektrode (5) eines MOSFETs bzw. die Emitterelektrode eines IGBTs ist.
Halbleiterbauelement nach Anspruch 1, wobei die Zusatzkondensatoren (C_ZGD, C_ZDS) unterschiedliche Kapazitäten aufweisen, indem der erste Zusatzkondensator (C_ZGD) eine geringere Kapazität als weitere Zusatzkondensatoren (C_ZDS) aufweist.
Halbleiterbauelement nach Anspruch 1, wobei das Halbleiterbauelement (1) mindestens eine hochdotierte strukturierte Polysiliziumlage (Psi) und eine strukturierte Metalllage (26, 28) aufweist.
Halbleiterbauelement nach Anspruch 1, wobei das Halbleiterbauelement mehrere voneinander isolierte und übereinander angeordnete strukturierte Metalllagen (25, 28) aufweist.
Halbleiterbauelement nach Anspruch 1, wobei das Halbleiterbauelement eine zusätzliche Drain-Source-Kapazität (C_ZDS) oberhalb der Sourceelektrode (S) aufweist.
Halbleiterbauelement nach Anspruch 1, wobei das Halbleiterbauelement eine zusätzliche Drain-Source-Kapazität (C_ZDS) oberhalb der Sourceelektrode (S) und über der Gateelektrode (G) eine mit der Rückwirkungskapazität (C_GD) zusammenwirkende zusätzliche Kapazität (C_ZGD) aufweist.
Halbleiterbauelement nach Anspruch 1, wobei das Halbleiterbauelement eine obere Metalllage (13) aufweist, die als Gateelektrode (G) und als zusätzliche erste Kondensatorfläche (12) strukturiert ist.
Halbleiterbauelement nach Anspruch 1, wobei die einander gegenüberliegenden Metalllagen (25, 26) auf Grabenwänden einer Grabenstruktur im Halbleiterkörper (20) angeordnet sind.
Halbleiterbauelement nach Anspruch 1, wobei die erste Kondensatorfläche (12) aus einem Polysilizium gebildet ist.
Halbleiterbauelement nach Anspruch 1 oder Anspruch 14, wobei die dielektrische Schicht (18) von einem Zwischenoxid (37) gebildet ist.
Halbleiterbauelement nach einem der Ansprüche 1, 14 oder 15, wobei die dielektrische Schicht (18) zwischen den Kondensatorflächen (12, 13) von einem Dickoxid (36) gebildet ist.
Halbleiterbauelement nach einem der Ansprüche 1 sowie 14 bis 17, wobei die zweite Kondensatorfläche über eine Metallleitungsbrücke (34) sowie über einen Durchkontakt (43) durch das Zwischenoxid (37) mit dem Gatepotenzial verbunden ist.
Verfahren zur Herstellung von mehreren Halbleiterchips, wobei das Verfahren folgende Verfahrensschritte aufweist: – Strukturieren eines Halbleiterwafers aus einem Halbleiterkörper (20) mit Halbleiterbauteilstrukturen in Halbleiterchippositionen, die MOSFET- und/oder IGBT-Strukturen mit einer ersten Elektrode (10) auf der Rückseite (29) und einer Steuerelektrode (9) sowie einer zweiten Elektrode (11) auf der Oberseite (16) des Halbleiterwafers aufweisen, wobei mit der Metallisierungsstruktur auf der Oberseite (16) zusätzlich mindestens eine erste Kondensatorfläche (12) vorgesehen wird; – Aufbringen einer dielektrischen Schicht (18), mindestens in dem Bereich der ersten Kondensatorfläche (12); – Aufbringen einer zweiten Metallisierungsstruktur (15) mit einer zweiten Kondensatorfläche (13) auf die dielektrische Schicht (18) mindestens in dem Bereich der ersten Kondensatorfläche (12) unter Ausbildung eines Zusatzkondensators (C_ZGD).
Verfahren nach Anspruch 18, wobei mit der Metallisierungsstruktur (14, 15) auf der Oberseite (16) zusätzlich zwei erste Kondensatorflächen (12, 31) vorgesehen werden, die mit einer dielektrischen Schicht (18) und darauf angeordneten zwei zweiten Kondensatorflächen (13, 32) unter Ausbildung von zwei Zusatzkondensatoren (C_ZGD, C_CDS) versehen werden.
Verfahren nach Anspruch 18, wobei mindestens eine Bonddrahtverbindung (21) zwischen der Steuerelektrode (9) und der zweiten Kondensatorfläche (13) im Randbereich (19) hergestellt wird.
Verfahren nach Anspruch 18, wobei über einem zentralen Zellenbereich (22) des Halbleiterbauelements (1) die erste Kondensatorfläche (12) eines Zusatzkondensators (GC_ZGD) angeordnet wird.
Verfahren nach Anspruch 18, wobei als Halbleiterbauelement (1) ein Leistungshalbleiterbauelement vorgesehen wird, und wobei als Steuerelektrode (9) eine laterale Gateelektrode (G) oder eine vertikale Trench-Gatestruktur des Ladungskompensationsbauelements auf bzw. in den Halbleiterkörper (20) eingebracht wird.
Verfahren nach Anspruch 18, wobei als Steuerelektrode (9) eine isolierte Gateelektrode (G) eines MOSFETs oder eines IGBTs vorgesehen wird, und wobei als erste Elektrode (10) eine Drainelektrode (D) eines MOSFET bzw. eine Kollektorelektrode eines IGBTs strukturiert wird, und wobei als zweite Elektrode (11) eine Sourceelektrode (S) eines MOSFETs bzw. die Emitterelektrode eines IGBTs strukturiert wird.
Verfahren nach Anspruch 18, wobei ein Drainpotenzial mindestens an eine der Kondensatorflächen (12, 13) angeschlossen wird.
Verfahren nach Anspruch 18, wobei die Zusatzkondensatoren (C_ZGD, C_ZDS) mit unterschiedlich großen Kondensatorflächen versehen werden, und der erste Zusatzkondensator (23) mit einer geringeren Kapazität (C_ZGD) als ein weiterer Zusatzkondensator (30) versehen wird.
Verfahren nach Anspruch 18, wobei als Material für die erste Kondensatorfläche (12) des Halbleiterbauelements (1) eine hochdotierte strukturierte Polysiliziumlage (Psi) als leitende Schicht (14) eingesetzt wird.
Verfahren nach Anspruch 18, wobei eine obere Metalllage (14) auf der Oberseite (16) des Halbleiterkörpers (20) als Gateelektrode (G) und als zusätzliche Kondensatorfläche (12) strukturiert wird.
Verfahren nach Anspruch 18, wobei zur Herstellung eines Zusatzkondensators (C_Z) in den Halbleiterkörper (20) einander gegenüberliegende Grabenwände einer Grabenstruktur eingebracht und mit leitendem Material beschichtet werden.