DE112021002007T5 - Transistor und Halbleitervorrichtung - Google Patents

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Abstract

Ein Transistor umfasst eine Halbleiterschicht mit großer Bandlücke, eine Gate-Elektrode, ein Gate-Pad und einen Gate-Runner. Die Gate-Elektrode erstreckt sich bis zu einem Bereich, in dem sich das Gate-Pad befindet, und einem Bereich, in dem sich der Gate-Runner befindet. Das Gate-Pad ist mit der Gate-Elektrode verbunden. Der Gate-Runner ist mit der Gate-Elektrode verbunden. Die Gate-Elektrode umfasst einen ersten Bereich, der mit dem Gate-Pad verbunden ist, einen zweiten Bereich, der mit dem Gate-Runner verbunden ist, sowie einen dritten Bereich und einen vierten Bereich, die zwischen dem ersten und dem zweiten Bereich an verschiedenen Positionen in einer ersten Richtung angeordnet sind. In einem Querschnitt senkrecht zur ersten Richtung hat die Gate-Elektrode im vierten Bereich eine kleinere Querschnittsfläche als die Gate-Elektrode im dritten Bereich.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft einen Transistor und eine Halbleitervorrichtung.
  • Die vorliegende Anmeldung beansprucht die Priorität der am 30. März 2020 eingereichten japanischen Patentanmeldung Nr. JP 2020 - 60 648 A , deren gesamter Inhalt hierin durch Bezugnahme aufgenommen ist.
  • Stand der Technik
  • Eine Halbleitervorrichtung mit einer Vielzahl von Transistorzellen ist bekannt (siehe z.B. Patentliteratur 1).
  • Zitationsliste
  • Patentliteratur
  • Patentliteratur 1: Internationale Patentveröffentlichung Nr. WO 2015 / 08 0162 A1
  • Zusammenfassung der Erfindung
  • Ein Transistor gemäß der vorliegenden Erfindung umfasst: eine Halbleiterschicht mit großer Bandlücke, die eine Vielzahl von Transistorzellen mit einem Kanalgebiet enthält; einen Gate-Isolierfilm, der auf der Halbleiterschicht mit großer Bandlücke angeordnet ist; eine Gate-Elektrode, die in einem Bereich gegenüber dem Kanalgebiet mit dem Gate-Isolierfilm dazwischen angeordnet ist; einen Zwischenschicht-Isolierfilm, der die Halbleiterschicht mit großer Bandlücke, den Gate-Isolierfilm und die Gate-Elektrode bedeckt; ein Gate-Pad aus einem leitenden Material, das auf dem Zwischenschicht-Isolierfilm angeordnet ist; und einen Gate-Runner aus einem leitenden Material, der in einer Position auf dem Zwischenschicht-Isolierfilm entfernt von dem Gate-Pad angeordnet ist. In Dickenrichtung der Halbleiterschicht mit großer Bandlücke gesehen, erstreckt sich die Gate-Elektrode von dem Bereich, der dem Kanalgebiet gegenüberliegt, zu einem Bereich, in dem sich das Gate-Pad befindet, und einem Bereich, in dem sich der Gate-Runner befindet. Der Zwischenschicht-Isolierfilm umfasst eine erste Öffnung, die in dem Bereich angeordnet ist, in dem sich das Gate-Pad befindet, und die in eine Dickenrichtung des Zwischenschicht-Isolierfilms eindringt, und eine zweite Öffnung, die in dem Bereich angeordnet ist, in dem sich der Gate-Runner befindet, und die in die Dickenrichtung des Zwischenschicht-Isolierfilms eindringt. Das Gate-Pad ist durch Ausfüllen der ersten Öffnung mit der Gate-Elektrode verbunden. Der Gate-Runner ist mit der Gate-Elektrode verbunden, indem die zweite Öffnung aufgefüllt wird. Die Gate-Elektrode umfasst einen ersten Bereich, der mit dem Gate-Pad verbunden ist, einen zweiten Bereich, der mit dem Gate-Runner verbunden ist, sowie einen dritten Bereich und einen vierten Bereich, die zwischen dem ersten und dem zweiten Bereich angeordnet sind und sich in einer ersten Richtung, die durch eine Richtung vom ersten Bereich zum zweiten Bereich angegeben wird, in voneinander verschiedenen Positionen befinden. In einem Querschnitt senkrecht zur ersten Richtung hat die Gate-Elektrode im vierten Bereich eine kleinere Querschnittsfläche als eine Querschnittsfläche der Gate-Elektrode im dritten Bereich.
  • Figurenliste
    • 1 ist eine schematische Draufsicht auf einen Transistor gemäß Ausführungsform 1;
    • 2 ist eine vergrößerte Querschnittsansicht eines Abschnitts des in 1 dargestellten Transistors;
    • 3 ist eine vergrößerte Querschnittsansicht eines von einer gestrichelten Linie in 1 eingeschlossenen Bereichs entlang des Liniensegments III-III in 2;
    • 4 ist eine vergrößerte Querschnittsansicht des von der gestrichelten Linie in 1 eingeschlossenen Bereichs entlang des Liniensegments IV-IV in 2;
    • 5 ist eine schematische Querschnittsansicht einer Gate-Elektrode in einem dritten Bereich entlang des Liniensegments V-V in 3;
    • 6 ist eine schematische Querschnittsansicht der Gate-Elektrode in einem vierten Bereich entlang des Liniensegments VI-VI in 3;
    • 7 ist eine schematische Querschnittsansicht eines Abschnitts der Gate-Elektrode, die in einem Transistor gemäß Ausführungsform 2 enthalten ist;
    • 8 ist eine schematische Querschnittsansicht des vierten Bereichs entlang des Liniensegments VIII-VIII in 7;
    • 9 ist eine schematische Querschnittsansicht eines Abschnitts einer Halbleitervorrichtung mit einem Transistor gemäß Ausführungsform 3; und
    • 10 ist eine schematische Draufsicht auf einen Abschnitt einer Halbleitervorrichtung gemäß Ausführungsform 4.
  • Beschreibung der Ausführungsformen
  • Problemstellung der vorliegenden Erfindung
  • Die in der Patentliteratur 1 offenbarte Halbleitervorrichtung weist eine Konfiguration auf, bei der der Halbleiterchip einen eingebauten Widerstand aus p-Polysilizium enthält, um die Erzeugung von Rauschen während des Schaltvorgangs zu verringern. In der in der Patentliteratur 1 offenbarten Halbleitervorrichtung ist der eingebaute Widerstand zwischen einem Gate-Pad als Steuer-Pad und einem Gate-Finger angeordnet, der mit einer Gate-Elektrode als Steuerelektrode verbunden ist, um den Gate-Finger und das Gate-Pad elektrisch zu verbinden. Die Gate-Elektrode und der eingebaute Widerstand sind räumlich getrennt voneinander angeordnet.
  • Eine solche Konfiguration erfordert, dass die Gate-Elektrode und der eingebaute Widerstand in der Halbleitervorrichtung getrennt voneinander angeordnet werden und dass ein Gebiet für den eingebauten Widerstand reserviert wird. Dies führt zu einer Vergrößerung der vom Gate-Pad belegten Fläche in der Dickenrichtung der Halbleiterschicht, wodurch es schwierig ist, die Vorrichtung zu verkleinern. Zudem ist es erforderlich, die Auswirkungen von Überspannungen während des Schaltvorgangs zu verringern.
  • Daher besteht eines der Ziele darin, einen Transistor bereitzustellen, der die Auswirkungen von Überspannungen reduzieren und leicht verkleinert werden kann.
  • Vorteilhafte Auswirkungen der vorliegenden Erfindung
  • Der obige Transistor ist in der Lage, die Auswirkung von Überspannungen zu reduzieren und kann leicht verkleinert werden.
  • Beschreibung der Ausführungsformen der vorliegenden Erfindung
  • Zunächst werden die Ausführungsformen der vorliegenden Erfindung beschrieben und aufgelistet. Ein Transistor gemäß der vorliegenden Erfindung umfasst: eine Halbleiterschicht mit großer Bandlücke, die eine Vielzahl von Transistorzellen mit einem Kanalgebiet aufweist; einen Gate-Isolierfilm, der auf der Halbleiterschicht mit großer Bandlücke angeordnet ist; eine Gate-Elektrode, die in einem Bereich angeordnet ist, der dem Kanalgebiet mit dem Gate-Isolierfilm dazwischen gegenüberliegt; einen Zwischenschicht-Isolierfilm, der die Halbleiterschicht mit gro-ßer Bandlücke, den Gate-Isolierfilm und die Gate-Elektrode bedeckt; ein Gate-Pad aus einem leitenden Material, das auf dem Zwischenschicht-Isolierfilm angeordnet ist; und einen Gate-Runner aus einem leitenden Material, der in einer Position auf dem Zwischenschicht-Isolierfilm entfernt von dem Gate-Pad angeordnet ist. In Dickenrichtung der Halbleiterschicht mit großer Bandlücke gesehen, erstreckt sich die Gate-Elektrode von dem Bereich, der dem Kanalgebiet gegenüberliegt, zu einem Bereich, in dem sich das Gate-Pad befindet, und einem Bereich, in dem sich der Gate-Runner befindet. Der Zwischenschicht-Isolierfilm umfasst eine erste Öffnung, die in dem Bereich angeordnet ist, in dem sich das Gate-Pad befindet, und die in einer Dickenrichtung des Zwischenschicht-Isolierfilms ausgebildet ist, und eine zweite Öffnung, die in dem Bereich angeordnet ist, in dem sich der Gate-Runner befindet, und die in der Dickenrichtung des Zwischenschicht-Isolierfilms ausgebildet ist. Das Gate-Pad ist durch Ausfüllen der ersten Öffnung mit der Gate-Elektrode verbunden. Der Gate-Runner ist mit der Gate-Elektrode verbunden, indem die zweite Öffnung aufgefüllt wird. Die Gate-Elektrode umfasst einen ersten Bereich, der mit dem Gate-Pad verbunden ist, einen zweiten Bereich, der mit dem Gate-Runner verbunden ist, sowie einen dritten Bereich und einen vierten Bereich, die zwischen dem ersten und dem zweiten Bereich angeordnet sind und sich in einer ersten Richtung, die durch eine Richtung vom ersten Bereich zum zweiten Bereich angegeben wird, in voneinander verschiedenen Positionen befinden. In einem Querschnitt senkrecht zu der ersten Richtung hat die Gate-Elektrode in dem vierten Bereich eine kleinere Querschnittsfläche als eine Querschnittsfläche der Gate-Elektrode in dem dritten Bereich.
  • Gemäß dem obigen Transistor ist das Gate-Pad mit der Gate-Elektrode verbunden, indem die erste Öffnung ausgefüllt wird, und der Gate-Runner ist mit der Gate-Elektrode verbunden, indem die zweite Öffnung ausgefüllt wird. Gemäß dem obigen Transistor umfasst die Gate-Elektrode den ersten Bereich, der mit dem Gate-Pad verbunden ist, den zweiten Bereich, der mit dem Gate-Runner verbunden ist, und den dritten Bereich und den vierten Bereich, die zwischen dem ersten und dem zweiten Bereich angeordnet sind und sich in der ersten Richtung, die durch die Richtung vom ersten Bereich zum zweiten Bereich angegeben wird, in voneinander verschiedenen Positionen befinden. In einem Querschnitt senkrecht zur ersten Richtung ist die Querschnittsfläche der Gate-Elektrode im vierten Bereich kleiner als die der Gate-Elektrode im dritten Bereich. Dadurch kann der vierte Bereich als Innenwiderstand des Transistors dienen. In diesem Fall kann der Innenwiderstand im vierten Bereich eingestellt werden, um die Auswirkungen von Überspannungen zu verringern. Er ist auch wirksam bei der Unterdrückung von Schwingungen (engl. Ringing). Außerdem ist der vierte Bereich, der als Innenwiderstand dient, nicht von der Gate-Elektrode getrennt, sondern in die Gate-Elektrode integriert, wodurch die Fläche, die von der Gate-Kontaktfläche belegt wird, verkleinert wird. Der obige Transistor ist daher in der Lage, die Auswirkungen von Überspannungen zu reduzieren und kann leicht verkleinert werden. Es sei darauf hingewiesen, dass sich die Halbleiterschicht mit großer Bandlücke auf eine Halbleiterschicht bezieht, die aus einem Material mit einer größeren Bandlücke als Silizium gebildet ist.
  • Gemäß dem obigen Transistor kann die Gate-Elektrode im vierten Bereich ein Durchgangsloch aufweisen, das in Dickenrichtung der Halbleiterschicht mit großer Bandlücke durchdringt. Dadurch ist es ohne weiteres möglich, die Querschnittsfläche der Gate-Elektrode im vierten Bereich durch das in der Gate-Elektrode im vierten Bereich enthaltene Durchgangsloch zu verringern.
  • Gemäß dem obigen Transistor kann die Gate-Elektrode im vierten Bereich eine geringere Dicke als die Gate-Elektrode im dritten Bereich aufweisen. Dadurch kann die Querschnittsfläche des vierten Bereichs durch Einstellen der Dicke der Gate-Elektrode im vierten Bereich und im dritten Bereich leicht reduziert werden.
  • Gemäß dem obigen Transistor kann die Halbleiterschicht mit großer Bandlücke eine SiC-Halbleiterschicht, eine AIN-Halbleiterschicht, eine GaN-Halbleiterschicht oder eine Galliumoxid (Ga2O3)-Halbleiterschicht sein. Eine solche Halbleiterschicht mit großer Bandlücke ist in der Lage, einen großen Strom zu leiten und gleichzeitig eine hohe Durchbruchspannung zu gewährleisten, so dass sie für den zuvor erwähnten Transistor geeignet ist.
  • Gemäß dem obigen Transistor kann als Material für die Gate-Elektrode Polysilizium verwendet werden. Der Widerstand von Polysilizium lässt sich leicht durch Einstellen der Konzentration der einzubringenden Verunreinigungen steuern. Auf diese Weise lässt sich ein gewünschter Innenwiderstand leicht erreichen.
  • Gemäß dem obigen Transistor kann die Gate-Elektrode eine konstante Verunreinigungskonzentration aufweisen. Dies erleichtert die Herstellung des zuvor erwähnten Transistors. Eine konstante Verunreinigungskonzentration bedeutet hier beispielsweise, dass die Verunreinigungskonzentration im Bereich von ±20 % oder weniger eines Zielmittelwerts liegt.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst: ein Isoliersubstrat mit einem Schaltungsmuster; und den zuvor beschriebenen Transistor, der auf dem Schaltungsmuster angeordnet ist. In einer solchen Halbleitervorrichtung enthält der Transistor den vierten Bereich, der als Innenwiderstand dient, wodurch die Notwendigkeit entfällt, zusätzlich einen Gate-Widerstand in der Schaltung außerhalb des Transistors vorzusehen. Dies ermöglicht eine Vereinfachung des Herstellungsprozesses.
  • [Einzelheiten der Ausführungsformen der vorliegenden Erfindung]
  • Im Nachfolgenden werden Ausführungsformen des Transistors der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen beschrieben. In den Zeichnungen, auf die im Folgenden Bezug genommen wird, sind gleiche oder sich entsprechende Elemente mit den gleichen Bezugszeichen bezeichnet, und wiederholte Beschreibungen derselben entfallen.
  • (Ausführungsform 1)
  • Es wird nun ein Transistor gemäß Ausführungsform 1 der vorliegenden Erfindung beschrieben. 1 ist eine schematische Draufsicht auf den Transistor gemäß Ausführungsform 1. 2 ist eine vergrößerte Querschnittsansicht eines Abschnitts des in 1 dargestellten Transistors. 3 ist eine vergrößerte Querschnittsansicht eines Bereichs, der in 1 von einer gestrichelten Linie eingeschlossen ist, entlang des Liniensegments III-III in 2. 4 ist eine vergrößerte Querschnittsansicht des von der gestrichelten Linie in 1 eingeschlossenen Bereichs entlang des Liniensegments IV-IV in 2. In 2 ist die Dickenrichtung der Halbleiterschicht mit großer Bandlücke durch den Pfeil Z gekennzeichnet. Ferner entsprechen eine Position P1, eine Position P2, eine Position P3 und eine Position P4 in 1 den Positionen P1, P2, P3 und P4 in den 2 bis 4. In den 3 und 4 sind die Transistorzellen zum besseren Verständnis teilweise vergrößert und schematisch dargestellt. In den 1, 3 und 4 sind die Pfeile W1 und W2 zur Verdeutlichung der Ausrichtungen dargestellt. In der vorliegenden Ausführungsform stehen die Pfeile W1 und W2 senkrecht zueinander. In 2 zeigt die durch den Pfeil +W2 gezeigte Richtung die Richtung von der Position P1 zur Position P2 an, die durch den Pfeil -W1 gezeigte Richtung zeigt die Richtung von der Position P2 zur Position P3 an und die durch den Pfeil -W2 gezeigte Richtung zeigt die Richtung von der Position P3 zur Position P4 an.
  • Unter Bezugnahme auf die 1 bis 4 ist der Transistor 11a gemäß Ausführungsform 1 beispielsweise ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), insbesondere ein vertikaler MOSFET. Der Transistor 11a umfasst eine Drain-Elektrode 12, ein SiC-Substrat 13, eine Halbleiterschicht 14 mit großer Bandlücke, einen Gate-Isolierfilm 15, eine Gate-Elektrode 16, einen Zwischenschicht-Isolierfilm 17, ein Gate-Pad 18, einen Gate-Runner 19 und ein Source-Pad 20. Der Transistor 11a in der vorliegenden Ausführungsform weist eine Graben-Gate-Struktur auf. Die Halbleiterschicht 14 mit großer Bandlücke weist einen Graben 36 auf, der in einem Bereich gebildet wird, in dem die Gate-Elektrode 16 angeordnet ist. Der Graben 36 besteht aus Wandflächen, die sich in Dickenrichtung der Halbleiterschicht 14 mit großer Bandlücke erstrecken.
  • Die Halbleiterschicht 14 mit großer Bandlücke ist auf dem SiC-Substrat 13 angeordnet. In der vorliegenden Ausführungsform ist die Halbleiterschicht 14 mit großer Bandlücke eine SiC-Halbleiterschicht. Die Halbleiterschicht 14 mit großer Bandlücke umfasst eine Vielzahl von Transistorzellen 22 mit einem Kanalgebiet 21. In der vorliegenden Ausführungsform erstrecken sich die Kanalgebiete 21 in Dickenrichtung der Halbleiterschicht 14 mit großer Bandlücke.
  • Die Drain-Elektrode 12 ist auf dem SiC-Substrat 13 auf einer Seite angeordnet, die der Seite gegenüberliegt, auf der die Halbleiterschicht 14 mit großer Bandlücke angeordnet ist. Die Drain-Elektrode 12 ist aus einem leitfähigen Material hergestellt.
  • Die Gate-Isolierschicht 15 ist auf der Halbleiterschicht 14 mit großer Bandlücke angeordnet. Das Material für die Gate-Isolierschicht 15 ist z.B. SiO2.
  • Die Gate-Elektrode 16 ist in einem Bereich angeordnet, der dem Kanalgebiet 21 gegenüberliegt, wobei die Gate-Isolierschicht 15 dazwischenliegt. Das Material für den Gate-Isolierfilm 15 ist z. B. Polysilizium. Die Gate-Elektrode 16 weist eine konstante Verunreinigungskonzentration auf.
  • Der Zwischenschicht-Isolierfilm 17 ist so angeordnet, dass er die Halbleiterschicht 14 mit großer Bandlücke, den Gate-Isolierfilm 15 und die Gate-Elektrode 16 bedeckt. Das Material des Zwischenschicht-Isolierfilms 17 ist z.B. SiO2. Die Dickenrichtung des Zwischenschicht-Isolierfilms 17 ist in 2 durch den Pfeil Z angegeben. Das heißt, die Dickenrichtung der Halbleiterschicht 14 mit großer Bandlücke und die Dickenrichtung des Zwischenschicht-Isolierfilms 17 sind gleich.
  • Das Gate-Pad 18 ist auf dem Zwischenschicht-Isolierfilm 17 angeordnet. In Dickenrichtung der Halbleiterschicht 14 mit großer Bandlücke betrachtet, hat das Gate-Pad 18 eine rechteckige Außenform. Das Gate-Pad 18 ist aus einem leitfähigen Material hergestellt. Es ist anzumerken, dass eine Begrenzung 52 des Gate-Pads 18 auf der Seite, auf der sich der Gate-Runner 19 befindet, in den 2 bis 4 dargestellt ist.
  • Der Gate-Runner 19 ist auf dem Zwischenschicht-Isolierfilm 17, entfernt vom Gate-Pad 18, angeordnet. Der Gate-Runner 19 ist aus einem leitfähigen Material hergestellt. Es sollte beachtet werden, dass eine Begrenzung 53 des Gate-Runner 19 auf der Seite, auf der sich das Gate-Pad 18 befindet, und eine Begrenzung 54 des Gate-Runner 19 auf einer Außenkantenseite gegenüber der Seite, auf der sich das Gate-Pad 18 befindet, in den 2 bis 4 dargestellt sind.
  • Das Source-Pad 20 ist auf dem Zwischenschicht-Isolierfilm 17, entfernt von dem Gate-Pad 18 und dem Gate-Runner 19, angeordnet. Die Source-Pads 20 sind nebeneinander in der durch den Pfeil W1 angegebenen Richtung angeordnet. Die Source-Pads 20 sind aus einem leitfähigen Material hergestellt. Der zuvor beschriebene Gate-Runner 19 ist mit Ausnahme eines Abschnitts davon an einer Außenumfangsseite der Source-Pads 20 angeordnet und von den Source-Pads 20 beabstandet. Es ist zu beachten, dass in 2 eine Begrenzung 55 des Source-Pads 20 auf der Seite, auf der sich der Gate-Runner 19 befindet, dargestellt ist.
  • Konkrete Beispiele des Materials des Gate-Pads 18, des Gate-Runners 19 und des Source-Pads 20 umfassen Kupfer und Aluminium.
  • Die Halbleiterschicht 14 mit großer Bandlücke enthält einen n--Driftbereich 23, der auf der Seite des SiC-Substrats 13 angeordnet ist, und ein p+-Kontaktgebiet 24, das auf der Seite des Gate-Isolierfilms 15 angeordnet ist. Die Transistorzellen 22 in der Halbleiterschicht 14 mit großer Bandlücke weisen ein p--Körpergebiet 25, ein n+-Source-Gebiet 26 und ein p+-Kontaktgebiet 27, das beispielsweise durch Ionenimplantation gebildet wird, auf. Das p-Körpergebiet 25 umfasst die Kanalgebiete 21.
  • Im Transistor 11a wird eine Spannung an die Gate-Elektrode 16 angelegt, um ein elektrisches Feld in den Kanalgebieten 21 zu erzeugen, um einen elektrischen Strom zu steuern, der vom Source-Pad 20 durch das n+-Source-Gebiet 26, das p--Körpergebiet 25 und den n--Driftbereich 23 der Transistorzellen 22 über das SiC-Substrat 13 zur Drain-Elektrode 12 fließt.
  • In Dickenrichtung der Halbleiterschicht 14 mit großer Bandlücke gesehen, erstreckt sich die Gate-Elektrode 16 von einem Bereich 37, der dem Kanalgebiet 21 gegenüberliegt, zu einem Bereich, in dem sich das Gate-Pad 18 befindet, und einem Bereich, in dem sich der Gate-Runner 19 befindet. Genauer gesagt erstreckt sich die Gate-Elektrode 16 bis zu einer Begrenzung 51, die in dem Bereich endet, in dem sich das Gate-Pad 18 befindet. Die Gate-Elektrode 16 erstreckt sich außerdem bis zu einer Begrenzung 55, die an der Außenkante des Bereichs endet, in dem sich der Gate-Runner 19 befindet. Der Zwischenschicht-Isolierfilm 17 umfasst eine erste Öffnung 28, die in dem Bereich angeordnet ist, in dem sich das Gate-Pad 18 befindet, und die in Dickenrichtung in den Zwischenschicht-Isolierfilm 17 eindringt, sowie eine zweite Öffnung 29, die in dem Bereich angeordnet ist, in dem sich der Gate-Runner 19 befindet, und die in Dickenrichtung in den Zwischenschicht-Isolierfilm 17 eindringt. Das Gate-Pad 18 ist durch Ausfüllen der ersten Öffnung 28 mit der Gate-Elektrode 16 verbunden. Der Gate-Runner 19 ist durch Ausfüllen der zweiten Öffnung 29 mit der Gate-Elektrode 16 verbunden. Der Zwischenschicht-Isolierfilm 17 enthält eine dritte Öffnung 30, die in dem Bereich angeordnet ist, in dem sich das p+-Kontaktgebiet 27 befindet, und die in Dickenrichtung des Zwischenschicht-Isolierfilms 17 verläuft. Das Source-Pad 20 füllt die dritte Öffnung 30 aus.
  • Hier umfasst die Gate-Elektrode 16: einen ersten Bereich 31, der mit dem Gate-Pad 18 verbunden ist, einen zweiten Bereich 32, der mit dem Gate-Runner 19 verbunden ist, und einen dritten Bereich 33 und einen vierten Bereich 34, die zwischen dem ersten Bereich 31 und dem zweiten Bereich 32 angeordnet sind und sich in einer ersten Richtung (durch den Pfeil D1 angezeigt), die durch eine Richtung vom ersten Bereich 31 zum zweiten Bereich 32 angezeigt wird, voneinander unterscheiden. In einem Querschnitt senkrecht zu der ersten Richtung hat die Gate-Elektrode 16 in dem vierten Bereich 34 eine kleinere Querschnittsfläche als die Gate-Elektrode 16 in dem dritten Bereich 33. In der vorliegenden Ausführungsform weist die Gate-Elektrode 16 im dritten Bereich 33 eine Dicke T1 auf, die gleich der Dicke T1 der Gate-Elektrode 16 im vierten Bereich 34 ist.
  • 5 ist eine schematische Querschnittsansicht der Gate-Elektrode 16 im dritten Bereich 33 entlang des Liniensegments V-V in 3. 6 ist eine schematische Querschnittsansicht der Gate-Elektrode 16 im vierten Bereich 34 entlang des Liniensegments VI-VI in 3. In 3 ist die Richtung vom ersten Bereich 31 zum zweiten Bereich 32 durch den Pfeil D1 gekennzeichnet. Die durch den Pfeil D1 angezeigte Richtung ist die gleiche wie die durch den Pfeil W2 angezeigte. 5 und 6 zeigen Querschnitte senkrecht zur ersten Richtung.
  • Unter Bezugnahme auf 3 bis 6 weist die Gate-Elektrode 16 im vierten Bereich 34 gemäß der vorliegenden Ausführungsform ein Durchgangsloch 35 auf, das in Dickenrichtung der Halbleiterschicht 14 mit großer Bandlücke durchdringt. Die Wandflächen, die das Durchgangsloch 35 bilden, haben in Dickenrichtung der Halbleiterschicht 14 mit großer Bandlücke gesehen eine rechteckige Form. Es wird eine Vielzahl solcher Durchgangslöcher 35 gebildet. Die mehreren Durchgangslöcher 35 sind in einer Richtung senkrecht zu der durch den Pfeil D1 dargestellten Richtung voneinander beabstandet. In der vorliegenden Ausführungsform sind fünf Durchgangslöcher 35 ausgebildet. Die Querschnittsfläche der Gate-Elektrode 16 im vierten Bereich 34 ist um die Fläche, die von den Durchgangslöchern 35 belegt wird, kleiner als die der Gate-Elektrode 16 im dritten Bereich 33.
  • Gemäß dem obigen Transistor 11a ist das Gate-Pad 18 mit der Gate-Elektrode 16 verbunden, indem die erste Öffnung 28 ausgefüllt wird, und der Gate-Runner 19 ist mit der Gate-Elektrode 16 verbunden, indem die zweite Öffnung 29 ausgefüllt wird. Im obigen Transistor 11a umfasst die Gate-Elektrode 16 den ersten Bereich 31, der mit dem Gate-Pad 18 verbunden ist, den zweiten Bereich 32, der mit dem Gate-Runner 19 verbunden ist, und den dritten Bereich 33 und den vierten Bereich 34, die zwischen dem ersten Bereich 31 und dem zweiten Bereich 32 angeordnet sind und sich an verschiedenen Positionen in der ersten Richtung befinden, die durch die Richtung vom ersten Bereich 31 zum zweiten Bereich 32 angegeben wird. In einem Querschnitt senkrecht zur ersten Richtung ist die Querschnittsfläche der Gate-Elektrode 16 im vierten Bereich 34 kleiner als die der Gate-Elektrode 16 im dritten Bereich 33. Dadurch kann der vierte Bereich 34 als Innenwiderstand des Transistors 11a dienen. In diesem Fall kann der Innenwiderstand im vierten Bereich 34 so eingestellt werden, dass die Auswirkungen von Überspannungen aufgrund von Spannungssprüngen reduziert werden. Er ist auch wirksam bei der Unterdrückung von Schwingungen. Darüber hinaus ist der vierte Bereich 34, der als Innenwiderstand dient, nicht von der Gate-Elektrode 16 getrennt, sondern in die Gate-Elektrode 16 integriert. Dies führt zu einer kleineren Fläche, die von der Gate-Elektrode 18 eingenommen wird. Daher ist der obige Transistor 11a in der Lage, die Auswirkungen von Überspannungen zu reduzieren und kann leicht verkleinert werden.
  • Der Transistor 11a gemäß Ausführungsform 1 wird z.B. wie folgt hergestellt. Zunächst wird ein SiC-Substrat 13 hergestellt, und auf einer Oberfläche des Substrats wird eine Halbleiterschicht 14 mit großer Bandlücke gebildet. Anschließend wird in dem Bereich, in dem die Transistorzellen 22 angeordnet werden sollen, eine Dotierung durch Ionenimplantation vorgenommen, um ein p--Körpergebiet 25, ein n+-Source-Gebiet 26 und ein p+-Kontaktgebiet 27 zu bilden. Anschließend wird ein Graben 36 gebildet, gefolgt von der Bildung eines Gate-Isolierfilms 15 und einer Gate-Elektrode 16 aus Polysilizium. Zu diesem Zeitpunkt wird die Gate-Elektrode 16 in Dickenrichtung der Halbleiterschicht 14 mit großer Bandlücke gesehen so ausgebildet, dass sie den Bereich erreicht, in dem sich ein Gate-Pad 18 befinden soll, und den Bereich, in dem sich ein Gate-Runner 19 befinden soll. Als nächstes wird ein Durchgangsloch 35 an der Position gebildet, die dem vierten Bereich der Gate-Elektrode 16 entspricht, und dann wird ein Zwischenschicht-Isolierfilm 17 gebildet, um die Halbleiterschicht 14 mit großer Bandlücke, den Gate-Isolierfilm 15 und die Gate-Elektrode 16 abzudecken. Danach werden eine erste Öffnung 28, eine zweite Öffnung 29 und eine dritte Öffnung 30, eine Source-Elektrode, die einen ohmschen Kontakt herstellen kann, und eine Drain-Elektrode auf der anderen Oberfläche des SiC-Substrats 13 gebildet. Als nächstes werden das Gate-Pad 18, der Gate-Runner 19 und das Source-Pad 20 an vorbestimmten Positionen ausgebildet, wodurch der Transistor 11a hergestellt wird.
  • In der vorliegenden Ausführungsform weist die Gate-Elektrode 16 im vierten Bereich 34 die Durchgangslöcher 35 auf, die in Dickenrichtung der Halbleiterschicht 14 mit großer Bandlücke durchdringend vorgesehen sind. Der Transistor 11 a ist somit ein Transistor, dessen Querschnittsfläche im vierten Bereich 34 mit den in der Gate-Elektrode 16 im vierten Bereich 34 enthaltenen Durchgangslöchern 35 leicht verringert werden kann.
  • In der vorliegenden Ausführungsform ist die Halbleiterschicht 14 mit großer Bandlücke eine SiC-Halbleiterschicht. Der Transistor 11a ist somit ein Transistor, der einen großen Strom führen kann und gleichzeitig eine hohe Durchbruchspannung gewährleistet.
  • Bei der vorliegenden Ausführungsform ist das Material für die Gate-Elektrode 16 Polysilizium. Der Widerstand von Polysilizium lässt sich leicht durch Einstellen der Konzentration der einzubringenden Verunreinigungen steuern. Der Transistor 11a ist somit ein Transistor, der leicht auf einen gewünschten Innenwiderstand eingestellt werden kann.
  • Im obigen Transistor 11a weist die Gate-Elektrode 16 eine konstante Verunreinigungskonzentration auf. Dies erleichtert die Herstellung des Transistors 11a.
  • In der obigen Ausführungsform haben die Wandflächen, die das Durchgangsloch 35 bilden, in Dickenrichtung der Halbleiterschicht 14 mit großer Bandlücke gesehen eine rechteckige Form. Die Wandflächen, aus denen das Durchgangsloch 35 gebildet ist, können jedoch auch eine quadratische, runde oder ovale Form haben, ohne darauf beschränkt zu sein. Darüber hinaus kann die Vielzahl der Durchgangslöcher 35 eine Kombination verschiedener Lochformen sein. Es kann auch ein einziges Durchgangsloch 35 vorhanden sein.
  • In der obigen Ausführungsform ist der Graben 36 aus Wandflächen gebildet, die sich in vertikaler Richtung, d. h. in Dickenrichtung der Halbleiterschicht 14 mit großer Bandlücke, erstrecken. Die Wandflächen, aus denen der Graben 36 gebildet ist, können jedoch auch in Bezug auf die Dickenrichtung der Halbleiterschicht 14 mit großer Bandlücke geneigt sein, um eine größere Fläche auf der Öffnungsseite zu erhalten. Genauer gesagt kann der Graben 36 so konfiguriert sein, dass die Öffnungsfläche in Dickenrichtung der Halbleiterschicht 14 mit großer Bandlücke betrachtet zur Seite des SiC-Substrats 13 hin abnimmt.
  • (Ausführungsform 2)
  • Im Folgenden wird eine weitere Ausführungsform, nämlich Ausführungsform 2, beschrieben. 7 ist eine schematische Querschnittsansicht eines Abschnitts der Gate-Elektrode, die in einem Transistor gemäß Ausführungsform 2 enthalten ist. 8 ist eine schematische Querschnittsansicht entlang der Linie VIII-VIII in 7. Der Transistor gemäß Ausführungsform 2 unterscheidet sich von dem gemäß Ausführungsform 1 dadurch, dass in der Gate-Elektrode im vierten Bereich kein Durchgangsloch ausgebildet ist und dass die Gate-Elektrode im vierten Bereich dünner ist als die Gate-Elektrode im dritten Bereich.
  • Unter Bezugnahme auf die 7 und 8 ist in einer Gate-Elektrode 41, die in dem Transistor 11b gemäß Ausführungsform 2 enthalten ist, eine Stufe 42 zwischen der Gate-Elektrode 41 in einem dritten Bereich 43 und der Gate-Elektrode 41 in einem vierten Bereich 44 ausgebildet, und die Gate-Elektrode 41 in dem vierten Bereich 44 hat eine Dicke T2, die kleiner ist als eine Dicke T3 der Gate-Elektrode 41 in dem dritten Bereich 43. Ein solcher Transistor 11b ist ein Transistor, bei dem die Querschnittsfläche der Gate-Elektrode 41 in dem vierten Bereich 44 durch Einstellen der Dicke T2 der Gate-Elektrode 41 in dem vierten Bereich 44 und der Dicke T3 der Gate-Elektrode 41 in dem dritten Bereich 43 leicht reduziert werden kann.
  • (Ausführungsform 3)
  • Im Folgenden wird eine weitere Ausführungsform, nämlich Ausführungsform 3, beschrieben. 9 ist eine schematische Querschnittsansicht eines Abschnitts eines Transistors gemäß Ausführungsform 3. Der Transistor gemäß Ausführungsform 3 unterscheidet sich von dem gemäß Ausführungsform 1 dadurch, dass eine planare Gate-Struktur verwendet wird.
  • Unter Bezugnahme auf 9 umfasst der Transistor 11c gemäß Ausführungsform 3 eine Drain-Elektrode 12, ein SiC-Substrat 13, eine Halbleiterschicht 14 mit großer Bandlücke, einen Gate-Isolierfilm 15, eine Gate-Elektrode 16, einen Zwischenschicht-Isolierfilm 17, ein Gate-Pad 18, einen Gate-Runner 19 und ein Source-Pad 20. Der Transistor 11c der vorliegenden Ausführungsform hat eine planare Gate-Struktur. Die Kanalgebiete 21 erstrecken sich im Gegensatz zu denen des Transistors 11a gemäß Ausführungsform 1 entlang einer Ebene, die senkrecht zur Dickenrichtung der Halbleiterschicht 14 mit großer Bandlücke liegt.
  • Auch im Transistor 11c gemäß dieser Konfiguration kann der Effekt der Überspannung reduziert und die Größe leicht verringert werden.
  • (Ausführungsform 4)
  • Im Folgenden wird eine weitere Ausführungsform, nämlich Ausführungsform 4, beschrieben. 10 ist eine schematische Draufsicht auf eine Halbleitervorrichtung mit dem Transistor gemäß Ausführungsform 1, in Dickenrichtung des Substrats gesehen.
  • Wie in 10 gezeigt, ist eine Halbleitervorrichtung 61 auf einer Wärmeableitungsplatte angeordnet und umfasst: ein Isoliersubstrat 63 mit einem Schaltungsmuster 64, den zuvor beschriebenen Transistor 11a, einen Transistor 11d mit einer ähnlichen Konfiguration wie der Transistor 11a, eine Schottky-Diode 65c, eine Vielzahl von Anschlüssen 67a, 67b, 67c, eine Vielzahl von Drähten 68a, 68b, 68c, 68d, 68e, 68f, 68g, 68h und ein Gehäuse 66. Bei den Transistoren 11a und 11d ist der Gate-Runner 19 in der Abbildung weggelassen und das Gate-Pad 18 und das Source-Pad 20 sind in der Abbildung vereinfacht dargestellt.
  • Das Gehäuse 66 besteht z. B. aus Harz mit isolierenden Eigenschaften. In der vorliegenden Ausführungsform hat das Gehäuse 66 die Form eines rechteckigen Rohrs, das in X-Richtung länger ist als in Y-Richtung. Das Gehäuse 66 umfasst einen ersten Wandabschnitt 69a, einen zweiten Wandabschnitt 69b, einen dritten Wandabschnitt 69c und einen vierten Wandabschnitt 69d. Der erste Wandabschnitt 69a und der zweite Wandabschnitt 69b sind so angeordnet, dass sie einander in X-Richtung gegenüberliegen. Der dritte Wandabschnitt 69c und der vierte Wandabschnitt 69d sind so angeordnet, dass sie einander in der Y-Richtung gegenüberliegen. Das Gehäuse 66 ist beispielsweise durch einen Klebstoff an der Wärmeableitungsplatte befestigt. Es ist zu beachten, dass in 10 die Z-Richtung in 1 bis 9 die Richtung ist, die orthogonal zur X-Richtung und zur Y-Richtung verläuft.
  • Das Isoliersubstrat 63 ist in einem Bereich angeordnet, der von den ersten bis vierten Wandabschnitten 69a bis 69d umgeben ist. Das Isoliersubstrat 63 besteht zum Beispiel aus Keramik.
  • Das Schaltungsmuster 64 ist in Kontakt mit einer Oberfläche des Isoliersubstrats 63 in Dickenrichtung des Isoliersubstrats 63 angeordnet. Das Schaltungsmuster 64 setzt sich aus einer Vielzahl von Leiterplatten zusammen. In der vorliegenden Ausführungsform umfasst das Schaltungsmuster 64 insbesondere eine erste Leiterplatte 64a, eine zweite Leiterplatte 64b, eine dritte Leiterplatte 64c und eine vierte Leiterplatte 64d. In der vorliegenden Ausführungsform besteht das Schaltungsmuster 64 aus sogenannten Kupferverbindungen.
  • Die Transistoren 11a und 11d sind jeweils mit der dritten Leiterplatte 64c verbunden. Die Schottky-Diode 65c ist mit der vierten Leiterplatte 64d verbunden.
  • Die Schottky-Diode 65c hat eine Kathodenelektrode, die auf einer gegenüberliegenden Oberflächenseite gegenüber der vierten Leiterplatte 64d angeordnet ist, und eine Anodenelektrode, die auf einer Oberfläche auf der gegenüberliegenden Seite der gegenüberliegenden Oberfläche in Dickenrichtung des Isoliersubstrats 63 angeordnet ist.
  • Im Transistor 11a ist die Drain-Elektrode auf einer der dritten Leiterplatte 64c gegenüberliegenden Fläche angeordnet. Der Transistor 11a umfasst das Source-Pad 20 und das Gate-Pad 18.
  • Die Anschlüsse 67a bis 67c sind aus Metall gefertigt. In der vorliegenden Ausführungsform werden die Anschlüsse 67a bis 67c beispielsweise durch Biegen eines flachen Metallteils gebildet. In der Halbleitervorrichtung 61 wird durch die Verwendung der Anschlüsse 67a bis 67c die elektrische Verbindung nach außen sichergestellt. Die drei Anschlüsse 67a bis 67c sind jeweils an dem Gehäuse 66 befestigt. Genauer gesagt sind der Anschluss 67a und der Anschluss 67b an dem ersten Wandabschnitt 69a des Gehäuses 66 angebracht und in Y-Richtung voneinander beabstandet. Der Anschluss 67c ist an dem zweiten Wandabschnitt 69b befestigt.
  • Der Anschluss 67a und die erste Leiterplatte 64a sind über den Draht 68a elektrisch verbunden. Der Anschluss 67b und die zweite Leiterplatte 64b sind über den Draht 68b elektrisch verbunden. Das Gate-Pad 18 des Transistors 11d und die erste Leiterplatte 64a sind über den Draht 68c elektrisch miteinander verbunden. Das Source-Pad 20 des Transistors 11d und die zweite Leiterplatte 64b sind über den Draht 68d elektrisch verbunden. Die Drain-Elektrode des Transistors 11d, die sich auf seiner Oberfläche gegenüber der Seite befindet, auf der sich das Gate-Pad 18 und das Source-Pad 20 befinden, und die dritte Leiterplatte 64c sind elektrisch verbunden. Das Gate-Pad 18 des Transistors 11a und die erste Leiterplatte 64a sind über den Draht 68e elektrisch verbunden. Das Source-Pad 20 des Transistors 11a und die zweite Leiterplatte 64b sind über den Draht 68f elektrisch verbunden. Die Drain-Elektrode des Transistors 11a, die sich auf seiner Oberfläche gegenüber der Seite befindet, auf der sich das Gate-Pad 18 und das Source-Pad 20 befinden, und die dritte Leiterplatte 64c sind elektrisch verbunden. Die dritte Leiterplatte 64c und die vierte Leiterplatte 64d sind über den Draht 68g verbunden. Die Kathodenelektrode der Schottky-Diode 65c und die vierte Leiterplatte 64d sind elektrisch miteinander verbunden. Die Anodenelektrode der Schottky-Diode 65c und der Anschluss 67c sind über den Draht 68h elektrisch verbunden. Die Drähte 68a bis 68h sind jeweils mit dem Transistor 11a oder einem anderen Bauteil verbunden, z. B. durch Ultraschallbonden.
  • Gemäß der Halbleitervorrichtung 61 mit dieser Konfiguration enthalten die Transistoren 11a und 11d jeweils den vierten Bereich 34, der als Innenwiderstand dient, wodurch die Notwendigkeit entfällt, ein zusätzliches Element bereitzustellen, das dem Gate-Widerstand in einer Schaltung außerhalb des Transistors 11a entspricht. Der Herstellungsprozess kann somit vereinfacht werden.
  • (Weitere Ausführungsformen)
  • In den obigen Ausführungsformen ist die Halbleiterschicht 14 mit großer Bandlücke eine SiC-Halbleiterschicht. Die Halbleiterschicht 14 mit großer Bandlücke kann jedoch auch eine SiC-Halbleiterschicht, eine AIN-Halbleiterschicht, eine GaN-Halbleiterschicht oder eine Galliumoxid (Ga2O3)-Halbleiterschicht sein, ohne darauf beschränkt zu sein. Eine solche Halbleiterschicht 14 mit großer Bandlücke ist in der Lage, einen großen Strom zu leiten und gleichzeitig eine hohe Durchbruchspannung zu gewährleisten, und eignet sich für den zuvor erwähnten Transistor.
  • In den obigen Ausführungsformen ist der Transistor ein MOSFET. Der Transistor kann jedoch auch ein Bipolar-Transistor mit isoliertem Gate (IGBT) sein.
  • Es sollte verstanden werden, dass die hier offenbarten Ausführungsformen in jeder Hinsicht der Veranschaulichung dienen und nicht einschränkend sind. Der Umfang der vorliegenden Erfindung wird durch die Begriffe der Ansprüche und nicht durch die obige Beschreibung definiert und soll alle Änderungen innerhalb des Umfangs und der Bedeutung umfassen, die den Begriffen der Ansprüche entsprechen.
  • Bezugszeichenliste
    • 11a, 11b, 11c, 11d
    Transistor
    12
    Drain-Elektrode
    13
    SiC-Substrat
    14
    Halbleiterschicht mit großer Bandlücke
    15
    Gate-Isolierfilm
    16,41
    Gate-Elektrode
    17
    Zwischenschicht-Isolierfilm
    18
    Gate-Pad
    19
    Gate-Runner
    20
    Source-Pad
    21
    Kanalgebiet
    22
    Transistorzelle
    23
    n--Driftbereich
    24, 27
    p+-Kontaktgebiet
    25
    p--Körpergebiet
    26
    n+-Source-Gebiet
    28
    Erste Öffnung
    29
    Zweite Öffnung
    30
    Dritte Öffnung
    31
    Erster Bereich
    32
    Zweiter Bereich
    33, 43
    Dritter Bereich
    34, 44
    Vierter Bereich
    35
    Durchgangsloch
    36
    Graben
    37, 38, 39
    Bereich
    42
    Stufe
    51,52,53,54,55
    Begrenzung
    61
    Halbleitervorrichtung
    63
    Isoliersubstrat
    64
    Schaltungsmuster
    64a
    Erste Leiterplatte
    64b
    Zweite Leiterplatte
    64c
    Dritte Leiterplatte
    64d
    Vierte Leiterplatte
    65c
    Schottky-Diode
    66
    Gehäuse
    67a, 67b, 67c
    Anschluss
    68a, 68b, 68c, 68d, 68e, 68f, 68g, 68h
    Draht
    69a
    Erster Wandabschnitt
    69b
    Zweiter Wandabschnitt
    69c
    Dritter Wandabschnitt
    69d
    Vierter Wandabschnitt
    D1, W1, W2, X, Y, Z
    Pfeil
    P1, P2, P3, P4
    Position
    T1, T2, T3
    Dicke
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 202060648 A [0002]
    • WO 2015080162 A1 [0004]

Claims (7)

  1. Transistor, umfassend: eine Halbleiterschicht mit großer Bandlücke, die eine Vielzahl von Transistorzellen mit einem Kanalgebiet enthält; ein Gate-Isolierfilm, der auf der Halbleiterschicht mit großer Bandlücke angeordnet ist; eine Gate-Elektrode, die in einem Bereich angeordnet ist, der dem Kanalgebiet gegenüberliegt, wobei sich der Gate-Isolierfilm dazwischen befindet; einen Zwischenschicht-Isolierfilm, der die Halbleiterschicht mit großer Bandlücke, den Gate-Isolierfilm und die Gate-Elektrode bedeckt; ein Gate-Pad aus einem leitfähigen Material, das auf dem Zwischenschicht-Isolierfilm angeordnet ist; und einen Gate-Runner aus einem leitenden Material, der an einer vom Gate-Pad entfernten Position auf dem Zwischenschicht-Isolierfilm angeordnet ist; wobei sich in Dickenrichtung der Halbleiterschicht mit großer Bandlücke die Gate-Elektrode von dem Bereich, der dem Kanalgebiet gegenüberliegt, zu einem Bereich, in dem sich das Gate-Pad befindet, und einem Bereich, in dem sich der Gate-Runner befindet, erstreckt, wobei der Zwischenschicht-Isolierfilm eine erste Öffnung, die in dem Bereich angeordnet ist, in dem sich das Gate-Pad befindet, und die in eine Dickenrichtung des Zwischenschicht-Isolierfilms eindringt, und eine zweite Öffnung, die in dem Bereich angeordnet ist, in dem sich der Gate-Runner befindet, und die in die Dickenrichtung des Zwischenschicht-Isolierfilms eindringt, aufweist, wobei das Gate-Pad durch Auffüllen der ersten Öffnung mit der Gate-Elektrode verbunden ist, wobei der Gate-Runner durch Ausfüllen der zweiten Öffnung mit der Gate-Elektrode verbunden ist, wobei die Gate-Elektrode umfasst: einen ersten Bereich, der mit dem Gate-Pad verbunden ist, einen zweiten Bereich, der mit dem Gate-Runner verbunden ist, und einen dritten Bereich und einen vierten Bereich, die zwischen dem ersten und dem zweiten Bereich angeordnet sind und sich in einer ersten Richtung, die durch eine Richtung vom ersten Bereich zum zweiten Bereich angezeigt wird, voneinander unterscheiden, wobei in einem Querschnitt senkrecht zur ersten Richtung die Gate-Elektrode im vierten Bereich eine Querschnittsfläche aufweist, die kleiner ist als eine Querschnittsfläche der Gate-Elektrode im dritten Bereich.
  2. Transistor nach Anspruch 1, wobei die Gate-Elektrode im vierten Bereich ein Durchgangsloch aufweist, das in Dickenrichtung der Halbleiterschicht mit großer Bandlücke durchdringt.
  3. Transistor nach Anspruch 1 oder 2, wobei die Gate-Elektrode im vierten Bereich eine geringere Dicke aufweist als die Gate-Elektrode im dritten Bereich.
  4. Transistor nach einem der Ansprüche 1 bis 3, wobei die Halbleiterschicht mit großer Bandlücke eine SiC-Halbleiterschicht, eine AIN-Halbleiterschicht, eine GaN-Halbleiterschicht oder eine Galliumoxid-Halbleiterschicht ist.
  5. Transistor nach einem der Ansprüche 1 bis 4, wobei das Material der Gate-Elektrode Polysilizium ist.
  6. Transistor nach einem der Ansprüche 1 bis 5, wobei die Gate-Elektrode eine konstante Verunreinigungskonzentration aufweist.
  7. Halbleitervorrichtung, umfassend: ein Isoliersubstrat mit einem Schaltungsmuster; und den Transistor nach einem der Ansprüche 1 bis 6, der auf dem Schaltungsmuster angeordnet ist.
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