WO2024101130A1 - 半導体装置 - Google Patents

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WO2024101130A1
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gate
electrode
pad
region
resistor
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誠悟 森
佑紀 中野
弘章 白神
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ローム株式会社
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • Patent document 1 discloses a semiconductor device including a semiconductor substrate, a MOS gate, a p-type region, an interlayer insulating film, a gate polysilicon layer, a gate pad, and a contact electrode.
  • the MOS gate includes a plurality of gate electrodes embedded in a plurality of trenches formed in the semiconductor substrate.
  • the p-type region is formed in the surface layer of the semiconductor substrate at a distance from the MOS gate.
  • the interlayer insulating film covers the MOS gate and the p-type region on the semiconductor substrate.
  • the gate polysilicon layer is provided as a gate resistor.
  • the gate polysilicon layer is disposed on a portion of the interlayer insulating film that covers the p-type region, at a distance from the MOS gate, and faces the p-type region across the interlayer insulating film.
  • the gate pad is disposed on the gate polysilicon layer and is electrically connected to the gate polysilicon layer.
  • the contact electrode is disposed on the gate polysilicon layer at a distance from the gate pad, and is electrically connected to the gate polysilicon layer.
  • the present disclosure provides a semiconductor device having a novel layout associated with a resistor.
  • the present disclosure provides a semiconductor device including: a chip having a main surface; a trench electrode type gate structure formed on the main surface and having a resistor portion; a pad electrode arranged on the main surface so as to overlap the resistor portion and having a first electrical connection portion to the resistor portion; and a wiring electrode arranged on the main surface so as to overlap the resistor portion at a position different from the pad electrode, having a second electrical connection portion to the resistor portion, and electrically connected to the pad electrode via the resistor portion.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a trench electrode type first gate structure formed on the main surface and having a resistor portion, a trench electrode type second gate structure formed on the main surface at a distance from the first gate structure and not having the resistor portion, and a pad electrode disposed on the main surface so as to overlap the resistor portion of the first gate structure and the second gate structure, having an electrical connection portion to the resistor portion and not having an electrical connection portion to the second gate structure.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a trench electrode type first gate structure formed on the main surface and having a resistor portion, a trench electrode type second gate structure formed on the main surface at a distance from the first gate structure and not having the resistor portion, and a pad electrode arranged on the main surface so as to overlap the resistor portion of the first gate structure and not overlap the second gate structure, having an electrical connection portion to the resistor portion and not having an electrical connection portion to the second gate structure.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a first gate structure of a trench electrode type formed on the main surface and having a resistor portion, a second gate structure of a trench electrode type formed on the main surface at a distance from the first gate structure and not having the resistor portion, a third gate structure of a trench electrode type formed on the main surface at a distance from the first gate structure and the second gate structure and not having the resistor portion, and a pad electrode arranged on the main surface overlapping the resistor portion of the first gate structure and the second gate structure but not overlapping the third gate structure, having an electrical connection portion to the resistor portion, and not having an electrical connection portion to the second gate structure and the third gate structure.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a mesa portion defined on the main surface by a first surface portion located inside the main surface, a second surface portion recessed in the thickness direction outside the first surface portion, and a connection surface portion connecting the first surface portion and the second surface portion, and a trench electrode type gate structure having a resistor portion formed on the first surface portion.
  • the present disclosure provides a semiconductor device including: a chip having a main surface; a plurality of trench electrode type gate structures formed on the main surface; an interlayer film covering the plurality of gate structures on the main surface; a pad electrode disposed on the interlayer film so as to overlap at least one of the gate structures and electrically connected to at least one of the gate structures through the interlayer film; and a wiring electrode disposed on the interlayer film at a distance from the pad electrode, electrically connected to at least one of the gate structures through the interlayer film, and electrically connected to the pad electrode via a portion of at least one of the gate structures.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a trench electrode type gate structure having a resistor formed on the main surface, and a trench electrode type source structure formed on the main surface adjacent to the gate structure.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a trench electrode type gate structure formed in a strip shape extending in a first direction on the main surface and having a resistor, and a trench electrode type electrode structure formed on the main surface at a distance from the gate structure in the first direction and to which a potential different from that of the gate structure is applied.
  • the present disclosure provides a semiconductor device including: a chip having a main surface; a trench electrode type gate structure formed on the main surface and having a resistor portion; a trench electrode type first electrode structure formed on the main surface at a distance from the gate structure in one direction and to which a potential different from that of the gate structure is applied; and a trench electrode type second electrode structure formed on the main surface at a distance from the gate structure in an orthogonal direction perpendicular to the one direction and to which a potential different from that of the gate structure is applied.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a trench electrode type gate structure formed on the main surface and partially including a resistor portion, a pad electrode arranged on the main surface so as to overlap the resistor portion and having an electrical connection portion to the resistor portion, and a pad insulating film covering the connection portion of the pad electrode and having a pad opening that exposes an area of the pad electrode outside the connection portion.
  • the present disclosure provides a semiconductor device including a gate pad, a gate wiring physically separated from the gate pad, and a gate resistor having a parallel resistance circuit including a plurality of resistance elements and electrically interposed between the gate pad and the gate wiring.
  • FIG. 1 is a plan view showing a semiconductor device according to a specific embodiment.
  • FIG. 2 is a cross-sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view showing an example of the layout of the first main surface.
  • FIG. 4 is an enlarged plan view showing an example of the layout of active regions.
  • FIG. 5 is an enlarged plan view showing an example of the layout of the first side end region.
  • FIG. 6 is an enlarged plan view showing an example layout of the first termination region.
  • FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII shown in FIG.
  • FIG. 9 is a cross-sectional view taken along line IX-IX shown in FIG.
  • FIG. 10 is a cross-sectional view taken along line X-X shown in FIG.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI shown in FIG.
  • FIG. 12 is a cross-sectional view taken along line XII-XII shown in FIG.
  • FIG. 13 is a cross-sectional view taken along the line XIII-XIII shown in FIG.
  • FIG. 14 is a cross-sectional view showing the structure of the outer periphery region.
  • FIG. 15 is a plan view showing the pad region.
  • FIG. 16 is a plan view showing an example of the layout of gate electrodes and source electrodes.
  • FIG. 17 is an enlarged plan view showing a main part of FIG. 16 together with a gate structure.
  • FIG. 18 is an enlarged plan view showing an example of the layout of the region XVIII shown in FIG.
  • FIG. 19 is an enlarged plan view showing a first gate structure according to the first layout example.
  • FIG. 20 is a cross-sectional view taken along the line XX-XX shown in FIG. 21 is a cross-sectional view taken along line XXI-XXI shown in FIG. 19.
  • FIG. 22 is a cross-sectional view taken along line XXII-XXII shown in FIG. 19.
  • FIG. 23 is a cross-sectional view taken along the line XXIII-XXIII shown in FIG. 19.
  • FIG. 24 is a circuit diagram showing the electrical configuration of the gate resistor.
  • FIG. 22 is a cross-sectional view taken along line X
  • FIG. 25 is an enlarged plan view showing a first gate structure according to the second layout example.
  • FIG. 26 is an enlarged plan view showing a first gate structure according to the third layout example.
  • FIG. 27 is a cross-sectional view showing another example of the chip.
  • FIG. 28 is a cross-sectional view showing another example of the chip.
  • this phrase includes a numerical value (shape) that is equal to the numerical value (shape) of the comparison target, as well as a numerical error (shape error) within a range of ⁇ 10% based on the numerical value (shape) of the comparison target.
  • shape a numerical value that is equal to the numerical value (shape) of the comparison target
  • error a numerical error within a range of ⁇ 10% based on the numerical value (shape) of the comparison target.
  • the words “first,” “second,” “third,” etc. are used, but these are symbols attached to the names of each structure to clarify the order of explanation, and are not used with the intention of limiting the names of each structure.
  • the conductivity type of a semiconductor region is indicated using “p-type” or “n-type”, but “p-type” may also be referred to as the “first conductivity type” and “n-type” as the “second conductivity type”. Of course, “n-type” may also be referred to as the "first conductivity type” and “p-type” as the “second conductivity type”.
  • P-type is a conductivity type resulting from a trivalent element
  • n-type is a conductivity type resulting from a pentavalent element.
  • the trivalent element is at least one of boron, aluminum, gallium, and indium.
  • the pentavalent element is at least one of nitrogen, phosphorus, arsenic, antimony, and bismuth.
  • FIG. 1 is a plan view showing a semiconductor device 1 according to a specific embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG. 1.
  • FIG. 3 is a plan view showing an example layout of a first main surface 3.
  • the semiconductor device 1 is a semiconductor switching device including an insulated gate type transistor structure.
  • the transistor structure may be referred to as a MISFET structure (Metal Insulator Semiconductor Field Effect Transistor structure).
  • semiconductor device 1 includes chip 2 that includes a single crystal of a wide bandgap semiconductor and is formed in a hexahedral shape (specifically, a rectangular parallelepiped shape).
  • semiconductor device 1 is a "wide bandgap semiconductor device.”
  • Chip 2 may also be referred to as a “semiconductor chip,” a "wide bandgap semiconductor chip,” or the like.
  • a wide bandgap semiconductor is a semiconductor that has a bandgap that exceeds the bandgap of Si (silicon). Examples of wide bandgap semiconductors include GaN (gallium nitride), SiC (silicon carbide), and C (diamond).
  • the chip 2 is a "SiC chip” that includes hexagonal SiC single crystal as an example of a wide band gap semiconductor.
  • the semiconductor device 1 is a "SiC semiconductor device.”
  • the semiconductor device 1 may also be referred to as a "SiC-MISFET.”
  • the hexagonal SiC single crystal has multiple polytypes including 2H (Hexagonal)-SiC single crystal, 4H-SiC single crystal, 6H-SiC single crystal, and the like.
  • the chip 2 includes 4H-SiC single crystal, but the chip 2 may include other polytypes.
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed in a plan view from their normal direction Z (hereinafter simply referred to as "plan view").
  • the normal direction Z is also the thickness direction of the chip 2.
  • the first main surface 3 and the second main surface 4 are preferably formed by the c-plane of a SiC single crystal.
  • the first main surface 3 is formed by the silicon surface ((0001) surface) of the SiC single crystal
  • the second main surface 4 is formed by the carbon surface ((000-1) surface) of the SiC single crystal.
  • the first main surface 3 and the second main surface 4 may have an off angle inclined at a predetermined angle in a predetermined off direction with respect to the c-plane.
  • the off direction is preferably the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the off angle may be greater than 0° and less than or equal to 10°.
  • the off angle is preferably less than or equal to 5°.
  • the first side surface 5A and the second side surface 5B extend in a first direction X along the first main surface 3 and face a second direction Y that intersects (specifically, perpendicular to) the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the first direction X may be the m-axis direction ([1-100] direction) of the SiC single crystal
  • the second direction Y may be the a-axis direction of the SiC single crystal.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal.
  • the third side surface 5C side in the first direction X may be referred to as one side of the first direction X
  • the fourth side surface 5D side in the first direction X may be referred to as the other side of the first direction X
  • the first side surface 5A side in the second direction Y may be referred to as one side of the second direction Y
  • the second side surface 5B side in the second direction Y may be referred to as the other side of the second direction Y.
  • the chip 2 may have a thickness of 5 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the chip 2 may be set to a value belonging to any one of the following ranges: 5 ⁇ m or more and 25 ⁇ m or less, 25 ⁇ m or more and 50 ⁇ m or less, 50 ⁇ m or more and 75 ⁇ m or less, 75 ⁇ m or more and 100 ⁇ m or less, 100 ⁇ m or more and 125 ⁇ m or less, 125 ⁇ m or more and 150 ⁇ m or less, 150 ⁇ m or more and 175 ⁇ m or less, and 175 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the chip 2 is preferably 100 ⁇ m or less.
  • the first to fourth sides 5A to 5D may have a length of 0.5 mm or more and 20 mm or less in plan view.
  • the length of the first to fourth sides 5A to 5D may be set to a value that falls within any one of the following ranges: 0.5 mm or more and 5 mm or less, 5 mm or more and 10 mm or less, 10 mm or more and 15 mm or less, and 15 mm or more and 20 mm or less. It is preferable that the length of the first to fourth sides 5A to 5D is 5 mm or more.
  • the semiconductor device 1 includes an n-type first semiconductor region 6 formed in a region (surface layer) on the first main surface 3 side of the chip 2.
  • a drain potential is applied to the first semiconductor region 6 as a high potential (first potential).
  • the first semiconductor region 6 may also be referred to as a "drain region", a “drift region”, etc.
  • the first semiconductor region 6 is formed in a layer extending along the first main surface 3, and is exposed from the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the first semiconductor region 6 is made of an epitaxial layer (specifically, a SiC epitaxial layer).
  • the first semiconductor region 6 may have a thickness of 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the first semiconductor region 6 is preferably 3 ⁇ m or more and 30 ⁇ m or less. It is particularly preferable that the thickness of the first semiconductor region 6 is 5 ⁇ m or more and 25 ⁇ m or less.
  • the semiconductor device 1 includes an n-type second semiconductor region 7 formed in a region (surface layer) on the second main surface 4 side in the chip 2.
  • a drain potential is applied to the second semiconductor region 7.
  • the second semiconductor region 7 may also be referred to as a "drain region.”
  • the second semiconductor region 7 has a higher n-type impurity concentration than the first semiconductor region 6, and is electrically connected to the first semiconductor region 6 in the chip 2.
  • the second semiconductor region 7 is formed in a layer extending along the second main surface 4, and is exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the second semiconductor region 7 is made of a semiconductor substrate (specifically, a SiC semiconductor substrate). That is, the chip 2 has a layered structure including a semiconductor substrate and an epitaxial layer.
  • the second semiconductor region 7 may have a thickness of 1 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the second semiconductor region 7 may be 150 ⁇ m or less, 100 ⁇ m or less, 50 ⁇ m or less, or 40 ⁇ m or less.
  • the thickness of the second semiconductor region 7 may be 5 ⁇ m or more.
  • the thickness of the second semiconductor region 7 is preferably 10 ⁇ m or more. In this embodiment, the thickness of the second semiconductor region 7 is greater than the thickness of the first semiconductor region 6.
  • the semiconductor device 1 includes an active surface 8 formed on the first main surface 3, an outer surface 9, and first to fourth connecting surfaces 10A to 10D.
  • the active surface 8, outer surface 9, and first to fourth connecting surfaces 10A to 10D define an active plateau 11 on the first main surface 3.
  • the active surface 8 may be referred to as the "first surface portion”
  • the outer peripheral surface 9 may be referred to as the "second surface portion”
  • the first to fourth connection surfaces 10A to 10D may be referred to as the "connection surface portion”
  • the active plateau 11 may be referred to as the “mesa portion”.
  • the active surface 8, the outer peripheral surface 9, and the first to fourth connection surfaces 10A to 10D may be considered to be components of the chip 2 (first main surface 3).
  • the active surface 8 is formed at a distance inward from the periphery (first to fourth side surfaces 5A to 5D) of the first main surface 3.
  • the active surface 8 has a flat surface extending in the first direction X and the second direction Y.
  • the active surface 8 is formed by a c-plane (Si-plane).
  • the active surface 8 is formed in a quadrangle shape having four sides parallel to the first to fourth side surfaces 5A to 5D in a plan view.
  • the outer peripheral surface 9 is located outside the active surface 8 and is recessed in the thickness direction of the chip 2 (towards the second main surface 4) relative to the active surface 8. Specifically, the outer peripheral surface 9 is recessed to a depth less than the thickness of the first semiconductor region 6 so as to expose the first semiconductor region 6.
  • the outer peripheral surface 9 extends in a band shape along the active surface 8 in a plan view and is formed in a ring shape (specifically a square ring shape) surrounding the active surface 8.
  • the outer peripheral surface 9 has a flat surface extending in the first direction X and the second direction Y, and is formed approximately parallel to the active surface 8.
  • the outer peripheral surface 9 is formed by a c-plane (Si-plane).
  • the outer peripheral surface 9 is continuous with the first to fourth side surfaces 5A to 5D.
  • the outer peripheral surface 9 has a outer peripheral depth DO.
  • the outer peripheral depth DO may be 0.1 ⁇ m or more and 5 ⁇ m or less. It is preferable that the outer peripheral depth DO is 2.5 ⁇ m or less.
  • the first to fourth connection surfaces 10A to 10D extend in the normal direction Z and connect the active surface 8 and the outer peripheral surface 9.
  • the first connection surface 10A is located on the first side surface 5A side
  • the second connection surface 10B is located on the second side surface 5B side
  • the third connection surface 10C is located on the third side surface 5C side
  • the fourth connection surface 10D is located on the fourth side surface 5D side.
  • the first connection surface 10A and the second connection surface 10B extend in the first direction X and face the second direction Y.
  • the third connection surface 10C and the fourth connection surface 10D extend in the second direction Y and face the first direction X.
  • the first to fourth connection surfaces 10A to 10D may extend approximately vertically between the active surface 8 and the outer peripheral surface 9 so as to define a square-prism-shaped active plateau 11.
  • the first to fourth connection surfaces 10A to 10D may be inclined obliquely downward from the active surface 8 toward the outer peripheral surface 9 so as to define a square-prism-shaped active plateau 11.
  • the active plateau 11 is defined in a protruding shape in the first semiconductor region 6 on the first main surface 3.
  • the active plateau 11 is formed only in the first semiconductor region 6, and is not formed in the second semiconductor region 7.
  • the semiconductor device 1 includes an active region 12, a first side end region 13, a second side end region 14, a first termination region 15, a second termination region 16, and a peripheral region 17 on the first main surface 3.
  • the active region 12 is a region where the output current (drain current) of the transistor is generated.
  • the active region 12 is provided on the inner side of the active surface 8 and spaced apart from the periphery of the active surface 8 (first to fourth connection surfaces 10A to 10D).
  • the active region 12 is provided in a quadrangle shape having four sides parallel to the first to fourth side surfaces 5A to 5D in a plan view.
  • the proportion of the active region 12 in the active surface 8 is preferably 50% or more and 95% or less.
  • the proportion of the active region 12 may be a value belonging to any one of the following ranges: 50% or more and 60% or more, 60% or more and 70% or less, 70% or more and 80% or less, 80% or more and 90% or less, and 90% or more and 95% or less.
  • the proportion of the active region 12 is preferably 70% or more.
  • the first side end region 13 is provided as a non-active region on one side of the active region 12 in the first direction X (the third connection surface 10C side) on the active surface 8.
  • the first side end region 13 is provided in a band shape extending in the second direction Y in a plan view.
  • the second side end region 14 is provided as a non-active region on the active surface 8 on the other side in the first direction X (the fourth connection surface 10D side) of the active region 12, and faces the first side end region 13 across the active region 12 in the first direction X.
  • the second side end region 14 is provided in a band shape extending in the second direction Y in a plan view.
  • the first termination region 15 is provided as an inactive region on one side of the active region 12 in the second direction Y (the first connection surface 10A side).
  • the first termination region 15 is provided in a band shape extending in the first direction X in a plan view, and faces the active region 12, the first side end region 13, and the second side end region 14 in the second direction Y.
  • the second termination region 16 is provided as an inactive region on the other side in the second direction Y (the second connection surface 10B side) of the active region 12.
  • the second termination region 16 is provided in a band shape extending in the first direction X in a plan view, and faces the active region 12, the first side end region 13, and the second side end region 14 in the second direction Y.
  • the outer peripheral region 17 is provided on the outer peripheral surface 9 as a non-active region.
  • the outer peripheral region 17 is provided in a ring shape (specifically, a rectangular ring shape) surrounding the active surface 8 (active plateau 11) in a plan view.
  • the outer peripheral region 17 surrounds the active region 12, the first side end region 13, the second side end region 14, the first termination region 15, and the second termination region 16 in a plan view.
  • FIG. 4 is an enlarged plan view showing an example layout of the active region 12.
  • FIG. 5 is an enlarged plan view showing an example layout of the first side end region 13.
  • FIG. 6 is an enlarged plan view showing an example layout of the first termination region 15.
  • FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG. 4.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII shown in FIG. 4.
  • Figure 9 is a cross-sectional view taken along line IX-IX in Figure 5.
  • Figure 10 is a cross-sectional view taken along line X-X in Figure 5.
  • Figure 11 is a cross-sectional view taken along line XI-XI in Figure 5.
  • Figure 12 is a cross-sectional view taken along line XII-XII in Figure 5.
  • Figure 13 is a cross-sectional view taken along line XIII-XIII in Figure 6.
  • Figure 14 is a cross-sectional view showing the structure of the peripheral region 17.
  • the semiconductor device 1 includes a p-type body region 18 (first impurity region) formed in a surface layer portion of the first main surface 3 (active surface 8).
  • the body region 18 is formed at a distance from the bottom of the first semiconductor region 6 toward the active surface 8.
  • the body region 18 is formed in a layer extending along the active surface 8.
  • the body region 18 is preferably formed over the entire active surface 8 and exposed from the first to fourth connection surfaces 10A to 10D.
  • the semiconductor device 1 includes an n-type source region 19 (second impurity region) formed in the surface layer of the body region 18 in the active region 12.
  • the source region 19 is formed at a distance from the bottom of the body region 18 toward the active surface 8. In other words, the source region 19 is formed in a region on the active surface 8 side of the body region 18.
  • the source region 19 has a higher n-type impurity concentration than the first semiconductor region 6.
  • the source region 19 forms a transistor channel with the first semiconductor region 6 in the body region 18.
  • the source region 19 is not formed in the first side end region 13, the second side end region 14, the first termination region 15, or the second termination region 16.
  • the source region 19 may be formed in at least one of the first side end region 13, the second side end region 14, the first termination region 15, or the second termination region 16, to the extent that it does not affect the electrical characteristics of the channel.
  • the source region 19 may also be formed over the entire active surface 8.
  • the semiconductor device 1 includes a plurality of trench electrode type gate structures 20 formed on the first main surface 3 (active surface 8).
  • the gate structures 20 may be referred to as "trench gate structures.”
  • a gate potential is applied to the gate structures 20 as a control potential.
  • the plurality of gate structures 20 control the inversion and non-inversion of the channel in the body region 18 in response to the gate potential.
  • the multiple gate structures 20 are arranged in the active region 12 at intervals inward from the periphery of the active surface 8 (first to fourth connection surfaces 10A to 10D), and define the active region 12 in the inner part of the active surface 8.
  • the multiple gate structures 20 are each formed in a band shape extending in the first direction X in a plan view, and are arranged at intervals in the second direction Y.
  • the multiple gate structures 20 penetrate the body region 18 and source region 19 to reach the first semiconductor region 6, and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • Each gate structure 20 has a first width W1 in the second direction Y and a first depth D1 in the normal direction Z.
  • the first width W1 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the first width W1 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the first depth D1 is less than the aforementioned peripheral depth DO.
  • the first depth D1 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the first depth D1 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • Each gate structure 20 includes a first trench 21, a first insulating film 22, and a first buried electrode 23.
  • the first trench 21 is formed in the active surface 8 and defines the wall surface of the gate structure 20.
  • the first insulating film 22 covers the wall surface of the first trench 21.
  • the first insulating film 22 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the first insulating film 22 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the first insulating film 22 includes a silicon oxide film made of an oxide of the chip 2.
  • the first buried electrode 23 is embedded in the first trench 21 across the first insulating film 22, and faces the channel across the first insulating film 22.
  • the first buried electrode 23 may include p-type or n-type conductive polysilicon.
  • the semiconductor device 1 includes a plurality of trench electrode type source structures 25 formed on the first main surface 3 (active surface 8) in the active region 12.
  • a source potential is applied to the plurality of source structures 25 as a low potential (a second potential lower than the drain potential).
  • the source structures 25 may be referred to as a "trench source structure", a "first source structure”, a “first trench source structure”, etc.
  • the multiple source structures 25 are each formed on the active surface 8 so as to be adjacent to the multiple gate structures 20 in the second direction Y in the active region 12. Specifically, the multiple source structures 25 are each disposed in regions between pairs of adjacent gate structures 20, and face the multiple gate structures 20 in the second direction Y. In other words, the multiple source structures 25 are arranged alternately with the multiple gate structures 20 in the second direction Y.
  • the multiple source structures 25 are each formed in a band shape extending in the first direction X in a plan view. In this embodiment, the multiple source structures 25 are drawn out from the active region 12 to at least one of the first side end region 13 and the second side end region 14 (in this embodiment, both). The multiple source structures 25 face the gate structure 20 in the second direction Y in the active region 12, but do not face the gate structure 20 in the second direction Y in the first side end region 13 (second side end region 14).
  • the multiple source structures 25 penetrate at least one of the third connection surface 10C and the fourth connection surface 10D (both in this embodiment) and are exposed from at least one of the third connection surface 10C and the fourth connection surface 10D (both in this embodiment).
  • the multiple source structures 25 penetrate the body region 18 and the source region 19 to reach the first semiconductor region 6 in the active region 12, and penetrate the body region 18 to reach the first semiconductor region 6 in the first side end region 13 (second side end region 14).
  • the multiple source structures 25 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • Each source structure 25 has a second width W2 in the second direction Y and a second depth D2 in the normal direction Z.
  • the second width W2 may be approximately equal to the first width W1 described above.
  • the second width W2 may be equal to or greater than the first width W1.
  • the second width W2 may be greater than the first width W1.
  • the second width W2 may be greater than or equal to 0.1 ⁇ m and less than or equal to 3 ⁇ m. It is preferable that the second width W2 be greater than or equal to 0.5 ⁇ m and less than or equal to 2 ⁇ m.
  • the second depth D2 is equal to or greater than the first depth D1 described above. In this embodiment, the second depth D2 is greater than the first depth D1. It is preferable that the second depth D2 is 1.5 to 3 times the first depth D1. In this embodiment, the second depth D2 is approximately equal to the outer circumferential depth DO described above.
  • the second depth D2 may be 0.1 ⁇ m to 5 ⁇ m. It is particularly preferable that the second depth D2 is 2.5 ⁇ m or less.
  • Each source structure 25 is disposed in the second direction Y from the gate structure 20 at a first interval I1. It is preferable that the first interval I1 is 0.5 to 2 times the first width W1 (second width W2). It is particularly preferable that the first interval I1 is less than the first width W1 (second width W2).
  • the first interval I1 may be 0.1 ⁇ m to 2.5 ⁇ m. It is preferable that the first interval I1 is 0.5 ⁇ m to 1.5 ⁇ m.
  • Each source structure 25 includes a second trench 26, a second insulating film 27, and a second buried electrode 28.
  • the second trench 26 is formed in the active surface 8 and defines the wall surface of the source structure 25.
  • the sidewall of the second trench 26 is in communication with the third connection surface 10C and the fourth connection surface 10D.
  • the bottom wall of the second trench 26 is in communication with the outer peripheral surface 9.
  • the second insulating film 27 covers the wall surface of the second trench 26.
  • the second insulating film 27 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the second insulating film 27 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the second insulating film 27 includes a silicon oxide film made of an oxide of the chip 2.
  • the second buried electrode 28 is buried in the second trench 26 with the second insulating film 27 in between.
  • the second buried electrode 28 may include p-type or n-type conductive polysilicon.
  • the semiconductor device 1 includes a plurality of trench electrode type side end structures 30 formed on the first main surface 3 (active surface 8) in the first side end region 13.
  • a source potential is applied to the plurality of side end structures 30.
  • the side end structures 30 may be referred to as “trench side end structures", “second source structures”, “second trench source structures”, etc.
  • the plurality of side end structures 30 are also formed in the second side end region 14.
  • the configuration on the second side end region 14 side is similar to the configuration on the first side end region 13 side.
  • the description of the first side end region 13 side applies to the description of the second side end region 14 side.
  • the multiple side end structures 30 are respectively arranged in the first side end region 13 on the periphery of the active surface 8 (third connection surface 10C) and in the region between the multiple gate structures 20.
  • the multiple side end structures 30 face the multiple gate structures 20 in a one-to-one correspondence in the first direction X.
  • the multiple side end structures 30 are respectively arranged in the regions between pairs of source structures 25 adjacent to each other in the second direction Y, and face the multiple source structures 25 in the second direction Y.
  • the multiple side end structures 30 are arranged alternately with the multiple source structures 25 in the second direction Y.
  • the multiple side end structures 30 are each formed in a band shape extending in the first direction X in a plan view.
  • the multiple side end structures 30 on the first side end region 13 side penetrate the third connection surface 10C and are exposed from the third connection surface 10C.
  • the multiple side end structures 30 on the second side end region 14 side penetrate the fourth connection surface 10D and are exposed from the fourth connection surface 10D.
  • the multiple side end structures 30 penetrate the body region 18 to reach the first semiconductor region 6, and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • Each side end structure 30, like the source structure 25, has a second width W2 in the second direction Y and a second depth D2 in the normal direction Z.
  • Each side end structure 30 is disposed at a second distance I2 from the gate structure 20 in the first direction X, and at a third distance I3 from the source structure 25 in the second direction Y.
  • the second interval I2 is preferably 0.5 to 2 times the first width W1 (second width W2).
  • the second interval I2 is preferably 0.5 to 2 times the first interval I1. It is particularly preferable that the second interval I2 is 1.5 times or less the first interval I1.
  • the second interval I2 may be approximately equal to the first interval I1.
  • the second interval I2 may be 0.1 ⁇ m to 2.5 ⁇ m. It is preferable that the second interval I2 is 0.5 ⁇ m to 1.5 ⁇ m.
  • the third interval I3 is preferably 0.5 to 2 times the first width W1 (second width W2).
  • the third interval I3 may be less than the first width W1 (second width W2).
  • the third interval I3 is preferably approximately equal to the aforementioned first interval I1.
  • the third interval I3 may be 0.1 ⁇ m to 2.5 ⁇ m.
  • the third interval I3 is preferably 0.5 ⁇ m to 1.5 ⁇ m.
  • Each side end structure 30 includes a third trench 31, a third insulating film 32, and a third buried electrode 33.
  • the third trench 31 is formed in the active surface 8 and defines the wall surface of the side end structure 30.
  • the side wall of the third trench 31 is connected to the third connection surface 10C.
  • the bottom wall of the third trench 31 is connected to the outer peripheral surface 9.
  • the third insulating film 32 covers the wall surface of the third trench 31.
  • the third insulating film 32 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the third insulating film 32 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the third insulating film 32 includes a silicon oxide film made of an oxide of the chip 2.
  • the third buried electrode 33 is buried in the third trench 31 with the third insulating film 32 sandwiched therebetween.
  • the third buried electrode 33 may include p-type or n-type conductive polysilicon.
  • the semiconductor device 1 includes a plurality of trench electrode type termination structures 35 formed on the first main surface 3 (active surface 8) in the first termination region 15. A source potential is applied to the plurality of termination structures 35.
  • the termination structures 35 may be referred to as “trench termination structures", “third source structures”, “third trench source structures”, etc.
  • the plurality of termination structures 35 are also formed in the second termination region 16.
  • the configuration on the second termination region 16 side is similar to the configuration on the first termination region 15 side.
  • the description of the second termination region 16 side is the same as the description of the first termination region 15 side.
  • the multiple termination structures 35 are each formed in a band extending in the first direction X, and are arranged at intervals in the second direction Y.
  • the multiple termination structures 35 are continuously arranged at equal intervals in the second direction Y so as to face each other with a part of the chip 2 in between. In other words, the multiple termination structures 35 face each other without sandwiching the gate structure 20 between them.
  • the multiple termination structures 35 face the multiple gate structures 20 and the multiple source structures 25 in the second direction Y.
  • the multiple termination structures 35 penetrate at least one of the third connection surface 10C and the fourth connection surface 10D (both in this embodiment) and are exposed from at least one of the third connection surface 10C and the fourth connection surface 10D (both in this embodiment).
  • the multiple termination structures 35 face the multiple gate structures 20, the multiple source structures 25, and the multiple side end structures 30 in the second direction Y.
  • the multiple termination structures 35 penetrate the body region 18 to reach the first semiconductor region 6, and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • Each termination structure 35 like the source structure 25, has a second width W2 in the second direction Y and a second depth D2 in the normal direction Z.
  • the termination structure 35 is disposed at the aforementioned first distance I1 from the gate structure 20.
  • the termination structure 35 is disposed at the aforementioned first distance I1 from the source structure 25.
  • Each termination structure 35 includes a fourth trench 36, a fourth insulating film 37, and a fourth buried electrode 38.
  • the fourth trench 36 is formed in the active surface 8 and defines the wall surface of the termination structure 35.
  • the side wall of the fourth trench 36 is connected to the third connection surface 10C.
  • the bottom wall of the fourth trench 36 is connected to the outer peripheral surface 9.
  • the fourth insulating film 37 covers the wall surface of the fourth trench 36.
  • the fourth insulating film 37 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the fourth insulating film 37 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the fourth insulating film 37 includes a silicon oxide film made of an oxide of the chip 2.
  • the fourth buried electrode 38 is buried in the fourth trench 36 with the fourth insulating film 37 in between.
  • the fourth buried electrode 38 may include p-type or n-type conductive polysilicon.
  • the semiconductor device 1 includes a plurality of p-type first well regions 41 formed in a region along a plurality of gate structures 20 in a surface layer portion of the active surface 8 of the active region 12.
  • the first well regions 41 have a p-type impurity concentration higher than the p-type impurity concentration of the body region 18.
  • the p-type impurity concentration of the first well regions 41 may be lower than the p-type impurity concentration of the body region 18.
  • the multiple first well regions 41 cover the wall surfaces of the corresponding gate structures 20 at intervals from the adjacent source structures 25, and are electrically connected to the body region 18 at the surface portion of the active surface 8.
  • the multiple first well regions 41 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between.
  • the multiple first well regions 41 form pn junctions with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type second well regions 42 formed in a region along the plurality of source structures 25 in the surface layer portion of the active surface 8 of the active region 12.
  • the second well regions 42 have a p-type impurity concentration higher than the p-type impurity concentration of the body region 18.
  • the p-type impurity concentration of the second well regions 42 may be lower than the p-type impurity concentration of the body region 18. It is preferable that the p-type impurity concentration of the second well regions 42 is approximately equal to the p-type impurity concentration of the first well region 41.
  • the second well regions 42 cover the wall surfaces of the corresponding source structures 25 at intervals from the adjacent gate structures 20, and are electrically connected to the body region 18 at the surface portion of the active surface 8.
  • the second well regions 42 cover the wall surfaces of the corresponding source structures 25 in the active region 12, the first side end region 13, and the second side end region 14, and are exposed from at least one of the third connection surface 10C and the fourth connection surface 10D (both in this embodiment).
  • the multiple second well regions 42 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8, and face the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the bottoms of the multiple second well regions 42 are located on the bottom side of the first semiconductor region 6 relative to the depth positions of the bottoms of the multiple first well regions 41.
  • the multiple second well regions 42 form pn junctions with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type third well regions 43 formed in a region along the plurality of side end structures 30 in the surface layer portion of the active surface 8 of the first side end region 13 (second side end region 14).
  • the third well region 43 has a p-type impurity concentration higher than the p-type impurity concentration of the body region 18.
  • the p-type impurity concentration of the third well region 43 may be lower than the p-type impurity concentration of the body region 18. It is preferable that the p-type impurity concentration of the third well region 43 is approximately equal to the p-type impurity concentration of the first well region 41 (second well region 42).
  • the multiple third well regions 43 cover the wall surfaces of the corresponding side end structures 30 at intervals from the adjacent gate structures 20 and source structures 25, and are electrically connected to the body region 18 in the surface portion of the active surface 8.
  • the third well regions 43 may be integrated with the first well region 41 in the region between the gate structures 20 and the side end structures 30.
  • the multiple third well regions 43 are exposed from the third connection surface 10C (fourth connection surface 10D).
  • the multiple third well regions 43 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8, and face the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the bottoms of the multiple third well regions 43 are located on the bottom side of the first semiconductor region 6 relative to the depth position of the bottoms of the multiple first well regions 41.
  • the bottoms of the multiple third well regions 43 are formed at approximately the same depth as the bottoms of the multiple second well regions 42.
  • the multiple third well regions 43 form pn junctions with the first semiconductor region 6.
  • the semiconductor device 1 includes at least one (in this embodiment, multiple) fourth well region 44 of p-type formed in a region along the multiple termination structures 35 in the first termination region 15 (second termination region 16).
  • the fourth well region 44 has a higher p-type impurity concentration than the body region 18.
  • the p-type impurity concentration of the fourth well region 44 may be lower than the body region 18. It is preferable that the p-type impurity concentration of the fourth well region 44 is approximately equal to the p-type impurity concentration of the first well region 41 (second well region 42).
  • the multiple fourth well regions 44 cover the wall surfaces of the corresponding termination structures 35 at intervals from the adjacent termination structures 35, and are electrically connected to the body region 18 at the surface portion of the active surface 8.
  • the multiple fourth well regions 44 extend in a band shape along the corresponding termination structures 35 in a plan view, and are exposed from at least one of the third connection surface 10C and the fourth connection surface 10D (both in this embodiment).
  • the multiple fourth well regions 44 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8, and face the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the bottoms of the multiple fourth well regions 44 are located on the bottom side of the first semiconductor region 6 relative to the depth position of the bottoms of the multiple first well regions 41. It is preferable that the bottoms of the multiple fourth well regions 44 are formed at a depth approximately equal to the bottoms of the multiple second well regions 42.
  • the multiple fourth well regions 44 form pn junctions with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type contact regions 45 formed in a region along the plurality of source structures 25 in the surface layer portion of the active surface 8 of the active region 12.
  • the contact regions 45 may be referred to as "backgate regions.”
  • the contact regions 45 have a p-type impurity concentration higher than the p-type impurity concentration of the body region 18.
  • the p-type impurity concentration of the contact regions 45 is higher than the p-type impurity concentration of the second well region 42.
  • the multiple contact regions 45 cover the wall surfaces of the corresponding source structures 25 in the corresponding second well regions 42.
  • the multiple contact regions 45 are formed in a one-to-many correspondence with each source structure 25.
  • the multiple contact regions 45 are formed at intervals along the corresponding source structures 25.
  • the multiple contact regions 45 are extended from within the corresponding second well region 42 along the wall surface of the corresponding source structure 25 to the surface layer of the body region 18 and exposed from the active surface 8.
  • the multiple contact regions 45 are formed in the active region 12, and are not formed in the first side end region 13, the second side end region 14, the first termination region 15, and the second termination region 16. In other words, the contact regions 45 are not formed in the third well region 43 and the fourth well region 44.
  • the multiple contact regions 45 face the gate structure 20 in the second direction Y, and do not face the side end structure 30 in the second direction Y.
  • the multiple contact regions 45 are each formed in a band shape extending in the first direction X in a plan view.
  • the length of the multiple contact regions 45 in the first direction X is preferably equal to or greater than the second width W2 described above.
  • the length of the multiple contact regions 45 is preferably greater than the distance between two adjacent contact regions 45 in the first direction X.
  • the multiple contact regions 45 along one source structure 25 face the multiple contact regions 45 along the other source structure 25 in the second direction Y.
  • the multiple contact regions 45 are arranged in a matrix shape with gaps in between in the first direction X and the second direction Y as a whole when viewed in a plan view.
  • the multiple contact regions 45 along one source structure 25 may be arranged offset in the first direction X so as to face the second direction Y in the region between the multiple contact regions 45 along the other source structure 25.
  • the multiple contact regions 45 may be arranged in a staggered manner overall in a plan view with intervals in the first direction X and the second direction Y.
  • the semiconductor device 1 includes a p-type outer well region 46 formed in a surface layer portion of the outer peripheral surface 9.
  • the outer well region 46 has a p-type impurity concentration lower than the p-type impurity concentration of the contact region 45.
  • the p-type impurity concentration of the outer well region 46 is higher than the p-type impurity concentration of the body region 18.
  • the p-type impurity concentration of the outer well region 46 may be lower than that of the body region 18. It is preferable that the outer well region 46 has a p-type impurity concentration approximately equal to that of the first well region 41 (second well region 42).
  • the outer well region 46 is formed at a distance from the periphery of the outer peripheral surface 9 (first to fourth side surfaces 5A to 5D) toward the active surface 8 in a plan view, and extends in a band shape along the active surface 8.
  • the outer well region 46 is formed in a ring shape (specifically, a square ring shape) that surrounds the active surface 8 in a plan view.
  • the outer well region 46 extends from the surface portion of the outer peripheral surface 9 toward the surface portions of the first to fourth connection surfaces 10A to 10D, covering the first to fourth connection surfaces 10A to 10D.
  • the outer well region 46 is electrically connected to the body region 18 at the surface portion of the active surface 8.
  • the outer well region 46 is connected to the second well region 42, the third well region 43, and the fourth well region 44 at the third connection surface 10C (fourth connection surface 10D).
  • the outer well region 46 is formed at a distance from the bottom of the first semiconductor region 6 toward the outer peripheral surface 9, and faces the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the bottom of the outer well region 46 is located closer to the bottom of the first semiconductor region 6 than the bottom wall of the gate structure 20.
  • the bottom of the outer well region 46 is located closer to the bottom of the first semiconductor region 6 than the bottom wall of the source structure 25.
  • the bottom of the outer well region 46 is located closer to the bottom of the first semiconductor region 6 than the bottom of the contact region 45. It is preferable that the bottom of the outer well region 46 is formed at a depth position approximately equal to the bottom of the second well region 42.
  • the outer well region 46 forms a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes a p-type outer contact region 47 formed in the surface layer of the outer peripheral surface 9.
  • the outer contact region 47 has a higher p-type impurity concentration than the body region 18.
  • the p-type impurity concentration of the outer contact region 47 is higher than the outer well region 46. It is preferable that the p-type impurity concentration of the outer contact region 47 is approximately equal to the p-type impurity concentration of the contact region 45.
  • the outer contact region 47 is formed in the surface layer of the outer well region 46 at a distance from the periphery of the active surface 8 (first to fourth connection surfaces 10A to 10D) and the periphery of the outer peripheral surface 9 (first to fourth side surfaces 5A to 5D) in a plan view, and is formed in a band shape extending along the active surface 8.
  • the outer contact region 47 is formed in a ring shape (specifically, a square ring shape) surrounding the active surface 8 in a plan view.
  • the outer contact region 47 is formed at a distance from the bottom of the outer well region 46 towards the outer peripheral surface 9, and faces the first semiconductor region 6 across a portion of the outer well region 46.
  • the outer contact region 47 is located closer to the bottom of the first semiconductor region 6 than the bottom wall of the source structure 25. It is preferable that the bottom of the outer contact region 47 is formed at a depth position approximately equal to the bottom of the contact region 45.
  • the semiconductor device 1 includes at least one (preferably 2 to 20) p-type field region 48 formed in the surface layer of the outer peripheral surface 9.
  • the semiconductor device 1 includes four field regions 48.
  • the multiple field regions 48 are formed in an electrically floating state and reduce the electric field within the chip 2 at the outer peripheral surface 9.
  • the number, width, depth, p-type impurity concentration, etc. of the field regions 48 are arbitrary and can take various values depending on the electric field to be relaxed.
  • the field regions 48 may have a lower p-type impurity concentration than the outer contact region 47.
  • the field regions 48 may have a higher p-type impurity concentration than the outer well region 46.
  • the field regions 48 may have a lower p-type impurity concentration than the outer well region 46.
  • the multiple field regions 48 are formed in the region between the periphery of the outer peripheral surface 9 and the outer well region 46.
  • the multiple field regions 48 are arranged at intervals from the outer well region 46 side to the periphery of the outer peripheral surface 9.
  • the multiple field regions 48 are formed in a band shape extending along the active surface 8 in a plan view.
  • the multiple field regions 48 are formed in a ring shape (specifically, a square ring shape) surrounding the active surface 8 in a plan view.
  • the multiple field regions 48 are formed at intervals from the bottom of the first semiconductor region 6 toward the outer circumferential surface 9, and face the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the multiple field regions 48 are located closer to the bottom of the first semiconductor region 6 than the bottom wall of the source structure 25.
  • the bottoms of the multiple field regions 48 are located closer to the bottom of the first semiconductor region 6 than the bottom of the contact region 45.
  • the bottoms of the multiple field regions 48 may be formed at a depth position approximately equal to the bottom of the second well region 42.
  • the semiconductor device 1 includes a main surface insulating film 50 that covers the first main surface 3.
  • the main surface insulating film 50 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the main surface insulating film 50 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the main surface insulating film 50 includes a silicon oxide film made of an oxide of the chip 2.
  • the main surface insulating film 50 selectively covers the active surface 8, the outer peripheral surface 9, and the first to fourth connection surfaces 10A to 10D.
  • the main surface insulating film 50 is connected to the first insulating film 22, the second insulating film 27, the third insulating film 32, and the fourth insulating film 37 on the active surface 8, and exposes the first buried electrode 23, the second buried electrode 28, the third buried electrode 33, and the fourth buried electrode 38.
  • the main surface insulating film 50 covers the outer well region 46, the outer contact region 47, and the multiple field regions 48 on the outer peripheral surface 9.
  • the main surface insulating film 50 is continuous with the first to fourth side surfaces 5A to 5D.
  • the main surface insulating film 50 may be formed at a distance inward from the periphery of the outer peripheral surface 9, exposing the first semiconductor region 6 from the periphery of the outer peripheral surface 9.
  • the main surface insulating film 50 is connected to the second insulating film 27, the third insulating film 32, and the fourth insulating film 37 at the first to fourth connection surfaces 10A to 10D, exposing the second buried electrode 28, the third buried electrode 33, and the fourth buried electrode 38.
  • the semiconductor device 1 includes a sidewall wiring 51 formed on the outer peripheral surface 9 so as to cover at least one of the first to fourth connection surfaces 10A to 10D. Specifically, the sidewall wiring 51 is disposed on the main surface insulating film 50. The sidewall wiring 51 also functions as a "sidewall structure" that reduces the step formed between the active surface 8 and the outer peripheral surface 9.
  • the sidewall wiring 51 is preferably formed in a band shape extending along at least one of the third connection surface 10C and the fourth connection surface 10D.
  • the sidewall wiring 51 is formed in a ring shape (specifically, a square ring shape) extending along the first to fourth connection surfaces 10A to 10D so as to surround the active surface 8 in a plan view.
  • the portions of the sidewall wiring 51 that cover the four corners of the active surface 8 are formed in a curved shape toward the outer circumferential surface 9.
  • the sidewall wiring 51 includes a portion that extends in a film-like manner along the outer peripheral surface 9, and a portion that extends in a film-like manner along the first to fourth connection surfaces 10A to 10D.
  • the portion of the sidewall wiring 51 located on the outer peripheral surface 9 may cover the outer peripheral surface 9 in a film-like manner in the region on the outer peripheral surface 9 side relative to the active surface 8.
  • the portion of the sidewall wiring 51 located on the outer peripheral surface 9 may have a thickness less than the thickness of the active plateau 11 (outer peripheral depth DO).
  • the sidewall wiring 51 faces the outer well region 46 on the outer peripheral surface 9, sandwiching the main surface insulating film 50 therebetween.
  • the sidewall wiring 51 may also face the outer contact region 47, sandwiching the main surface insulating film 50 therebetween.
  • the sidewall wiring 51 is formed at a distance from the field region 48 toward the active surface 8 in a plan view.
  • the sidewall wiring 51 covers the first to fourth connection surfaces 10A to 10D, sandwiching the main surface insulating film 50 between them.
  • the sidewall wiring 51 faces the second well region 42, the third well region 43, the fourth well region 44, and the outer well region 46 at the first to fourth connection surfaces 10A to 10D, sandwiching the main surface insulating film 50 between them.
  • the sidewall wiring 51 also faces the body region 18, sandwiching the main surface insulating film 50 between them.
  • the sidewall wiring 51 covers the exposed portion (second buried electrode 28) of the source structure 25, the exposed portion (third buried electrode 33) of the side end structure 30, and the exposed portion (fourth buried electrode 38) of the termination structure 35 on the first to fourth connection surfaces 10A to 10D.
  • the sidewall wiring 51 is electrically connected to the source structure 25, the side end structure 30, and the termination structure 35, and applies a source potential from the outer peripheral surface 9 side.
  • the sidewall wiring 51 has an overlapping portion 52 that extends from at least one of the first to fourth connection surfaces 10A to 10D onto the edge of the active surface 8.
  • the overlapping portion 52 covers the active surface 8 in a film-like manner in a plan view, and is formed in a band shape extending along the edge of the active surface 8.
  • the overlapping portion 52 is formed in a ring shape (specifically, a square ring shape) that surrounds the inner part of the active surface 8 in a plan view.
  • the overlapping portion 52 is formed on the active surface 8 at a distance from the multiple gate structures 20 toward the peripheral side of the active surface 8, and covers the exposed portion (second buried electrode 28) of the source structure 25, the exposed portion (third buried electrode 33) of the side end structure 30, and the exposed portion (fourth buried electrode 38) of the termination structure 35.
  • the sidewall wiring 51 is electrically connected to the source structure 25, the side end structure 30, and the termination structure 35 on the active surface 8.
  • the sidewall wiring 51 includes p-type or n-type conductive polysilicon and is formed integrally with the second buried electrode 28, the third buried electrode 33, and the fourth buried electrode 38.
  • the sidewall wiring 51 may be formed separately from the second buried electrode 28, the third buried electrode 33, and the fourth buried electrode 38.
  • the semiconductor device 1 includes a plurality of gate connection electrodes 53 that cover the plurality of gate structures 20 in the active region 12 in a film-like manner.
  • the gate connection electrodes 53 may be referred to as “connection electrodes,” “connection electrode films,” “gate connection electrode films,” etc.
  • the gate connection electrodes 53 may be considered to be one component of the gate structure 20.
  • the gate connection electrode 53 is formed as an external connection portion (contact portion) of the gate structure 20, and at least one gate connection electrode 53 is provided for each gate structure 20.
  • multiple gate connection electrodes 53 are provided at intervals in a one-to-many corresponding relationship with each gate structure 20.
  • the multiple gate connection electrodes 53 selectively cover the inner portion and both ends of the corresponding gate structure 20.
  • Each gate connection electrode 53 is connected to the first buried electrode 23 in a portion covering the corresponding gate structure 20, and has a portion that is pulled out from above the first buried electrode 23 onto the main surface insulating film 50.
  • each gate connection electrode 53 is formed integrally with the corresponding first buried electrode 23.
  • each gate connection electrode 53 includes a portion where a part of the first buried electrode 23 is pulled out in the form of a film into an area outside the gate structure 20 (above the main surface insulating film 50).
  • the gate connection electrode 53 may be formed separately from the first buried electrode 23.
  • the multiple gate connection electrodes 53 are formed at intervals in the first direction X from the multiple side end structures 30 in a plan view, and are formed at intervals in the second direction Y from the multiple source structures 25. In other words, the multiple gate connection electrodes 53 expose the multiple source structures 25 and the multiple side end structures 30.
  • the multiple gate connection electrodes 53 are arranged alternately with the multiple source structures 25 in the second direction Y in a planar view.
  • the multiple gate connection electrodes 53 are each formed in a strip shape extending in the first direction X.
  • the multiple gate connection electrodes 53 do not face the multiple side end structures 30 in the second direction Y in a planar view.
  • the gate connection electrode 53 has an electrode surface that extends along the active surface 8.
  • the gate connection electrode 53 is formed in a tapered shape (quadratic pyramid shape) from the active surface 8 toward the electrode surface in a cross-sectional view.
  • the electrode surface is preferably formed to be wider than the gate structure 20 in the second direction Y.
  • the electrode surface preferably has a portion that faces the gate structure 20 in the normal direction Z, and a portion that faces an area outside the gate structure 20 (i.e., the main surface insulating film 50) in the normal direction Z.
  • the gate connection electrode 53 includes p-type or n-type conductive polysilicon.
  • the gate connection electrode 53 has an electrode thickness TE.
  • the electrode thickness TE is preferably 0.5 times or more the first width W1 (second width W2) described above.
  • the electrode thickness TE is preferably equal to or less than the outer circumferential depth DO described above.
  • the electrode thickness TE is preferably equal to or less than the second depth D2 described above. It is particularly preferable that the electrode thickness TE is less than the second depth D2 (outer circumferential depth DO).
  • the electrode thickness TE is preferably equal to or less than the first depth D1 described above. Of course, the electrode thickness TE may be greater than the first depth D1. It is particularly preferable that the electrode thickness TE is less than the first depth D1.
  • the electrode thickness TE may be equal to or greater than 0.05 ⁇ m and equal to or less than 2.5 ⁇ m. It is preferable that the electrode thickness TE is equal to or greater than 0.5 ⁇ m and equal to or less than 1.5 ⁇ m.
  • FIG. 15 is a plan view showing pad region 55.
  • FIG. 16 is a plan view showing an example layout of gate electrode 80 and source electrode 100.
  • FIG. 17 is an enlarged plan view showing a main part of FIG. 16 together with gate structure 20.
  • FIG. 18 is an enlarged plan view showing an example layout of region XVIII shown in FIG. 17.
  • FIG. 19 is an enlarged plan view showing a main portion of FIG. 18 together with a first gate structure 20A according to a first layout example.
  • FIG. 20 is a cross-sectional view taken along line XX-XX shown in FIG. 19.
  • FIG. 21 is a cross-sectional view taken along line XXI-XXI shown in FIG. 19.
  • FIG. 22 is a cross-sectional view taken along line XXII-XXII shown in FIG. 19.
  • FIG. 23 is a cross-sectional view taken along line XXIII-XXIII shown in FIG. 19.
  • the semiconductor device 1 includes a pad region 55 set on the first main surface 3.
  • the pad region 55 is a region in which a pad electrode (gate pad 81 described below) for the gate structure 20 is disposed.
  • the pad region 55 is set on the active surface 8 with a space from the outer peripheral surface 9.
  • the pad region 55 is set in the active region 12.
  • the pad region 55 is also a region that partially shields the current path of the output current generated in the active region 12.
  • a structure located directly below the pad region 55 on the active surface 8 functions as a voltage-resistant structure.
  • the pad region 55 is set in the active region 12 at a distance from the first side end region 13, the second side end region 14, the first termination region 15, and the second termination region 16 in a plan view.
  • the pad region 55 is set in an area on one side in the second direction Y of an imaginary line that crosses the center of the active surface 8 in the first direction X in a plan view.
  • the pad region 55 is located on an imaginary line that crosses the center of the active surface 8 in the second direction Y in a plan view.
  • the pad region 55 faces the center of the first side surface 5A (first connection surface 10A) in the second direction Y in a plan view.
  • the pad region 55 has a planar area less than the planar area of the active surface 8 (first main surface 3).
  • the proportion of the pad region 55 in the active surface 8 (first main surface 3) is preferably 1% or more and 25% or less.
  • the proportion of the pad region 55 may be a value belonging to any one of the following ranges: 1% or more and 5% or more, 5% or more and 10% or less, 10% or more and 15% or less, 15% or more and 20% or less, and 20% or more and 25% or less.
  • the proportion of the pad region 55 is preferably 10% or less.
  • the semiconductor device 1 includes a first gate region 56, a second gate region 57, and a third gate region 58 as arrangement regions for a plurality of gate structures 20.
  • the first gate region 56 is a region in the active region 12 that passes through the pad region 55 in the first direction X.
  • the first gate region 56 is provided in a region on one side (the first side surface 5A side) of the middle portion of the pad region 55 in the second direction Y.
  • the width of the first gate region 56 is less than 1/2 the width of the pad region 55.
  • the width of the first gate region 56 may be 1/2 or more the width of the pad region 55.
  • the first gate region 56 may have a portion located in a region on the other side (second side surface 5B side) in the second direction Y with respect to the middle portion of the pad region 55.
  • the second gate region 57 is a region in the active region 12 that passes through the pad region 55 in the first direction X and is adjacent to the first gate region 56 in the second direction Y.
  • the second gate region 57 is provided in a region on the other side (the second side surface 5B side) of the first gate region 56 in the second direction Y.
  • the width of the second gate region 57 is greater than the width of the first gate region 56 and less than the width of the pad region 55.
  • the width of the second gate region 57 may be greater than 1/2 the width of the pad region 55.
  • the width of the first gate region 56 is 1/2 or more the width of the pad region 55, the width of the second gate region 57 may be less than 1/2 the width of the pad region 55.
  • the third gate region 58 is a region in the active region 12 that does not pass through the pad region 55.
  • the third gate region 58 is the entire region of the active region 12 that is located on the other side of the pad region 55 in the second direction Y.
  • the third gate region 58 is provided on the other side of the second gate region 57 in the second direction Y (the second side surface 5B side), and faces the first gate region 56 across the second gate region 57 in the second direction Y.
  • the width of the third gate region 58 is greater than the width of the first gate region 56.
  • the width of the third gate region 58 is greater than the width of the second gate region 57.
  • the width of the third gate region 58 is greater than the sum of the widths of the first gate region 56 and the second gate region 57 (i.e., the width of the pad region 55).
  • the aforementioned multiple gate structures 20 include multiple gate structures 20 that pass through the pad region 55 in the active region 12, and multiple gate structures 20 that are located outside the pad region 55 in the active region 12.
  • the multiple gate structures 20 are classified into at least one (multiple in this embodiment) first gate structure 20A, at least one (multiple in this embodiment) second gate structure 20B, and at least one (multiple in this embodiment) third gate structure 20C, depending on their placement location in the active region 12 and their electrical properties.
  • the first gate structure 20A is disposed in the first gate region 56, and has at least one resistance portion 60 in the middle in the longitudinal direction (first direction X). In Figures 18 and 19, the resistance portion 60 is surrounded by a two-dot chain line. The resistance portion 60 is a portion that constitutes at least a part of the resistance (specifically, the gate resistance RG).
  • the number of first gate structures 20A disposed in the first gate region 56 may be one or more, and is not limited to a specific number. In this embodiment, multiple (two or more) first gate structures 20A are disposed in the first gate region 56.
  • each first gate structure 20A has a plurality of resistor portions 60.
  • Each resistor portion 60 is formed by utilizing a portion of the first gate structure 20A. That is, each resistor portion 60 is a trench electrode type resistor structure including a first trench 21, a first insulating film 22, and a first buried electrode 23. The main body of the resistor portion 60 is formed by a portion of the first buried electrode 23.
  • the resistance value of each resistor portion 60 can be adjusted by the resistance value (impurity concentration) of the first buried electrode 23, the length of the resistor portion 60 in the first direction X, the width of the resistor portion 60 in the second direction Y (the width of the first trench 21), the depth of the resistor portion 60 (the depth of the first trench 21), etc.
  • the multiple resistance portions 60 include a first resistance portion 60A on one longitudinal side (third side surface 5C side) and a second resistance portion 60B on the other longitudinal side (fourth side surface 5D side).
  • the first resistance portion 60A is provided at the intersection of one side of the pad region 55 (third side surface 5C side) and the first gate structure 20A.
  • the first resistance portion 60A is provided so as to straddle the regions inside and outside the pad region 55, and has a first electrical end portion 61 located within the pad region 55 and a second electrical end portion 62 located outside the pad region 55.
  • the second resistor portion 60B is provided at a distance from the first resistor portion 60A at the intersection of the other side (fourth side surface 5D side) of the pad region 55 and the first gate structure 20A.
  • the second resistor portion 60B is provided to straddle the inside and outside regions of the pad region 55, and has a first electrical end 61 located within the pad region 55 and a second electrical end 62 located outside the pad region 55.
  • the multiple first gate structures 20A are arranged at intervals in the second direction Y so that the multiple resistance portions 60 are positioned on the same straight line extending along the second direction Y.
  • the multiple first resistance portions 60A are arranged in a line in the second direction Y
  • the multiple second resistance portions 60B are arranged in a line in the second direction Y.
  • the multiple first gate structures 20A penetrate the body region 18 and source region 19 in the regions inside and outside the pad region 55. That is, the channel is formed in a region along the outside of the multiple resistor portions 60 in the surface layer portion of the first main surface 3. The channel is also formed in a region along the multiple resistor portions 60 in the surface layer portion of the first main surface 3. This configuration is effective in generating an output current near the boundary of the pad region 55 (near the resistor portions 60).
  • the second gate structure 20B is disposed in the second gate region 57 and does not have the aforementioned resistive portion 60.
  • the number of second gate structures 20B disposed in the second gate region 57 may be one or more and is not limited to a specific number. In this embodiment, multiple (two or more) second gate structures 20B are disposed in the second gate region 57.
  • the number of second gate structures 20B is preferably greater than the number of first gate structures 20A.
  • the generated current value controlled by the multiple second gate structures 20B (the amount of current generated in the second gate region 57) is preferably greater than the generated current value controlled by the multiple first gate structures 20A (the amount of current generated in the first gate region 56).
  • the number of second gate structures 20B may be less than the number of first gate structures 20A.
  • the combined resistance value of the multiple resistance sections 60 can also be adjusted by adjusting the ratio (number) of first gate structures 20A to the total number of first gate structures 20A and second gate structures 20B.
  • the multiple second gate structures 20B penetrate the body region 18 and the source region 19 in the regions inside and outside the pad region 55.
  • a channel is formed along the portion of the second gate structure 20B located inside and outside the pad region 55 in the surface layer portion of the first main surface 3. This configuration is effective in generating an output current near the boundary of the pad region 55.
  • the third gate structure 20C is disposed in the third gate region 58 and does not have the aforementioned resistive portion 60.
  • the number of third gate structures 20C disposed in the third gate region 58 may be one or more and is not limited to a specific number. In this embodiment, multiple (two or more) third gate structures 20C are disposed in the third gate region 58.
  • the number of third gate structures 20C is preferably greater than the number of first gate structures 20A.
  • the number of third gate structures 20C is preferably greater than the number of second gate structures 20B.
  • the generated current value controlled by the multiple third gate structures 20C (the amount of current generated in the third gate region 58) is preferably greater than the generated current value controlled by the multiple second gate structures 20B (the amount of current generated in the second gate region 57).
  • the number of third gate structures 20C is greater than the total number of first gate structures 20A and second gate structures 20B. In other words, it is preferable that the generated current value controlled by the multiple third gate structures 20C is greater than the generated current value controlled by the multiple first gate structures 20A and the multiple second gate structures 20B.
  • the multiple source structures 25 described above include multiple source structures 25 that pass through the pad region 55 and multiple source structures 25 that are located outside the pad region 55.
  • the multiple source structures 25 include at least one (multiple in this embodiment) source structure 25 that is adjacent to at least one (multiple in this embodiment) first gate structure 20A in the second direction Y in the first gate region 56.
  • the multiple source structures 25 are arranged alternately in the second direction Y with the multiple first gate structures 20A in the first gate region 56.
  • the multiple source structures 25 have a portion in the first gate region 56 that faces the resistor portion 60 of the first gate structure 20A across a portion of the chip 2, and a portion that faces a portion outside the resistor portion 60 of the first gate structure 20A across a portion of the chip 2. In this embodiment, the multiple source structures 25 face the entire first gate structure 20A across a portion of the chip 2 in the first gate region 56.
  • the multiple source structures 25 also include at least one (multiple in this embodiment) source structure 25 adjacent to at least one (multiple in this embodiment) second gate structure 20B in the second gate region 57 in the second direction Y.
  • the multiple source structures 25 also include a source structure 25 interposed between the first gate structure 20A and the second gate structure 20B.
  • the multiple source structures 25 are arranged alternately with the multiple second gate structures 20B in the second direction Y in the second gate region 57.
  • the multiple source structures 25 also include at least one (multiple in this embodiment) source structure 25 adjacent to at least one (multiple in this embodiment) third gate structure 20C in the third gate region 58 in the second direction Y.
  • the multiple source structures 25 also include a source structure 25 interposed between the second gate structure 20B and the third gate structure 20C.
  • the multiple source structures 25 are arranged alternately with the multiple third gate structures 20C in the second direction Y in the third gate region 58.
  • the first well region 41 described above is formed in a region along the multiple first gate structures 20A, the multiple second gate structures 20B, and the multiple third gate structures 20C inside and outside the pad region 55. Therefore, the bias of the electric field inside and outside the pad region 55 is suppressed, and the first well region 41 provides an electric field relaxation effect.
  • the second well region 42 is formed in a region that is aligned with the multiple source structures 25 inside and outside the pad region 55. Therefore, the bias of the electric field inside and outside the pad region 55 is suppressed, and the electric field relaxation effect is obtained by the second well region 42.
  • the contact region 45 is not formed in the pad region 55.
  • the contact regions 45 may be formed in the pad region 55 in a layout similar to that outside the pad region 55.
  • the multiple contact regions 45 may have at least one contact region 45 formed in a region along at least one resistor portion 60 (first resistor portion 60A and second resistor portion 60B) of the first gate structure 20A.
  • the aforementioned multiple side end structures 30 face the multiple first gate structures 20A, the multiple second gate structures 20B, and the multiple third gate structures 20C in a one-to-one correspondence in the first direction X in the first side end region 13 (second side end region 14).
  • the multiple side end structures 30 have a length in the first direction X that is smaller than the length of the multiple first gate structures 20A, the length of the multiple second gate structures 20B, and the length of the multiple third gate structures 20C. It is preferable that the length of the multiple side end structures 30 is larger than the length of the resistance portion 60 of the multiple first gate structures 20A in the first direction X. Of course, the length of the multiple side end structures 30 may be smaller than the length of the resistance portion 60 in the first direction X.
  • the configuration of the first resistor section 60A side of the first gate structure 20A will be described.
  • the configuration of the second resistor section 60B side of the first gate structure 20A is similar to the configuration of the first resistor section 60A side. Therefore, in the following, the description of the second resistor section 60B side will be omitted.
  • the description of the second resistor section 60B side can be obtained by replacing “first resistor section 60A" with “second resistor section 60B" in the following description.
  • the semiconductor device 1 includes at least one resistive electrode 65 that selectively covers the first resistive portions 60A of the multiple first gate structures 20A in a film-like manner.
  • the resistive electrode 65 may be referred to as an "electrode film,” “resistive film,” “resistive electrode film,” or the like.
  • Each resistive electrode 65 constitutes part of a resistor (specifically, a gate resistor RG) together with each first resistive portion 60A.
  • Each resistive electrode 65 may be regarded as one component of each first resistive portion 60A.
  • the resistance value of each resistive portion 60 can also be adjusted by the material and layout of the resistive electrode 65.
  • the resistive electrode 65 includes at least one of a conductive polysilicon film and an alloy crystal film.
  • the alloy crystal film includes alloy crystals composed of a metal element and a nonmetal element.
  • the alloy crystal film may include at least one of a CrSi film, a CrSiN film, a CrSiO film, a TaN film, and a TiN film.
  • the resistive electrode 65 includes p-type or n-type conductive polysilicon.
  • the multiple resistive electrodes 65 are arranged in the same layer as the multiple gate connection electrodes 53 and spaced apart from the multiple gate connection electrodes 53.
  • the multiple resistive electrodes 65 are also arranged in the same layer as the overlapping portion 52 of the sidewall wiring 51 and spaced apart from the overlapping portion 52. In other words, the multiple resistive electrodes 65 are arranged in areas other than the overlapping portion 52 and the gate connection electrodes 53.
  • the multiple resistive electrodes 65 each partially cover a corresponding first resistive portion 60A.
  • the multiple resistive electrodes 65 are provided in a one-to-many correspondence with each corresponding first resistive portion 60A, and cover each corresponding first resistive portion 60A from multiple locations.
  • the multiple resistive electrodes 65 include multiple first resistive electrodes 65A and multiple second resistive electrodes 65B.
  • the multiple first resistive electrodes 65A are arranged in the pad region 55 at intervals from one another, and each covers the first end 61 of a corresponding one of the first resistive portions 60A.
  • each of the multiple first resistance electrodes 65A covers the first end 61 of a corresponding first resistance portion 60A in a film-like manner as a single covering object.
  • each first resistance electrode 65A is provided in one-to-one correspondence with the first end 61 of each first resistance portion 60A and is electrically connected to the first end 61.
  • Each first resistive electrode 65A exposes a region (first buried electrode 23) other than the first end 61 of the corresponding first gate structure 20A.
  • each first resistive electrode 65A is disposed at a distance from the second end 62 of the first resistive portion 60A toward the first end 61 of the first resistive portion 60A, exposing the first buried electrode 23 from the inner portion of the first resistive portion 60A.
  • the multiple first resistance electrodes 65A are each formed in a strip shape extending in the first direction X in a plan view, and face each other in the second direction Y. In other words, the multiple first resistance electrodes 65A are arranged in a stripe shape extending along the multiple first resistance portions 60A in a plan view.
  • the multiple first resistance electrodes 65A are arranged at intervals in the second direction Y so as to be positioned on the same straight line extending in the second direction Y.
  • each first resistance electrode 65A is positioned offset to the other side of the first direction X (the pad region 55 side) with respect to the straight line connecting the multiple gate connection electrodes 53 on the multiple second gate structures 20B side in the second direction Y, and does not face the multiple gate connection electrodes 53 in the second direction Y.
  • the multiple first resistance electrodes 65A may be arranged offset in the first direction X from at least one first resistance electrode 65A so as not to face at least one first resistance electrode 65A in the second direction Y. Such a configuration is effective when fine-tuning the resistance value of each first resistance section 60A.
  • the multiple first resistance electrodes 65A are arranged at intervals in the second direction Y from another first resistance electrode 65A that covers the first gate structure 20A (resistance portion 60) that is not to be covered.
  • the multiple first resistance electrodes 65A are arranged at intervals in the second direction Y from the multiple source structures 25, exposing the multiple source structures 25. In other words, the multiple first resistance electrodes 65A are arranged alternately with the multiple source structures 25 in the second direction Y in a plan view.
  • the second resistance electrodes 65B are arranged at intervals outside the pad region 55, and each covers the second end 62 of a corresponding one of the first resistance parts 60A (second resistance parts 60B). Specifically, the second resistance electrodes 65B each cover the second end 62 of a corresponding one of the first resistance parts 60A in a film-like manner, with the second end 62 being the single object to be covered. In other words, each second resistance electrode 65B is provided in one-to-one correspondence with the second end 62 of each of the first resistance parts 60A, and is electrically connected to the second end 62.
  • Each second resistive electrode 65B exposes a region (first buried electrode 23) other than the second end 62 of the corresponding gate structure 20. That is, each second resistive electrode 65B is disposed at a distance from the first resistive electrode 65A (first end 61 of the first resistive portion 60A) toward the second end 62 of the first resistive portion 60A, and exposes the first buried electrode 23 from the inner portion of the first resistive portion 60A. That is, each second resistive electrode 65B exposes the first buried electrode 23 from the region between the corresponding first resistive electrode 65A.
  • the second resistive electrodes 65B are each formed in a strip shape extending in the first direction X in a plan view, and face each other in the second direction Y. In other words, the second resistive electrodes 65B are arranged in stripes extending along the first resistive portions 60A in a plan view.
  • the second resistive electrodes 65B are arranged at intervals in the second direction Y so as to be positioned on the same straight line extending along the second direction Y.
  • each second resistive electrode 65B is positioned on an extension of a straight line connecting the gate connection electrodes 53 on the second gate structures 20B side in the second direction Y, and faces the gate connection electrodes 53 in the second direction Y.
  • the multiple second resistance electrodes 65B may be arranged offset in the first direction X from at least one second resistance electrode 65B so as not to face at least one second resistance electrode 65B in the second direction Y. Such a configuration is effective when fine-tuning the resistance value of each first resistance section 60A.
  • the multiple second resistance electrodes 65B may be arranged offset to one side or the other side in the first direction X with respect to a straight line connecting the multiple gate connection electrodes 53 in the second direction Y so as not to face the multiple gate connection electrodes 53 in the second direction Y.
  • the multiple second resistive electrodes 65B are arranged at intervals in the second direction Y from another second resistive electrode 65B that covers the first gate structure 20A (resistive portion 60) that is not to be covered.
  • the multiple second resistive electrodes 65B are arranged at intervals in the second direction Y from the multiple source structures 25, exposing the multiple source structures 25.
  • the multiple second resistive electrodes 65B are arranged alternately with the multiple source structures 25 in the second direction Y in a plan view.
  • Each resistive electrode 65 is connected to the first buried electrode 23 in the corresponding first resistive portion 60A, and has a portion that is extended from above the first buried electrode 23 onto the main surface insulating film 50. In other words, each resistive electrode 65 is formed wider than the corresponding first resistive portion 60A in the second direction Y. Each resistive electrode 65 faces the body region 18 and source region 19 in the stacking direction in an area outside the first resistive portion 60A.
  • each resistive electrode 65 is made of the same conductive material as the corresponding first buried electrode 23, and is formed integrally with the first buried electrode 23.
  • each resistive electrode 65 includes a portion of the first buried electrode 23 that is pulled out in the form of a film into an area outside the first resistor portion 60A (above the main surface insulating film 50).
  • each resistive electrode 65 may be formed separately from the first buried electrode 23.
  • Each resistive electrode 65 has a resistive surface extending along the active surface 8.
  • each resistive electrode 65 is formed in a tapered shape (quadratic pyramid shape) from the active surface 8 toward the resistive surface in a cross-sectional view.
  • the resistive surface is preferably formed to be wider than the first resistive portion 60A in the second direction Y.
  • the resistive surface preferably has a portion facing the first resistive portion 60A in the normal direction Z, and a portion facing an area outside the first resistive portion 60A (i.e., the main surface insulating film 50) in the normal direction Z.
  • the resistive electrode 65 has a resistive thickness TR.
  • the resistive thickness TR is adjusted as appropriate according to the resistance value to be achieved. It is preferable that the resistive thickness TR is 0.5 times or more the first width W1 described above. It is preferable that the resistive thickness TR is equal to or less than the outer circumferential depth DO (second depth D2) described above. It is particularly preferable that the resistive thickness TR is less than the outer circumferential depth DO (second depth D2).
  • the resistor thickness TR is preferably equal to or less than the first depth D1 described above. Most preferably, the resistor thickness TR is less than the first depth D1.
  • the resistor thickness TR may be approximately equal to the electrode thickness TE described above.
  • the resistor thickness TR may be equal to or greater than 0.05 ⁇ m and equal to or less than 2.5 ⁇ m.
  • the resistor thickness TR is preferably equal to or greater than 0.5 ⁇ m and equal to or less than 1.5 ⁇ m.
  • the resistor thickness TR may be greater than the first depth D1.
  • the resistor thickness TR may be greater than the outer circumferential depth DO (second depth D2).
  • the resistor thickness TR may be less than the first depth D1.
  • the resistor thickness TR may be 0.1 nm or more and 100 nm or less.
  • the semiconductor device 1 includes an insulating interlayer film 70 that covers the main surface insulating film 50.
  • the interlayer film 70 may be referred to as an "insulating film,” an "interlayer insulating film,” an “intermediate insulating film,” or the like.
  • the interlayer film 70 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. It is preferable that the interlayer film 70 include a silicon oxide film.
  • the interlayer film 70 covers the gate structure 20 (first buried electrode 23), source structure 25 (second buried electrode 28), side end structure 30 (third buried electrode 33), and termination structure 35 (fourth buried electrode 38) on the active surface 8.
  • the interlayer film 70 also covers the multiple gate connection electrodes 53 and multiple resistive electrodes 65 on the active surface 8.
  • the interlayer film 70 covers the outer well region 46, the outer contact region 47, and the multiple field regions 48 on the outer peripheral surface 9, sandwiching the main surface insulating film 50 therebetween.
  • the interlayer film 70 covers the sidewall wiring 51 on the first to fourth connection surfaces 10A to 10D.
  • the interlayer film 70 is continuous with the first to fourth side surfaces 5A to 5D.
  • the interlayer film 70 may be formed at a distance inward from the periphery of the outer peripheral surface 9, exposing the first semiconductor region 6 from the periphery of the outer peripheral surface 9.
  • the semiconductor device 1 includes a plurality of gate openings 71 formed in an interlayer film 70.
  • the plurality of gate openings 71 are formed in portions of the interlayer film 70 that cover the plurality of gate structures 20, and penetrate the interlayer film 70 so as to selectively expose the plurality of gate structures 20.
  • the multiple gate openings 71 are formed in the interlayer film 70 in portions that cover the multiple gate connection electrodes 53, and expose the multiple gate connection electrodes 53. In other words, the multiple gate openings 71 expose portions of the multiple gate structures 20 via the multiple gate connection electrodes 53.
  • the multiple gate openings 71 are provided in a one-to-one correspondence with the multiple gate connection electrodes 53.
  • the semiconductor device 1 includes a plurality of resistor openings 72 formed in an interlayer film 70.
  • the plurality of resistor openings 72 penetrate the interlayer film 70 so as to selectively expose a plurality of resistor portions 60 (first resistor portion 60A and second resistor portion 60B).
  • the plurality of resistor openings 72 are provided in a one-to-many correspondence with each resistor portion 60, exposing each resistor portion 60 from a plurality of locations. In other words, the plurality of resistor openings 72 are provided corresponding to one resistor portion 60.
  • the multiple resistor openings 72 are spaced apart to expose the first ends 61 and second ends 62 of the multiple resistor portions 60. Specifically, the multiple resistor openings 72 are formed in the interlayer film 70 in portions that cover the multiple resistor electrodes 65 (first resistor electrode 65A and second resistor electrode 65B), and expose the multiple resistor electrodes 65.
  • the multiple resistor openings 72 include multiple first resistor openings 72A and multiple second resistor openings 72B.
  • the multiple first resistor openings 72A are provided in a one-to-one correspondence with the first ends 61 of the multiple resistor portions 60, exposing the first ends 61 of the multiple resistor portions 60, respectively.
  • the multiple first resistor openings 72A are provided in one-to-one correspondence with the multiple first resistor electrodes 65A, and expose each of the multiple first resistor electrodes 65A.
  • each first resistor opening 72A exposes the first end 61 of the corresponding resistor portion 60 via the corresponding first resistor electrode 65A.
  • Each first resistor opening 72A exposes the inner portion of each first resistor electrode 65A at a distance from the periphery of the first resistor electrode 65A.
  • the multiple first resistor openings 72A are formed in a band shape extending in the first direction X in a plan view, and are arranged in a row at intervals in the second direction Y.
  • the multiple first resistor openings 72A may be formed in a square, polygonal, circular, or other shape.
  • the multiple first resistor openings 72A face each other in the second direction Y.
  • the multiple first resistor openings 72A may be arranged offset in the first direction X from at least one first resistor opening 72A so as not to face at least one first resistor opening 72A in the second direction Y.
  • the multiple first resistor openings 72A are formed offset to the other side of the first direction X (pad region 55 side) from a straight line connecting in the second direction Y the multiple gate openings 71 exposing the multiple gate connection electrodes 53 on the multiple second gate structures 20B side, and do not face the multiple gate openings 71 in the second direction Y.
  • a plurality of first resistor openings 72A may be provided in a one-to-many correspondence with each of the first resistor electrodes 65A.
  • a plurality of first resistor openings 72A may be provided corresponding to one first resistor electrode 65A.
  • the plurality of first resistor openings 72A are formed at intervals in the first direction X so as to expose the inner portion of one corresponding first resistor electrode 65A (resistance electrode 65) from multiple locations.
  • the multiple second resistor openings 72B are provided in one-to-one correspondence with the second ends 62 of the multiple resistor portions 60, and expose the second ends 62 of the multiple resistor portions 60 at intervals from the multiple first resistor openings 72A.
  • the multiple second resistor openings 72B are provided in one-to-one correspondence with the multiple second resistor electrodes 65B, and expose the multiple second resistor electrodes 65B.
  • each second resistor opening 72B exposes the second end 62 of the corresponding resistor portion 60 via the corresponding second resistor electrode 65B.
  • Each second resistor opening 72B exposes an inner portion of each second resistor electrode 65B at a distance from the periphery of the second resistor electrode 65B.
  • the multiple second resistor openings 72B are formed in a band shape extending in the first direction X in a plan view, and are arranged in a row at intervals in the second direction Y.
  • the multiple second resistor openings 72B may be formed in a square, polygonal, circular, or other shape.
  • the second resistor openings 72B face the first resistor openings 72A in the first direction X and face each other in the second direction Y.
  • the second resistor openings 72B may be arranged offset in the first direction X from at least one second resistor opening 72B so as not to face at least one second resistor opening 72B in the second direction Y.
  • the second resistor openings 72B are located on an extension of a straight line connecting the gate openings 71 that expose the gate connection electrodes 53 on the second gate structures 20B side in the second direction Y, and face the gate openings 71 in the second direction Y.
  • the second resistor openings 72B may be formed shifted to one side or the other side in the first direction X with respect to the straight line connecting the gate openings 71 in the second direction Y so as not to face the gate openings 71 in the second direction Y.
  • a plurality of second resistor openings 72B may be provided in a one-to-many correspondence with each second resistor electrode 65B.
  • a plurality of second resistor openings 72B may be provided corresponding to one second resistor electrode 65B.
  • the plurality of second resistor openings 72B are formed at intervals in the first direction X so as to expose the inner portion of one corresponding second resistor electrode 65B (resistance electrode 65) from multiple locations.
  • the semiconductor device 1 includes a plurality of source openings 73 formed in the interlayer film 70.
  • the plurality of source openings 73 are formed in portions of the interlayer film 70 outside the pad region 55 that cover the plurality of source structures 25, and penetrate the interlayer film 70 to selectively expose the plurality of source structures 25.
  • the plurality of source openings 73 expose the corresponding source structure 25, and the source structures 25 and contact regions 45 located on both sides of the corresponding source structure 25.
  • the multiple source openings 73 may be formed in a band shape extending along the corresponding source structures 25.
  • the multiple source openings 73 may be formed in a one-to-many correspondence with the corresponding source structures 25.
  • the multiple source openings 73 may be formed at intervals along the corresponding source structures 25.
  • the semiconductor device 1 includes an outer opening 74 formed in the interlayer film 70.
  • the outer opening 74 penetrates the main surface insulating film 50 and the interlayer film 70 so as to selectively expose the outer contact region 47 and the sidewall wiring 51.
  • the outer opening 74 is formed in a strip or ring shape extending along the outer contact region 47 and the sidewall wiring 51 so as to surround the active surface 8 (active plateau 11) in a plan view.
  • the semiconductor device 1 includes a gate electrode 80 disposed on the active surface 8 (first main surface 3). Specifically, the gate electrode 80 has a resistance value lower than the resistance values of the multiple resistor sections 60 and the multiple resistor electrodes 65, and is disposed on the interlayer film 70.
  • the gate electrode 80 includes a gate pad 81.
  • the gate pad 81 may be referred to as a "pad electrode,” “gate pad electrode,” “control pad electrode,” etc.
  • the gate pad 81 is an external terminal electrode to which a gate potential is applied from the outside.
  • the gate pad 81 is disposed on a portion of the interlayer film 70 that covers the pad region 55.
  • the gate pad 81 is disposed on the active region 12 at a distance from the first side end region 13, the second side end region 14, the first termination region 15, and the second termination region 16 in a plan view.
  • the gate pad 81 is also disposed in a region on one side in the second direction Y of an imaginary line that crosses the center of the active surface 8 in the first direction X in a plan view.
  • the gate pad 81 is located on an imaginary line that crosses the center of the active surface 8 in the second direction Y in a plan view. In other words, the gate pad 81 faces the center of the first side surface 5A (first connection surface 10A) in the second direction Y in a plan view.
  • the gate pad 81 is spaced apart from the ends of the multiple side end structures 30 in the first direction X toward the inside of the active surface 8 in a plan view, and faces the multiple side end structures 30 in the first direction X. In this embodiment, the gate pad 81 does not face the multiple side end structures 30 in the stacking direction.
  • the gate pad 81 is spaced apart from the multiple termination structures 35 in the second direction Y in a plan view, and faces the multiple termination structures 35 in the second direction Y. In this embodiment, the gate pad 81 does not face the multiple termination structures 35 in the stacking direction.
  • the gate pad 81 partially faces the multiple gate structures 20 and multiple source structures 25 across the interlayer film 70. Specifically, the gate pad 81 is arranged so as to overlap the multiple first gate structures 20A and the multiple second gate structures 20B in a plan view, but not overlap the multiple third gate structures 20C.
  • the gate pad 81 is disposed inward of the active surface 8 at a distance from both ends of the first gate structures 20A in the first direction X in a plan view.
  • the gate pad 81 covers the inner parts of the first gate structures 20A with the interlayer film 70 in between, and exposes both ends of the first gate structures 20A.
  • the gate pad 81 is disposed inward of the active surface 8 at a distance from both ends of the second gate structures 20B in the first direction X in a plan view.
  • the gate pad 81 covers the inner parts of the second gate structures 20B across the interlayer film 70, and exposes both ends of the second gate structures 20B.
  • the gate pad 81 is disposed at a distance from the third gate structures 20C in a plan view, and does not face the third gate structures 20C in the stacking direction.
  • the gate pad 81 covers the inner parts of the multiple source structures 25 with the interlayer film 70 in between, and exposes both ends of the multiple source structures 25.
  • the gate pad 81 faces the body region 18, the source region 19, the multiple first well regions 41, and the multiple second well regions 42 with the interlayer film 70 in between. In this embodiment, the gate pad 81 does not face the contact region 45. Of course, if the contact region 45 is formed in the pad region 55, the gate pad 81 may face the contact region 45.
  • the gate pad 81 is disposed on the interlayer film 70 at a horizontal distance from the gate connection electrode 53, and does not face the gate connection electrode 53 in the stacking direction. In other words, the gate pad 81 faces a portion of the gate structure 20 exposed from the gate connection electrode 53. In this embodiment, the gate pad 81 faces in the first direction X an area between at least two gate connection electrodes 53 disposed on both sides of the gate structure 20 in the first direction X in a plan view.
  • the gate pad 81 faces at least one gate connection electrode 53 arranged on the inner side of the gate structure 20 in the second direction Y in a plan view.
  • the gate pad 81 may be arranged shifted to one side or the other side of the first direction X with respect to a virtual line that crosses in the second direction Y the gate connection electrode 53 arranged on the inner side of the gate structure 20 in a plan view.
  • the gate pad 81 is disposed on the interlayer film 70 at a horizontal distance from the overlapping portion 52 of the sidewall wiring 51, and does not face the overlapping portion 52 in the stacking direction. In other words, the gate pad 81 is disposed on the area surrounded by the sidewall wiring 51 in a plan view.
  • the planar area of the gate pad 81 is less than the planar area of the active region 12 and greater than the planar area of the resistive region.
  • the proportion of the gate pad 81 in the active surface 8 is preferably 1% or more and 25% or less.
  • the proportion of the gate pad 81 may be a value belonging to any one of the following ranges: 1% or more and 5% or more, 5% or more and 10% or less, 10% or more and 15% or less, 15% or more and 20% or less, and 20% or more and 25% or less.
  • the proportion of the gate pad 81 is preferably 10% or less.
  • the gate pad 81 covers the first ends 61 of the resistor portions 60 at a distance from the second ends 62 of the resistor portions 60, and penetrates the interlayer film 70 to be electrically connected to the first ends 61 of the resistor portions 60. Specifically, the gate pad 81 covers the first ends 61 of the first resistor portions 60A and the first ends 61 of the second resistor portions 60B, and penetrates the interlayer film 70 to be electrically connected to the first ends 61 of the first resistor portions 60A and the first ends 61 of the second resistor portions 60B.
  • the gate pad 81 is connected to a plurality of first resistance electrodes 65A and is electrically connected to the first ends 61 of the plurality of resistance sections 60 (the plurality of first resistance sections 60A and the plurality of second resistance sections 60B) via the plurality of first resistance electrodes 65A.
  • the gate pad 81 includes a pad main body 82, a first resistor connection portion 83, and a second resistor connection portion 84.
  • the pad main body 82 is formed as the main body of the gate pad 81 in a region of the interlayer film 70 outside the region that covers the multiple resistor portions 60.
  • the pad main body 82 forms the inner portion of the gate pad 81 in a plan view, and faces the multiple gate structures 20 and the multiple source structures 25 across the interlayer film 70.
  • the pad main body 82 has a pad width WP in the first direction X that is greater than the length of the multiple resistor portions 60.
  • the pad width WP may be less than the length of the multiple resistor portions 60.
  • the pad main body 82 is formed in a quadrangular shape when viewed from above.
  • the pad main body 82 may be formed in a polygonal shape other than a quadrangle, a circular shape, etc.
  • the first resistor connection portion 83 is pulled out in the form of a film from the pad body portion 82 onto a region of the interlayer film 70 that covers the first ends 61 of the first resistor portions 60A as an electrical connection portion to the first ends 61 of the first resistor portions 60A.
  • the first resistor connection portion 83 is formed as the peripheral portion of the gate pad 81 in a plan view.
  • the first resistor connection portion 83 forms a periphery (side) that extends in the second direction Y on one side of the periphery of the gate pad 81 in the first direction X.
  • the first resistor connection portion 83 may be drawn out in a finger shape (line shape) from the pad main body portion 82 toward the area above the multiple first resistor portions 60A.
  • the first resistor connection portion 83 penetrates the multiple first resistor openings 72A from above the interlayer film 70, and is connected to the multiple first resistor electrodes 65A on the multiple first resistor portions 60A side within the multiple first resistor openings 72A.
  • the first resistor connection portion 83 penetrates the interlayer film 70 and is mechanically and electrically connected to the multiple first resistor electrodes 65A.
  • the gate pad 81 is electrically connected to the first ends 61 of the multiple first resistor portions 60A via the multiple first resistor electrodes 65A.
  • the second resistor connection portion 84 is pulled out in the form of a film from the pad body portion 82 onto a region of the interlayer film 70 that covers the first ends 61 of the second resistor portions 60B as an electrical connection portion to the first ends 61 of the second resistor portions 60B.
  • the second resistor connection portion 84 is formed as the peripheral portion of the gate pad 81 in a plan view.
  • the second resistor connection portion 84 forms a periphery (side) that extends in the second direction Y on the other side of the first direction X of the peripheral portion of the gate pad 81.
  • the second resistor connection portion 84 may be drawn out in a finger shape (line shape) from the pad main body portion 82 toward the region above the multiple second resistor portions 60B.
  • the second resistor connection portion 84 penetrates the multiple first resistor openings 72A from above the interlayer film 70, and is connected to the multiple first resistor electrodes 65A on the multiple second resistor portions 60B side within the multiple first resistor openings 72A.
  • the second resistor connection portion 84 penetrates the interlayer film 70 and is mechanically and electrically connected to the multiple first resistor electrodes 65A.
  • the gate pad 81 is electrically connected to the first ends 61 of the multiple second resistor portions 60B via the multiple first resistor electrodes 65A.
  • the gate electrode 80 includes a gate wiring 85 disposed on the interlayer film 70 at a distance from the gate pad 81.
  • the gate wiring 85 may be referred to as a "wiring electrode,” a “gate wiring electrode,” a “control wiring electrode,” or the like.
  • the gate wiring 85 has a resistance value lower than the resistance values of the multiple resistor sections 60 and the multiple resistive electrodes 65.
  • the gate wiring 85 is disposed on a portion of the interlayer film 70 that covers the active surface 8, and is selectively routed within the active region 12.
  • the gate wiring 85 is spaced inward from the periphery of the active surface 8 and is not disposed on the outer periphery 9.
  • the gate wiring 85 is electrically connected to the resistor portions 60 of the first gate structures 20A at positions in the active region 12 that are different from the gate pad 81, and is electrically connected to the gate pad 81 via the resistor portions 60.
  • the gate wiring 85 is spaced apart from the first ends 61 of the multiple resistor sections 60 and penetrates the interlayer film 70 to be electrically connected to the second ends 62 of the multiple resistor sections 60.
  • the gate wiring 85 is mechanically and electrically connected to the multiple second resistor electrodes 65B. That is, the gate wiring 85 is electrically connected to the second ends 62 of the multiple resistor sections 60 via the multiple second resistor electrodes 65B.
  • the gate wiring 85 is routed from an area above the multiple resistor portions 60 to an area outside the multiple resistor portions 60, and is also electrically connected to the portions of the multiple first gate structures 20A that are outside the multiple resistor portions 60. Furthermore, the gate wiring 85 is electrically connected to the multiple second gate structures 20B and the multiple third gate structures 20C in addition to the multiple first gate structures 20A.
  • the gate wiring 85 transmits the gate potential applied to the gate pad 81 to the first gate structures 20A, the second gate structures 20B, and the third gate structures 20C.
  • the gate wiring 85 extends in a line shape so as to intersect (specifically, perpendicular to) the first gate structures 20A, the second gate structures 20B, and the third gate structures 20C, and penetrates the interlayer film 70 to be electrically connected to the first gate structures 20A, the second gate structures 20B, and the third gate structures 20C.
  • the gate wiring 85 is electrically connected to a plurality of first gate structures 20A and a plurality of second gate structures 20B located directly below the gate pad 81, as well as a plurality of third gate structures 20C located outside directly below the gate pad 81.
  • the gate wiring 85 is electrically connected to the first gate structure 20A, the plurality of second gate structures 20B, and the plurality of third gate structures 20C via a plurality of gate connection electrodes 53.
  • the gate wiring 85 includes a first resistance wiring 86, a second resistance wiring 87, a first connection wiring 88, a second connection wiring 89, a first line wiring 90, a second line wiring 91, and a third line wiring 92.
  • the first resistance wiring 86 is provided as an electrical connection part for the second ends 62 of the multiple first resistance parts 60A.
  • the first resistance wiring 86 is disposed on the interlayer film 70 at a distance from the gate pad 81 on one side in the first direction X, and is formed in a line shape extending in the second direction Y.
  • the first resistance wiring 86 has a base end on one side in the second direction Y and a tip end on the other side in the second direction Y.
  • the base end of the first resistance wiring 86 protrudes further on one side in the second direction Y than the gate pad 81.
  • the tip end of the first resistance wiring 86 protrudes further on the other side in the second direction Y than the gate pad 81.
  • the first resistance wiring 86 intersects (specifically, perpendicular to) the multiple first gate structures 20A and the multiple second gate structures 20B. Specifically, the first resistance wiring 86 intersects (specifically, perpendicular to) the second ends 62 of the multiple first resistance portions 60A. The first resistance wiring 86 penetrates from above the interlayer film 70 into the multiple gate openings 71 and the multiple second resistance openings 72B.
  • the first resistance wiring 86 is mechanically and electrically connected to the gate connection electrodes 53 of the second gate structures 20B within the gate openings 71. As a result, the first resistance wiring 86 is electrically connected to the second gate structures 20B via the gate connection electrodes 53.
  • the first resistance wiring 86 is mechanically and electrically connected to the second resistance electrodes 65B within the second resistance openings 72B. As a result, the first resistance wiring 86 is electrically connected to the first gate structures 20A via the first resistance portions 60A, and is electrically connected to the gate pad 81 via the first resistance portions 60A.
  • the first resistance wiring 86 connects the multiple first resistance parts 60A in parallel between the gate pad 81.
  • the first resistance wiring 86 electrically connects the multiple first gate structures 20A and the multiple second gate structures 20B to the gate pad 81 via a parallel circuit of the multiple first resistance parts 60A.
  • the first resistance wiring 86 may cross (specifically, be perpendicular to) at least one (one or more) third gate structures 20C.
  • the first resistance wiring 86 may be mechanically and electrically connected to multiple gate connection electrodes 53 of at least one (one or more) third gate structures 20C within at least one (one or more) gate openings 71.
  • the second resistance wiring 87 is provided as an electrical connection to the second ends 62 of the multiple second resistance parts 60B.
  • the second resistance wiring 87 is disposed on the interlayer film 70 at a distance from the gate pad 81 to the other side in the first direction X, and is formed in a line extending in the second direction Y.
  • the second resistive wiring 87 has a base end on one side in the second direction Y and a tip end on the other side in the second direction Y.
  • the base end of the second resistive wiring 87 protrudes further on one side in the second direction Y than the gate pad 81.
  • the tip end of the second resistive wiring 87 protrudes further on the other side in the second direction Y than the gate pad 81.
  • the second resistance wiring 87 intersects (specifically, perpendicular to) the multiple first gate structures 20A and the multiple second gate structures 20B. Specifically, the second resistance wiring 87 intersects (specifically, perpendicular to) the second ends 62 of the multiple second resistance portions 60B. The second resistance wiring 87 penetrates from above the interlayer film 70 into the multiple second resistance openings 72B and the multiple gate openings 71.
  • the second resistance wiring 87 is mechanically and electrically connected to the gate connection electrodes 53 of the second gate structures 20B within the gate openings 71. As a result, the second resistance wiring 87 is electrically connected to the second gate structures 20B via the gate connection electrodes 53.
  • the second resistance wiring 87 is mechanically and electrically connected to the multiple second resistance electrodes 65B within the multiple second resistance openings 72B. As a result, the second resistance wiring 87 is electrically connected to the multiple first gate structures 20A via the multiple second resistance portions 60B, and is electrically connected to the gate pad 81 via the multiple second resistance portions 60B.
  • the second resistance wiring 87 connects the multiple second resistance parts 60B in parallel between the gate pad 81.
  • the second resistance wiring 87 electrically connects the multiple first gate structures 20A and the multiple second gate structures 20B to the gate pad 81 via a parallel circuit of the multiple second resistance parts 60B.
  • the second resistive wiring 87 may cross (specifically, be perpendicular to) at least one (one or more) third gate structures 20C.
  • the second resistive wiring 87 may be mechanically and electrically connected to multiple gate connection electrodes 53 of at least one (one or more) third gate structures 20C within at least one (one or more) gate openings 71.
  • the first connection wiring 88 is disposed on the other side (the second side surface 5B side) of the gate pad 81 in the second direction Y.
  • the first connection wiring 88 extends in a line in the first direction X through the region between the tip of the first resistance wiring 86 and the tip of the second resistance wiring 87, and mechanically and electrically connects the tip of the first resistance wiring 86 and the tip of the second resistance wiring 87.
  • the first connection wiring 88 electrically connects the multiple first resistance parts 60A and the multiple second resistance parts 60B. Specifically, the first connection wiring 88 connects in parallel a parallel circuit including the multiple first resistance parts 60A and a parallel circuit including the multiple second resistance parts 60B between the gate pad 81. In this embodiment, the first connection wiring 88 covers the multiple gate structures 20 (third gate structure 20C) and the multiple source structures 25.
  • the second connection wiring 89 is disposed on one side of the gate pad 81 in the second direction Y (the side of the first side surface 5A) and faces the first connection wiring 88 across the gate pad 81.
  • the second connection wiring 89 extends in a line in the first direction X through the region between the base end of the first resistance wiring 86 and the base end of the second resistance wiring 87, and mechanically and electrically connects the base end of the first resistance wiring 86 and the base end of the second resistance wiring 87.
  • the second connection wiring 89 electrically connects the multiple first resistance parts 60A and the multiple second resistance parts 60B. Specifically, the second connection wiring 89 connects in parallel a parallel circuit including the multiple first resistance parts 60A and a parallel circuit including the multiple second resistance parts 60B between the gate pad 81. In this embodiment, the second connection wiring 89 covers the multiple termination structures 35. Of course, the second connection wiring 89 may cover either one or both of at least one gate structure 20 and at least one source structure 25. The second connection wiring 89 does not necessarily have to be provided and may be removed as necessary.
  • the first line wiring 90 is pulled out from the first resistance wiring 86 to one side in the first direction X, and is electrically connected to the second ends 62 of the multiple first resistance parts 60A via the first resistance wiring 86.
  • the first line wiring 90 has a first extension portion 90a and a second extension portion 90b.
  • the first extension portion 90a is pulled out in a line shape from the base end of the first resistance wiring 86 to one side in the first direction X, and faces the multiple termination structures 35 across the interlayer film 70.
  • the first extension 90a may cover either one or both of at least one gate structure 20 and at least one source structure 25.
  • the tip of the first extension 90a is formed at a distance from the third connection surface 10C inwardly of the active surface 8 in a plan view.
  • the tip of the first extension 90a may be formed at a distance from the end positions of the multiple side end structures 30 in the first direction X inwardly of the active surface 8.
  • the tip of the first extension 90a may be drawn out to a portion facing the multiple side end structures 30 in the second direction Y.
  • the second extension portion 90b is pulled out from the tip of the first extension portion 90a in the second direction Y and extends in a line along the third side surface 5C (third connection surface 10C).
  • the second extension portion 90b intersects (specifically, perpendicular to) one end of the multiple gate structures 20 and one end of the multiple source structures 25 in the second direction Y.
  • the second extension portion 90b intersects (specifically, perpendicular to) one end of the multiple first gate structures 20A, one end of the multiple second gate structures 20B, one end of the multiple third gate structures 20C, and one end of the multiple source structures 25.
  • the second extension portion 90b is formed at a distance inward from the end positions of the multiple side end structures 30 in the first direction X in a plan view, toward the active surface 8, and does not face the multiple side end structures 30 in the stacking direction.
  • a portion of the second extension portion 90b may be drawn out from the active region 12 to the first side end region 13 and face the multiple side end structures 30 in the stacking direction.
  • the tip portion of the second extension portion 90b may be located above the active region 12 or above the second termination region 16.
  • the second extension 90b penetrates into the multiple gate openings 71 from above the interlayer film 70, and is electrically connected to one end of the multiple gate structures 20 within the multiple gate openings 71. Specifically, the second extension 90b is electrically connected to one end of the multiple first gate structures 20A, one end of the multiple second gate structures 20B, and one end of the multiple third gate structures 20C. In other words, the second extension 90b is electrically connected to one end of the multiple first gate structures 20A and one end of the multiple second gate structures 20B located directly below the gate pad 81.
  • the second extension 90b is mechanically and electrically connected to the multiple gate connection electrodes 53 within the multiple gate openings 71. As a result, the second extension 90b is electrically connected to one end of the multiple gate structures 20 via the multiple gate connection electrodes 53. In this way, the first line wiring 90 electrically connects the multiple first gate structures 20A, the multiple second gate structures 20B, and the multiple third gate structures 20C to the gate pad 81 via the multiple first resistance portions 60A and the multiple second resistance portions 60B.
  • the second line wiring 91 is pulled out from the second resistive wiring 87 to the other side in the first direction X, and is electrically connected to the second ends 62 of the multiple second resistive parts 60B via the second resistive wiring 87.
  • the second line wiring 91 has a third extension portion 91a and a fourth extension portion 91b.
  • the third extension portion 91a is pulled out in a line shape from the base end of the second resistive wiring 87 to the other side in the first direction X, and faces the multiple termination structures 35 across the interlayer film 70.
  • the third extension 91a may cover either one or both of at least one gate structure 20 and at least one source structure 25.
  • the tip of the third extension 91a is formed at a distance from the fourth connection surface 10D inwardly of the active surface 8 in a plan view.
  • the tip of the third extension 91a may be formed at a distance from the end positions of the multiple side end structures 30 in the first direction X inwardly of the active surface 8.
  • the tip of the third extension 91a may be drawn out to a portion facing the multiple side end structures 30 in the second direction Y.
  • the fourth extension portion 91b is pulled out from the tip of the third extension portion 91a in the second direction Y and extends in a line along the fourth side surface 5D (fourth connection surface 10D).
  • the fourth extension portion 91b intersects (specifically, perpendicular to) the other ends of the multiple gate structures 20 and the other ends of the multiple source structures 25 in the second direction Y.
  • the fourth extension portion 91b intersects (specifically, perpendicular to) the other ends of the multiple first gate structures 20A, the other ends of the multiple second gate structures 20B, the other ends of the multiple third gate structures 20C, and the other ends of the multiple source structures 25.
  • the fourth extension 91b is formed at a distance inward from the end positions of the multiple side end structures 30 in the first direction X in a plan view, toward the active surface 8, and does not face the multiple side end structures 30 in the stacking direction.
  • a portion of the fourth extension 91b may be drawn out from the active region 12 to the second side end region 14 and face the multiple side end structures 30 in the stacking direction.
  • the tip of the fourth extension 91b may be located above the active region 12 or above the second termination region 16.
  • the fourth extension 91b penetrates into the multiple gate openings 71 from above the interlayer film 70, and is electrically connected to the other ends of the multiple gate structures 20 within the multiple gate openings 71. Specifically, the fourth extension 91b is electrically connected to the other ends of the multiple first gate structures 20A, the other ends of the multiple second gate structures 20B, and the other ends of the multiple third gate structures 20C. In other words, the fourth extension 91b is electrically connected to the other ends of the multiple first gate structures 20A and the other ends of the multiple second gate structures 20B located directly below the gate pad 81.
  • the fourth extension 91b is mechanically and electrically connected to the multiple gate connection electrodes 53 within the multiple gate openings 71. As a result, the fourth extension 91b is electrically connected to the other ends of the multiple gate structures 20 via the multiple gate connection electrodes 53. In this way, the second line wiring 91 electrically connects the multiple first gate structures 20A, the multiple second gate structures 20B, and the multiple third gate structures 20C to the gate pad 81 via the multiple first resistance portions 60A and the multiple second resistance portions 60B.
  • the third line wiring 92 is disposed in a region on the other side (second side surface 5B side) of the gate pad 81 in the second direction Y, and extends in a line shape along the second direction Y in the region between the gate pad 81 and the second connection surface 10B.
  • the third line wiring 92 is drawn out from the first connection wiring 88 toward the inner part of the active region 12, and is electrically connected to the multiple first resistance parts 60A and the multiple second resistance parts 60B via the first resistance wiring 86, the second resistance wiring 87, and the first connection wiring 88.
  • the third line wiring 92 is electrically connected to the gate pad 81 via the multiple first resistance parts 60A and the multiple second resistance parts 60B.
  • the third line wiring 92 crosses (specifically, perpendicularly) the inner parts of the multiple gate structures 20 and the inner parts of the multiple source structures 25 in a plan view. Specifically, the third line wiring 92 crosses (specifically, perpendicularly) the multiple third gate structures 20C.
  • the third line wiring 92 enters the multiple gate openings 71 from above the interlayer film 70 and is electrically connected to the inner parts of the multiple third gate structures 20C within the multiple gate openings 71.
  • the third line wiring 92 is connected to the multiple gate connection electrodes 53 within the multiple gate openings 71, and is electrically connected to the inner parts of the multiple third gate structures 20C via the multiple gate connection electrodes 53. In this way, the third line wiring 92 electrically connects the multiple third gate structures 20C to the gate pad 81 via the multiple first resistance portions 60A and the multiple second resistance portions 60B.
  • the gate electrode 80 includes a gate subpad 93 disposed on the interlayer film 70 at a distance from the gate pad 81.
  • the gate subpad 93 may be referred to as a "subpad electrode” or the like.
  • the presence or absence of the gate subpad 93 is optional, and it may be omitted as necessary.
  • the gate subpad 93 has a planar area less than the planar area of the gate pad 81.
  • the gate subpad 93 is formed narrower than the gate pad 81 in the second direction Y, and wider than the first resistance wiring 86 (second resistance wiring 87) in the first direction X.
  • the gate subpad 93 is an electrical test pad (dummy pad) for measuring the gate resistance RG during the manufacturing process, and is electrically connected to the gate pad 81 via a plurality of resistor portions 60 (a plurality of first resistor portions 60A and a plurality of second resistor portions 60B). In the electrical test, a test signal is applied between the gate pad 81 and the gate subpad 93.
  • a gate potential may be applied to either the gate pad 81 or the gate subpad 93, and a ground potential may be applied to the other.
  • the gate subpad 93 is a terminal to which a potential different from that of the gate pad 81 is applied.
  • the gate subpad 93 is an open terminal after the manufacturing process, and is excluded from the targets for connection of conductive bonding members such as bonding wires.
  • the entire gate subpad 93 is directly or indirectly covered with an insulator (e.g., a sealing resin containing multiple fillers and a matrix resin) and is electrically insulated from other structures.
  • an insulator e.g., a sealing resin containing multiple fillers and a matrix resin
  • the gate subpad 93 may be electrically connected to a lead terminal of the semiconductor package via a bonding wire or the like, and configured so that a test signal can be input even after the semiconductor device 1 is mounted on the semiconductor package.
  • the gate subpad 93 may be disposed at any location.
  • the gate subpad 93 may be disposed on at least one of the active region 12, the first side end region 13, the second side end region 14, the first termination region 15, the second termination region 16, and the outer periphery region 17.
  • the gate subpad 93 is disposed on the active region 12 at a distance from the first side end region 13, the second side end region 14, the first termination region 15, and the second termination region 16 in a plan view.
  • the gate subpad 93 is disposed at a distance from the gate pad 81 to one side in the first direction X (toward the third connection surface 10C) and faces the gate pad 81 in the first direction X.
  • the gate subpad 93 is disposed in an area on one side in the second direction Y (toward the first side surface 5A) of an imaginary line that crosses the center of the active surface 8 in the first direction X in a plan view.
  • the gate subpad 93 is disposed shifted to one side or the other in the first direction X with respect to an imaginary line that crosses the center of the active surface 8 in the second direction Y in a plan view.
  • the gate subpad 93 partially faces the multiple gate structures 20 and multiple source structures 25 across the interlayer film 70.
  • the gate subpad 93 is disposed inwardly of the active surface 8 at a distance from the ends of the multiple side end structures 30 in the first direction X in a plan view, and faces the multiple side end structures 30 in the first direction X.
  • the gate subpad 93 does not face the multiple side end structures 30 in the stacking direction.
  • the gate subpad 93 is disposed inward of the active surface 8 at a distance from both ends of the multiple gate structures 20 in the first direction X in a plan view.
  • the gate subpad 93 covers the inner parts of the multiple gate structures 20 with the interlayer film 70 in between, exposing both ends of the multiple gate structures 20.
  • the gate subpad 93 covers the inner parts of the multiple source structures 25 with the interlayer film 70 in between, exposing both ends of the multiple source structures 25.
  • the gate subpad 93 faces the body region 18, the source region 19, the multiple first well regions 41, and the multiple second well regions 42 across the interlayer film 70.
  • the gate subpad 93 may face the multiple contact regions 45 across the interlayer film 70.
  • the gate subpad 93 is disposed on the interlayer film 70 at a horizontal distance from the gate connection electrode 53, and does not face the gate connection electrode 53 in the stacking direction. In other words, the gate subpad 93 faces the portion of the gate structure 20 exposed from the gate connection electrode 53.
  • the gate subpad 93 is disposed on the interlayer film 70 at a horizontal distance from the overlapping portion 52 of the sidewall wiring 51, and does not face the overlapping portion 52 in the stacking direction. In other words, the gate subpad 93 is disposed on the area surrounded by the sidewall wiring 51 in a plan view.
  • the gate subpad 93 is connected to the gate wiring 85 and is electrically connected to the multiple gate structures 20, the multiple resistance portions 60, and the gate pad 81 via the gate wiring 85.
  • the gate subpad 93 is connected to a portion of the gate wiring 85 that is located near the multiple resistance portions 60.
  • the gate subpad 93 is preferably connected to the first resistance wiring 86, the second resistance wiring 87, the first connection wiring 88, the second connection wiring 89, etc.
  • the gate subpad 93 is connected to the first resistance wiring 86.
  • the gate subpad 93 overlaps a plurality of second gate structures 20B, but does not overlap a plurality of third gate structures 20C.
  • the gate subpad 93 may overlap some or all of the first gate structures 20A.
  • the gate subpad 93 may overlap at least one third gate structure 20C.
  • the gate electrode 80 preferably has a thickness greater than that of the resistive electrode 65 (the thickness of the gate connection electrode 53).
  • the thickness of the gate electrode 80 is preferably greater than that of the interlayer film 70.
  • the thickness of the gate electrode 80 may be 0.5 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the gate electrode 80 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the gate electrode 80 has a layered structure including a first electrode film 94 and a second electrode film 95, which are layered in this order from the interlayer film 70 side.
  • the first electrode film 94 is formed as a barrier electrode.
  • the first electrode film 94 includes at least one of a Ti film, a TiN film, and a W film.
  • the first electrode film 94 includes a Ti film.
  • the second electrode film 95 has a thickness greater than that of the first electrode film 94, and forms the main body of the gate electrode 80.
  • the second electrode film 95 includes at least one of an Al film, a Cu film, an Al alloy film, and a Cu alloy film.
  • the second electrode film 95 may include at least one of a pure Cu film (a Cu film having a purity of 99% or more), a pure Al film (an Al film having a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the second electrode film 95 includes an Al alloy film (an AlSiCu alloy film in this embodiment).
  • the first electrode film 94 of the gate pad 81 covers the interlayer film 70 in the pad body 82, and penetrates into the first resistor openings 72A from above the interlayer film 70 in the first resistor connection portion 83 (second resistor connection portion 84).
  • the first electrode film 94 of the gate pad 81 covers the opening walls of the first resistor openings 72A in a film-like manner, and covers the first resistor electrodes 65A in a film-like manner.
  • the second electrode film 95 of the gate pad 81 covers the first electrode film 94 in the pad body 82 in a film-like manner, and faces the interlayer film 70 with the first electrode film 94 in between.
  • the second electrode film 95 of the gate pad 81 covers the first electrode film 94 in a film-like manner in the first resistor connection portion 83 (second resistor connection portion 84), and backfills the multiple first resistor openings 72A.
  • the second electrode film 95 of the gate pad 81 is electrically connected to the multiple first resistor electrodes 65A via the first electrode film 94 in the multiple first resistor openings 72A.
  • the first electrode film 94 of the gate wiring 85 covers the interlayer film 70 in a film-like manner, and penetrates into the multiple gate openings 71 and multiple second resistor openings 72B from above the interlayer film 70.
  • the first electrode film 94 of the gate wiring 85 covers the opening wall surfaces of the multiple gate openings 71 in a film-like manner, and covers the multiple gate connection electrodes 53 in a film-like manner.
  • the first electrode film 94 of the gate wiring 85 covers the opening wall surfaces of the multiple second resistor openings 72B in a film-like manner, and covers the multiple second resistor electrodes 65B in a film-like manner.
  • the second electrode film 95 of the gate wiring 85 backfills the multiple gate openings 71 and multiple second resistor openings 72B with the first electrode film 94 of the gate wiring 85 in between, and covers the first electrode film 94 in a film-like manner on the interlayer film 70.
  • the second electrode film 95 of the gate wiring 85 is electrically connected to the multiple gate connection electrodes 53 and multiple second resistor electrodes 65B via the first electrode film 94.
  • the semiconductor device 1 includes a source electrode 100 disposed on the interlayer film 70 at a distance from the gate electrode 80.
  • the source electrode 100 has a resistance value lower than the resistance values of the multiple resistor sections 60 and the multiple resistor electrodes 65.
  • the source electrode 100 includes at least one (multiple in this embodiment) source pad 101.
  • the source pad 101 may be referred to as a "low potential pad electrode,” “source pad electrode,” “channel pad,” “different potential pad,” etc.
  • the source pad 101 includes a first source pad 101A and a second source pad 101B.
  • the first source pad 101A is disposed in a region on one side of the first direction X on a portion of the interlayer film 70 that covers the active region 12. Specifically, the first source pad 101A is disposed in a region on one side of the first direction X that is partitioned by the gate wiring 85 (the first line wiring 90 and the third line wiring 92).
  • the first source pad 101A has a planar area smaller than the planar area of the active region 12.
  • the planar area of the first source pad 101A is larger than the planar area of the gate pad 81. It is preferable that the proportion of the first source pad 101A in the active surface 8 (first main surface 3) is 25% or more and 50% or less.
  • the first source pad 101A is disposed on the active region 12 at a distance from the first side end region 13 in a plan view. In other words, the first source pad 101A is disposed at a distance inward from the end positions of the multiple side end structures 30 in the first direction X on the active surface 8 in a plan view, and faces the multiple side end structures 30 in the first direction X. The first source pad 101A does not face the multiple side end structures 30 in the stacking direction.
  • the first source pad 101A partially faces the multiple gate structures 20 and the multiple source structures 25 across the interlayer film 70.
  • the first source pad 101A is disposed at a distance inward from the positions of both ends of the multiple gate structures 20 in the first direction X in a plan view, toward the inside of the active surface 8.
  • the first source pad 101A covers the inner parts of the multiple gate structures 20 with the interlayer film 70 in between, and exposes one end of the multiple gate structures 20.
  • the first source pad 101A covers the inner parts of the multiple source structures 25 with the interlayer film 70 in between, and exposes one end of the multiple source structures 25.
  • the first source pad 101A extends into the multiple source openings 73 from above the interlayer film 70, and is electrically connected to the multiple source structures 25, source regions 19, and multiple contact regions 45 within the multiple source openings 73.
  • the first source pad 101A includes a first pad portion 101a and a second pad portion 101b.
  • a source potential for the main source may be applied to the first pad portion 101a from the outside.
  • a source potential for source sensing may be applied to the second pad portion 101b from the outside.
  • a source potential for the main source may be applied to the second pad portion 101b.
  • the first pad portion 101a is located in a region on the other side (second side surface 5B side) of the gate pad 81 in the second direction Y, and faces the gate pad 81 in the second direction Y.
  • the first pad portion 101a covers the multiple third gate structures 20C, and is electrically connected to the multiple source structures 25, source regions 19, and multiple contact regions 45 adjacent to the multiple third gate structures 20C.
  • the second pad portion 101b is located in an area on one side (the third side surface 5C side) of the gate pad 81 in the first direction X, and faces the gate pad 81 in the first direction X. Specifically, the second pad portion 101b faces the gate pad 81 in the first direction X, sandwiching a part of the gate wiring 85 (the first resistance wiring 86) therebetween.
  • the second pad portion 101b faces the gate pad 81 across the gate subpad 93 in a plan view.
  • the portion of the second pad portion 101b that is along the gate subpad 93 is recessed in a rectangular shape along the gate subpad 93 in a plan view.
  • the second pad portion 101b may be extended from the active region 12 to the first termination region 15 and cover at least one termination structure 35.
  • the second pad portion 101b covers at least one (in this embodiment, multiple) first gate structures 20A.
  • the second pad portion 101b may cover all of the first gate structures 20A, or may cover only a portion of the first gate structures 20A.
  • the second pad portion 101b is electrically connected to at least one (in this embodiment, multiple) source structure 25, source region 19, and multiple contact regions 45 adjacent to at least one (in this embodiment, multiple) first gate structure 20A.
  • the second pad portion 101b also covers at least one (in this embodiment, multiple) second gate structures 20B.
  • the second pad portion 101b may cover all of the second gate structures 20B, or may cover a portion of the second gate structures 20B.
  • the second pad portion 101b is electrically connected to at least one (in this embodiment, multiple) source structure 25, source region 19, and multiple contact regions 45 adjacent to at least one (in this embodiment, multiple) second gate structure 20B. In this manner, the second pad portion 101b is electrically connected to multiple source structures 25 arranged directly below the gate pad 81.
  • the second source pad 101B is disposed in the region on the other side of the first direction X on the portion of the interlayer film 70 that covers the active region 12. Specifically, the second source pad 101B is disposed in a region on the other side of the first direction X that is partitioned by the gate wiring 85 (the second line wiring 91 and the third line wiring 92), and faces the first source pad 101A across a portion of the gate wiring 85 in the first direction X.
  • the second source pad 101B has a planar area smaller than the planar area of the active region 12.
  • the planar area of the second source pad 101B is larger than the planar area of the gate pad 81. It is preferable that the proportion of the second source pad 101B in the active surface 8 (first main surface 3) is 25% or more and 50% or less.
  • the second source pad 101B is disposed on the active region 12 at a distance from the second side end region 14 in a plan view.
  • the second source pad 101B is disposed at a distance inward from the ends of the multiple side end structures 30 in the first direction X on the active surface 8 in a plan view, and faces the multiple side end structures 30 in the first direction X.
  • the second source pad 101B does not face the multiple side end structures 30 in the stacking direction.
  • the second source pad 101B partially faces the multiple gate structures 20 and the multiple source structures 25 across the interlayer film 70.
  • the second source pad 101B is disposed at a distance inward from both ends of the multiple gate structures 20 in the first direction X in a plan view, toward the inside of the active surface 8.
  • the second source pad 101B covers the inner parts of the multiple gate structures 20 with the interlayer film 70 in between, and exposes the other ends of the multiple gate structures 20.
  • the second source pad 101B covers the inner parts of the multiple source structures 25 with the interlayer film 70 in between, and exposes the other ends of the multiple source structures 25.
  • the second source pad 101B extends into the multiple source openings 73 from above the interlayer film 70, and is electrically connected to the multiple source structures 25, source regions 19, and multiple contact regions 45 within the multiple source openings 73.
  • the second source pad 101B includes a third pad portion 101c and a fourth pad portion 101d.
  • a source potential for the main source may be applied to the third pad portion 101c from the outside.
  • a source potential for source sensing may be applied to the fourth pad portion 101d from the outside.
  • a source potential for the main source may be applied to the fourth pad portion 101d.
  • the third pad portion 101c is located in a region on the other side (second side surface 5B side) of the gate pad 81 in the second direction Y, faces the first pad portion 101a in the first direction X, and faces the gate pad 81 in the second direction Y.
  • the third pad portion 101c covers the multiple third gate structures 20C, and is electrically connected to the multiple source structures 25, source regions 19, and contact regions 45 adjacent to the multiple third gate structures 20C.
  • the fourth pad portion 101d is located in a region on the other side (fourth side surface 5D side) of the gate pad 81 in the first direction X, and faces the second pad portion 101b across the gate pad 81 in the first direction X. Specifically, the fourth pad portion 101d faces the gate pad 81 in the first direction X across a part of the gate wiring 85 (second resistance wiring 87).
  • the fourth pad portion 101d may be drawn out from the active region 12 to the first termination region 15 and cover at least one termination structure 35.
  • the fourth pad portion 101d covers at least one (in this embodiment, multiple) first gate structures 20A.
  • the fourth pad portion 101d may cover all of the first gate structures 20A, or may cover only a portion of the first gate structures 20A.
  • the fourth pad portion 101d is electrically connected to at least one (in this embodiment, multiple) source structure 25, source region 19, and multiple contact regions 45 adjacent to at least one (in this embodiment, multiple) first gate structure 20A.
  • the fourth pad portion 101d covers at least one (in this embodiment, multiple) second gate structures 20B.
  • the fourth pad portion 101d may cover all of the second gate structures 20B, or may cover a portion of the second gate structures 20B.
  • the fourth pad portion 101d is electrically connected to at least one (in this embodiment, multiple) source structure 25, source region 19, and multiple contact regions 45 adjacent to at least one (in this embodiment, multiple) second gate structure 20B. In this manner, the fourth pad portion 101d is electrically connected to multiple source structures 25 arranged directly below the gate pad 81.
  • the source electrode 100 includes a source wiring 102.
  • the source wiring 102 may be referred to as a "low potential wiring electrode,” “source wiring electrode,” “channel wiring,” “different potential wiring,” etc.
  • the source wiring 102 transmits the source potential applied to the source pad 101 to other regions.
  • the source wiring 102 is drawn out from the source pad 101 onto the interlayer film 70 so as to be located closer to the outer peripheral region 17 than the gate wiring 85.
  • the source wiring 102 is drawn out from the active surface 8 side to the outer peripheral surface 9 side, passing through the first to fourth connection surfaces 10A to 10D.
  • the source wiring 102 is formed in a strip shape extending along the first to fourth connection surfaces 10A to 10D, and faces the sidewall wiring 51 across the interlayer film 70.
  • the source wiring 102 is formed in a ring shape (specifically, a square ring shape) extending along the first to fourth connection surfaces 10A to 10D.
  • the source wiring 102 covers the first side end region 13, the second side end region 14, the first termination region 15, and the second termination region 16 on the active surface 8, and surrounds the active region 12. In other words, the source wiring 102 surrounds the gate pad 81, the gate wiring 85, and the multiple source pads 101.
  • the source wiring 102 enters the outer opening 74 from above the interlayer film 70 in the peripheral region 17, and is electrically connected to the outer contact region 47 and the sidewall wiring 51 within the outer opening 74.
  • the source potential applied to the source pad 101 is transmitted to the sidewall wiring 51 via the source wiring 102.
  • the source potential applied to the sidewall wiring 51 is transmitted from the peripheral region 17 to the multiple source structures 25, the multiple side end structures 30, and the multiple termination structures 35.
  • the source electrode 100 preferably has a thickness greater than that of the resistive electrode 65 (the thickness of the gate connection electrode 53).
  • the thickness of the source electrode 100 is preferably greater than that of the interlayer film 70.
  • the thickness of the source electrode 100 is preferably approximately equal to that of the gate electrode 80.
  • the thickness of the source electrode 100 may be 0.5 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the source electrode 100 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the source electrode 100 has a laminated structure including a first electrode film 103 and a second electrode film 104 laminated in this order from the interlayer film 70 side.
  • the first electrode film 103 is formed as a barrier electrode.
  • the first electrode film 103 includes at least one of a Ti film, a TiN film, and a W film.
  • the first electrode film 103 includes a Ti film. It is preferable that the first electrode film 103 has a thickness approximately equal to that of the first electrode film 94 of the gate electrode 80.
  • the second electrode film 104 has a thickness greater than that of the first electrode film 103, and forms the body of the source electrode 100. It is preferable that the second electrode film 104 has a thickness approximately equal to that of the second electrode film 95 of the gate electrode 80.
  • the second electrode film 104 includes at least one of an Al film, a Cu film, an Al alloy film, and a Cu alloy film.
  • the second electrode film 104 may include at least one of a pure Cu film (a Cu film having a purity of 99% or more), a pure Al film (an Al film having a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the second electrode film 104 includes an Al alloy film (an AlSiCu alloy film in this embodiment).
  • the semiconductor device 1 includes a pad insulating film 110 that selectively covers the gate electrode 80, the source electrode 100, and the interlayer film 70. With respect to the gate electrode 80, the pad insulating film 110 covers the periphery of the gate pad 81, the periphery of the gate subpad 93, and the entire area of the gate wiring 85.
  • the pad insulating film 110 covers the first resistor connection portion 83 and the second resistor connection portion 84 of the gate pad 81. In other words, the pad insulating film 110 covers the connection portions of the gate pad 81 to the multiple resistor portions 60 (the multiple first resistor electrodes 65A and the multiple second resistor electrodes 65B).
  • the pad insulating film 110 also covers the first resistive wiring 86 and the second resistive wiring 87 of the gate wiring 85. In other words, the pad insulating film 110 covers the connection portions of the gate wiring 85 to the multiple resistive sections 60 (the multiple first resistive electrodes 65A and the multiple second resistive electrodes 65B).
  • the pad insulating film 110 also covers the gap portion of the interlayer film 70 exposed from the region between the gate pad 81 and the gate wiring 85, and has a portion that covers the multiple resistor portions 60 across the gap portion. It is preferable that the pad insulating film 110 covers the entire area of the multiple resistor portions 60 in a plan view.
  • the pad insulating film 110 has a gate pad opening 111 that exposes the inner part of the gate pad 81.
  • the gate pad opening 111 exposes the area of the gate pad 81 other than the first resistor connection part 83 and the second resistor connection part 84. In other words, the gate pad opening 111 exposes the pad body part 82 of the gate pad 81.
  • the gate pad opening 111 is formed in a quadrangle shape in a plan view.
  • the gate pad opening 111 may be formed in a polygonal shape other than a quadrangle, a circle, etc. in a plan view.
  • the pad insulating film 110 has a gate subpad opening 112 that exposes the inner portion of the gate subpad 93.
  • the gate subpad opening 112 is formed in a rectangular shape in a plan view, and has a plan area that is less than the plan area of the gate pad opening 111.
  • the gate subpad opening 112 may be formed in a polygonal shape other than a rectangular shape, a circular shape, etc. in a plan view.
  • the pad insulating film 110 covers the periphery of the first source pad 101A, the periphery of the second source pad 101B, and the entire area of the source wiring 102.
  • the pad insulating film 110 includes a first source pad opening 113 exposing the first pad portion 101a, a second source pad opening 114 exposing the second pad portion 101b, a third source pad opening 115 exposing the third pad portion 101c, and a fourth source pad opening 116 exposing the fourth pad portion 101d.
  • the second source pad opening 114 exposes the second pad portion 101b at a distance from the first source pad opening 113
  • the fourth source pad opening 116 exposes the fourth pad portion 101d at a distance from the third source pad opening 115.
  • the first to fourth source pad openings 113 to 116 preferably have a planar area larger than the planar area of the gate subpad opening 112.
  • the planar areas of the first to fourth source pad openings 113 to 116 preferably are larger than the planar area of the gate pad opening 111.
  • the planar areas of the second source pad opening 114 and the fourth source pad opening 116 may be smaller than the planar area of the gate pad opening 111.
  • the planar area of the second source pad opening 114 is preferably less than the planar area of the first source pad opening 113.
  • the planar area of the third source pad opening 115 is preferably greater than the planar area of the second source pad opening 114.
  • the planar area of the third source pad opening 115 is preferably approximately equal to the planar area of the first source pad opening 113.
  • the planar area of the fourth source pad opening 116 is preferably less than the planar area of the third source pad opening 115.
  • the planar area of the fourth source pad opening 116 is preferably approximately equal to the planar area of the second source pad opening 114.
  • the first to fourth source pad openings 113 to 116 are formed in a rectangular shape in a plan view.
  • the first to fourth source pad openings 113 to 116 may also be formed in a polygonal shape other than a rectangular shape, a circular shape, etc. in a plan view.
  • the second source pad opening 114 is formed at a distance from the first source pad opening 113.
  • the second source pad opening 114 may be connected to the first source pad opening 113 and form one pad opening together with the first source pad opening 113.
  • the fourth source pad opening 116 may be connected to the third source pad opening 115 and form one pad opening together with the third source pad opening 115.
  • the pad insulating film 110 covers the outer well region 46, the outer contact region 47, and the multiple field regions 48 in the peripheral region 17, sandwiching the interlayer film 70 therebetween.
  • the pad insulating film 110 covers the sidewall wiring 51 at the first to fourth connection surfaces 10A to 10D, sandwiching the interlayer film 70 and the source wiring 102 therebetween.
  • the pad insulating film 110 is formed in the outer peripheral region 17 at a distance inward from the periphery of the chip 2 (first to fourth side surfaces 5A to 5D), and defines a dicing street 117 between the periphery of the chip 2 and the pad insulating film 110.
  • the dicing street 117 is formed in a band shape extending along the periphery of the chip 2 in a plan view.
  • the dicing street 117 is formed in a ring shape (specifically, a square ring) surrounding the active surface 8 in a plan view.
  • the dicing street 117 exposes the interlayer film 70.
  • the dicing street 117 may also expose the outer peripheral surface 9.
  • the dicing street 117 may have a width of 1 ⁇ m or more and 200 ⁇ m or less.
  • the width of the dicing street 117 is the width in the direction perpendicular to the extension direction of the dicing street 117.
  • the width of the dicing street 117 is preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the pad insulating film 110 preferably has a thickness greater than the thickness of the gate electrode 80 and the thickness of the source electrode 100.
  • the thickness of the pad insulating film 110 is preferably greater than the total thickness of the gate electrode 80 and the source electrode 100.
  • the thickness of the pad insulating film 110 is preferably less than the thickness of the chip 2.
  • the thickness of the pad insulating film 110 may be 3 ⁇ m or more and 35 ⁇ m or less.
  • the thickness of the pad insulating film 110 is preferably 25 ⁇ m or less.
  • the pad insulating film 110 has a layered structure including an inorganic insulating film 118 and an organic insulating film 119, which are layered in this order from the chip 2 side (interlayer film 70 side).
  • the pad insulating film 110 needs to include at least one of the inorganic insulating film 118 and the organic insulating film 119, and does not necessarily need to include both the inorganic insulating film 118 and the organic insulating film 119 at the same time.
  • the inorganic insulating film 118 selectively covers the gate electrode 80, the source electrode 100, and the interlayer film 70, and defines a portion of the gate pad opening 111, a portion of the gate subpad opening 112, a portion of the first source pad opening 113, a portion of the second source pad opening 114, a portion of the third source pad opening 115, a portion of the fourth source pad opening 116, and a portion of the dicing street 117.
  • the inorganic insulating film 118 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the inorganic insulating film 118 preferably includes an insulating material different from that of the interlayer film 70.
  • the inorganic insulating film 118 preferably includes a silicon nitride film.
  • the inorganic insulating film 118 preferably has a thickness less than that of the interlayer film 70. The thickness of the inorganic insulating film 118 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the organic insulating film 119 selectively covers the inorganic insulating film 118 and defines a portion of the gate pad opening 111, a portion of the gate subpad opening 112, a portion of the first source pad opening 113, a portion of the second source pad opening 114, a portion of the third source pad opening 115, a portion of the fourth source pad opening 116, and a portion of the dicing street 117.
  • the organic insulating film 119 may expose the inorganic insulating film 118 on the wall surface of the gate pad opening 111.
  • the organic insulating film 119 may expose the inorganic insulating film 118 on the wall surface of the gate subpad opening 112.
  • the organic insulating film 119 may expose the inorganic insulating film 118 on the wall surface of the first source pad opening 113.
  • the organic insulating film 119 may expose the inorganic insulating film 118 on the wall surface of the second source pad opening 114.
  • the organic insulating film 119 may expose the inorganic insulating film 118 on the wall surface of the third source pad opening 115.
  • the organic insulating film 119 may expose the inorganic insulating film 118 on the wall surface of the fourth source pad opening 116.
  • the organic insulating film 119 may expose the inorganic insulating film 118 on the wall surface of the dicing street 117.
  • the organic insulating film 119 may cover the entire inorganic insulating film 118 so that the inorganic insulating film 118 is not exposed.
  • the organic insulating film 119 is preferably made of a resin film other than a thermosetting resin.
  • the organic insulating film 119 may be made of a light-transmitting resin or a transparent resin.
  • the organic insulating film 119 may be made of a negative-type or positive-type photosensitive resin film.
  • the organic insulating film 119 is preferably made of a polyimide film, a polyamide film, or a polybenzoxazole film.
  • the organic insulating film 119 preferably has a thickness greater than that of the inorganic insulating film 118.
  • the organic insulating film 119 preferably has a thickness greater than that of the interlayer film 70. It is particularly preferable that the organic insulating film 119 has a thickness greater than that of the gate electrode 80 and that of the source electrode 100.
  • the thickness of the organic insulating film 119 may be 3 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the organic insulating film 119 is preferably 20 ⁇ m or less.
  • the semiconductor device 1 includes a drain electrode 120 covering the second main surface 4.
  • the drain electrode 120 may be referred to as a "drain pad,” “drain pad electrode,” “high potential pad electrode,” etc.
  • the drain electrode 120 forms an ohmic contact with the second semiconductor region 7 exposed from the second main surface 4.
  • the drain electrode 120 may cover the entire second main surface 4 so as to be continuous with the periphery (first to fourth side surfaces 5A to 5D) of the chip 2.
  • the drain electrode 120 may cover the second main surface 4 so as to partially expose the periphery of the chip 2.
  • the breakdown voltage that can be applied between the source electrode 100 and the drain electrode 120 (between the first major surface 3 and the second major surface 4) may be 500V or more.
  • the breakdown voltage may be 600V or more.
  • the breakdown voltage may be 1000V or more.
  • the breakdown voltage may be 3000V or more.
  • the breakdown voltage may be 5000V or less. Of course, the breakdown voltage may be 3000V or less.
  • FIG. 24 is a circuit diagram showing the electrical configuration of the gate resistor RG. As shown in FIG. 24, the gate wiring 85 is electrically connected to the gate pad 81 via the gate resistor RG.
  • the gate resistor RG is composed of a parallel circuit of a first parallel resistor circuit RC1 and a second parallel resistor circuit RC2.
  • the first parallel resistance circuit RC1 is electrically interposed between the gate pad 81 and the first resistance wiring 86 and is composed of a plurality of first resistance parts 60A connected in parallel.
  • the plurality of first resistance parts 60A may have the same resistance value or may have different resistance values.
  • the resistance value of each first resistance part 60A can be adjusted by adjusting the distance between the first resistance opening 72A and the second resistance opening 72B on the first resistance part 60A side.
  • the second parallel resistance circuit RC2 is electrically interposed between the gate pad 81 and the second resistance wiring 87 and is composed of a plurality of second resistance parts 60B connected in parallel.
  • the plurality of second resistance parts 60B may have the same resistance value or may have different resistance values.
  • the second resistor parts 60B may have the same resistance value as the first resistor parts 60A, or may have a different resistance value from the first resistor parts 60A.
  • the resistance value of each second resistor part 60B can also be adjusted by adjusting the distance between the first resistor opening 72A and the second resistor opening 72B on the second resistor part 60B side.
  • the resistance value of the gate resistor RG is determined by the combined resistance of the first parallel resistance circuit RC1 and the second parallel resistance circuit RC2.
  • the resistance value of the first parallel resistance circuit RC1 is determined by the combined resistance of the multiple first resistance sections 60A.
  • the resistance value of the first parallel resistance circuit RC1 may be adjusted by the resistance values of the multiple first resistance sections 60A, or by the number of multiple first resistance sections 60A.
  • the resistance value of the second parallel resistance circuit RC2 is determined by the combined resistance of the multiple second resistance sections 60B.
  • the resistance value of the second parallel resistance circuit RC2 may be adjusted by the resistance values of the multiple second resistance sections 60B, or by the number of multiple second resistance sections 60B.
  • the gate resistor RG does not necessarily have both the first parallel resistance circuit RC1 and the second parallel resistance circuit RC2 at the same time, and may be composed of only one of the first parallel resistance circuit RC1 and the second parallel resistance circuit RC2. This configuration is realized by adjusting the presence or absence of the first resistance opening 72A and the second resistance opening 72B, and the presence or absence of the first resistance wiring 86 and the second resistance wiring 87 at the layout level.
  • the gate resistor RG consists only of the second parallel resistor circuit RC2
  • the gate pad 81 and the gate wiring 85 are electrically disconnected from the multiple first resistor sections 60A.
  • at least the first resistor opening 72A is removed on the first resistor section 60A side.
  • either or both of the second resistor opening 72B and the first resistor wiring 86 may be removed.
  • the gate resistor RG is composed only of the first parallel resistor circuit RC1
  • the gate pad 81 and the gate wiring 85 are electrically separated from the second resistor units 60B.
  • at least the first resistor opening 72A is removed on the second resistor unit 60B side.
  • either or both of the second resistor opening 72B and the second resistor wiring 87 may be removed.
  • the gate resistor RG slows down the switching speed during switching operations to suppress surge currents. In other words, the gate resistor RG suppresses noise caused by surge currents. Since the gate resistor RG is formed on the first main surface 3 (active surface 8), it is not externally connected to the semiconductor device 1. This reduces the number of components mounted on the circuit board.
  • the gate resistor RG includes a portion of the multiple gate structures 20 (multiple first gate structures 20A) incorporated in the thickness direction of the chip 2, the area occupied by the gate resistor RG on the first main surface 3 is limited.
  • the gate resistor RG utilizes a portion of at least one (multiple in this embodiment) first gate structure 20A of the multiple gate structures 20 as a resistance portion 60, there is no need to provide a separate area dedicated to the gate resistor RG on the first main surface 3 (active surface 8). Therefore, the reduction in the area of the active region 12 resulting from the introduction of the gate resistor RG is suppressed.
  • the multiple gate structures 20 include multiple first gate structures 20A, multiple second gate structures 20B, and multiple third gate structures 20C.
  • the multiple first gate structures 20A each have a resistor portion 60 and are arranged in the pad region 55.
  • the multiple second gate structures 20B do not have a resistor portion 60 and are arranged in the pad region 55.
  • the multiple third gate structures 20C do not have a resistor portion 60 and are arranged outside the pad region 55.
  • the gate pad 81 is disposed in the pad region 55 at a distance from the plurality of third gate structures 20C, and covers the plurality of first gate structures 20A and the plurality of second gate structures 20B.
  • the gate pad 81 is electrically connected to the resistor portions 60 of the plurality of first gate structures 20A.
  • the gate wiring 85 covers the resistor portions 60 of the first gate structures 20A at a distance from the gate pad 81, and is electrically connected to the gate pad 81 via the resistor portions 60 of the first gate structures 20A.
  • the gate wiring 85 is further routed from the resistor portions 60 of the first gate structures 20A to an area outside the resistor portions 60, and is electrically connected to the first gate structures 20A, the second gate structures 20B, and the third gate structures 20C.
  • the multiple first gate structures 20A, the multiple second gate structures 20B, and the multiple third gate structures 20C are controlled by the gate potential inside and outside the pad region 55. Therefore, the electric field distribution caused by the multiple gate structures 20 inside the pad region 55 (directly below the gate pad 81) is similar to the electric field distribution caused by the multiple gate structures 20 outside the pad region 55 (outside directly below the gate pad 81). This suppresses a decrease in breakdown voltage caused by the layout of the multiple gate structures 20 inside and outside the pad region 55.
  • the semiconductor device 1 also includes a plurality of source structures 25 arranged adjacent to the plurality of gate structures 20 inside and outside the pad region 55.
  • the plurality of source structures 25 are controlled by the source potential inside and outside the pad region 55. Therefore, the electric field distribution caused by the plurality of source structures 25 inside the pad region 55 is similar to the electric field distribution caused by the plurality of source structures 25 outside the pad region 55. This suppresses a decrease in breakdown voltage caused by the layout of the plurality of source structures 25 in the pad region 55.
  • the semiconductor device 1 includes the chip 2, the trench electrode type first gate structure 20A (gate structure 20), the gate pad 81 (pad electrode), and the gate wiring 85 (wiring electrode).
  • the chip 2 has a first main surface 3.
  • the first gate structure 20A is formed on the first main surface 3 and has a resistor portion 60.
  • the gate pad 81 is disposed on the first main surface 3 so as to overlap the resistor portion 60, and has a first electrical connection portion (in this embodiment, a first resistor connection portion 83 and a second resistor connection portion 84) to the resistor portion 60.
  • the gate wiring 85 is disposed on the first main surface 3 so as to overlap the resistor portion 60 at a position different from the gate pad 81, and has a second electrical connection portion (in this embodiment, a first resistor wiring 86 and a second resistor wiring 87) to the resistor portion 60.
  • the gate wiring 85 is electrically connected to the gate pad 81 via the resistor portion 60.
  • This configuration makes it possible to provide a semiconductor device 1 having a new layout associated with a resistor.
  • this configuration makes it possible to avoid the need to provide a separate area for a resistor on the first main surface 3, since the resistor portion 60 is incorporated into a portion of the first gate structure 20A and the gate pad 81 overlaps the resistor portion 60. Therefore, it is possible to prevent the chip 2 from becoming too large in a configuration that includes a resistor.
  • the semiconductor device 1 includes a chip 2, a trench electrode type first gate structure 20A (gate structure 20), a trench electrode type second gate structure 20B (gate structure 20), and a gate pad 81 (pad electrode).
  • the chip 2 has a first main surface 3.
  • the first gate structure 20A is formed on the first main surface 3 and has a resistor portion 60.
  • the second gate structure 20B is formed on the first main surface 3 at a distance from the first gate structure 20A. Unlike the first gate structure 20A, the second gate structure 20B does not have a resistive portion 60.
  • the gate pad 81 is disposed on the first main surface 3 so as to overlap the resistive portion 60 of the first gate structure 20A and the second gate structure 20B.
  • the gate pad 81 has an electrical connection portion to the resistive portion 60, but does not have an electrical connection portion to the second gate structure 20B.
  • This configuration makes it possible to provide a semiconductor device 1 having a novel layout associated with resistors.
  • this configuration makes it possible to relax design rule restrictions resulting from the resistor portion 60 for the second gate structure 20B, since the resistor portion 60 is not incorporated in the second gate structure 20B. Therefore, this configuration makes it possible to provide a unique idea (layout) for the multiple gate structures 20 arranged in the region directly below the gate pad 81, while at the same time preventing the chip 2 from becoming too large in a configuration that includes resistors.
  • the semiconductor device 1 includes a chip 2, a trench electrode type first gate structure 20A (gate structure 20), a trench electrode type third gate structure 20C (gate structure 20), and a gate pad 81 (pad electrode).
  • the chip 2 has a first main surface 3.
  • the first gate structure 20A is formed on the first main surface 3 and has a resistor portion 60.
  • the third gate structure 20C is formed on the first main surface 3 at a distance from the first gate structure 20A, and unlike the first gate structure 20A, does not have a resistor portion 60.
  • the gate pad 81 is disposed on the first main surface 3 so as to overlap the resistor portion 60 of the first gate structure 20A and not overlap the third gate structure 20C.
  • the gate pad 81 has an electrical connection portion to the resistor portion 60, but does not have an electrical connection portion to the second gate structure 20B.
  • This configuration makes it possible to provide a semiconductor device 1 having a novel layout associated with resistors.
  • this configuration makes it possible to relax design rule restrictions resulting from the resistor portion 60 for the third gate structure 20C, since the resistor portion 60 is not incorporated in the third gate structure 20C. Therefore, this configuration makes it possible to provide a unique idea (layout) for multiple gate structures 20 arranged inside and outside the area directly below the gate pad 81, while at the same time preventing the chip 2 from becoming too large in a configuration that includes resistors.
  • the semiconductor device 1 includes a chip 2, a first gate structure 20A (gate structure 20) of a trench electrode type, a second gate structure 20B (gate structure 20) of a trench electrode type, a third gate structure 20C (gate structure 20) of a trench electrode type, and a gate pad 81 (pad electrode).
  • the chip 2 has a first main surface 3.
  • the first gate structure 20A is formed on the first main surface 3 and has a resistor portion 60.
  • the second gate structure 20B is formed on the first main surface 3 at a distance from the first gate structure 20A. Unlike the first gate structure 20A, the second gate structure 20B does not have a resistive portion 60.
  • the third gate structure 20C is formed on the first main surface 3 at a distance from the first gate structure 20A and the second gate structure 20B. Unlike the first gate structure 20A, the third gate structure 20C does not have a resistive portion 60.
  • the gate pad 81 is disposed on the first main surface 3 so as to overlap the resistor portion 60 of the first gate structure 20A and the second gate structure 20B, but not the third gate structure 20C.
  • the gate pad 81 has an electrical connection portion to the resistor portion 60, but does not have an electrical connection portion to the second gate structure 20B or the third gate structure 20C.
  • This configuration makes it possible to provide a semiconductor device 1 having a novel layout associated with resistors.
  • this configuration makes it possible to relax the design rule restrictions resulting from the resistor portion 60 for the second gate structure 20B and the third gate structure 20C, since the resistor portion 60 is not incorporated in the second gate structure 20B and the third gate structure 20C. Therefore, this configuration makes it possible to provide a unique idea (layout) for the multiple gate structures 20 arranged inside and outside the area directly below the gate pad 81, while at the same time preventing the chip 2 from becoming larger in a configuration that includes resistors.
  • the semiconductor device 1 includes a chip 2, an active plateau 11 (mesa portion), and a trench electrode type first gate structure 20A (gate structure 20).
  • the chip 2 has a first main surface 3.
  • the active plateau 11 is partitioned on the first main surface 3 by an active surface 8 (first surface portion), an outer peripheral surface 9 (second surface portion), and first to fourth connection surfaces 10A to 10D (connection surface portions).
  • the active surface 8 is located inside the first main surface 3.
  • the outer peripheral surface 9 is recessed in the thickness direction outside the active surface 8.
  • the first to fourth connection surfaces 10A to 10D connect the active surface 8 and the outer peripheral surface 9.
  • the first gate structure 20A is formed on the active surface 8 and has a resistor portion 60.
  • This configuration makes it possible to provide a semiconductor device 1 having a new layout associated with the resistor.
  • this configuration makes it possible to prevent the electrical characteristics and layout on the outer peripheral surface 9 side from being limited by the layout of the first gate structure 20A, since the first gate structure 20A is disposed on the active surface 8.
  • the semiconductor device 1 includes a chip 2, a plurality of trench electrode type gate structures 20, an interlayer film 70, a gate pad 81 (pad electrode), and a gate wiring 85 (wiring electrode).
  • the chip 2 has a first main surface 3.
  • the gate structure 20 is formed on the first main surface 3.
  • the interlayer film 70 covers the plurality of gate structures 20 on the first main surface 3.
  • the gate pad 81 is disposed on the interlayer film 70 so as to overlap at least one gate structure 20, and is electrically connected to at least one gate structure 20 through the interlayer film 70.
  • the gate wiring 85 is disposed on the interlayer film 70 at a distance from the gate pad 81, and is electrically connected to at least one gate structure 20 through the interlayer film 70.
  • the gate wiring 85 is electrically connected to the gate pad 81 via a portion of at least one gate structure 20.
  • This configuration makes it possible to provide a semiconductor device 1 having a novel layout associated with resistors.
  • this configuration makes it possible to adjust the resistance value between the gate pad 81 and the gate wiring 85 by adjusting the number of gate structures 20 electrically connected to the gate pad 81 and the gate wiring 85.
  • the semiconductor device 1 includes a chip 2, a trench electrode type first gate structure 20A (gate structure 20), and a trench electrode type source structure 25 (electrode structure).
  • the chip 2 has a first main surface 3.
  • the first gate structure 20A is formed on the first main surface 3 and has a resistor portion 60.
  • the source structure 25 is formed on the first main surface 3 so as to be adjacent to the first gate structure 20A.
  • This configuration provides a semiconductor device 1 with a novel layout associated with a resistor.
  • this configuration allows the electrical characteristics (e.g., electric field strength, etc.) around the gate structure 20 to be adjusted by the source structure 25.
  • the semiconductor device 1 preferably includes a resistive electrode 65 that covers the resistive portion 60 of the first gate structure 20A at a distance from the source structure 25.
  • a resistive electrode 65 that covers the resistive portion 60 of the first gate structure 20A at a distance from the source structure 25.
  • the source structure 25 functions as a resistor, the source structure 25 is required to have the same level of reliability as the first gate structure 20A.
  • the process difficulty of a relatively deep trench structure is higher than the process difficulty of a relatively shallow trench structure.
  • the process error that may occur in the relatively deep source structure 25 is larger than the process error that may occur in the relatively shallow first gate structure 20A.
  • process errors that may occur in the first gate structure 20A include process errors that may occur in the depth of the first trench 21 and the film thickness of the first insulating film 22.
  • process errors that may occur in the source structure 25 include process errors that may occur in the depth of the second trench 26 and the film thickness of the second insulating film 27.
  • the electrical characteristics of the source structure 25 may be inferior to the electrical characteristics of the first gate structure 20A due to process errors. This problem may be solved by imposing strict process conditions on the source structure 25. However, such a design change further increases the process difficulty, leading to increased costs.
  • the resistance portion 60 can be designed separately from the source structure 25, and the source structure 25 can be designed separately from the resistance portion 60. Therefore, it is possible to suppress the deterioration of the reliability of the resistance portion 60 caused by the source structure 25, and it is possible to suppress the deterioration of the reliability of the source structure 25 caused by the resistance portion 60.
  • the semiconductor device 1 includes a chip 2, a trench electrode type first gate structure 20A (gate structure 20), and a trench electrode type side end structure 30 (electrode structure).
  • the chip 2 has a first main surface 3.
  • the first gate structure 20A is formed in a strip shape extending in the first direction X on the first main surface 3, and has a resistor portion 60.
  • the side end structure 30 is formed on the first main surface 3 at a distance from the first gate structure 20A in the first direction X, and is given a potential (source potential) different from that of the first gate structure 20A.
  • This configuration provides a semiconductor device 1 with a novel layout associated with a resistor.
  • this configuration allows the electrical characteristics (e.g., electric field strength, etc.) around the first gate structure 20A to be adjusted by the side end structure 30.
  • the semiconductor device 1 includes a chip 2, a trench electrode type first gate structure 20A (gate structure 20), a trench electrode type source structure 25 (first electrode structure), and a trench electrode type side end structure 30 (second electrode structure).
  • the chip 2 has a first main surface 3.
  • the first gate structure 20A is formed on the first main surface 3 and has a resistor portion 60.
  • the source structure 25 is formed on the first main surface 3 at a distance from the first gate structure 20A in one direction (second direction Y), and is given a potential (source potential) different from that of the first gate structure 20A.
  • the side end structure 30 is formed on the first main surface 3 at a distance from the first gate structure 20A in an orthogonal direction (first direction X) perpendicular to the one direction, and is given a potential (source potential) different from that of the first gate structure 20A.
  • This configuration provides a semiconductor device 1 with a novel layout associated with a resistor.
  • this configuration allows the electrical characteristics (e.g., electric field strength, etc.) around the first gate structure 20A to be adjusted by the source structure 25 and the side end structure 30.
  • the semiconductor device 1 includes a chip 2, a trench electrode type first gate structure 20A (gate structure 20), a gate pad 81 (pad electrode), and a pad insulating film 110.
  • the chip 2 has a first main surface 3.
  • the first gate structure 20A is formed on the first main surface 3 and partially has a resistor portion 60.
  • the gate pad 81 is disposed on the first main surface 3 so as to overlap the resistor portion 60, and has a first resistor connection portion 83 (second resistor connection portion 84) which is an electrical connection portion to the resistor portion 60.
  • the pad insulating film 110 covers the first resistor connection portion 83 (second resistor connection portion 84) of the gate pad 81, and has a gate pad opening 111 which exposes the area outside the first resistor connection portion 83 (second resistor connection portion 84) of the gate pad 81.
  • This configuration makes it possible to provide a semiconductor device 1 having a new layout associated with the resistors.
  • this configuration makes it possible to protect the first resistor connection portion 83 (second resistor connection portion 84) by the pad insulating film 110. This prevents the first resistor connection portion 83 (second resistor connection portion 84) from peeling off, and prevents poor connection of the gate pad 81 to the resistor portion 60.
  • the semiconductor device 1 includes a gate pad 81, a gate wiring 85, and a gate resistor RG.
  • the gate wiring 85 is physically separated from the gate pad 81.
  • the gate resistor RG has a first parallel resistance circuit RC1 (second parallel resistance circuit RC2) including a plurality of resistance portions 60 (resistance elements), and is electrically interposed between the gate pad 81 and the gate wiring 85.
  • This configuration makes it possible to provide a semiconductor device 1 having a novel layout associated with resistors.
  • this configuration makes it possible to adjust the resistance value of the gate resistor RG by adjusting the resistance value and number of the multiple resistor sections 60.
  • the gate resistor RG may have a first parallel resistance circuit RC1 including multiple resistance sections 60 (first resistance section 60A), and a second parallel resistance circuit RC2 including multiple resistance sections 60 (second resistance section 60B) and connected in parallel to the first parallel resistance circuit RC1.
  • the layout of the semiconductor device 1 is particularly effective when a chip 2 including a SiC single crystal is employed.
  • the layout of the semiconductor device 1 provides various ideas that contribute to improving the electrical characteristics from various perspectives for the design associated with the resistance in a SiC semiconductor device (wide band gap semiconductor device).
  • FIG. 25 is an enlarged plan view showing a main portion of FIG. 19 together with a first gate structure 20A according to a second layout example.
  • the resistance portion 60 of each first gate structure 20A is covered with a plurality of resistance electrodes 65 (first resistance electrode 65A and second resistance electrode 65B).
  • the resistance portion 60 of each first gate structure 20A is covered by a single resistance electrode 65.
  • the configuration of the first resistance portion 60A side will be described, and the description of the second resistance portion 60B side will be omitted.
  • the description of the second resistance portion 60B side can be obtained by replacing "first resistance portion 60A" with “second resistance portion 60B" in the following description.
  • the multiple resistive electrodes 65 are provided on one side of one side (third side surface 5C side) of the pad region 55 and at the intersection with the first gate structure 20A.
  • the multiple resistive electrodes 65 are provided so as to straddle the inside and outside regions of the pad region 55, and have a first electrical electrode end 121 located within the pad region 55 and a second electrical electrode end 122 located outside the pad region 55.
  • the multiple resistive electrodes 65 cover a corresponding one of the first resistive sections 60A as a single covering object in the form of a film, and are electrically connected to the corresponding one of the first resistive sections 60A.
  • each resistive electrode 65 is provided in a one-to-one correspondence with each of the resistive sections 60.
  • the multiple resistive electrodes 65 are each formed in a band shape extending in the first direction X in a plan view, and face each other in the second direction Y.
  • the multiple resistive electrodes 65 are arranged in a stripe shape extending along the multiple first resistive sections 60A in a plan view.
  • Each resistive electrode 65 covers the first end 61 and the second end 62 of the corresponding first resistive portion 60A. Specifically, the first electrode end 121 of each resistive electrode 65 covers the first end 61 of the corresponding first resistive portion 60A, and the second electrode end 122 of each resistive electrode 65 covers the second end 62 of the corresponding first resistive portion 60A. In other words, each resistive electrode 65 has a layout in which the first resistive electrode 65A and the second resistive electrode 65B according to the first layout example are integrally formed.
  • the multiple resistive electrodes 65 are spaced apart in the second direction Y from another resistive electrode 65 that covers the resistive portion 60 that is not to be covered.
  • the multiple resistive electrodes 65 are spaced apart in the second direction Y from the multiple source structures 25, exposing the multiple source structures 25.
  • the multiple resistive electrodes 65 are arranged alternately with the multiple source structures 25 in the second direction Y in a plan view.
  • Each resistive electrode 65 exposes the area (first buried electrode 23) other than the resistive portion 60 of the corresponding first gate structure 20A. In other words, each resistive electrode 65 covers the corresponding first gate structure 20A at a distance from the gate connection electrode 53 in the first direction X, and faces the corresponding gate connection electrode 53 along the corresponding first gate structure 20A. Each resistive electrode 65 exposes the first buried electrode 23 from between the corresponding gate connection electrode 53.
  • the multiple resistive electrodes 65 have portions that face the multiple second gate structures 20B in the second direction Y.
  • the first electrode ends 121 of the multiple resistive electrodes 65 do not face the gate connection electrodes 53 on the second gate structure 20B side in the second direction Y.
  • the second electrode ends 122 of the multiple resistive electrodes 65 face the multiple gate connection electrodes 53 on the second gate structure 20B side in the second direction Y.
  • the multiple resistive electrodes 65 have portions that are located on the same straight line extending in the second direction Y as the multiple gate connection electrodes 53 on the second gate structure 20B side.
  • the multiple resistive electrodes 65 may be formed offset in the first direction X from the straight line connecting the multiple gate connection electrodes 53 in the second direction Y so as not to face the multiple gate connection electrodes 53 on the second gate structure 20B side in the second direction Y.
  • the other configuration of the resistive electrodes 65 is the same as in the first layout example.
  • the first resistor openings 72A expose the first electrode ends 121 of the resistor electrodes 65, respectively.
  • the second resistor openings 72B expose the second electrode ends 122 of the resistor electrodes 65, respectively.
  • the gate pad 81 is electrically connected to the first electrode ends 121 of the resistor electrodes 65 in the first resistor openings 72A, respectively.
  • the gate wiring 85 (first resistor wiring 86 and second resistor wiring 87) is electrically connected to the second electrode ends 122 of the resistor electrodes 65 in the second resistor openings 72B, respectively.
  • FIG. 26 is an enlarged plan view showing a main portion of FIG. 18 together with a first gate structure 20A according to a third layout example.
  • the resistance portion 60 of each first gate structure 20A is covered by a plurality of resistance electrodes 65 (first resistance electrode 65A and second resistance electrode 65B).
  • the resistance portion 60 of each first gate structure 20A is not covered by a resistance electrode 65.
  • Such a configuration may be adopted.
  • Fig. 27 is a cross-sectional view showing another example of the chip 2.
  • the semiconductor device 1 may include a second semiconductor region 7 inside the chip 2 that is thinner than the first semiconductor region 6.
  • the chip 2 may include an epitaxial layer that is thicker than the semiconductor substrate.
  • the first semiconductor region 6 may have a thickness of 1 ⁇ m or more and 50 ⁇ m or less (preferably 5 ⁇ m or more and 25 ⁇ m or less).
  • the second semiconductor region 7 may have a thickness of 0.1 ⁇ m or more and less than 50 ⁇ m.
  • the thickness of the second semiconductor region 7 may be 5 ⁇ m or more (preferably 10 ⁇ m or more).
  • FIG. 28 is a cross-sectional view showing another embodiment of the chip 2.
  • the semiconductor device 1 may not have a second semiconductor region 7 inside the chip 2 and may include only the first semiconductor region 6.
  • the first semiconductor region 6 is exposed from the first main surface 3, the second main surface 4, and the first to fourth side surfaces 5A to 5D of the chip 2. That is, in this embodiment, the chip 2 does not have a semiconductor substrate and has a single-layer structure made of an epitaxial layer.
  • the first semiconductor region 6 may have a thickness of 1 ⁇ m or more and 50 ⁇ m or less (preferably 5 ⁇ m or more and 25 ⁇ m or less).
  • the above-mentioned embodiment can be implemented in other embodiments.
  • the above-mentioned embodiment shows a configuration in which the pad region 55 (gate pad 81) is located on an imaginary line that crosses the center of the active surface 8 in the second direction Y in a plan view.
  • the pad region 55 (gate pad 81) may be positioned offset to one side or the other in the first direction X with respect to the imaginary line that crosses the center of the active surface 8 in the second direction Y in a plan view.
  • the pad region 55 may be located at any corner of the active surface 8 in a plan view.
  • the pad region 55 may also be located in the center of the active surface 8 in a plan view.
  • the gate wiring 85 includes the third line wiring 92.
  • a gate wiring 85 that does not have the third line wiring 92 may be used.
  • the first source pad 101A and the second source pad 101B of the source pad 101 may be formed integrally.
  • the gate pad 81 penetrates the interlayer film 70 (through the resistor opening 72) and is connected to the resistor electrode 65.
  • the gate pad 81 may be connected to the resistor electrode 65 through a via electrode embedded in the interlayer film 70 (resistor opening 72).
  • the gate wiring 85 penetrates the interlayer film 70 (through the resistor opening 72) and is connected to the resistor electrode 65.
  • the gate wiring 85 may be connected to the resistor electrode 65 through a via electrode embedded in the interlayer film 70 (resistor opening 72).
  • the gate wiring 85 may be connected to the gate structure 20 (gate connection electrode 53) through a via electrode embedded in the interlayer film 70 (gate opening 71).
  • the source pad 101 penetrates the interlayer film 70 (through the source opening 73) and is connected to the source structure 25.
  • the source pad 101 may be connected to the source structure 25 through a via electrode embedded in the interlayer film 70 (source opening 73).
  • the via electrode may include a via body electrode (e.g., a W-based metal) embedded in the interlayer film 70 (resistor opening 72) through a barrier electrode film (e.g., a Ti-based metal film).
  • a via body electrode e.g., a W-based metal
  • a barrier electrode film e.g., a Ti-based metal film
  • a structure may be adopted in which the conductivity type of the "n-type” semiconductor region is inverted to "p-type” and the conductivity type of the "p-type” semiconductor region is inverted to "n-type".
  • a specific configuration in this case can be obtained by replacing “n-type” with “p-type” and at the same time replacing "p-type” with “n-type” in the above description and the attached drawings.
  • an n-type second semiconductor region 7 is shown.
  • a p-type second semiconductor region 7 may also be adopted.
  • an IGBT (Insulated Gate Bipolar Transistor) structure is formed instead of the MISFET structure.
  • the "source” of the MISFET structure is replaced with the "emitter” of the IGBT structure, and the "drain” of the MISFET structure is replaced with the "collector” of the IGBT structure.
  • the p-type second semiconductor region 7 may be an impurity region containing p-type impurities introduced into the surface layer of the second main surface 4 of the chip 2 by ion implantation.
  • a semiconductor device (1) including: a chip (2) having a main surface (3); a trench electrode type gate structure (20, 20A) formed on the main surface (3) and having a resistor portion (60, 60A, 60B); a pad electrode (81) arranged on the main surface (3) so as to overlap the resistor portion (60, 60A, 60B) and having a first electrical connection portion (83, 84) to the resistor portion (60, 60A, 60B); and a wiring electrode (85) arranged on the main surface (3) so as to overlap the resistor portion (60, 60A, 60B) at a position different from the pad electrode (81), having a second electrical connection portion (86, 87) to the resistor portion (60, 60A, 60B), and electrically connected to the pad electrode (81) via the resistor portion (60, 60A, 60B).
  • the semiconductor device (1) described in A4 further includes a gate connection electrode (53) that selectively covers the portion of the gate structure (20, 20A) other than the resistance portion (60, 60A, 60B), and the wiring electrode (85) is electrically connected to the portion of the gate structure (20, 20A) other than the resistance portion (60, 60A, 60B) via the gate connection electrode (53).
  • a gate connection electrode (53) that selectively covers the portion of the gate structure (20, 20A) other than the resistance portion (60, 60A, 60B)
  • the wiring electrode (85) is electrically connected to the portion of the gate structure (20, 20A) other than the resistance portion (60, 60A, 60B) via the gate connection electrode (53).
  • the semiconductor device (1) described in A8 or A9 further includes a channel pad electrode (101) arranged on the main surface (3) at a distance from the pad electrode (81) and the wiring electrode (85) so as to overlap the channel, and having an electrical connection to the channel.
  • the semiconductor device (1) according to any one of A1 to A12, further comprising at least one resistive electrode (65, 65A, 65B) covering the resistive portion (60, 60A, 60B), the first connecting portion (83, 84) of the pad electrode (81) being electrically connected to the resistive portion (60, 60A, 60B) via the resistive electrode (65, 65A, 65B), and the second connecting portion (86, 87) of the wiring electrode (85) being electrically connected to the resistive portion (60, 60A, 60B) via the resistive electrode (65, 65A, 65B).
  • resistive electrode 65, 65A, 65B
  • the semiconductor device (1) described in any one of A1 to A13 further includes a trench electrode type source structure (25) formed on the main surface (3) adjacent to the gate structure (20, 20A), and the pad electrode (81) overlaps the source structure (25).
  • a semiconductor device (1) according to any one of A1 to A18, further comprising a semiconductor region (6) of a first conductivity type (n-type) formed in a surface layer portion of the main surface (3), and an impurity region (18) of a second conductivity type (p-type) formed in a surface layer portion of the semiconductor region (6), and the gate structure (20, 20A) penetrates the impurity region (18) to reach the semiconductor region (6).
  • the semiconductor device (1) described in A19 further includes a well region (41) of a second conductivity type (p-type) formed in a region along the wall surface of the gate structure (20, 20A) in the surface layer portion of the main surface (3).
  • a well region (41) of a second conductivity type (p-type) formed in a region along the wall surface of the gate structure (20, 20A) in the surface layer portion of the main surface (3).
  • a semiconductor device (1) including: a chip (2) having a main surface (3); a trench electrode type first gate structure (20A) formed on the main surface (3) and having a resistance portion (60, 60A, 60B); a trench electrode type second gate structure (20B) formed on the main surface (3) at a distance from the first gate structure (20A) and not having the resistance portion (60, 60A, 60B); and a pad electrode (81) arranged on the main surface (3) so as to overlap the resistance portion (60, 60A, 60B) of the first gate structure (20A) and the second gate structure (20B), having electrical connection portions (83, 84) to the resistance portion (60, 60A, 60B) and not having an electrical connection portion to the second gate structure (20B).
  • a trench electrode type third gate structure (20C) formed on the main surface (3) at a distance from the first gate structure (20A) and the second gate structure (20B) and not having the resistive portion (60, 60A, 60B), the pad electrode (81) being disposed on the main surface (3) so as not to overlap the third gate structure (20C), and not having an electrical connection portion to the third gate structure (20C).
  • a semiconductor region (6) of a first conductivity type (n-type) formed in a surface layer portion of the main surface (3) and an impurity region (18) of a second conductivity type (p-type) formed in a surface layer portion of the semiconductor region (6) the first gate structure (20A) penetrating the impurity region (18) to reach the semiconductor region (6)
  • the second gate structure (20B) penetrating the impurity region (18) to reach the semiconductor region (6).
  • the semiconductor device (1) described in B18 further includes a first well region (41) of a second conductivity type (p-type) formed in a region along the wall surface of the first gate structure (20A) in the surface layer portion of the main surface (3), and a second well region (41) of a second conductivity type (p-type) formed in a region along the wall surface of the second gate structure (20B) in the surface layer portion of the main surface (3).
  • a first well region (41) of a second conductivity type (p-type) formed in a region along the wall surface of the first gate structure (20A) in the surface layer portion of the main surface (3)
  • a second well region (41) of a second conductivity type (p-type) formed in a region along the wall surface of the second gate structure (20B) in the surface layer portion of the main surface (3).
  • a semiconductor device (1) including: a chip (2) having a main surface (3); a trench electrode type first gate structure (20A) formed on the main surface (3) and having a resistance portion (60, 60A, 60B); a trench electrode type second gate structure (20C) formed on the main surface (3) at a distance from the first gate structure (20A) and not having the resistance portion (60, 60A, 60B); and a pad electrode (81) arranged on the main surface (3) so as to overlap the resistance portion (60, 60A, 60B) of the first gate structure (20A) and not overlap the second gate structure (20C), having electrical connection portions (83, 84) to the resistance portion (60, 60A, 60B), and not having an electrical connection portion to the second gate structure (20C).
  • [C2] A semiconductor device (1) according to C1, in which at least one of the first gate structures (20A) is formed on the main surface (3), and a greater number of the second gate structures (20C) than the number of the first gate structures (20A) are formed on the main surface (3).
  • [C3] A semiconductor device (1) described in C1 or C2, in which the second gate structure (20C) has a depth (D1) approximately equal to the depth (D1) of the first gate structure (20A).
  • [C4] A semiconductor device (1) described in any one of C1 to C3, in which the second gate structure (20C) has a width (W1) approximately equal to the width (W1) of the first gate structure (20A).
  • [C14] A semiconductor device (1) described in C12 or C13, in which the electrode structure (25) has a width (W2) that is equal to or greater than the width (W1) of the first gate structure (20A).
  • [C17] A semiconductor device (1) according to C16, in which the different potential pad electrode (101) overlaps the first gate structure (20A) at a position different from that of the pad electrode (81).
  • a semiconductor region (6) of a first conductivity type (n-type) formed in a surface layer portion of the main surface (3) and an impurity region (18) of a second conductivity type (p-type) formed in a surface layer portion of the semiconductor region (6) the first gate structure (20A) penetrating the impurity region (18) to reach the semiconductor region (6)
  • the second gate structure (20C) penetrating the impurity region (18) to reach the semiconductor region (6).
  • the semiconductor device (1) described in C18 further includes a first well region (41) of a second conductivity type (p-type) formed in a region along the wall surface of the first gate structure (20A) in the surface layer portion of the main surface (3), and a second well region (41) of a second conductivity type (p-type) formed in a region along the wall surface of the second gate structure (20C) in the surface layer portion of the main surface (3).
  • a first well region (41) of a second conductivity type (p-type) formed in a region along the wall surface of the first gate structure (20A) in the surface layer portion of the main surface (3)
  • a second well region (41) of a second conductivity type (p-type) formed in a region along the wall surface of the second gate structure (20C) in the surface layer portion of the main surface (3).
  • a chip (2) having a main surface (3), a trench electrode type first gate structure (20A) formed on the main surface (3) and having a resistance portion (60, 60A, 60B), a trench electrode type second gate structure (20B) formed on the main surface (3) at a distance from the first gate structure (20A) and not having the resistance portion (60, 60A, 60B), and a trench electrode type second gate structure (20B) formed on the main surface (3) at a distance from the first gate structure (20A) and the second gate structure (20B) and having the resistance portion (60, 60A, 60B).
  • a semiconductor device (1) including a chip (2) having a main surface (3), a first surface portion (8) located inside the main surface (3), a second surface portion (9) recessed in the thickness direction outside the first surface portion (8), and a mesa portion (11) defined on the main surface (3) by connection surface portions (10A-10D) connecting the first surface portion (8) and the second surface portion (9), and a trench electrode type gate structure (20, 20A) formed on the first surface portion (8) and having a resistor portion (60, 60A, 60B).
  • the semiconductor device (1) described in D1 including a pad electrode (81) arranged on the first surface portion (8) so as to be electrically connected to the resistor portion (60, 60A, 60B), and a wiring electrode (85) arranged on the first surface portion (8) so as to be electrically connected to the resistor portion (60, 60A, 60B) at a position different from the pad electrode (81).
  • [D4] A semiconductor device (1) described in D2 or D3, in which the wiring electrode (85) is arranged on the first surface portion (8) at a distance inward from the connection surface portion (10A to 10D).
  • [D8] A semiconductor device (1) described in D7, in which the electrode structure (25) has a length in the first direction (X) that is greater than the length of the gate structure (20, 20A).
  • [D13] A semiconductor device (1) described in D12, in which the electrode structure (30) has a length in the first direction (X) that is smaller than the length of the gate structure (20, 20A).
  • [D14] A semiconductor device (1) described in D12 or D13, in which the electrode structure (30) has a length in the first direction (X) that is greater than the length of the resistor portion (60, 60A, 60B).
  • [D15] A semiconductor device (1) described in any one of D11 to D14, in which the electrode structure (30) penetrates the connection surface portion (10A to 10D).
  • the semiconductor device (1) according to any one of D1 to D5, further including a trench electrode type first electrode structure (25) formed on the first surface portion (8) so as to be adjacent to the gate structure (20, 20A) in one direction (Y) and to which a potential different from that of the gate structure (20, 20A) is applied, and a trench electrode type second electrode structure (30) formed on the first surface portion (8) so as to be adjacent to the gate structure (20, 20A) in an orthogonal direction (X) perpendicular to the one direction (Y) and to which a potential different from that of the gate structure (20, 20A) is applied.
  • a trench electrode type first electrode structure (25) formed on the first surface portion (8) so as to be adjacent to the gate structure (20, 20A) in one direction (Y) and to which a potential different from that of the gate structure (20, 20A) is applied
  • a trench electrode type second electrode structure formed on the first surface portion (8) so as to be adjacent to the gate structure (20, 20A) in an orthogonal direction (X) perpendicular
  • [D20] A semiconductor device (1) according to D19, in which the sidewall structure (51) is made of wiring that transmits a potential different from that of the gate structure (20, 20A).
  • a semiconductor device (1) including: a chip (2) having a main surface (3); a plurality of trench electrode type gate structures (20) formed on the main surface (3); an interlayer film (70) covering the plurality of gate structures (20) on the main surface (3); a pad electrode (81) arranged on the interlayer film (70) so as to overlap at least one of the gate structures (20) and electrically connected to at least one of the gate structures (20) through the interlayer film (70); and a wiring electrode (85) arranged on the interlayer film (70) at a distance from the pad electrode (81), electrically connected to at least one of the gate structures (20) through the interlayer film (70), and electrically connected to the pad electrode (81) through a part of at least one of the gate structures (20).
  • E2 The semiconductor device (1) described in E1, in which the pad electrode (81) is electrically connected to a plurality of the gate structures (20), and the wiring electrode (85) is electrically connected to the pad electrode (81) via a plurality of the gate structures (20).
  • [E4] A semiconductor device (1) according to E3, in which the first electrode films (65A) are arranged at intervals so as to be aligned in the same straight line.
  • [E5] A semiconductor device (1) described in E3 or E4, in which the second electrode films (65B) are arranged at intervals so as to be aligned in the same straight line.
  • a semiconductor device (1) including a chip (2) having a main surface (3), a trench electrode type gate structure (20, 20A) formed on the main surface (3) and having a resistor portion (60, 60A, 60B), and a trench electrode type source structure (25) formed on the main surface (3) adjacent to the gate structure (20, 20A).
  • the semiconductor device (1) described in F1 further includes a resistive electrode (65, 65A, 65B) covering the resistive portion (60, 60A, 60B) of the gate structure (20, 20A) at a distance from the source structure (25).
  • a semiconductor device (1) including: a chip (2) having a main surface (3); a trench electrode type gate structure (20, 20A) formed in a strip shape extending in a first direction (X) on the main surface (3) and having a resistance portion (60, 60A, 60B); and a trench electrode type electrode structure (30) formed on the main surface (3) at a distance from the gate structure (20, 20A) in the first direction (X) and to which a potential different from that of the gate structure (20, 20A) is applied.
  • G2 The semiconductor device (1) described in G1, including a gate pad (81) arranged on the main surface (3) so as to be electrically connected to the resistor portion (60, 60A, 60B), and a gate wiring (85) arranged on the main surface (3) so as to be electrically connected to the resistor portion (60, 60A, 60B) at a position different from the gate pad (81).
  • a semiconductor device (1) including: a chip (2) having a main surface (3); a trench electrode type gate structure (20, 20A) formed on the main surface (3) and having a resistance portion (60, 60A, 60B); a trench electrode type first electrode structure (25) formed on the main surface (3) at a distance from the gate structure (20, 20A) in one direction (Y) and given a potential different from that of the gate structure (20, 20A); and a trench electrode type second electrode structure (30) formed on the main surface (3) at a distance from the gate structure (20, 20A) in an orthogonal direction (X) perpendicular to the one direction (Y) and given a potential different from that of the gate structure (20, 20A).
  • H2 The semiconductor device (1) described in H1, including a gate pad (81) arranged on the main surface (3) so as to be electrically connected to the resistor portion (60, 60A, 60B), and a gate wiring (85) arranged on the main surface (3) so as to be electrically connected to the resistor portion (60, 60A, 60B) at a position different from the gate pad (81).
  • a semiconductor device (1) including: a chip (2) having a main surface (3); a trench electrode type gate structure (20, 20A) formed on the main surface (3) and partially having a resistor portion (60, 60A, 60B); a pad electrode (81) arranged on the main surface (3) so as to overlap the resistor portion (60, 60A, 60B) and having an electrical connection portion (83, 84) to the resistor portion (60, 60A, 60B); and a pad insulating film (110) covering the connection portion (83, 84) of the pad electrode (81) and having a pad opening (111) that exposes an area other than the connection portion (83, 84) of the pad electrode (81).
  • the semiconductor device (1) described in I1 or I2 further includes a wiring electrode (85) arranged on the main surface (3) so as to overlap the resistor portion (60, 60A, 60B) at a distance from the pad electrode (81), having an electrical connection wiring portion (86, 87) to the resistor portion (60, 60A, 60B), and electrically connected to the pad electrode (81) via the resistor portion (60, 60A, 60B).
  • a semiconductor device (1) including a gate pad (81), a gate wiring (85) physically separated from the gate pad (81), and a gate resistor (RG) having a parallel resistance circuit (R1, R2) including a plurality of resistance elements (60, 60A, 60B) and electrically interposed between the gate pad (81) and the gate wiring (85).
  • J2 A semiconductor device (1) described in J1, in which the multiple resistance elements (60, 60A, 60B) are each formed using a portion of multiple trench gate structures (20).
  • J3 A semiconductor device (1) described in J1 or J2, in which the gate resistor (RG) has a plurality of the parallel resistor circuits (R1, R2) connected in parallel.
  • Active plateau (mesa) 18 Body region (impurity region) 20 Gate structure 20A First gate structure 20B Second gate structure 20C Third gate structure 25 Source structure (electrode structure) 30 Side end structure (electrode structure) 41 First well region 51 Sidewall wiring (sidewall structure) 53 Gate connection electrode 60 Resistance portion (resistance element) 60A First resistor (resistance element) 60B Second resistance portion (resistance element) 65 Resistance electrode (electrode film) 65A First resistive electrode (electrode film) 65B Second resistive electrode (electrode film) 70 Interlayer film 81 Gate pad (pad electrode) 82 Pad body portion 83 First resistor connection portion (connection portion) 84 Second resistor connection portion (connection portion) 85 Gate wiring (wiring electrode) 86 First resistance wiring (connection wiring portion) 87 Second resistance wiring (connection wiring portion) 90 First line wiring (connection portion) 91 Second line wiring (connection part) 92 Third line wiring (connection part) 101 Source pad (channel pad electrode) 110 Pad insulating film 111 Gate pad opening

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Abstract

半導体装置は、主面を有するチップと、前記主面に形成され、抵抗部を有するトレンチ電極型のゲート構造と、前記抵抗部に重なるように前記主面の上に配置され、前記抵抗部に対する電気的な第１接続部を有するパッド電極と、前記パッド電極とは異なる位置で前記抵抗部に重なるように前記主面の上に配置され、前記抵抗部に対する電気的な第２接続部を有し、前記抵抗部を介して前記パッド電極に電気的に接続された配線電極と、を含む。

Description

半導体装置
　この出願は、２０２２年１１月８日に日本国特許庁に提出された特願２０２２－１７８８１０号に基づく優先権を主張しており、この出願の全内容はここに引用により組み込まれるものとする。本開示は、半導体装置に関する。
　特許文献１（US2020/0294989A1）は、半導体基板、ＭＯＳゲート、ｐ型領域、層間絶縁膜、ゲートポリシリコン層、ゲートパッドおよびコンタクト電極を含む半導体装置を開示している。ＭＯＳゲートは、半導体基板に形成された複数のトレンチにそれぞれ埋設された複数のゲート電極を含む。ｐ型領域は、ＭＯＳゲートから間隔を空けて半導体基板の表層部に形成されている。層間絶縁膜は、半導体基板の上においてＭＯＳゲートおよびｐ型領域を被覆している。
　ゲートポリシリコン層は、ゲート抵抗として設けられている。ゲートポリシリコン層は、層間絶縁膜のうちｐ型領域を被覆する部分の上にＭＯＳゲートから間隔を空けて配置され、層間絶縁膜を挟んでｐ型領域に対向している。ゲートパッドは、ゲートポリシリコン層の上に配置され、ゲートポリシリコン層に電気的に接続されている。コンタクト電極は、ゲートパッドから間隔を空けてゲートポリシリコン層の上に配置され、ゲートポリシリコン層に電気的に接続されている。
米国特許出願公開第２０２０／０２９４９８９号明細書
［概要］
　本開示は、抵抗に付随する新規なレイアウトを有する半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成され、抵抗部を有するトレンチ電極型のゲート構造と、前記抵抗部に重なるように前記主面の上に配置され、前記抵抗部に対する電気的な第１接続部を有するパッド電極と、前記パッド電極とは異なる位置で前記抵抗部に重なるように前記主面の上に配置され、前記抵抗部に対する電気的な第２接続部を有し、前記抵抗部を介して前記パッド電極に電気的に接続された配線電極と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成され、抵抗部を有するトレンチ電極型の第１ゲート構造と、前記第１ゲート構造から間隔を空けて前記主面に形成され、前記抵抗部を有さないトレンチ電極型の第２ゲート構造と、前記第１ゲート構造の前記抵抗部および前記第２ゲート構造に重なるように前記主面の上に配置され、前記抵抗部に対する電気的な接続部を有し、前記第２ゲート構造に対する電気的な接続部を有さないパッド電極と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成され、抵抗部を有するトレンチ電極型の第１ゲート構造と、前記第１ゲート構造から間隔を空けて前記主面に形成され、前記抵抗部を有さないトレンチ電極型の第２ゲート構造と、前記第１ゲート構造の前記抵抗部に重なり、前記第２ゲート構造に重ならないように前記主面の上に配置され、前記抵抗部に対する電気的な接続部を有し、前記第２ゲート構造に対する電気的な接続部を有さないパッド電極と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成され、抵抗部を有するトレンチ電極型の第１ゲート構造と、前記第１ゲート構造から間隔を空けて前記主面に形成され、前記抵抗部を有さないトレンチ電極型の第２ゲート構造と、前記第１ゲート構造および前記第２ゲート構造から間隔を空けて前記主面に形成され、前記抵抗部を有さないトレンチ電極型の第３ゲート構造と、前記第１ゲート構造の前記抵抗部および前記第２ゲート構造に重なり、前記第３ゲート構造に重ならないように前記主面の上に配置され、前記抵抗部に対する電気的な接続部を有し、前記第２ゲート構造および前記第３ゲート構造に対する電気的な接続部を有さないパッド電極と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面の内方に位置する第１面部、前記第１面部外において厚さ方向に窪んだ第２面部、ならびに、前記第１面部および前記第２面部を接続する接続面部によって前記主面に区画されたメサ部と、前記第１面部に形成され、抵抗部を有するトレンチ電極型のゲート構造と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成されたトレンチ電極型の複数のゲート構造と、前記主面の上で複数の前記ゲート構造を被覆する層間膜と、少なくとも１つの前記ゲート構造に重なるように前記層間膜の上に配置され、前記層間膜を貫通して少なくとも１つの前記ゲート構造に電気的に接続されたパッド電極と、前記パッド電極から間隔を空けて前記層間膜の上に配置され、前記層間膜を貫通して少なくとも１つの前記ゲート構造に電気的に接続され、少なくとも１つの前記ゲート構造の一部を介して前記パッド電極に電気的に接続された配線電極と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成され、抵抗部を有するトレンチ電極型のゲート構造と、前記ゲート構造に隣り合うように前記主面に形成されたトレンチ電極型のソース構造と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に第１方向に延びる帯状に形成され、抵抗部を有するトレンチ電極型のゲート構造と、前記ゲート構造から前記第１方向に間隔を空けて前記主面に形成され、前記ゲート構造とは異なる電位が付与されるトレンチ電極型の電極構造と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成され、抵抗部を有するトレンチ電極型のゲート構造と、前記ゲート構造から一方方向に間隔を空けて前記主面に形成され、前記ゲート構造とは異なる電位が付与されるトレンチ電極型の第１電極構造と、前記ゲート構造から前記一方方向に直交する直交方向に間隔を空けて前記主面に形成され、前記ゲート構造とは異なる電位が付与されるトレンチ電極型の第２電極構造と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成され、抵抗部を部分的に有するトレンチ電極型のゲート構造と、前記抵抗部に重なるように前記主面の上に配置され、前記抵抗部に対する電気的な接続部を有するパッド電極と、前記パッド電極の前記接続部を被覆し、前記パッド電極の前記接続部外の領域を露出させるパッド開口を有するパッド絶縁膜と、を含む、半導体装置を提供する。
　本開示は、ゲートパッドと、前記ゲートパッドから物理的に分離されたゲート配線と、複数の抵抗要素を含む並列抵抗回路を有し、前記ゲートパッドおよび前記ゲート配線の間に電気的に介在されたゲート抵抗と、を含む、半導体装置を提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面を参照する詳細な説明により明らかにされる。
図１は、具体的な形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、第１主面のレイアウト例を示す平面図である。 図４は、活性領域のレイアウト例を示す拡大平面図である。 図５は、第１側端領域のレイアウト例を示す拡大平面図である。 図６は、第１終端領域のレイアウト例を示す拡大平面図である。 図７は、図４に示すVII-VII線に沿う断面図である。 図８は、図４に示すVIII-VIII線に沿う断面図である。 図９は、図５に示すIX-IX線に沿う断面図である。 図１０は、図５に示すX-X線に沿う断面図である。 図１１は、図５に示すXI-XI線に沿う断面図である。 図１２は、図５に示すXII-XII線に沿う断面図である。 図１３は、図６に示すXIII-XIII線に沿う断面図である。 図１４は、外周領域の構造を示す断面図である。 図１５は、パッド領域を示す平面図である。 図１６は、ゲート電極およびソース電極のレイアウト例を示す平面図である。 図１７は、図１６の一要部をゲート構造と共に示す拡大平面図である。 図１８は、図１７に示す領域XVIIIのレイアウト例を示す拡大平面図である。 図１９は、第１レイアウト例に係る第１ゲート構造を示す拡大平面図である。 図２０は、図１９に示すXX-XX線に沿う断面図である。 図２１は、図１９に示すXXI-XXI線に沿う断面図である。 図２２は、図１９に示すXXII-XXII線に沿う断面図である。 図２３は、図１９に示すXXIII-XXIII線に沿う断面図である。 図２４は、ゲート抵抗の電気的構成を示す回路図である。 図２５は、第２レイアウト例に係る第１ゲート構造を示す拡大平面図である。 図２６は、第３レイアウト例に係る第１ゲート構造を示す拡大平面図である。 図２７は、チップの他の形態例を示す断面図である。 図２８は、チップの他の形態例を示す断面図である。
［詳細な説明］
　以下、添付図面を参照して、具体的な形態が詳細に説明される。添付図面は、いずれも模式図であり、厳密に図示されたものではなく、相対的な位置関係、縮尺、比率、角度等は必ずしも一致しない。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。以下の説明では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　以下の説明では、「ｐ型」または「ｎ型」を用いて半導体領域（不純物領域）の導電型が示されるが、「ｐ型」が「第１導電型」と称され、「ｎ型」が「第２導電型」と称されてもよい。むろん、「ｎ型」が「第１導電型」と称され、「ｐ型」が「第２導電型」と称されてもよい。「ｐ型」は３価元素に起因する導電型であり、「ｎ型」は５価元素に起因する導電型である。３価元素は、特に言及されない限り、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１つである。５価元素は、特に言及されない限り、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１つである。
　図１は、具体的な形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、第１主面３のレイアウト例を示す平面図である。半導体装置１は、絶縁ゲート型のトランジスタ構造を含む半導体スイッチング装置である。トランジスタ構造は、ＭＩＳＦＥＴ構造（Metal Insulator Semiconductor Field Effect Transistor structure）と称されてもよい。
　図１～図３を参照して、半導体装置１は、この形態（this embodiment）では、ワイドバンドギャップ半導体の単結晶を含み、六面体形状（具体的には直方体形状）に形成されたチップ２を含む。つまり、半導体装置１は、「ワイドバンドギャップ半導体装置」である。チップ２は、「半導体チップ」、「ワイドバンドギャップ半導体チップ」等と称されてもよい。ワイドバンドギャップ半導体は、Ｓｉ（シリコン）のバンドギャップを超えるバンドギャップを有する半導体である。ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）、Ｃ（ダイアモンド）等が、ワイドバンドギャップ半導体として例示される。
　チップ２は、この形態では、ワイドバンドギャップ半導体の一例として六方晶のＳｉＣ単結晶を含む「ＳｉＣチップ」である。つまり、半導体装置１は、「ＳｉＣ半導体装置」である。半導体装置１は、「ＳｉＣ－ＭＩＳＦＥＴ」と称されてもよい。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、チップ２が４Ｈ－ＳｉＣ単結晶を含む例が示されるが、チップ２は他のポリタイプを含んでいてもよい。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。
　この場合、第１主面３はＳｉＣ単結晶のシリコン面（（０００１）面）によって形成され、第２主面４はＳｉＣ単結晶のカーボン面（（０００ー１）面）によって形成されていることが好ましい。第１主面３および第２主面４は、ｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であることが好ましい。オフ角は、０°を超えて１０°以下であってもよい。オフ角は、５°以下であることが好ましい。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向であってもよい。むろん、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。
　以下では、第１方向Ｘのうち第３側面５Ｃ側が第１方向Ｘの一方側と称され、第１方向Ｘのうち第４側面５Ｄ側が第１方向Ｘの他方側と称されることがある。また、第２方向Ｙのうち第１側面５Ａ側が第２方向Ｙの一方側と称され、第２方向Ｙのうち第２側面５Ｂ側が第２方向Ｙの他方側と称されることがある。
　チップ２は、５μｍ以上２００μｍ以下の厚さを有していてもよい。チップ２の厚さは、５μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、１２５μｍ以上１５０μｍ以下、１５０μｍ以上１７５μｍ以下、および、１７５μｍ以上２００μｍ以下のいずれか１つの範囲に属する値に設定されていてもよい。チップ２の厚さは、１００μｍ以下であることが好ましい。
　第１～第４側面５Ａ～５Ｄは、平面視において０．５ｍｍ以上２０ｍｍ以下の長さを有していてもよい。第１～第４側面５Ａ～５Ｄの長さは、０．５ｍｍ以上５ｍｍ以下、５ｍｍ以上１０ｍｍ以下、１０ｍｍ以上１５ｍｍ以下、および、１５ｍｍ以上２０ｍｍ以下のいずれか１つの範囲に属する値に設定されていてもよい。第１～第４側面５Ａ～５Ｄの長さは、５ｍｍ以上であることが好ましい。
　半導体装置１は、チップ２内において第１主面３側の領域（表層部）に形成されたｎ型の第１半導体領域６を含む。第１半導体領域６には、高電位（第１電位）としてのドレイン電位が付与される。第１半導体領域６は、「ドレイン領域」、「ドリフト領域」等と称されてもよい。第１半導体領域６は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。
　第１半導体領域６は、この形態では、エピタキシャル層（具体的にはＳｉＣエピタキシャル層）からなる。第１半導体領域６は、１μｍ以上５０μｍ以下の厚さを有していてもよい。第１半導体領域６の厚さは、３μｍ以上３０μｍ以下であることが好ましい。第１半導体領域６の厚さは、５μｍ以上２５μｍ以下であることが特に好ましい。
　半導体装置１は、チップ２内において第２主面４側の領域（表層部）に形成されたｎ型の第２半導体領域７を含む。第２半導体領域７には、ドレイン電位が付与される。第２半導体領域７は、「ドレイン領域」と称されてもよい。第２半導体領域７は、第１半導体領域６よりも高いｎ型不純物濃度を有し、チップ２内において第１半導体領域６に電気的に接続されている。第２半導体領域７は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。
　第２半導体領域７は、この形態では、半導体基板（具体的にはＳｉＣ半導体基板）からなる。つまり、チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有している。第２半導体領域７は、１μｍ以上２００μｍ以下の厚さを有していてもよい。第２半導体領域７の厚さは、１５０μｍ以下、１００μｍ以下、５０μｍ以下または４０μｍ以下であってもよい。第２半導体領域７の厚さは、５μｍ以上であってもよい。第２半導体領域７の厚さは、１０μｍ以上であることが好ましい。第２半導体領域７の厚さは、この形態では、第１半導体領域６の厚さよりも大きい。
　半導体装置１は、第１主面３に形成された活性面８（active surface）、外周面９（outer surface）および第１～第４接続面１０Ａ～１０Ｄ（connecting surface）を含む。活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄは、第１主面３において活性台地１１を区画している。
　活性面８が「第１面部」と称され、外周面９が「第２面部」と称され、第１～第４接続面１０Ａ～１０Ｄが「接続面部」と称され、活性台地１１が「メサ部」と称されてもよい。活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄ（つまり活性台地１１）は、チップ２（第１主面３）の構成要素と見なされてもよい。
　活性面８は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。活性面８は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有している。活性面８は、この形態では、ｃ面（Ｓｉ面）によって形成されている。活性面８は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　外周面９は、活性面８外に位置し、活性面８に対してチップ２の厚さ方向（第２主面４側）に窪んでいる。具体的には、外周面９は、第１半導体領域６を露出させるように第１半導体領域６の厚さ未満の深さで窪んでいる。外周面９は、平面視において活性面８に沿って帯状に延び、活性面８を取り囲む環状（具体的には四角環状）に形成されている。
　外周面９は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有し、活性面８に対してほぼ平行に形成されている。外周面９は、この形態では、ｃ面（Ｓｉ面）によって形成されている。外周面９は、第１～第４側面５Ａ～５Ｄに連なっている。外周面９は、外周深さＤＯを有している。外周深さＤＯは、０．１μｍ以上５μｍ以下であってもよい。外周深さＤＯは、２．５μｍ以下であることが好ましい。
　第１～第４接続面１０Ａ～１０Ｄは、法線方向Ｚに延び、活性面８および外周面９を接続している。第１接続面１０Ａは第１側面５Ａ側に位置し、第２接続面１０Ｂは第２側面５Ｂ側に位置し、第３接続面１０Ｃは第３側面５Ｃ側に位置し、第４接続面１０Ｄは第４側面５Ｄ側に位置している。第１接続面１０Ａおよび第２接続面１０Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３接続面１０Ｃおよび第４接続面１０Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　第１～第４接続面１０Ａ～１０Ｄは、四角柱状の活性台地１１が区画されるように活性面８および外周面９の間をほぼ垂直に延びていてもよい。第１～第４接続面１０Ａ～１０Ｄは、四角錘台状の活性台地１１が区画されるように活性面８から外周面９に向かって斜め下り傾斜していてもよい。このように、活性台地１１は、第１主面３において第１半導体領域６に突状に区画されている。活性台地１１は、第１半導体領域６のみに形成され、第２半導体領域７には形成されていない。
　図３を参照して、半導体装置１は、第１主面３において活性領域１２、第１側端領域１３、第２側端領域１４、第１終端領域１５、第２終端領域１６および外周領域１７を含む。活性領域１２は、トランジスタの出力電流（ドレイン電流）が生成される領域である。活性領域１２は、活性面８の周縁（第１～第４接続面１０Ａ～１０Ｄ）から間隔を空けて活性面８の内方部に設けられている。活性領域１２は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に設けられている。
　活性面８に占める活性領域１２の割合は、５０％以上９５％以下であることが好ましい。活性領域１２の割合は、５０％以上６０％以上、６０％以上７０％以下、７０％以上８０％以下、８０％以上９０％以下、および、９０％以上９５％以下のいずれか１つの範囲に属する値であってもよい。活性領域１２の割合は、７０％以上であることが好ましい。
　第１側端領域１３は、非活性領域として活性面８において活性領域１２に対して第１方向Ｘの一方側（第３接続面１０Ｃ側）に設けられている。第１側端領域１３は、平面視において第２方向Ｙに延びる帯状に設けられている。
　第２側端領域１４は、非活性領域として活性面８において活性領域１２に対して第１方向Ｘの他方側（第４接続面１０Ｄ側）に設けられ、第１方向Ｘに活性領域１２を挟んで第１側端領域１３に対向している。第２側端領域１４は、平面視において第２方向Ｙに延びる帯状に設けられている。
　第１終端領域１５は、非活性領域として活性領域１２に対して第２方向Ｙの一方側（第１接続面１０Ａ側）に設けられている。第１終端領域１５は、この形態では、平面視において第１方向Ｘに延びる帯状に設けられ、第２方向Ｙに活性領域１２、第１側端領域１３および第２側端領域１４に対向している。
　第２終端領域１６は、非活性領域として活性領域１２に対して第２方向Ｙの他方側（第２接続面１０Ｂ側）に設けられている。第２終端領域１６は、この形態では、平面視において第１方向Ｘに延びる帯状に設けられ、第２方向Ｙに活性領域１２、第１側端領域１３および第２側端領域１４に対向している。
　外周領域１７は、非活性領域として外周面９に設けられている。外周領域１７は、この形態では、平面視において活性面８（活性台地１１）を取り囲む環状（具体的に四角環状）に設けられている。つまり、外周領域１７は、平面視において活性領域１２、第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６を取り囲んでいる。
　図４は、活性領域１２のレイアウト例を示す拡大平面図である。図５は、第１側端領域１３のレイアウト例を示す拡大平面図である。図６は、第１終端領域１５のレイアウト例を示す拡大平面図である。図７は、図４に示すVII-VII線に沿う断面図である。図８は、図４に示すVIII-VIII線に沿う断面図である。
　図９は、図５に示すIX-IX線に沿う断面図である。図１０は、図５に示すX-X線に沿う断面図である。図１１は、図５に示すXI-XI線に沿う断面図である。図１２は、図５に示すXII-XII線に沿う断面図である。図１３は、図６に示すXIII-XIII線に沿う断面図である。図１４は、外周領域１７の構造を示す断面図である。
　図４～図１４では、第３接続面１０Ｃ側（第３側面５Ｃ側）のレイアウトが主に示されている。第４接続面１０Ｄ側（第４側面５Ｄ側）のレイアウトは第３側面５Ｃ側のレイアウトとほぼ同様であるため、以下では、第３接続面１０Ｃ側が主に説明される。第４接続面１０Ｄ側のレイアウトは、以下の説明において「第１側端領域１３」を「第２側端領域１４」に置き換え、「第３接続面１０Ｃ」を「第４接続面１０Ｄ」に置き換えることによって得られる。
　図４～図１４を参照して、半導体装置１は、第１主面３（活性面８）の表層部に形成されたｐ型のボディ領域１８（第１不純物領域）を含む。ボディ領域１８は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。ボディ領域１８は、活性面８に沿って延びる層状に形成されている。ボディ領域１８は、活性面８の全域に形成され、第１～第４接続面１０Ａ～１０Ｄから露出していていることが好ましい。
　半導体装置１は、活性領域１２においてボディ領域１８の表層部に形成されたｎ型のソース領域１９（第２不純物領域）を含む。ソース領域１９は、ボディ領域１８の底部から活性面８側に間隔を空けて形成されている。つまり、ソース領域１９は、ボディ領域１８に対して活性面８側の領域に形成されている。ソース領域１９は、第１半導体領域６よりも高いｎ型不純物濃度を有している。ソース領域１９は、ボディ領域１８内において第１半導体領域６とトランジスタのチャネルを形成する。
　ソース領域１９は、この形態では、第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６に形成されていない。むろん、ソース領域１９は、チャネルの電気的特性に影響を与えない範囲において、第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６のうちの少なくとも１つの領域に形成されていてもよい。また、ソース領域１９は、活性面８の全面に形成されていてもよい。
　半導体装置１は、第１主面３（活性面８）に形成されたトレンチ電極型の複数のゲート構造２０を含む。ゲート構造２０は、「トレンチゲート構造」と称されてもよい。ゲート構造２０には、制御電位としてのゲート電位が付与される。複数のゲート構造２０は、ゲート電位に応答してボディ領域１８内におけるチャネルの反転および非反転を制御する。
　複数のゲート構造２０は、活性領域１２において活性面８の周縁（第１～第４接続面１０Ａ～１０Ｄ）から内方に間隔を空けて配置され、活性面８の内方部に活性領域１２を区画している。複数のゲート構造２０は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。複数のゲート構造２０は、第１半導体領域６に至るようにボディ領域１８およびソース領域１９を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　各ゲート構造２０は、第２方向Ｙに第１幅Ｗ１を有し、法線方向Ｚに第１深さＤ１を有している。第１幅Ｗ１は、０．１μｍ以上３μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上２μｍ以下であることが好ましい。第１深さＤ１は、前述の外周深さＤＯ未満である。第１深さＤ１は、０．１μｍ以上３μｍ以下であってもよい。第１深さＤ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　各ゲート構造２０は、第１トレンチ２１、第１絶縁膜２２および第１埋設電極２３を含む。第１トレンチ２１は、活性面８に形成され、ゲート構造２０の壁面を区画している。第１絶縁膜２２は、第１トレンチ２１の壁面を被覆している。第１絶縁膜２２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　第１絶縁膜２２は、この形態では、酸化シリコン膜からなる単層構造を有している。第１絶縁膜２２は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第１埋設電極２３は、第１絶縁膜２２を挟んで第１トレンチ２１に埋設され、第１絶縁膜２２を挟んでチャネルに対向している。第１埋設電極２３は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　半導体装置１は、活性領域１２において第１主面３（活性面８）に形成されたトレンチ電極型の複数のソース構造２５を含む。複数のソース構造２５には、低電位（ドレイン電位よりも低い第２電位）としてのソース電位が付与される。ソース構造２５は、「トレンチソース構造」、「第１ソース構造」、「第１トレンチソース構造」等と称されてもよい。
　複数のソース構造２５は、活性領域１２において第２方向Ｙに複数のゲート構造２０に隣り合うように活性面８にそれぞれ形成されている。具体的には、複数のソース構造２５は、隣り合う一対（pairs）のゲート構造２０の間の領域（regions）にそれぞれ配置され、第２方向Ｙに複数のゲート構造２０に対向している。つまり、複数のソース構造２５は、第２方向Ｙに複数のゲート構造２０と交互に配列されている。
　複数のソース構造２５は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のソース構造２５は、この形態では、活性領域１２から第１側端領域１３および第２側端領域１４のうちの少なくとも一方（この形態では双方）に引き出されている。複数のソース構造２５は、活性領域１２において第２方向Ｙにゲート構造２０に対向し、第１側端領域１３（第２側端領域１４）において第２方向Ｙにゲート構造２０に対向していない。
　複数のソース構造２５は、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方（この形態では双方）を貫通し、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方（この形態では双方）から露出している。複数のソース構造２５は、活性領域１２において第１半導体領域６に至るようにボディ領域１８およびソース領域１９を貫通し、第１側端領域１３（第２側端領域１４）において第１半導体領域６に至るようにボディ領域１８を貫通している。複数のソース構造２５は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　各ソース構造２５は、第２方向Ｙに第２幅Ｗ２を有し、法線方向Ｚに第２深さＤ２を有している。第２幅Ｗ２は、前述の第１幅Ｗ１とほぼ等しくてもよい。第２幅Ｗ２は、第１幅Ｗ１以上であってもよい。第２幅Ｗ２は、第１幅Ｗ１よりも大きくてもよい。第２幅Ｗ２は、０．１μｍ以上３μｍ以下であってもよい。第２幅Ｗ２は、０．５μｍ以上２μｍ以下であることが好ましい。
　第２深さＤ２は、前述の第１深さＤ１以上である。第２深さＤ２は、この形態では、第１深さＤ１よりも大きい。第２深さＤ２は、第１深さＤ１の１．５倍以上３倍以下であることが好ましい。第２深さＤ２は、この形態では、前述の外周深さＤＯとほぼ等しい。第２深さＤ２は、０．１μｍ以上５μｍ以下であってもよい。第２深さＤ２は、２．５μｍ以下であることが特に好ましい。
　各ソース構造２５は、ゲート構造２０から第２方向Ｙに第１間隔Ｉ１を空けて配置されている。第１間隔Ｉ１は、第１幅Ｗ１（第２幅Ｗ２）の０．５倍以上２倍以下であることが好ましい。第１間隔Ｉ１は、第１幅Ｗ１（第２幅Ｗ２）未満であることが特に好ましい。第１間隔Ｉ１は、０．１μｍ以上２．５μｍ以下であってもよい。第１間隔Ｉ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　各ソース構造２５は、第２トレンチ２６、第２絶縁膜２７および第２埋設電極２８を含む。第２トレンチ２６は、活性面８に形成され、ソース構造２５の壁面を区画している。第２トレンチ２６の側壁は、この形態では、第３接続面１０Ｃおよび第４接続面１０Ｄに連通している。第２トレンチ２６の底壁は、外周面９に連通している。
　第２絶縁膜２７は、第２トレンチ２６の壁面を被覆している。第２絶縁膜２７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第２絶縁膜２７は、この形態では、酸化シリコン膜からなる単層構造を有している。第２絶縁膜２７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第２埋設電極２８は、第２絶縁膜２７を挟んで第２トレンチ２６に埋設されている。第２埋設電極２８は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　半導体装置１は、第１側端領域１３において第１主面３（活性面８）に形成されたトレンチ電極型の複数の側端構造３０を含む。複数の側端構造３０には、ソース電位が付与される。側端構造３０は、「トレンチ側端構造」、「第２ソース構造」、「第２トレンチソース構造」等と称されてもよい。複数の側端構造３０は、第２側端領域１４にも形成されている。第２側端領域１４側の構成は、第１側端領域１３側の構成と同様である。第２側端領域１４側の説明については、第１側端領域１３側の説明が適用される。
　複数の側端構造３０は、第１側端領域１３において活性面８の周縁（第３接続面１０Ｃ）および複数のゲート構造２０の間の領域にそれぞれ配置されている。複数の側端構造３０は、第１方向Ｘに複数のゲート構造２０に１対１の対応関係で対向している。複数の側端構造３０は、第２方向Ｙに隣り合う一対（pairs）のソース構造２５の間の領域（regions）にそれぞれ配置され、第２方向Ｙに複数のソース構造２５に対向している。複数の側端構造３０は、第２方向Ｙに複数のソース構造２５と交互に配列されている。複数の側端構造３０は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。
　第１側端領域１３側の複数の側端構造３０は、この形態では、第３接続面１０Ｃを貫通し、第３接続面１０Ｃから露出している。第２側端領域１４側の複数の側端構造３０は、第４接続面１０Ｄを貫通し、第４接続面１０Ｄから露出している。複数の側端構造３０は、第１半導体領域６に至るようにボディ領域１８を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　各側端構造３０は、ソース構造２５と同様、第２方向Ｙに第２幅Ｗ２を有し、法線方向Ｚに第２深さＤ２を有している。各側端構造３０は、ゲート構造２０から第１方向Ｘに第２間隔Ｉ２を空けて配置され、ソース構造２５から第２方向Ｙに第３間隔Ｉ３を空けて配置されている。
　第２間隔Ｉ２は、第１幅Ｗ１（第２幅Ｗ２）の０．５倍以上２倍以下であることが好ましい。第２間隔Ｉ２は、第１間隔Ｉ１の０．５倍以上２倍以下であることが好ましい。第２間隔Ｉ２は、第１間隔Ｉ１の１．５倍以下であることが特に好ましい。第２間隔Ｉ２は、第１間隔Ｉ１とほぼ等しくてもよい。第２間隔Ｉ２は、０．１μｍ以上２．５μｍ以下であってもよい。第２間隔Ｉ２は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第３間隔Ｉ３は、第１幅Ｗ１（第２幅Ｗ２）の０．５倍以上２倍以下であることが好ましい。第３間隔Ｉ３は、第１幅Ｗ１（第２幅Ｗ２）未満であってもよい。第３間隔Ｉ３は、前述の第１間隔Ｉ１とほぼ等しいことが好ましい。第３間隔Ｉ３は、０．１μｍ以上２．５μｍ以下であってもよい。第３間隔Ｉ３は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　各側端構造３０は、第３トレンチ３１、第３絶縁膜３２および第３埋設電極３３を含む。第３トレンチ３１は、活性面８に形成され、側端構造３０の壁面を区画している。第３トレンチ３１の側壁は、第３接続面１０Ｃに連通している。第３トレンチ３１の底壁は、外周面９に連通している。
　第３絶縁膜３２は、第３トレンチ３１の壁面を被覆している。第３絶縁膜３２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第３絶縁膜３２は、この形態では、酸化シリコン膜からなる単層構造を有している。第３絶縁膜３２は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第３埋設電極３３は、第３絶縁膜３２を挟んで第３トレンチ３１に埋設されている。第３埋設電極３３は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　半導体装置１は、第１終端領域１５において第１主面３（活性面８）に形成されたトレンチ電極型の複数の終端構造３５を含む。複数の終端構造３５には、ソース電位が付与される。終端構造３５は、「トレンチ終端構造」、「第３ソース構造」、「第３トレンチソース構造」等と称されてもよい。複数の終端構造３５は、第２終端領域１６にも形成されている。第２終端領域１６側の構成は、第１終端領域１５側の構成と同様である。第２終端領域１６側の説明については、第１終端領域１５側の説明が適用される。
　複数の終端構造３５は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。複数の終端構造３５は、チップ２の一部を挟んで互いに対向するように第２方向Ｙに連続的に等間隔に配列されている。つまり、複数の終端構造３５は、ゲート構造２０を挟まずに互いに対向している。
　複数の終端構造３５は、第２方向Ｙに複数のゲート構造２０および複数のソース構造２５に対向している。複数の終端構造３５は、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方（この形態では双方）を貫通し、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方（この形態では双方）から露出している。
　つまり、複数の終端構造３５は、第２方向Ｙに複数のゲート構造２０、複数のソース構造２５および複数の側端構造３０に対向している。複数の終端構造３５は、第１半導体領域６に至るようにボディ領域１８を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　各終端構造３５は、ソース構造２５等と同様、第２方向Ｙに第２幅Ｗ２を有し、法線方向Ｚに第２深さＤ２を有している。活性領域１２の終端がゲート構造２０によって形成されている場合、終端構造３５はゲート構造２０から前述の第１間隔Ｉ１を空けて配置される。活性領域１２の終端がソース構造２５によって形成されている場合、終端構造３５はソース構造２５から前述の第１間隔Ｉ１を空けて配置される。
　各終端構造３５は、第４トレンチ３６、第４絶縁膜３７および第４埋設電極３８を含む。第４トレンチ３６は、活性面８に形成され、終端構造３５の壁面を区画している。第４トレンチ３６の側壁は、第３接続面１０Ｃに連通している。第４トレンチ３６の底壁は、外周面９に連通している。
　第４絶縁膜３７は、第４トレンチ３６の壁面を被覆している。第４絶縁膜３７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第４絶縁膜３７は、この形態では、酸化シリコン膜からなる単層構造を有している。第４絶縁膜３７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第４埋設電極３８は、第４絶縁膜３７を挟んで第４トレンチ３６に埋設されている。第４埋設電極３８は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　半導体装置１は、活性領域１２の活性面８の表層部において複数のゲート構造２０に沿う領域に形成されたｐ型の複数の第１ウェル領域４１を含む。第１ウェル領域４１は、この形態では、ボディ領域１８のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。むろん、第１ウェル領域４１のｐ型不純物濃度は、ボディ領域１８のｐ型不純物濃度よりも低くてもよい。
　複数の第１ウェル領域４１は、隣り合うソース構造２５から間隔を空けて対応するゲート構造２０の壁面を被覆し、活性面８の表層部においてボディ領域１８に電気的に接続されている。複数の第１ウェル領域４１は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第１ウェル領域４１は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、活性領域１２の活性面８の表層部において複数のソース構造２５に沿う領域に形成されたｐ型の複数の第２ウェル領域４２を含む。第２ウェル領域４２は、この形態では、ボディ領域１８のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。むろん、第２ウェル領域４２のｐ型不純物濃度は、ボディ領域１８のｐ型不純物濃度よりも低くてもよい。第２ウェル領域４２のｐ型不純物濃度は、第１ウェル領域４１のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第２ウェル領域４２は、隣り合うゲート構造２０から間隔を空けて対応するソース構造２５の壁面を被覆し、活性面８の表層部においてボディ領域１８に電気的に接続されている。複数の第２ウェル領域４２は、活性領域１２、第１側端領域１３および第２側端領域１４において対応するソース構造２５の壁面を被覆し、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方（この形態では双方）から露出している。
　複数の第２ウェル領域４２は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第２ウェル領域４２の底部は、複数の第１ウェル領域４１の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第２ウェル領域４２は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、第１側端領域１３（第２側端領域１４）の活性面８の表層部において複数の側端構造３０に沿う領域に形成されたｐ型の複数の第３ウェル領域４３を含む。第３ウェル領域４３は、この形態では、ボディ領域１８のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。むろん、第３ウェル領域４３のｐ型不純物濃度は、ボディ領域１８のｐ型不純物濃度よりも低くてもよい。第３ウェル領域４３のｐ型不純物濃度は、第１ウェル領域４１（第２ウェル領域４２）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第３ウェル領域４３は、隣り合うゲート構造２０およびソース構造２５から間隔を空けて対応する側端構造３０の壁面を被覆し、活性面８の表層部においてボディ領域１８に電気的に接続されている。むろん、第３ウェル領域４３は、ゲート構造２０および側端構造３０の間の領域において第１ウェル領域４１と一体化していてもよい。複数の第３ウェル領域４３は、第３接続面１０Ｃ（第４接続面１０Ｄ）から露出している。
　複数の第３ウェル領域４３は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第３ウェル領域４３の底部は、複数の第１ウェル領域４１の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第３ウェル領域４３の底部は、複数の第２ウェル領域４２の底部とほぼ等しい深さに形成されている。複数の第３ウェル領域４３は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、第１終端領域１５（第２終端領域１６）において複数の終端構造３５に沿う領域に形成されたｐ型の少なくとも１つ（この形態では複数）の第４ウェル領域４４を含む。第４ウェル領域４４は、この形態では、ボディ領域１８よりも高いｐ型不純物濃度を有している。むろん、第４ウェル領域４４のｐ型不純物濃度は、ボディ領域１８よりも低くてもよい。第４ウェル領域４４のｐ型不純物濃度は、第１ウェル領域４１（第２ウェル領域４２）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第４ウェル領域４４は、隣り合う終端構造３５から間隔を空けて対応する終端構造３５の壁面を被覆し、活性面８の表層部においてボディ領域１８に電気的に接続されている。複数の第４ウェル領域４４は、平面視において対応する終端構造３５に沿って帯状に延び、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方（この形態では双方）から露出している。
　複数の第４ウェル領域４４は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第４ウェル領域４４の底部は、複数の第１ウェル領域４１の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第４ウェル領域４４の底部は、複数の第２ウェル領域４２の底部とほぼ等しい深さに形成されていることが好ましい。複数の第４ウェル領域４４は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、活性領域１２の活性面８の表層部において複数のソース構造２５に沿う領域に形成されたｐ型の複数のコンタクト領域４５を含む。コンタクト領域４５は、「バックゲート領域」と称されてもよい。コンタクト領域４５は、ボディ領域１８のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。コンタクト領域４５のｐ型不純物濃度は、第２ウェル領域４２のｐ型不純物濃度よりも高い。
　複数のコンタクト領域４５は、対応する第２ウェル領域４２内において対応するソース構造２５の壁面を被覆している。複数のコンタクト領域４５は、各ソース構造２５に対して１対多の対応関係で形成されている。複数のコンタクト領域４５は、対応するソース構造２５に沿って間隔を空けて形成されている。
　複数のコンタクト領域４５は、対応する第２ウェル領域４２内から対応するソース構造２５の壁面に沿ってボディ領域１８の表層部に引き出され、活性面８から露出している。複数のコンタクト領域４５は、活性領域１２に形成され、第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６には形成されていない。つまり、コンタクト領域４５は、第３ウェル領域４３および第４ウェル領域４４内には形成されていない。また、複数のコンタクト領域４５は、第２方向Ｙにゲート構造２０に対向し、第２方向Ｙに側端構造３０に対向していない。
　複数のコンタクト領域４５は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のコンタクト領域４５の第１方向Ｘの長さは、前述の第２幅Ｗ２以上であることが好ましい。複数のコンタクト領域４５の長さは、第１方向Ｘに隣り合う２つのコンタクト領域４５の間の距離よりも大きいことが好ましい。
　１つのソース構造２５に沿う複数のコンタクト領域４５は、他のソース構造２５に沿う複数のコンタクト領域４５に第２方向Ｙに対向している。つまり、複数のコンタクト領域４５は、この形態では、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。
　１つのソース構造２５に沿う複数のコンタクト領域４５は、他のソース構造２５に沿う複数のコンタクト領域４５の間の領域に第２方向Ｙに対向するように第１方向Ｘにずれて配列されていてもよい。つまり、複数のコンタクト領域４５は、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。
　図１４を参照して、半導体装置１は、外周面９の表層部に形成されたｐ型のアウターウェル領域４６を含む。アウターウェル領域４６は、コンタクト領域４５のｐ型不純物濃度よりも低いｐ型不純物濃度を有している。アウターウェル領域４６のｐ型不純物濃度は、この形態では、ボディ領域１８のｐ型不純物濃度よりも高い。むろん、アウターウェル領域４６のｐ型不純物濃度は、ボディ領域１８よりも低くてもよい。アウターウェル領域４６は、第１ウェル領域４１（第２ウェル領域４２）とほぼ等しいｐ型不純物濃度を有していることが好ましい。
　アウターウェル領域４６は、平面視において外周面９の周縁（第１～第４側面５Ａ～５Ｄ）から活性面８側に間隔を空けて形成され、活性面８に沿って帯状に延びている。アウターウェル領域４６は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。
　アウターウェル領域４６は、外周面９の表層部から第１～第４接続面１０Ａ～１０Ｄの表層部に向けて延び、第１～第４接続面１０Ａ～１０Ｄを被覆している。アウターウェル領域４６は、活性面８の表層部においてボディ領域１８に電気的に接続されている。アウターウェル領域４６は、第３接続面１０Ｃ（第４接続面１０Ｄ）において第２ウェル領域４２、第３ウェル領域４３および第４ウェル領域４４に接続されている。
　アウターウェル領域４６は、第１半導体領域６の底部から外周面９側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。アウターウェル領域４６の底部は、ゲート構造２０の底壁よりも第１半導体領域６の底部側に位置している。
　具体的には、アウターウェル領域４６の底部は、ソース構造２５の底壁よりも第１半導体領域６の底部側に位置している。アウターウェル領域４６の底部は、コンタクト領域４５の底部よりも第１半導体領域６の底部側に位置している。アウターウェル領域４６の底部は、第２ウェル領域４２の底部とほぼ等しい深さ位置に形成されていることが好ましい。アウターウェル領域４６は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、外周面９の表層部に形成されたｐ型のアウターコンタクト領域４７を含む。アウターコンタクト領域４７は、ボディ領域１８よりも高いｐ型不純物濃度を有している。アウターコンタクト領域４７のｐ型不純物濃度は、アウターウェル領域４６よりも高い。アウターコンタクト領域４７のｐ型不純物濃度は、コンタクト領域４５のｐ型不純物濃度とほぼ等しいことが好ましい。
　アウターコンタクト領域４７は、平面視において活性面８の周縁（第１～第４接続面１０Ａ～１０Ｄ）および外周面９の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けてアウターウェル領域４６の表層部に形成され、活性面８に沿って延びる帯状に形成されている。アウターコンタクト領域４７は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。
　アウターコンタクト領域４７は、アウターウェル領域４６の底部から外周面９側に間隔を空けて形成され、アウターウェル領域４６の一部を挟んで第１半導体領域６に対向している。アウターコンタクト領域４７は、ソース構造２５の底壁よりも第１半導体領域６の底部側に位置している。アウターコンタクト領域４７の底部は、コンタクト領域４５の底部とほぼ等しい深さ位置に形成されていることが好ましい。
　半導体装置１は、外周面９の表層部に形成された少なくとも１つ（好ましくは２個以上２０個以下）のｐ型のフィールド領域４８を含む。半導体装置１は、この形態では、４個のフィールド領域４８を含む。複数のフィールド領域４８は、電気的に浮遊状態に形成され、外周面９においてチップ２内の電界を緩和する。
　フィールド領域４８の個数、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。フィールド領域４８は、アウターコンタクト領域４７よりも低いｐ型不純物濃度を有していてもよい。フィールド領域４８は、アウターウェル領域４６よりも高いｐ型不純物濃度を有していてもよい。フィールド領域４８は、アウターウェル領域４６よりも低いｐ型不純物濃度を有していてもよい。
　複数のフィールド領域４８は、外周面９の周縁およびアウターウェル領域４６の間の領域に形成されている。複数のフィールド領域４８は、アウターウェル領域４６側から外周面９の周縁側に間隔を空けて配列されている。複数のフィールド領域４８は、平面視において活性面８に沿って延びる帯状に形成されている。複数のフィールド領域４８は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。
　複数のフィールド領域４８は、第１半導体領域６の底部から外周面９側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数のフィールド領域４８は、ソース構造２５の底壁よりも第１半導体領域６の底部側に位置している。複数のフィールド領域４８の底部は、コンタクト領域４５の底部よりも第１半導体領域６の底部側に位置している。複数のフィールド領域４８の底部は、第２ウェル領域４２の底部とほぼ等しい深さ位置に形成されていてもよい。
　半導体装置１は、第１主面３を被覆する主面絶縁膜５０を含む。主面絶縁膜５０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。主面絶縁膜５０は、この形態では、酸化シリコン膜からなる単層構造を有している。主面絶縁膜５０は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　主面絶縁膜５０は、活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄを選択的に被覆している。主面絶縁膜５０は、活性面８において第１絶縁膜２２、第２絶縁膜２７、第３絶縁膜３２および第４絶縁膜３７に接続され、第１埋設電極２３、第２埋設電極２８、第３埋設電極３３および第４埋設電極３８を露出させている。
　主面絶縁膜５０は、外周面９においてアウターウェル領域４６、アウターコンタクト領域４７および複数のフィールド領域４８を被覆している。主面絶縁膜５０は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。むろん、主面絶縁膜５０は、外周面９の周縁から内方に間隔を空けて形成され、外周面９の周縁部から第１半導体領域６を露出させていてもよい。
　主面絶縁膜５０は、第１～第４接続面１０Ａ～１０Ｄにおいて第２絶縁膜２７、第３絶縁膜３２および第４絶縁膜３７に接続され、第２埋設電極２８、第３埋設電極３３および第４埋設電極３８を露出させている。
　半導体装置１は、第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つを被覆するように外周面９の上に形成されたサイドウォール配線５１を含む。具体的には、サイドウォール配線５１は、主面絶縁膜５０の上に配置されている。サイドウォール配線５１は、活性面８および外周面９の間に形成された段差を緩和する「サイドウォール構造」としても機能する。
　サイドウォール配線５１は、少なくとも第３接続面１０Ｃおよび第４接続面１０Ｄのいずれか一方に沿って延びる帯状に形成されていることが好ましい。サイドウォール配線５１は、この形態では、平面視において活性面８を取り囲むように第１～第４接続面１０Ａ～１０Ｄに沿って延びる環状（具体的には四角環状）に形成されている。サイドウォール配線５１のうち活性面８の四隅を被覆する部分は、外周面９側に向かう湾曲状に形成されている。
　サイドウォール配線５１は、外周面９に沿って膜状に延びる部分、および、第１～第４接続面１０Ａ～１０Ｄに沿って膜状に延びる部分を含む。サイドウォール配線５１のうち外周面９の上に位置する部分は、活性面８に対して外周面９側の領域において外周面９を膜状に被覆していてもよい。つまり、サイドウォール配線５１のうち外周面９の上に位置する部分は、活性台地１１の厚さ（外周深さＤＯ）未満の厚さを有していてもよい。
　サイドウォール配線５１は、外周面９において主面絶縁膜５０を挟んでアウターウェル領域４６に対向している。サイドウォール配線５１は、主面絶縁膜５０を挟んでアウターコンタクト領域４７に対向していてもよい。サイドウォール配線５１は、この形態では、平面視においてフィールド領域４８から活性面８側に間隔を空けて形成されている。
　サイドウォール配線５１は、主面絶縁膜５０を挟んで第１～第４接続面１０Ａ～１０Ｄを被覆している。サイドウォール配線５１は、第１～第４接続面１０Ａ～１０Ｄにおいて主面絶縁膜５０を挟んで第２ウェル領域４２、第３ウェル領域４３、第４ウェル領域４４およびアウターウェル領域４６に対向している。サイドウォール配線５１は、この形態では、主面絶縁膜５０を挟んでボディ領域１８にも対向している。
　サイドウォール配線５１は、第１～第４接続面１０Ａ～１０Ｄにおいてソース構造２５の露出部（第２埋設電極２８）、側端構造３０の露出部（第３埋設電極３３）および終端構造３５の露出部（第４埋設電極３８）を被覆している。これにより、サイドウォール配線５１は、ソース構造２５、側端構造３０および終端構造３５に電気的に接続され、外周面９側からソース電位を付与する。
　サイドウォール配線５１は、第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つから活性面８の縁部の上に乗り上げたオーバラップ部５２を有している。オーバラップ部５２は、平面視において活性面８を膜状に被覆し、活性面８の縁部に沿って延びる帯状に形成されている。オーバラップ部５２は、この形態では、平面視において活性面８の内方部を取り囲む環状（具体的には四角環状）に形成されている。
　オーバラップ部５２は、活性面８の上おいて複数のゲート構造２０から活性面８の周縁側に間隔を空けて形成され、ソース構造２５の露出部（第２埋設電極２８）、側端構造３０の露出部（第３埋設電極３３）および終端構造３５の露出部（第４埋設電極３８）を被覆している。これにより、サイドウォール配線５１は、活性面８においてソース構造２５、側端構造３０および終端構造３５に電気的に接続されている。
　サイドウォール配線５１は、この形態では、ｐ型またはｎ型の導電性ポリシリコンを含み、第２埋設電極２８、第３埋設電極３３および第４埋設電極３８と一体的に形成されている。むろん、サイドウォール配線５１は、第２埋設電極２８、第３埋設電極３３および第４埋設電極３８とは別体的に形成されていてもよい。
　半導体装置１は、活性領域１２において複数のゲート構造２０をそれぞれ膜状に被覆する複数のゲート接続電極５３を含む。ゲート接続電極５３は、「接続電極」、「接続電極膜」、「ゲート接続電極膜」等と称されてもよい。ゲート接続電極５３は、ゲート構造２０の一構成要素と見做されてもよい。
　ゲート接続電極５３はゲート構造２０の対外的な接続部（コンタクト部）として形成され、各ゲート構造２０に対して少なくとも１つのゲート接続電極５３が設けられる。この形態では、複数のゲート接続電極５３が各ゲート構造２０に対して１対多の対応関係で間隔を空けて設けられている。複数のゲート接続電極５３は、この形態では、対応するゲート構造２０の内方部および両端部を選択的に被覆している。
　各ゲート接続電極５３は、対応するゲート構造２０を被覆する部分において第１埋設電極２３に接続され、当該第１埋設電極２３の上から主面絶縁膜５０の上に引き出された部分を有している。各ゲート接続電極５３は、この形態では、対応する第１埋設電極２３と一体的に形成されている。つまり、各ゲート接続電極５３は、第１埋設電極２３の一部がゲート構造２０外の領域（主面絶縁膜５０の上）に膜状に引き出された部分を含む。むろん、ゲート接続電極５３は、第１埋設電極２３とは別体的に形成されていてもよい。
　複数のゲート接続電極５３は、平面視において複数の側端構造３０から第１方向Ｘに間隔を空けて形成され、複数のソース構造２５から第２方向Ｙに間隔を空けて形成されている。つまり、複数のゲート接続電極５３は、複数のソース構造２５および複数の側端構造３０を露出させている。
　複数のゲート接続電極５３は、平面視において第２方向Ｙに複数のソース構造２５と交互に配列されている。複数のゲート接続電極５３は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のゲート接続電極５３は、平面視において第２方向Ｙに複数の側端構造３０に対向していない。
　ゲート接続電極５３は、活性面８に沿って延びる電極面を有している。ゲート接続電極５３は、この形態では、断面視において活性面８から電極面に向けて先細り形状（四角錐台状）に形成されている。電極面は、第２方向Ｙに関してゲート構造２０よりも幅広に形成されていることが好ましい。つまり、電極面は、法線方向Ｚにゲート構造２０に対向する部分、および、法線方向Ｚにゲート構造２０外の領域（つまり主面絶縁膜５０）に対向する部分を有していることが好ましい。
　ゲート接続電極５３は、この形態では、ｐ型またはｎ型の導電性ポリシリコンを含む。ゲート接続電極５３は、電極厚さＴＥを有している。電極厚さＴＥは、前述の第１幅Ｗ１（第２幅Ｗ２）の０．５倍以上であることが好ましい。電極厚さＴＥは、前述の外周深さＤＯ以下であることが好ましい。電極厚さＴＥは、前述の第２深さＤ２以下であることが好ましい。電極厚さＴＥは、第２深さＤ２（外周深さＤＯ）未満であること特に好ましい。
　電極厚さＴＥは、前述の第１深さＤ１以下であることが好ましい。むろん、電極厚さＴＥは、第１深さＤ１よりも大きくてもよい。電極厚さＴＥは、第１深さＤ１未満であることが特に好ましい。電極厚さＴＥは、０．０５μｍ以上２．５μｍ以下であってもよい。電極厚さＴＥは、０．５μｍ以上１．５μｍ以下であることが好ましい。
　図１５は、パッド領域５５を示す平面図である。図１６は、ゲート電極８０およびソース電極１００のレイアウト例を示す平面図である。図１７は、図１６の一要部をゲート構造２０と共に示す拡大平面図である。図１８は、図１７に示す領域XVIIIのレイアウト例を示す拡大平面図である。
　図１９は、図１８の一要部を第１レイアウト例に係る第１ゲート構造２０Ａと共に示す拡大平面図である。図２０は、図１９に示すXX-XX線に沿う断面図である。図２１は、図１９に示すXXI-XXI線に沿う断面図である。図２２は、図１９に示すXXII-XXII線に沿う断面図である。図２３は、図１９に示すXXIII-XXIII線に沿う断面図である。
　図１５～図２３を参照して、半導体装置１は、第１主面３に設定されたパッド領域５５を含む。パッド領域５５は、ゲート構造２０用のパッド電極（後述のゲートパッド８１）が配置される領域である。パッド領域５５は、この形態では、外周面９から間隔を空けて活性面８に設定されている。
　具体的には、パッド領域５５は、活性領域１２に設定されている。パッド領域５５は、活性領域１２において生成される出力電流の電流経路を部分的に遮蔽する領域でもある。活性面８においてパッド領域５５の直下に位置する構造物は、耐圧構造として機能する。パッド領域５５は、この形態では、平面視において第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６から間隔を空けて活性領域１２に設定されている。
　パッド領域５５は、平面視において活性面８の中央部を第１方向Ｘに横切る仮想ラインに対して第２方向Ｙの一方側の領域に設定されている。パッド領域５５は、この形態では、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ライン上に位置している。つまり、パッド領域５５は、平面視において第２方向Ｙに第１側面５Ａ（第１接続面１０Ａ）の中央部に対向している。
　パッド領域５５は、活性面８（第１主面３）の平面積未満の平面積を有している。活性面８（第１主面３）に占めるパッド領域５５の割合は、１％以上２５％以下であることが好ましい。パッド領域５５の割合は、１％以上５％以上、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、および、２０％以上２５％以下のいずれか１つの範囲に属する値であってもよい。パッド領域５５の割合は、１０％以下であることが好ましい。
　半導体装置１は、複数のゲート構造２０の配置領域として、第１ゲート領域５６、第２ゲート領域５７および第３ゲート領域５８を含む。第１ゲート領域５６は、活性領域１２において第１方向Ｘにパッド領域５５を通過する領域である。第１ゲート領域５６は、この形態では、パッド領域５５の中間部に対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に設けられている。
　第２方向Ｙに関して、第１ゲート領域５６の幅は、この形態では、パッド領域５５の幅の１／２未満である。むろん、第１ゲート領域５６の幅は、パッド領域５５の幅の１／２以上であってもよい。つまり、第１ゲート領域５６は、パッド領域５５の中間部に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に位置する部分を有していてもよい。
　第２ゲート領域５７は、活性領域１２において第１方向Ｘにパッド領域５５を通過する領域であり、第２方向Ｙに第１ゲート領域５６に隣り合っている。第２ゲート領域５７は、第１ゲート領域５６に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に設けられている。
　第２方向Ｙに関して、第２ゲート領域５７の幅は、この形態では、第１ゲート領域５６の幅よりも大きく、パッド領域５５の幅よりも小さい。第２ゲート領域５７の幅は、パッド領域５５の幅の１／２よりも大きくてもよい。むろん、第１ゲート領域５６の幅がパッド領域５５の幅の１／２以上である場合、第２ゲート領域５７の幅はパッド領域５５の幅の１／２未満であってもよい。
　第３ゲート領域５８は、活性領域１２においてパッド領域５５を通過しない領域である。つまり、第３ゲート領域５８は、活性領域１２のうちパッド領域５５に対して第２方向Ｙの他方側に位置する領域の全域である。第３ゲート領域５８は、第２ゲート領域５７に対して第２方向Ｙの他方側（第２側面５Ｂ側）に設けられ、第２方向Ｙに第２ゲート領域５７を挟んで第１ゲート領域５６に対向している。
　第２方向Ｙに関して、第３ゲート領域５８の幅は、第１ゲート領域５６の幅よりも大きい。第３ゲート領域５８の幅は、第２ゲート領域５７の幅よりも大きい。第３ゲート領域５８の幅は、第１ゲート領域５６の幅および第２ゲート領域５７の幅の合計値（つまり、パッド領域５５の幅）よりも大きい。
　前述の複数のゲート構造２０は、活性領域１２においてパッド領域５５を通過する複数のゲート構造２０、および、活性領域１２においてパッド領域５５外に位置する複数のゲート構造２０を含む。複数のゲート構造２０は、活性領域１２内の配置箇所および電気的性質に応じて、少なくとも１つ（この形態では複数）の第１ゲート構造２０Ａ、少なくとも１つ（この形態では複数）の第２ゲート構造２０Ｂ、および、少なくとも１つ（この形態では複数）の第３ゲート構造２０Ｃに分類される。
　第１ゲート構造２０Ａは、第１ゲート領域５６に配置され、長手方向（第１方向Ｘ）の中間部に少なくとも１つの抵抗部６０を有している。図１８や図１９等では、抵抗部６０が二点鎖線によって取り囲まれている。抵抗部６０は、抵抗（具体的にはゲート抵抗ＲＧ）の少なくとも一部を構成する部分である。第１ゲート領域５６に配置される第１ゲート構造２０Ａの個数は、１つ以上であればよく、特定の個数に制限されない。この形態では、第１ゲート領域５６に複数（２つ以上）の第１ゲート構造２０Ａが配置されている。
　各第１ゲート構造２０Ａは、この形態では、複数の抵抗部６０を有している。各抵抗部６０は、第１ゲート構造２０Ａの一部を利用して形成されている。つまり、各抵抗部６０は、第１トレンチ２１、第１絶縁膜２２および第１埋設電極２３を含むトレンチ電極型の抵抗構造からなる。抵抗部６０の本体部は第１埋設電極２３の一部によって構成される。各抵抗部６０の抵抗値は、第１埋設電極２３の抵抗値（不純物濃度）、抵抗部６０の第１方向Ｘの長さ、抵抗部６０の第２方向Ｙの幅（第１トレンチ２１の幅）、抵抗部６０の深さ（第１トレンチ２１の深さ）等によって調節され得る。
　複数の抵抗部６０は、長手方向一方側（第３側面５Ｃ側）の第１抵抗部６０Ａ、および、長手方向他方側（第４側面５Ｄ側）の第２抵抗部６０Ｂを含む。第１抵抗部６０Ａは、パッド領域５５の一方側（第３側面５Ｃ側）の一辺および第１ゲート構造２０Ａの交差部に設けられている。第１抵抗部６０Ａは、パッド領域５５の内外の領域に跨るように設けられ、パッド領域５５内に位置する電気的な第１端部６１、および、パッド領域５５外に位置する電気的な第２端部６２を有している。
　第２抵抗部６０Ｂは、第１抵抗部６０Ａから間隔を空けてパッド領域５５の他方側（第４側面５Ｄ側）の他辺および第１ゲート構造２０Ａの交差部に設けられている。第２抵抗部６０Ｂは、パッド領域５５の内外の領域に跨るように設けられ、パッド領域５５内に位置する電気的な第１端部６１、および、パッド領域５５外に位置する電気的な第２端部６２を有している。
　複数の第１ゲート構造２０Ａは、複数の抵抗部６０が第２方向Ｙに沿って延びる同一直線上に位置するように第２方向Ｙに間隔を空けて配列されている。つまり、複数の第１抵抗部６０Ａは第２方向Ｙに一列に配列され、複数の第２抵抗部６０Ｂは第２方向Ｙに一列に配列されている。
　複数の第１ゲート構造２０Ａは、パッド領域５５の内外の領域においてボディ領域１８およびソース領域１９を貫通している。つまり、チャネルは、第１主面３の表層部において複数の抵抗部６０外に沿う領域に形成される。また、チャネルは、第１主面３の表層部において複数の抵抗部６０に沿う領域にも形成される。このような構成は、パッド領域５５の境界部近傍（抵抗部６０の近傍）において出力電流を生成する上で有効である。
　第２ゲート構造２０Ｂは、第２ゲート領域５７に配置され、前述の抵抗部６０を有さない。第２ゲート領域５７に配置される第２ゲート構造２０Ｂの個数は、１つ以上であればよく、特定の個数に制限されない。この形態では、第２ゲート領域５７に複数（２つ以上）の第２ゲート構造２０Ｂが配置されている。
　第２ゲート構造２０Ｂの個数は、第１ゲート構造２０Ａの個数よりも多いことが好ましい。つまり、複数の第２ゲート構造２０Ｂによって制御される生成電流値（第２ゲート領域５７で生成される電流量）は、複数の第１ゲート構造２０Ａによって制御される生成電流値（第１ゲート領域５６で生成される電流量）よりも大きいことが好ましい。
　むろん、第２ゲート構造２０Ｂの個数は、第１ゲート構造２０Ａの個数よりも少なくてもよい。複数の抵抗部６０の合成抵抗値は、第１ゲート構造２０Ａおよび第２ゲート構造２０Ｂの総数に対する第１ゲート構造２０Ａの比率（個数）を調節することによっても調節できる。
　複数の第２ゲート構造２０Ｂは、パッド領域５５の内外の領域においてボディ領域１８およびソース領域１９を貫通している。つまり、チャネルは、第１主面３の表層部において第２ゲート構造２０Ｂのうちのパッド領域５５の内外に位置する部分に沿って形成されている。このような構成は、パッド領域５５の境界部近傍において出力電流を生成する上で有効である。
　第３ゲート構造２０Ｃは、第３ゲート領域５８に配置され、前述の抵抗部６０を有さない。第３ゲート領域５８に配置される第３ゲート構造２０Ｃの個数は、１つ以上であればよく、特定の個数に制限されない。この形態では、第３ゲート領域５８に複数（２つ以上）の第３ゲート構造２０Ｃが配置されている。
　第３ゲート構造２０Ｃの個数は、第１ゲート構造２０Ａの個数よりも多いことが好ましい。第３ゲート構造２０Ｃの個数は、第２ゲート構造２０Ｂの個数よりも多いことが好ましい。つまり、複数の第３ゲート構造２０Ｃによって制御される生成電流値（第３ゲート領域５８で生成される電流量）は、複数の第２ゲート構造２０Ｂによって制御される生成電流値（第２ゲート領域５７で生成される電流量）よりも大きいことが好ましい。
　第３ゲート構造２０Ｃの個数は、第１ゲート構造２０Ａの個数および第２ゲート構造２０Ｂの個数の総数よりも多いことが特に好ましい。つまり、複数の第３ゲート構造２０Ｃによって制御される生成電流値は、複数の第１ゲート構造２０Ａおよび複数の第２ゲート構造２０Ｂによって制御される生成電流値よりも大きいことが好ましい。
　前述の複数のソース構造２５は、パッド領域５５を通過する複数のソース構造２５、および、パッド領域５５外に位置する複数のソース構造２５を含む。つまり、複数のソース構造２５は、第１ゲート領域５６において少なくとも１つ（この形態では複数）の第１ゲート構造２０Ａに第２方向Ｙに隣り合う少なくとも１つ（この形態では複数）のソース構造２５を含む。複数のソース構造２５は、第１ゲート領域５６において複数の第１ゲート構造２０Ａと第２方向Ｙ交互に配列されている。
　複数のソース構造２５は、第１ゲート領域５６において、チップ２の一部を挟んで第１ゲート構造２０Ａの抵抗部６０に対向する部分、および、チップ２の一部を挟んで第１ゲート構造２０Ａの抵抗部６０外の部分に対向する部分を有している。複数のソース構造２５は、この形態では、第１ゲート領域５６においてチップ２の一部を挟んで第１ゲート構造２０Ａの全域に対向している。
　また、複数のソース構造２５は、第２ゲート領域５７において少なくとも１つ（この形態では複数）の第２ゲート構造２０Ｂに第２方向Ｙに隣り合う少なくとも１つ（この形態では複数）のソース構造２５を含む。また、複数のソース構造２５は、第１ゲート構造２０Ａおよび第２ゲート構造２０Ｂの間に介在されたソース構造２５を含む。複数のソース構造２５は、第２ゲート領域５７において複数の第２ゲート構造２０Ｂと第２方向Ｙ交互に配列されている。
　また、複数のソース構造２５は、第３ゲート領域５８において少なくとも１つ（この形態では複数）の第３ゲート構造２０Ｃに第２方向Ｙに隣り合う少なくとも１つ（この形態では複数）のソース構造２５を含む。また、複数のソース構造２５は、第２ゲート構造２０Ｂおよび第３ゲート構造２０Ｃの間に介在されたソース構造２５を含む。複数のソース構造２５は、第３ゲート領域５８において複数の第３ゲート構造２０Ｃと第２方向Ｙ交互に配列されている。
　前述の第１ウェル領域４１は、パッド領域５５の内外において複数の第１ゲート構造２０Ａに沿う領域、複数の第２ゲート構造２０Ｂに沿う領域および複数の第３ゲート構造２０Ｃに沿う領域に形成されている。したがって、パッド領域５５の内外における電界の偏りは抑制され、第１ウェル領域４１による電界緩和効果が得られる。
　同様に、前述の第２ウェル領域４２は、パッド領域５５の内外において複数のソース構造２５に沿う領域に形成されている。したがって、パッド領域５５の内外における電界の偏りは抑制され、第２ウェル領域４２による電界緩和効果が得られる。前述のコンタクト領域４５は、この形態では、パッド領域５５内には形成されていない。
　むろん、コンタクト領域４５は、パッド領域５５外のレイアウトと同様のレイアウトでパッド領域５５内に形成されていてもよい。この場合、複数のコンタクト領域４５は、第１ゲート構造２０Ａのうちの少なくとも１つの抵抗部６０（第１抵抗部６０Ａおよび第２抵抗部６０Ｂ）に沿う領域に形成された少なくとも１つのコンタクト領域４５を有していてもよい。
　前述の複数の側端構造３０は、第１側端領域１３（第２側端領域１４）において第１方向Ｘに複数の第１ゲート構造２０Ａ、複数の第２ゲート構造２０Ｂおよび複数の第３ゲート構造２０Ｃに１対１の対応関係で対向している。
　複数の側端構造３０は、第１方向Ｘに関して、複数の第１ゲート構造２０Ａの長さ、複数の第２ゲート構造２０Ｂの長さ、および、複数の第３ゲート構造２０Ｃの長さよりも小さい長さを有している。複数の側端構造３０の長さは、第１方向Ｘに関して、複数の第１ゲート構造２０Ａの抵抗部６０の長さよりも大きいことが好ましい。むろん、複数の側端構造３０の長さは、第１方向Ｘに関して、抵抗部６０の長さよりも小さくてもよい。
　以下、第１ゲート構造２０Ａの第１抵抗部６０Ａ側の構成が説明される。第１ゲート構造２０Ａの第２抵抗部６０Ｂ側の構成は、第１抵抗部６０Ａ側の構成と同様である。したがって、以下では、第２抵抗部６０Ｂ側の説明は省略される。第２抵抗部６０Ｂ側の説明については、以下の説明において、「第１抵抗部６０Ａ」を「第２抵抗部６０Ｂ」に置き換えることによって得られる。
　半導体装置１は、複数の第１ゲート構造２０Ａの第１抵抗部６０Ａを選択的に膜状に被覆する少なくとも１つの抵抗電極６５を含む。抵抗電極６５は、「電極膜」、「抵抗膜」、「抵抗電極膜」等と称されてもよい。各抵抗電極６５は、各第１抵抗部６０Ａと共に抵抗（具体的にはゲート抵抗ＲＧ）の一部を構成する。各抵抗電極６５は、各第１抵抗部６０Ａの一構成要素と見做されてもよい。各抵抗部６０の抵抗値は、抵抗電極６５の材質やレイアウトによっても調節可能である。
　抵抗電極６５は、導電性ポリシリコン膜および合金結晶膜のうちの少なくとも１つを含む。合金結晶膜は、金属元素および非金属元素によって構成された合金結晶を含む。合金結晶膜は、ＣｒＳｉ膜、ＣｒＳｉＮ膜、ＣｒＳｉＯ膜、ＴａＮ膜およびＴｉＮ膜のうちの少なくとも１つを含んでいてもよい。抵抗電極６５は、この形態では、ｐ型またはｎ型の導電性ポリシリコンを含む。
　複数の抵抗電極６５は、この形態では、複数のゲート接続電極５３から間隔を空けて複数のゲート接続電極５３と同一層に配置されている。また、複数の抵抗電極６５は、サイドウォール配線５１のオーバラップ部５２から間隔を空けてオーバラップ部５２と同一層に配置されている。つまり、複数の抵抗電極６５はオーバラップ部５２およびゲート接続電極５３以外の領域に配置されている。
　複数の抵抗電極６５は、対応する第１抵抗部６０Ａをそれぞれ部分的に被覆している。複数の抵抗電極６５は、この形態では、対応する１つの第１抵抗部６０Ａに対して１対多の対応関係でそれぞれ設けられ、対応する１つの第１抵抗部６０Ａを複数個所から被覆している。
　具体的には、複数の抵抗電極６５は、複数の第１抵抗電極６５Ａおよび複数の第２抵抗電極６５Ｂを含む。複数の第１抵抗電極６５Ａは、互いに間隔を空けてパッド領域５５内に配置され、対応する１つの第１抵抗部６０Ａの第１端部６１をそれぞれ被覆している。
　具体的には、複数の第１抵抗電極６５Ａは、対応する１つの第１抵抗部６０Ａの第１端部６１を単一の被覆対象としてそれぞれ膜状に被覆している。換言すると、各第１抵抗電極６５Ａは、各第１抵抗部６０Ａの第１端部６１に対して１対１の対応関係で設けられ、当該第１端部６１に電気的に接続されている。
　各第１抵抗電極６５Ａは、対応する第１ゲート構造２０Ａのうちの第１端部６１以外の領域（第１埋設電極２３）を露出させている。つまり、各第１抵抗電極６５Ａは、第１抵抗部６０Ａの第２端部６２から第１抵抗部６０Ａの第１端部６１側に間隔を空けて配置され、第１抵抗部６０Ａの内方部から第１埋設電極２３を露出させている。
　複数の第１抵抗電極６５Ａは、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに互いに対向している。つまり、複数の第１抵抗電極６５Ａは、平面視において複数の第１抵抗部６０Ａに沿って延びるストライプ状に配列されている。
　複数の第１抵抗電極６５Ａは、第２方向Ｙに延びる同一直線上に位置するように第２方向Ｙに間隔を空けて配列されている。各第１抵抗電極６５Ａは、この形態では、複数の第２ゲート構造２０Ｂ側の複数のゲート接続電極５３を第２方向Ｙに結ぶ直線に対して第１方向Ｘの他方側（パッド領域５５側）にずれて配置され、第２方向Ｙに複数のゲート接続電極５３に対向していない。
　むろん、複数の第１抵抗電極６５Ａは、少なくとも１つの第１抵抗電極６５Ａに第２方向Ｙに対向しないように少なくとも１つの第１抵抗電極６５Ａから第１方向Ｘにずれて配列されていてもよい。このような構成は、各第１抵抗部６０Ａの抵抗値を微調整する場合に有効である。
　複数の第１抵抗電極６５Ａは、被覆対象外の第１ゲート構造２０Ａ（抵抗部６０）を被覆する別の第１抵抗電極６５Ａから第２方向Ｙに間隔を空けて配置されている。複数の第１抵抗電極６５Ａは、複数のソース構造２５から第２方向Ｙに間隔を空けて配置され、複数のソース構造２５を露出させている。つまり、複数の第１抵抗電極６５Ａは、平面視において第２方向Ｙに複数のソース構造２５と交互に配列されている。
　複数の第２抵抗電極６５Ｂは、パッド領域５５外において互いに間隔を空けて配置され、対応する１つの第１抵抗部６０Ａ（第２抵抗部６０Ｂ）の第２端部６２をそれぞれ被覆している。具体的には、複数の第２抵抗電極６５Ｂは、対応する１つの第１抵抗部６０Ａの第２端部６２を単一の被覆対象としてそれぞれ膜状に被覆している。換言すると、各第２抵抗電極６５Ｂは、各第１抵抗部６０Ａの第２端部６２に対して１対１の対応関係で設けられ、当該第２端部６２に電気的に接続されている。
　各第２抵抗電極６５Ｂは、対応するゲート構造２０のうちの第２端部６２以外の領域（第１埋設電極２３）を露出させている。つまり、各第２抵抗電極６５Ｂは、第１抵抗電極６５Ａ（第１抵抗部６０Ａの第１端部６１）から第１抵抗部６０Ａの第２端部６２側に間隔を空けて配置され、第１抵抗部６０Ａの内方部から第１埋設電極２３を露出させている。つまり、各第２抵抗電極６５Ｂは、対応する第１抵抗電極６５Ａとの間の領域から第１埋設電極２３を露出させている。
　複数の第２抵抗電極６５Ｂは、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに互いに対向している。つまり、複数の第２抵抗電極６５Ｂは、平面視において複数の第１抵抗部６０Ａに沿って延びるストライプ状に配列されている。
　複数の第２抵抗電極６５Ｂは、第２方向Ｙに沿って延びる同一直線上に位置するように第２方向Ｙに間隔を空けて配列されている。各第２抵抗電極６５Ｂは、この形態では、複数の第２ゲート構造２０Ｂ側の複数のゲート接続電極５３を第２方向Ｙに結ぶ直線の延長線上に位置し、第２方向Ｙに複数のゲート接続電極５３に対向している。
　むろん、複数の第２抵抗電極６５Ｂは、少なくとも１つの第２抵抗電極６５Ｂに第２方向Ｙに対向しないように少なくとも１つの第２抵抗電極６５Ｂから第１方向Ｘにずれて配列されていてもよい。このような構成は、各第１抵抗部６０Ａの抵抗値を微調整する場合に有効である。むろん、複数の第２抵抗電極６５Ｂは、第２方向Ｙに複数のゲート接続電極５３に対向しないように複数のゲート接続電極５３を第２方向Ｙに結ぶ直線に対して第１方向Ｘの一方側または他方側にずれて配置されていてもよい。
　複数の第２抵抗電極６５Ｂは、被覆対象外の第１ゲート構造２０Ａ（抵抗部６０）を被覆する別の第２抵抗電極６５Ｂから第２方向Ｙに間隔を空けて配置されている。複数の第２抵抗電極６５Ｂは、複数のソース構造２５から第２方向Ｙに間隔を空けて配置され、複数のソース構造２５を露出させている。つまり、複数の第２抵抗電極６５Ｂは、平面視において第２方向Ｙに複数のソース構造２５と交互に配列されている。
　各抵抗電極６５は、対応する第１抵抗部６０Ａにおいて第１埋設電極２３に接続され、当該第１埋設電極２３の上から主面絶縁膜５０の上に引き出された部分を有している。つまり、各抵抗電極６５は、第２方向Ｙに関して、対応する第１抵抗部６０Ａよりも幅広に形成されている。各抵抗電極６５は、第１抵抗部６０Ａ外の領域において積層方向にボディ領域１８およびソース領域１９に対向している。
　各抵抗電極６５は、この形態では、対応する第１埋設電極２３と同一の導電材料からなり、当該第１埋設電極２３と一体的に形成されている。つまり、各抵抗電極６５は、第１埋設電極２３の一部が第１抵抗部６０Ａ外の領域（主面絶縁膜５０の上）に膜状に引き出された部分を含む。むろん、各抵抗電極６５は、第１埋設電極２３とは別体的に形成されていてもよい。
　各抵抗電極６５は、活性面８に沿って延びる抵抗面を有している。各抵抗電極６５は、この形態では、断面視において活性面８から抵抗面に向けて先細り形状（四角錐台状）に形成されている。抵抗面は、第２方向Ｙに関して第１抵抗部６０Ａよりも幅広に形成されていることが好ましい。つまり、抵抗面は、法線方向Ｚに第１抵抗部６０Ａに対向する部分、および、法線方向Ｚに第１抵抗部６０Ａ外の領域（つまり主面絶縁膜５０）に対向する部分を有していることが好ましい。
　抵抗電極６５は、抵抗厚さＴＲを有している。抵抗厚さＴＲは、達成すべき抵抗値に応じて適宜調整される。抵抗厚さＴＲは、前述の第１幅Ｗ１の０．５倍以上であることが好ましい。抵抗厚さＴＲは、前述の外周深さＤＯ（第２深さＤ２）以下であることが好ましい。抵抗厚さＴＲは、外周深さＤＯ（第２深さＤ２）未満であることが特に好ましい。
　抵抗厚さＴＲは、前述の第１深さＤ１以下であることが好ましい。抵抗厚さＴＲは、第１深さＤ１未満であることが最も好ましい。抵抗厚さＴＲは、前述の電極厚さＴＥとほぼ等しくてもよい。抵抗厚さＴＲは、０．０５μｍ以上２．５μｍ以下であってもよい。抵抗厚さＴＲは、０．５μｍ以上１．５μｍ以下であることが好ましい。
　むろん、抵抗厚さＴＲは、第１深さＤ１よりも大きくてもよい。抵抗厚さＴＲは、外周深さＤＯ（第２深さＤ２）よりも大きくてもよい。抵抗電極６５が合金結晶膜からなる場合、抵抗厚さＴＲは第１深さＤ１未満であってもよい。この場合、抵抗厚さＴＲは、０．１ｎｍ以上１００ｎｍ以下であってもよい。
　半導体装置１は、主面絶縁膜５０を被覆する絶縁性の層間膜７０を含む。層間膜７０は、「絶縁膜」、「層間絶縁膜」、「中間絶縁膜」等と称されてもよい。層間膜７０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間膜７０は、酸化シリコン膜を含むことが好ましい。
　層間膜７０は、活性面８においてゲート構造２０（第１埋設電極２３）、ソース構造２５（第２埋設電極２８）、側端構造３０（第３埋設電極３３）および終端構造３５（第４埋設電極３８）を被覆している。また、層間膜７０は、活性面８において複数のゲート接続電極５３および複数の抵抗電極６５を被覆している。
　層間膜７０は、外周面９において主面絶縁膜５０を挟んでアウターウェル領域４６、アウターコンタクト領域４７および複数のフィールド領域４８を被覆している。層間膜７０は、第１～第４接続面１０Ａ～１０Ｄにおいてサイドウォール配線５１を被覆している。層間膜７０は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。むろん、層間膜７０は、外周面９の周縁から内方に間隔を空けて形成され、外周面９の周縁部から第１半導体領域６を露出させていてもよい。
　半導体装置１は、層間膜７０に形成された複数のゲート開口７１を含む。複数のゲート開口７１は、層間膜７０のうち複数のゲート構造２０を被覆する部分に形成され、複数のゲート構造２０を選択的に露出させるように層間膜７０を貫通している。
　具体的には、複数のゲート開口７１は、層間膜７０のうち複数のゲート接続電極５３を被覆する部分にそれぞれ形成され、複数のゲート接続電極５３をそれぞれ露出させている。つまり、複数のゲート開口７１は、複数のゲート接続電極５３を介して複数のゲート構造２０の一部をそれぞれ露出させている。複数のゲート開口７１は、複数のゲート接続電極５３に対して１対１の対応関係で設けられている。
　半導体装置１は、層間膜７０に形成された複数の抵抗開口７２を含む。複数の抵抗開口７２は、複数の抵抗部６０（第１抵抗部６０Ａおよび第２抵抗部６０Ｂ）を選択的に露出させるように層間膜７０を貫通している。複数の抵抗開口７２は、各抵抗部６０に対して１対多の対応関係で設けられ、各抵抗部６０を複数個所から露出させている。つまり、複数の抵抗開口７２が１つの抵抗部６０に対応して設けられている。
　複数の抵抗開口７２は、間隔を空けて複数の抵抗部６０の第１端部６１および第２端部６２をそれぞれ露出させている。具体的には、複数の抵抗開口７２は、層間膜７０のうち複数の抵抗電極６５（第１抵抗電極６５Ａおよび第２抵抗電極６５Ｂ）を被覆する部分にそれぞれ形成され、複数の抵抗電極６５をそれぞれ露出させている。
　具体的には、複数の抵抗開口７２は、複数の第１抵抗開口７２Ａおよび複数の第２抵抗開口７２Ｂを含む。複数の第１抵抗開口７２Ａは、この形態では、複数の抵抗部６０の第１端部６１に対して１対１の対応関係で設けられ、複数の抵抗部６０の第１端部６１をそれぞれ露出させている。
　具体的には、複数の第１抵抗開口７２Ａは、複数の第１抵抗電極６５Ａに対して１対１の対応関係で設けられ、複数の第１抵抗電極６５Ａをそれぞれ露出させている。つまり、各第１抵抗開口７２Ａは、対応する第１抵抗電極６５Ａを介して対応する抵抗部６０の第１端部６１を露出させている。各第１抵抗開口７２Ａは、各第１抵抗電極６５Ａの周縁から間隔を空けて各第１抵抗電極６５Ａの内方部をそれぞれ露出させている。
　複数の第１抵抗開口７２Ａは、この形態では、平面視において第１方向Ｘに延びる帯状に形成され、第２方向Ｙに間隔を空けて一列に配列されている。むろん、複数の第１抵抗開口７２Ａは、四角形状、多角形状、円形状等に形成されていてもよい。
　複数の第１抵抗開口７２Ａは、第２方向Ｙに互いに対向している。複数の第１抵抗開口７２Ａは、少なくとも１つの第１抵抗開口７２Ａに第２方向Ｙに対向しないように少なくとも１つの第１抵抗開口７２Ａから第１方向Ｘにずれて配列されていてもよい。複数の第１抵抗開口７２Ａは、複数の第２ゲート構造２０Ｂ側の複数のゲート接続電極５３を露出させる複数のゲート開口７１を第２方向Ｙに結ぶ直線から第１方向Ｘの他方側（パッド領域５５側）にずれて形成され、第２方向Ｙに複数のゲート開口７１に対向していない。
　複数の第１抵抗開口７２Ａが各第１抵抗電極６５Ａに対して１対多の対応関係で設けられていてもよい。つまり、複数の第１抵抗開口７２Ａが１つの第１抵抗電極６５Ａに対応して設けられていてもよい。この場合、複数の第１抵抗開口７２Ａは、対応する１つの第１抵抗電極６５Ａ（抵抗電極６５）の内方部を複数個所から露出させるように第１方向Ｘに間隔を空けて形成される。
　複数の第２抵抗開口７２Ｂは、この形態では、複数の抵抗部６０の第２端部６２に対して１対１の対応関係で設けられ、複数の第１抵抗開口７２Ａから間隔を空けて複数の抵抗部６０の第２端部６２をそれぞれ露出させている。具体的には、複数の第２抵抗開口７２Ｂは、複数の第２抵抗電極６５Ｂに対して１対１の対応関係で設けられ、複数の第２抵抗電極６５Ｂをそれぞれ露出させている。
　つまり、各第２抵抗開口７２Ｂは、対応する第２抵抗電極６５Ｂを介して対応する抵抗部６０の第２端部６２を露出させている。各第２抵抗開口７２Ｂは、各第２抵抗電極６５Ｂの周縁から間隔を空けて各第２抵抗電極６５Ｂの内方部をそれぞれ露出させている。複数の第２抵抗開口７２Ｂは、この形態では、平面視において第１方向Ｘに延びる帯状に形成され、第２方向Ｙに間隔を空けて一列に配列されている。むろん、複数の第２抵抗開口７２Ｂは、四角形状、多角形状、円形状等に形成されていてもよい。
　複数の第２抵抗開口７２Ｂは、第１方向Ｘに複数の第１抵抗開口７２Ａに対向し、第２方向Ｙに互いに対向している。複数の第２抵抗開口７２Ｂは、少なくとも１つの第２抵抗開口７２Ｂに第２方向Ｙに対向しないように少なくとも１つの第２抵抗開口７２Ｂから第１方向Ｘにずれて配列されていてもよい。
　複数の第２抵抗開口７２Ｂは、複数の第２ゲート構造２０Ｂ側の複数のゲート接続電極５３を露出させる複数のゲート開口７１を第２方向Ｙに結ぶ直線の延長線上に位置し、第２方向Ｙに複数のゲート開口７１に対向している。複数の第２抵抗開口７２Ｂは、第２方向Ｙに複数のゲート開口７１に対向しないように複数のゲート開口７１を第２方向Ｙに結ぶ直線に対して第１方向Ｘの一方側または他方側にずれて形成されていてもよい。
　複数の第２抵抗開口７２Ｂが各第２抵抗電極６５Ｂに対して１対多の対応関係で設けられていてもよい。つまり、複数の第２抵抗開口７２Ｂが１つの第２抵抗電極６５Ｂに対応して設けられていてもよい。この場合、複数の第２抵抗開口７２Ｂは、対応する１つの第２抵抗電極６５Ｂ（抵抗電極６５）の内方部を複数個所から露出させるように第１方向Ｘに間隔を空けて形成される。
　半導体装置１は、層間膜７０に形成された複数のソース開口７３を含む。複数のソース開口７３は、層間膜７０のうちパッド領域５５外において複数のソース構造２５を被覆する部分に形成され、複数のソース構造２５を選択的に露出させるように層間膜７０を貫通している。具体的には、複数のソース開口７３は、対応するソース構造２５、および、当該ソース構造２５の両サイドに位置するソース構造２５およびコンタクト領域４５をそれぞれ露出させている。
　複数のソース開口７３は、対応するソース構造２５に沿って延びる帯状に形成されていてもよい。むろん、複数のソース開口７３は、対応するソース構造２５に対して１対多の対応関係で形成されていてもよい。この場合、複数のソース開口７３は、対応するソース構造２５に沿って間隔を空けて形成されていてもよい。
　半導体装置１は、層間膜７０に形成されたアウター開口７４を含む。アウター開口７４は、アウターコンタクト領域４７およびサイドウォール配線５１を選択的に露出させるように主面絶縁膜５０および層間膜７０を貫通している。アウター開口７４は、平面視において活性面８（活性台地１１）を取り囲むようにアウターコンタクト領域４７およびサイドウォール配線５１に沿って延びる帯状または環状に形成されている。
　半導体装置１は、活性面８（第１主面３）の上に配置されたゲート電極８０を含む。具体的には、ゲート電極８０は、複数の抵抗部６０の抵抗値および複数の抵抗電極６５の抵抗値よりも低い抵抗値を有し、層間膜７０の上に配置されている。ゲート電極８０は、ゲートパッド８１を含む。ゲートパッド８１は「パッド電極」、「ゲートパッド電極」、「制御パッド電極」等と称されてもよい。
　ゲートパッド８１は、外部からゲート電位が付与される外部端子電極である。ゲートパッド８１は、層間膜７０のうちパッド領域５５を被覆する部分の上に配置されている。つまり、ゲートパッド８１は、この形態では、平面視において第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６から間隔を空けて活性領域１２の上に配置されている。
　また、ゲートパッド８１は、平面視において活性面８の中央部を第１方向Ｘに横切る仮想ラインに対して第２方向Ｙの一方側の領域に配置されている。ゲートパッド８１は、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ライン上に位置している。つまり、ゲートパッド８１は、平面視において第２方向Ｙに第１側面５Ａ（第１接続面１０Ａ）の中央部に対向している。
　ゲートパッド８１は、平面視において複数の側端構造３０の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて配置され、第１方向Ｘに複数の側端構造３０に対向している。ゲートパッド８１は、この形態では、積層方向に複数の側端構造３０に対向していない。ゲートパッド８１は、平面視において複数の終端構造３５から第２方向Ｙに間隔を空けて配置され、第２方向Ｙに複数の終端構造３５に対向している。ゲートパッド８１は、この形態では、積層方向に複数の終端構造３５に対向していない。
　ゲートパッド８１は、層間膜７０を挟んで複数のゲート構造２０および複数のソース構造２５に部分的に対向している。具体的には、ゲートパッド８１は、平面視において複数の第１ゲート構造２０Ａおよび複数の第２ゲート構造２０Ｂに重なり、複数の第３ゲート構造２０Ｃに重ならないように配置されている。
　ゲートパッド８１は、平面視において複数の第１ゲート構造２０Ａの第１方向Ｘの両端部の位置から活性面８の内方に間隔を空けて配置されている。ゲートパッド８１は、層間膜７０を挟んで複数の第１ゲート構造２０Ａの内方部を被覆し、複数の第１ゲート構造２０Ａの両端部を露出させている。
　ゲートパッド８１は、平面視において複数の第２ゲート構造２０Ｂの第１方向Ｘの両端部の位置から活性面８の内方に間隔を空けて配置されている。ゲートパッド８１は、層間膜７０を挟んで複数の第２ゲート構造２０Ｂの内方部を被覆し、複数の第２ゲート構造２０Ｂの両端部を露出させている。ゲートパッド８１は、平面視において複数の第３ゲート構造２０Ｃから間隔を空けて配置され、積層方向に複数の第３ゲート構造２０Ｃに対向していない。
　ゲートパッド８１は、層間膜７０を挟んで複数のソース構造２５の内方部を被覆し、複数のソース構造２５の両端部を露出させている。ゲートパッド８１は、層間膜７０を挟んでボディ領域１８、ソース領域１９、複数の第１ウェル領域４１および複数の第２ウェル領域４２に対向している。ゲートパッド８１は、この形態では、コンタクト領域４５に対向していない。むろん、パッド領域５５にコンタクト領域４５が形成されている場合、ゲートパッド８１はコンタクト領域４５に対向していてもよい。
　ゲートパッド８１は、この形態では、ゲート接続電極５３から水平方向に間隔を空けて層間膜７０の上に配置され、積層方向にゲート接続電極５３に対向していない。つまり、ゲートパッド８１は、ゲート構造２０のうちゲート接続電極５３から露出した部分に対向している。ゲートパッド８１は、この形態では、平面視においてゲート構造２０の第１方向Ｘの両サイドに配置された少なくとも２つのゲート接続電極５３の間の領域に第１方向Ｘに対向している。
　ゲートパッド８１は、平面視においてゲート構造２０の内方部に配置された少なくとも１つのゲート接続電極５３に第２方向Ｙに対向している。むろん、ゲートパッド８１は、平面視においてゲート構造２０の内方部に配置されたゲート接続電極５３を第２方向Ｙに横切る仮想ラインに対して第１方向Ｘの一方側または他方側にずれて配置されていてもよい。
　ゲートパッド８１は、サイドウォール配線５１のオーバラップ部５２から水平方向に間隔を空けて層間膜７０の上に配置され、積層方向にオーバラップ部５２に対向していない。つまり、ゲートパッド８１は、平面視においてサイドウォール配線５１によって取り囲まれた領域の上に配置されている。
　ゲートパッド８１の平面積は、活性領域１２の平面積未満であり、抵抗領域の平面積よりも大きい。活性面８に占めるゲートパッド８１の割合は、１％以上２５％以下であることが好ましい。ゲートパッド８１の割合は、１％以上５％以上、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、および、２０％以上２５％以下のいずれか１つの範囲に属する値であってもよい。ゲートパッド８１の割合は、１０％以下であることが好ましい。
　ゲートパッド８１は、複数の抵抗部６０の第２端部６２から間隔を空けて複数の抵抗部６０の第１端部６１を被覆し、層間膜７０を貫通して複数の抵抗部６０の第１端部６１に電気的に接続されている。具体的には、ゲートパッド８１は、複数の第１抵抗部６０Ａの第１端部６１および複数の第２抵抗部６０Ｂの第１端部６１を被覆し、層間膜７０を貫通して複数の第１抵抗部６０Ａの第１端部６１および複数の第２抵抗部６０Ｂの第１端部６１に電気的に接続されている。
　ゲートパッド８１は、この形態では、複数の第１抵抗電極６５Ａに接続され、複数の第１抵抗電極６５Ａを介して複数の抵抗部６０（複数の第１抵抗部６０Ａおよび複数の第２抵抗部６０Ｂ）の第１端部６１に電気的に接続されている。
　具体的には、ゲートパッド８１は、パッド本体部８２、第１抵抗接続部８３および第２抵抗接続部８４を含む。パッド本体部８２は、ゲートパッド８１の本体部として層間膜７０のうち複数の抵抗部６０を被覆する領域外の領域に形成されている。パッド本体部８２は、この形態では、平面視においてゲートパッド８１の内方部を形成し、層間膜７０を挟んで複数のゲート構造２０および複数のソース構造２５に対向している。
　パッド本体部８２は、この形態では、第１方向Ｘに複数の抵抗部６０の長さよりも大きいパッド幅ＷＰを有している。むろん、パッド幅ＷＰは、複数の抵抗部６０の長さ未満であってもよい。パッド本体部８２は、この形態では、平面視において四角形状に形成されている。むろん、パッド本体部８２は、四角形状以外の多角形状、円形状等に形成されていてもよい。
　第１抵抗接続部８３は、複数の第１抵抗部６０Ａの第１端部６１に対する電気的な接続部としてパッド本体部８２から層間膜７０のうちの複数の第１抵抗部６０Ａの第１端部６１を被覆する領域の上に膜状に引き出されている。第１抵抗接続部８３は、この形態では、平面視においてゲートパッド８１の周縁部として形成されている。
　具体的には、第１抵抗接続部８３は、ゲートパッド８１の周縁部のうち第１方向Ｘの一方側において第２方向Ｙに延びる周縁（辺）を形成している。むろん、第１抵抗接続部８３は、パッド本体部８２から複数の第１抵抗部６０Ａ上の領域に向けてフィンガー状（ライン状）に引き出されていていてもよい。
　第１抵抗接続部８３は、層間膜７０の上から複数の第１抵抗開口７２Ａに入り込み、複数の第１抵抗開口７２Ａ内において複数の第１抵抗部６０Ａ側の複数の第１抵抗電極６５Ａに接続されている。つまり、第１抵抗接続部８３は、層間膜７０を貫通して複数の第１抵抗電極６５Ａに機械的および電気的に接続されている。これにより、ゲートパッド８１は、複数の第１抵抗電極６５Ａを介して複数の第１抵抗部６０Ａの第１端部６１に電気的に接続されている。
　第２抵抗接続部８４は、複数の第２抵抗部６０Ｂの第１端部６１に対する電気的な接続部としてパッド本体部８２から層間膜７０のうちの複数の第２抵抗部６０Ｂの第１端部６１を被覆する領域の上に膜状に引き出されている。第２抵抗接続部８４は、この形態では、平面視においてゲートパッド８１の周縁部として形成されている。
　具体的には、第２抵抗接続部８４は、ゲートパッド８１の周縁部のうち第１方向Ｘの他方側において第２方向Ｙに延びる周縁（辺）を形成している。むろん、第２抵抗接続部８４は、パッド本体部８２から複数の第２抵抗部６０Ｂ上の領域に向けてフィンガー状（ライン状）に引き出されていていてもよい。
　第２抵抗接続部８４は、層間膜７０の上から複数の第１抵抗開口７２Ａに入り込み、複数の第１抵抗開口７２Ａ内において複数の第２抵抗部６０Ｂ側の複数の第１抵抗電極６５Ａに接続されている。つまり、第２抵抗接続部８４は、層間膜７０を貫通して複数の第１抵抗電極６５Ａに機械的および電気的に接続されている。これにより、ゲートパッド８１は、複数の第１抵抗電極６５Ａを介して複数の第２抵抗部６０Ｂの第１端部６１に電気的に接続されている。
　ゲート電極８０は、ゲートパッド８１から間隔を空けて層間膜７０の上に配置されたゲート配線８５を含む。ゲート配線８５は、「配線電極」、「ゲート配線電極」、「制御配線電極」等と称されてもよい。ゲート配線８５は、複数の抵抗部６０の抵抗値および複数の抵抗電極６５の抵抗値よりも低い抵抗値を有している。ゲート配線８５は、層間膜７０のうち活性面８を被覆する部分の上に配置され、活性領域１２内に選択的に引き回されている。
　ゲート配線８５は、この形態では、活性面８の周縁から内方に間隔を空けて配置され、外周面９の上に配置されていない。ゲート配線８５は、活性領域１２においてゲートパッド８１とは異なる位置で複数の第１ゲート構造２０Ａの抵抗部６０に電気的に接続され、複数の抵抗部６０を介してゲートパッド８１に電気的に接続されている。
　具体的には、ゲート配線８５は、複数の抵抗部６０の第１端部６１から間隔を空けて層間膜７０を貫通して複数の抵抗部６０の第２端部６２に電気的に接続されている。ゲート配線８５は、この形態では、複数の第２抵抗電極６５Ｂに機械的におよび電気的に接続されている。つまり、ゲート配線８５は、複数の第２抵抗電極６５Ｂを介して複数の抵抗部６０の第２端部６２に電気的に接続されている。
　ゲート配線８５は、複数の抵抗部６０上の領域から複数の抵抗部６０外の領域に引き回され、複数の第１ゲート構造２０Ａのうちの複数の抵抗部６０外の部分にも電気的に接続されている。また、ゲート配線８５は、複数の第１ゲート構造２０Ａに加えて、複数の第２ゲート構造２０Ｂおよび複数の第３ゲート構造２０Ｃにも電気的に接続されている。
　つまり、ゲート配線８５は、ゲートパッド８１に付与されたゲート電位を複数の第１ゲート構造２０Ａ、複数の第２ゲート構造２０Ｂおよび複数の第３ゲート構造２０Ｃに伝達する。具体的には、ゲート配線８５は、複数の第１ゲート構造２０Ａ、複数の第２ゲート構造２０Ｂおよび複数の第３ゲート構造２０Ｃに交差（具体的には直交）するようにライン状に延び、層間膜７０を貫通して複数の第１ゲート構造２０Ａ、複数の第２ゲート構造２０Ｂおよび複数の第３ゲート構造２０Ｃに電気的に接続されている。
　つまり、ゲート配線８５は、ゲートパッド８１の直下に位置する複数の第１ゲート構造２０Ａおよび複数の第２ゲート構造２０Ｂ、ならびに、ゲートパッド８１の直下外に位置する複数の第３ゲート構造２０Ｃに電気的に接続されている。ゲート配線８５は、この形態では、複数のゲート接続電極５３を介して第１ゲート構造２０Ａ、複数の第２ゲート構造２０Ｂおよび複数の第３ゲート構造２０Ｃに電気的に接続されている。
　ゲート配線８５は、この形態では、第１抵抗配線８６、第２抵抗配線８７、第１接続配線８８、第２接続配線８９、第１ライン配線９０、第２ライン配線９１および第３ライン配線９２を含む。
　第１抵抗配線８６は、複数の第１抵抗部６０Ａの第２端部６２に対する電気的な接続部として設けられている。第１抵抗配線８６は、ゲートパッド８１から第１方向Ｘの一方側に間隔を空けて層間膜７０の上に配置され、第２方向Ｙに延びるライン状に形成されている。
　第１抵抗配線８６は、第２方向Ｙの一方側の基端部および第２方向Ｙの他方側の先端部を有している。第１抵抗配線８６の基端部は、ゲートパッド８１よりも第２方向Ｙの一方側に張り出している。第１抵抗配線８６の先端部は、ゲートパッド８１よりも第２方向Ｙの他方側に張り出している。
　第１抵抗配線８６は、複数の第１ゲート構造２０Ａおよび複数の第２ゲート構造２０Ｂに交差（具体的には直交）している。具体的には、第１抵抗配線８６は、複数の第１抵抗部６０Ａの第２端部６２に交差（具体的には直交）している。第１抵抗配線８６は、層間膜７０の上から複数のゲート開口７１および複数の第２抵抗開口７２Ｂに入り込んでいる。
　第１抵抗配線８６は、複数のゲート開口７１内において複数の第２ゲート構造２０Ｂの複数のゲート接続電極５３に機械的および電気的に接続されている。これにより、第１抵抗配線８６は、複数のゲート接続電極５３を介して複数の第２ゲート構造２０Ｂに電気的に接続されている。
　第１抵抗配線８６は、複数の第２抵抗開口７２Ｂ内において複数の第２抵抗電極６５Ｂに機械的および電気的に接続されている。これにより、第１抵抗配線８６は、複数の第１抵抗部６０Ａを介して複数の第１ゲート構造２０Ａに電気的に接続され、複数の第１抵抗部６０Ａを介してゲートパッド８１に電気的に接続されている。
　第１抵抗配線８６は、ゲートパッド８１との間で複数の第１抵抗部６０Ａを並列に接続している。つまり、第１抵抗配線８６は、複数の第１抵抗部６０Ａの並列回路を介して複数の第１ゲート構造２０Ａおよび複数の第２ゲート構造２０Ｂをゲートパッド８１に電気的に接続させている。
　第１抵抗配線８６は、少なくとも１つ（１つまたは複数）の第３ゲート構造２０Ｃに交差（具体的には直交）していてもよい。この場合、第１抵抗配線８６は、少なくとも１つ（１つまたは複数）のゲート開口７１内において少なくとも１つ（１つまたは複数）の第３ゲート構造２０Ｃの複数のゲート接続電極５３に機械的および電気的に接続されていてもよい。
　第２抵抗配線８７は、複数の第２抵抗部６０Ｂの第２端部６２に対する電気的な接続部として設けられている。第２抵抗配線８７は、ゲートパッド８１から第１方向Ｘの他方側に間隔を空けて層間膜７０の上に配置され、第２方向Ｙに延びるライン状に形成されている。
　第２抵抗配線８７は、第２方向Ｙの一方側の基端部および第２方向Ｙの他方側の先端部を有している。第２抵抗配線８７の基端部は、ゲートパッド８１よりも第２方向Ｙの一方側に張り出している。第２抵抗配線８７の先端部は、ゲートパッド８１よりも第２方向Ｙの他方側に張り出している。
　第２抵抗配線８７は、複数の第１ゲート構造２０Ａおよび複数の第２ゲート構造２０Ｂに交差（具体的には直交）している。具体的には、第２抵抗配線８７は、複数の第２抵抗部６０Ｂの第２端部６２に交差（具体的には直交）している。第２抵抗配線８７は、層間膜７０の上から複数の第２抵抗開口７２Ｂおよび複数のゲート開口７１に入り込んでいる。
　第２抵抗配線８７は、複数のゲート開口７１内において複数の第２ゲート構造２０Ｂの複数のゲート接続電極５３に機械的および電気的に接続されている。これにより、第２抵抗配線８７は、複数のゲート接続電極５３を介して複数の第２ゲート構造２０Ｂに電気的に接続されている。
　第２抵抗配線８７は、複数の第２抵抗開口７２Ｂ内において複数の第２抵抗電極６５Ｂに機械的および電気的に接続されている。これにより、第２抵抗配線８７は、複数の第２抵抗部６０Ｂを介して複数の第１ゲート構造２０Ａに電気的に接続され、複数の第２抵抗部６０Ｂを介してゲートパッド８１に電気的に接続されている。
　第２抵抗配線８７は、ゲートパッド８１との間で複数の第２抵抗部６０Ｂを並列に接続している。つまり、第２抵抗配線８７は、複数の第２抵抗部６０Ｂの並列回路を介して複数の第１ゲート構造２０Ａおよび複数の第２ゲート構造２０Ｂをゲートパッド８１に電気的に接続させている。
　第２抵抗配線８７は、少なくとも１つ（１つまたは複数）の第３ゲート構造２０Ｃに交差（具体的には直交）していてもよい。この場合、第２抵抗配線８７は、少なくとも１つ（１つまたは複数）のゲート開口７１内において少なくとも１つ（１つまたは複数）の第３ゲート構造２０Ｃの複数のゲート接続電極５３に機械的および電気的に接続されていてもよい。
　第１接続配線８８は、ゲートパッド８１に対して第２方向Ｙの他方側（第２側面５Ｂ側）に配置されている。第１接続配線８８は、第１抵抗配線８６の先端部および第２抵抗配線８７の先端部の間の領域を第１方向Ｘにライン状に延び、第１抵抗配線８６の先端部および第２抵抗配線８７の先端部を機械的および電気的に接続している。
　第１接続配線８８は、複数の第１抵抗部６０Ａおよび複数の第２抵抗部６０Ｂを電気的に接続させている。具体的には、第１接続配線８８は、ゲートパッド８１との間で複数の第１抵抗部６０Ａを含む並列回路および複数の第２抵抗部６０Ｂを含む並列回路を並列に接続している。第１接続配線８８は、この形態では、複数のゲート構造２０（第３ゲート構造２０Ｃ）および複数のソース構造２５を被覆している。
　第２接続配線８９は、ゲートパッド８１に対して第２方向Ｙの一方側（第１側面５Ａ側）に配置され、ゲートパッド８１を挟んで第１接続配線８８に対向している。第２接続配線８９は、第１抵抗配線８６の基端部および第２抵抗配線８７の基端部の間の領域を第１方向Ｘにライン状に延び、第１抵抗配線８６の基端部および第２抵抗配線８７の基端部を機械的および電気的に接続している。
　第２接続配線８９は、複数の第１抵抗部６０Ａおよび複数の第２抵抗部６０Ｂを電気的に接続させている。具体的には、第２接続配線８９は、ゲートパッド８１との間で複数の第１抵抗部６０Ａを含む並列回路および複数の第２抵抗部６０Ｂを含む並列回路を並列に接続している。第２接続配線８９は、この形態では、複数の終端構造３５を被覆している。むろん、第２接続配線８９は、少なくとも１つのゲート構造２０および少なくとも１つのソース構造２５のいずれか一方または双方を被覆していてもよい。第２接続配線８９は、必ずしも設けられている必要はなく、必要に応じて取り除かれてもよい。
　第１ライン配線９０は、第１抵抗配線８６から第１方向Ｘの一方側に引き出され、第１抵抗配線８６を介して複数の第１抵抗部６０Ａの第２端部６２に電気的に接続されている。第１ライン配線９０は、第１延部９０ａおよび第２延部９０ｂを有している。第１延部９０ａは、第１抵抗配線８６の基端部から第１方向Ｘの一方側にライン状に引き出され、層間膜７０を挟んで複数の終端構造３５に対向している。
　むろん、第１延部９０ａは、少なくとも１つのゲート構造２０および少なくとも１つのソース構造２５のいずれか一方または双方を被覆していてもよい。第１延部９０ａの先端部は、平面視において第３接続面１０Ｃから活性面８の内方に間隔を空けて形成されている。第１延部９０ａの先端部は、複数の側端構造３０の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて形成されていてもよい。むろん、第１延部９０ａの先端部は、第２方向Ｙに複数の側端構造３０に対向する部分まで引き出されていてもよい。
　第２延部９０ｂは、第１延部９０ａの先端部から第２方向Ｙに引き出され、第３側面５Ｃ（第３接続面１０Ｃ）に沿ってライン状に延びている。第２延部９０ｂは、平面視において第２方向Ｙに複数のゲート構造２０の一端部および複数のソース構造２５の一端部に交差（具体的には直交）している。具体的には、第２延部９０ｂは、複数の第１ゲート構造２０Ａの一端部、複数の第２ゲート構造２０Ｂの一端部、複数の第３ゲート構造２０Ｃの一端部および複数のソース構造２５の一端部に交差（具体的には直交）している。
　第２延部９０ｂは、平面視において複数の側端構造３０の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて形成され、積層方向に複数の側端構造３０に対向していない。むろん、第２延部９０ｂの一部は、活性領域１２から第１側端領域１３に引き出され、積層方向に複数の側端構造３０に対向していてもよい。第２延部９０ｂの先端部は、活性領域１２の上に位置していてもよいし、第２終端領域１６の上に位置していてもよい。
　第２延部９０ｂは、層間膜７０の上から複数のゲート開口７１内に入り込み、複数のゲート開口７１内において複数のゲート構造２０の一端部に電気的に接続されている。具体的には、第２延部９０ｂは、複数の第１ゲート構造２０Ａの一端部、複数の第２ゲート構造２０Ｂの一端部および複数の第３ゲート構造２０Ｃの一端部に電気的に接続されている。つまり、第２延部９０ｂは、ゲートパッド８１の直下に位置する複数の第１ゲート構造２０Ａの一端部および複数の第２ゲート構造２０Ｂの一端部に電気的に接続されている。
　第２延部９０ｂは、複数のゲート開口７１内において複数のゲート接続電極５３に機械的および電気的に接続されている。これにより、第２延部９０ｂは、複数のゲート接続電極５３を介して複数のゲート構造２０の一端部に電気的に接続されている。このように、第１ライン配線９０は、複数の第１抵抗部６０Ａおよび複数の第２抵抗部６０Ｂを介して複数の第１ゲート構造２０Ａ、複数の第２ゲート構造２０Ｂおよび複数の第３ゲート構造２０Ｃをゲートパッド８１に電気的に接続させている。
　第２ライン配線９１は、第２抵抗配線８７から第１方向Ｘの他方側に引き出され、第２抵抗配線８７を介して複数の第２抵抗部６０Ｂの第２端部６２に電気的に接続されている。第２ライン配線９１は、第３延部９１ａおよび第４延部９１ｂを有している。第３延部９１ａは、第２抵抗配線８７の基端部から第１方向Ｘの他方側にライン状に引き出され、層間膜７０を挟んで複数の終端構造３５に対向している。
　むろん、第３延部９１ａは、少なくとも１つのゲート構造２０および少なくとも１つのソース構造２５のいずれか一方または双方を被覆していてもよい。第３延部９１ａの先端部は、平面視において第４接続面１０Ｄから活性面８の内方に間隔を空けて形成されている。第３延部９１ａの先端部は、複数の側端構造３０の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて形成されていてもよい。むろん、第３延部９１ａの先端部は、第２方向Ｙに複数の側端構造３０に対向する部分まで引き出されていてもよい。
　第４延部９１ｂは、第３延部９１ａの先端部から第２方向Ｙに引き出され、第４側面５Ｄ（第４接続面１０Ｄ）に沿ってライン状に延びている。第４延部９１ｂは、平面視において第２方向Ｙに複数のゲート構造２０の他端部および複数のソース構造２５の他端部に交差（具体的には直交）している。具体的には、第４延部９１ｂは、複数の第１ゲート構造２０Ａの他端部、複数の第２ゲート構造２０Ｂの他端部、複数の第３ゲート構造２０Ｃの他端部および複数のソース構造２５の他端部に交差（具体的には直交）している。
　第４延部９１ｂは、平面視において複数の側端構造３０の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて形成され、積層方向に複数の側端構造３０に対向していない。むろん、第４延部９１ｂの一部は、活性領域１２から第２側端領域１４に引き出され、積層方向に複数の側端構造３０に対向していてもよい。第４延部９１ｂの先端部は、活性領域１２の上に位置していてもよいし、第２終端領域１６の上に位置していてもよい。
　第４延部９１ｂは、層間膜７０の上から複数のゲート開口７１内に入り込み、複数のゲート開口７１内において複数のゲート構造２０の他端部に電気的に接続されている。具体的には、第４延部９１ｂは、複数の第１ゲート構造２０Ａの他端部、複数の第２ゲート構造２０Ｂの他端部および複数の第３ゲート構造２０Ｃの他端部に電気的に接続されている。つまり、第４延部９１ｂは、ゲートパッド８１の直下に位置する複数の第１ゲート構造２０Ａの他端部および複数の第２ゲート構造２０Ｂの他端部に電気的に接続されている。
　第４延部９１ｂは、複数のゲート開口７１内において複数のゲート接続電極５３に機械的および電気的に接続されている。これにより、第４延部９１ｂは、複数のゲート接続電極５３を介して複数のゲート構造２０の他端部に電気的に接続されている。このように、第２ライン配線９１は、複数の第１抵抗部６０Ａおよび複数の第２抵抗部６０Ｂを介して複数の第１ゲート構造２０Ａ、複数の第２ゲート構造２０Ｂおよび複数の第３ゲート構造２０Ｃをゲートパッド８１に電気的に接続させている。
　第３ライン配線９２は、ゲートパッド８１に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に配置され、ゲートパッド８１および第２接続面１０Ｂの間の領域を第２方向Ｙに沿ってライン状に延びている。具体的には、第３ライン配線９２は、第１接続配線８８から活性領域１２の内方部に向けて引き出され、第１抵抗配線８６、第２抵抗配線８７および第１接続配線８８を介して複数の第１抵抗部６０Ａおよび複数の第２抵抗部６０Ｂに電気的に接続されている。つまり、第３ライン配線９２は、複数の第１抵抗部６０Ａおよび複数の第２抵抗部６０Ｂを介してゲートパッド８１に電気的に接続されている。
　第３ライン配線９２は、平面視において複数のゲート構造２０の内方部および複数のソース構造２５の内方部に交差（具体的には直交）している。具体的には、第３ライン配線９２は、複数の第３ゲート構造２０Ｃに交差（具体的には直交）している。第３ライン配線９２は、層間膜７０の上から複数のゲート開口７１内に入り込み、複数のゲート開口７１内において複数の第３ゲート構造２０Ｃの内方部に電気的に接続されている。
　具体的には、第３ライン配線９２は、複数のゲート開口７１内において複数のゲート接続電極５３に接続され、複数のゲート接続電極５３を介して複数の第３ゲート構造２０Ｃの内方部に電気的に接続されている。このように、第３ライン配線９２は、複数の第１抵抗部６０Ａおよび複数の第２抵抗部６０Ｂを介して複数の第３ゲート構造２０Ｃをゲートパッド８１に電気的に接続させている。
　ゲート電極８０は、この形態では、ゲートパッド８１から間隔を空けて層間膜７０の上に配置されたゲートサブパッド９３を含む。ゲートサブパッド９３は、「サブパッド電極」等と称されてもよい。ゲートサブパッド９３の有無は任意であり、必要に応じて省略されてもよい。ゲートサブパッド９３は、ゲートパッド８１の平面積未満の平面積を有している。ゲートサブパッド９３は、第２方向Ｙにゲートパッド８１よりも幅狭に形成され、第１方向Ｘに第１抵抗配線８６（第２抵抗配線８７）よりも幅広に形成されている。
　ゲートサブパッド９３は、製造工程中にゲート抵抗ＲＧを測定するための電気テスト用のパッド（ダミーパッド）であり、複数の抵抗部６０（複数の第１抵抗部６０Ａおよび複数の第２抵抗部６０Ｂ）を介してゲートパッド８１に電気的に接続されている。電気テストでは、ゲートパッド８１およびゲートサブパッド９３の間にテスト信号が付与される。
　たとえば、ゲート電位がゲートパッド８１およびゲートサブパッド９３のいずれか一方に付与され、グランド電位が他方に付与されてもよい。つまり、ゲートサブパッド９３は、ゲートパッド８１とは異なる電位が付与される端子である。ゲートサブパッド９３は、製造工程後においては開放端子であり、ボンディングワイヤ等の導電接合部材の接続対象から外される。
　たとえば、半導体装置１が半導体パッケージに搭載される場合、ゲートサブパッド９３の全域は絶縁体（たとえば複数のフィラーおよびマトリクス樹脂を含む封止樹脂）によって直接的にまたは間接的に被覆され、他の構造物から電気的に絶縁される。むろん、ゲートサブパッド９３は、ボンディングワイヤ等を介して半導体パッケージのリード端子に電気的に接続され、半導体パッケージへの搭載後においてもテスト信号が入力されるように構成されてもよい。
　ゲートサブパッド９３の配置箇所は任意である。ゲートサブパッド９３は、活性領域１２、第１側端領域１３、第２側端領域１４、第１終端領域１５、第２終端領域１６および外周領域１７のうちの少なくとも１つの領域の上に配置されていてもよい。ゲートサブパッド９３は、この形態では、平面視において第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６から間隔を空けて活性領域１２の上に配置されている。
　ゲートサブパッド９３は、この形態では、ゲートパッド８１から第１方向Ｘの一方側（第３接続面１０Ｃ側）に間隔を空けて配置され、第１方向Ｘにゲートパッド８１に対向している。つまり、ゲートサブパッド９３は、平面視において活性面８の中央部を第１方向Ｘに横切る仮想ラインに対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に配置されている。ゲートサブパッド９３は、この形態では、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ラインに対して第１方向Ｘの一方側または他方側にずれて配置されている。
　ゲートサブパッド９３は、層間膜７０を挟んで複数のゲート構造２０および複数のソース構造２５に部分的に対向している。ゲートサブパッド９３は、平面視において複数の側端構造３０の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて配置され、第１方向Ｘに複数の側端構造３０に対向している。ゲートサブパッド９３は、積層方向に複数の側端構造３０に対向していない。
　ゲートサブパッド９３は、平面視において複数のゲート構造２０の第１方向Ｘの両端部の位置から活性面８の内方に間隔を空けて配置されている。ゲートサブパッド９３は、層間膜７０を挟んで複数のゲート構造２０の内方部を被覆し、複数のゲート構造２０の両端部を露出させている。ゲートサブパッド９３は、層間膜７０を挟んで複数のソース構造２５の内方部を被覆し、複数のソース構造２５の両端部を露出させている。
　ゲートサブパッド９３は、層間膜７０を挟んでボディ領域１８、ソース領域１９、複数の第１ウェル領域４１、複数の第２ウェル領域４２に対向している。ゲートサブパッド９３は、層間膜７０を挟んで複数のコンタクト領域４５に対向していてもよい。ゲートサブパッド９３は、この形態では、ゲート接続電極５３から水平方向に間隔を空けて層間膜７０の上に配置され、積層方向にゲート接続電極５３に対向していない。つまり、ゲートサブパッド９３は、ゲート構造２０のうちゲート接続電極５３から露出した部分に対向している。
　ゲートサブパッド９３は、サイドウォール配線５１のオーバラップ部５２から水平方向に間隔を空けて層間膜７０の上に配置され、積層方向にオーバラップ部５２に対向していない。つまり、ゲートサブパッド９３は、平面視においてサイドウォール配線５１によって取り囲まれた領域の上に配置されている。
　ゲートサブパッド９３は、この形態では、ゲート配線８５に接続され、ゲート配線８５を介して複数のゲート構造２０、複数の抵抗部６０およびゲートパッド８１に電気的に接続されている。ゲート配線８５の配線抵抗を鑑みると、ゲートサブパッド９３はゲート配線８５のうちの複数の抵抗部６０の近傍に位置する部分に接続されることが好ましい。
　たとえば、ゲートサブパッド９３は、第１抵抗配線８６、第２抵抗配線８７、第１接続配線８８、第２接続配線８９等に接続されることが好ましい。ゲートサブパッド９３は、この形態では、第１抵抗配線８６に接続されている。ゲートサブパッド９３は、この形態では、複数の第２ゲート構造２０Ｂに重なり、複数の第３ゲート構造２０Ｃに重なっていない。むろん、ゲートサブパッド９３は、一部の第１ゲート構造２０Ａまたは全部の第１ゲート構造２０Ａに重なっていてもよい。また、ゲートサブパッド９３は、少なくとも１つの第３ゲート構造２０Ｃに重なっていてもよい。
　ゲート電極８０は、抵抗電極６５の厚さ（ゲート接続電極５３の厚さ）よりも大きい厚さを有していることが好ましい。ゲート電極８０の厚さは、層間膜７０の厚さよりも大きいことが好ましい。ゲート電極８０の厚さは、０．５μｍ以上１０μｍ以下であってもよい。ゲート電極８０の厚さは、１μｍ以上５μｍ以下であることが好ましい。
　ゲート電極８０は、この形態では、層間膜７０側からこの順に積層された第１電極膜９４および第２電極膜９５を含む積層構造を有している。第１電極膜９４は、バリア電極として形成されている。第１電極膜９４は、Ｔｉ膜、ＴｉＮ膜およびＷ膜のうちの少なくとも１つを含む。第１電極膜９４は、この形態では、Ｔｉ膜を含む。
　第２電極膜９５は、第１電極膜９４の厚さよりも大きい厚さを有し、ゲート電極８０の本体を形成している。第２電極膜９５は、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜およびＣｕ合金膜のうちの少なくとも１種を含む。第２電極膜９５は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。第２電極膜９５は、この形態では、Ａｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む。
　ゲートパッド８１の第１電極膜９４は、パッド本体部８２において層間膜７０を膜状に被覆し、第１抵抗接続部８３（第２抵抗接続部８４）において層間膜７０の上から複数の第１抵抗開口７２Ａ内に入り込んでいる。ゲートパッド８１の第１電極膜９４は、複数の第１抵抗開口７２Ａの開口壁面を膜状に被覆し、複数の第１抵抗電極６５Ａを膜状に被覆している。
　ゲートパッド８１の第２電極膜９５は、パッド本体部８２において第１電極膜９４を膜状に被覆し、第１電極膜９４を挟んで層間膜７０に対向している。ゲートパッド８１の第２電極膜９５は、第１抵抗接続部８３（第２抵抗接続部８４）において第１電極膜９４を膜状に被覆し、複数の第１抵抗開口７２Ａを埋め戻している。ゲートパッド８１の第２電極膜９５は、複数の第１抵抗開口７２Ａ内において第１電極膜９４を介して複数の第１抵抗電極６５Ａに電気的に接続されている。
　ゲート配線８５の第１電極膜９４は、層間膜７０を膜状に被覆し、層間膜７０の上から複数のゲート開口７１および複数の第２抵抗開口７２Ｂに入り込んでいる。ゲート配線８５の第１電極膜９４は、複数のゲート開口７１の開口壁面を膜状に被覆し、複数のゲート接続電極５３を膜状に被覆している。ゲート配線８５の第１電極膜９４は、複数の第２抵抗開口７２Ｂの開口壁面を膜状に被覆し、複数の第２抵抗電極６５Ｂを膜状に被覆している。
　ゲート配線８５の第２電極膜９５は、ゲート配線８５の第１電極膜９４を挟んで複数のゲート開口７１および複数の第２抵抗開口７２Ｂを埋め戻し、層間膜７０の上において第１電極膜９４を膜状に被覆している。ゲート配線８５の第２電極膜９５は、第１電極膜９４を介して複数のゲート接続電極５３および複数の第２抵抗電極６５Ｂに電気的に接続されている。
　半導体装置１は、ゲート電極８０から間隔を空けて層間膜７０の上に配置されたソース電極１００を含む。ソース電極１００は、複数の抵抗部６０の抵抗値および複数の抵抗電極６５の抵抗値よりも低い抵抗値を有している。ソース電極１００は、少なくとも１つ（この形態では複数）のソースパッド１０１を含む。ソースパッド１０１は「低電位パッド電極」、「ソースパッド電極」、「チャネルパッド」、「異電位パッド」等と称されてもよい。
　ソースパッド１０１は、第１ソースパッド１０１Ａおよび第２ソースパッド１０１Ｂを含む。第１ソースパッド１０１Ａは、層間膜７０のうち活性領域１２を被覆する部分の上において、第１方向Ｘの一方側の領域に配置されている。具体的には、第１ソースパッド１０１Ａは、第１方向Ｘの一方側の領域においてゲート配線８５（第１ライン配線９０および第３ライン配線９２）によって区画された領域に配置されている。
　第１ソースパッド１０１Ａは、活性領域１２の平面積よりも小さい平面積を有している。第１ソースパッド１０１Ａの平面積は、ゲートパッド８１の平面積よりも大きい。活性面８（第１主面３）に占める第１ソースパッド１０１Ａの割合は、２５％以上５０％以下であることが好ましい。
　第１ソースパッド１０１Ａは、平面視において第１側端領域１３から間隔を空けて活性領域１２の上に配置されている。つまり、第１ソースパッド１０１Ａは、平面視において複数の側端構造３０の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて配置され、第１方向Ｘに複数の側端構造３０に対向している。第１ソースパッド１０１Ａは、積層方向に複数の側端構造３０に対向していない。
　第１ソースパッド１０１Ａは、層間膜７０を挟んで複数のゲート構造２０および複数のソース構造２５に部分的に対向している。第１ソースパッド１０１Ａは、平面視において複数のゲート構造２０の第１方向Ｘの両端部の位置から活性面８の内方に間隔を空けて配置されている。
　第１ソースパッド１０１Ａは、層間膜７０を挟んで複数のゲート構造２０の内方部を被覆し、複数のゲート構造２０の一端部を露出させている。第１ソースパッド１０１Ａは、層間膜７０を挟んで複数のソース構造２５の内方部を被覆し、複数のソース構造２５の一端部を露出させている。第１ソースパッド１０１Ａは、層間膜７０の上から複数のソース開口７３に入り込み、複数のソース開口７３内において複数のソース構造２５、ソース領域１９および複数のコンタクト領域４５に電気的に接続されている。
　第１ソースパッド１０１Ａは、この形態では、第１パッド部１０１ａおよび第２パッド部１０１ｂを含む。第１パッド部１０１ａには、外部からメインソース用のソース電位が付与されてもよい。第２パッド部１０１ｂには、外部からソースセンス用のソース電位が付与されてもよい。むろん、第２パッド部１０１ｂには、メインソース用のソース電位が付与されてもよい。
　第１パッド部１０１ａは、ゲートパッド８１に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に位置し、第２方向Ｙにゲートパッド８１に対向している。つまり、第１パッド部１０１ａは、この形態では、複数の第３ゲート構造２０Ｃを被覆し、複数の第３ゲート構造２０Ｃに隣り合う複数のソース構造２５、ソース領域１９および複数のコンタクト領域４５に電気的に接続されている。
　第２パッド部１０１ｂは、ゲートパッド８１に対して第１方向Ｘの一方側（第３側面５Ｃ側）の領域に位置し、第１方向Ｘにゲートパッド８１に対向している。具体的には、第２パッド部１０１ｂは、ゲート配線８５の一部（第１抵抗配線８６）を挟んで第１方向Ｘにゲートパッド８１に対向している。
　第２パッド部１０１ｂは、この形態では、平面視においてゲートサブパッド９３を挟んでゲートパッド８１に対向している。第２パッド部１０１ｂのうちゲートサブパッド９３に沿う部分は、平面視においてゲートサブパッド９３に沿って四角形状に窪んでいる。第２パッド部１０１ｂは、活性領域１２から第１終端領域１５に引き出され、少なくとも１つの終端構造３５を被覆していてもよい。
　第２パッド部１０１ｂは、少なくとも１つ（この形態では複数）の第１ゲート構造２０Ａを被覆している。第２パッド部１０１ｂは、全ての第１ゲート構造２０Ａを被覆していてもよいし、一部の第１ゲート構造２０Ａを被覆していてもよい。第２パッド部１０１ｂは、少なくとも１つ（この形態では複数）の第１ゲート構造２０Ａに隣り合う少なくとも１つ（この形態では複数）のソース構造２５、ソース領域１９および複数のコンタクト領域４５に電気的に接続されている。
　また、第２パッド部１０１ｂは、少なくとも１つ（この形態では複数）の第２ゲート構造２０Ｂを被覆している。第２パッド部１０１ｂは、全ての第２ゲート構造２０Ｂを被覆していてもよいし、一部の第２ゲート構造２０Ｂを被覆していてもよい。第２パッド部１０１ｂは、少なくとも１つ（この形態では複数）の第２ゲート構造２０Ｂに隣り合う少なくとも１つ（この形態では複数）のソース構造２５、ソース領域１９および複数のコンタクト領域４５に電気的に接続されている。このように、第２パッド部１０１ｂは、ゲートパッド８１の直下に配置された複数のソース構造２５に電気的に接続されている。
　第２ソースパッド１０１Ｂは、層間膜７０のうち活性領域１２を被覆する部分の上において、第１方向Ｘの他方側の領域に配置されている。具体的には、第２ソースパッド１０１Ｂは、第１方向Ｘの他方側の領域においてゲート配線８５（第２ライン配線９１および第３ライン配線９２）によって区画された領域に配置され、第１方向Ｘにゲート配線８５の一部を挟んで第１ソースパッド１０１Ａに対向している。
　第２ソースパッド１０１Ｂは、活性領域１２の平面積よりも小さい平面積を有している。第２ソースパッド１０１Ｂの平面積は、ゲートパッド８１の平面積よりも大きい。活性面８（第１主面３）に占める第２ソースパッド１０１Ｂの割合は、２５％以上５０％以下であることが好ましい。
　第２ソースパッド１０１Ｂは、平面視において第２側端領域１４から間隔を空けて活性領域１２の上に配置されている。つまり、第２ソースパッド１０１Ｂは、平面視において複数の側端構造３０の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて配置され、第１方向Ｘに複数の側端構造３０に対向している。第２ソースパッド１０１Ｂは、積層方向に複数の側端構造３０に対向していない。
　第２ソースパッド１０１Ｂは、層間膜７０を挟んで複数のゲート構造２０および複数のソース構造２５に部分的に対向している。第２ソースパッド１０１Ｂは、平面視において複数のゲート構造２０の第１方向Ｘの両端部の位置から活性面８の内方に間隔を空けて配置されている。
　第２ソースパッド１０１Ｂは、層間膜７０を挟んで複数のゲート構造２０の内方部を被覆し、複数のゲート構造２０の他端部を露出させている。第２ソースパッド１０１Ｂは、層間膜７０を挟んで複数のソース構造２５の内方部を被覆し、複数のソース構造２５の他端部を露出させている。第２ソースパッド１０１Ｂは、層間膜７０の上から複数のソース開口７３に入り込み、複数のソース開口７３内において複数のソース構造２５、ソース領域１９および複数のコンタクト領域４５に電気的に接続されている。
　第２ソースパッド１０１Ｂは、この形態では、第３パッド部１０１ｃおよび第４パッド部１０１ｄを含む。第３パッド部１０１ｃには、外部からメインソース用のソース電位が付与されてもよい。第４パッド部１０１ｄには、外部からソースセンス用のソース電位が付与されてもよい。むろん、第４パッド部１０１ｄには、メインソース用のソース電位が付与されてもよい。
　第３パッド部１０１ｃは、ゲートパッド８１に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に位置し、第１方向Ｘに第１パッド部１０１ａに対向し、第２方向Ｙにゲートパッド８１に対向している。つまり、第３パッド部１０１ｃは、この形態では、複数の第３ゲート構造２０Ｃを被覆し、複数の第３ゲート構造２０Ｃに隣り合う複数のソース構造２５、ソース領域１９および複数のコンタクト領域４５に電気的に接続されている。
　第４パッド部１０１ｄは、ゲートパッド８１に対して第１方向Ｘの他方側（第４側面５Ｄ側）の領域に位置し、第１方向Ｘにゲートパッド８１を挟んで第２パッド部１０１ｂに対向している。具体的には、第４パッド部１０１ｄは、ゲート配線８５の一部（第２抵抗配線８７）を挟んで第１方向Ｘにゲートパッド８１に対向している。第４パッド部１０１ｄは、活性領域１２から第１終端領域１５に引き出され、少なくとも１つの終端構造３５を被覆していてもよい。
　第４パッド部１０１ｄは、少なくとも１つ（この形態では複数）の第１ゲート構造２０Ａを被覆している。第４パッド部１０１ｄは、全ての第１ゲート構造２０Ａを被覆していてもよいし、一部の第１ゲート構造２０Ａを被覆していてもよい。第４パッド部１０１ｄは、少なくとも１つ（この形態では複数）の第１ゲート構造２０Ａに隣り合う少なくとも１つ（この形態では複数）のソース構造２５、ソース領域１９および複数のコンタクト領域４５に電気的に接続されている。
　また、第４パッド部１０１ｄは、少なくとも１つ（この形態では複数）の第２ゲート構造２０Ｂを被覆している。第４パッド部１０１ｄは、全ての第２ゲート構造２０Ｂを被覆していてもよいし、一部の第２ゲート構造２０Ｂを被覆していてもよい。第４パッド部１０１ｄは、少なくとも１つ（この形態では複数）の第２ゲート構造２０Ｂに隣り合う少なくとも１つ（この形態では複数）のソース構造２５、ソース領域１９および複数のコンタクト領域４５に電気的に接続されている。このように、第４パッド部１０１ｄは、ゲートパッド８１の直下に配置された複数のソース構造２５に電気的に接続されている。
　ソース電極１００は、ソース配線１０２を含む。ソース配線１０２は「低電位配線電極」、「ソース配線電極」、「チャネル配線」、「異電位配線」等と称されてもよい。ソース配線１０２は、ソースパッド１０１に付与されたソース電位を他の領域に伝達する。ソース配線１０２は、この形態では、ゲート配線８５よりも外周領域１７側に位置するようにソースパッド１０１から層間膜７０の上に引き出されている。ソース配線１０２は、活性面８側から第１～第４接続面１０Ａ～１０Ｄを通過して外周面９側に引き出されている。
　ソース配線１０２は、第１～第４接続面１０Ａ～１０Ｄに沿って延びる帯状に形成され、層間膜７０を挟んでサイドウォール配線５１に対向している。ソース配線１０２は、この形態では、第１～第４接続面１０Ａ～１０Ｄに沿って延びる環状（具体的には四角環状）に形成されている。
　ソース配線１０２は、活性面８において第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６を被覆し、活性領域１２を取り囲んでいる。つまり、ソース配線１０２は、ゲートパッド８１、ゲート配線８５、複数のソースパッド１０１を取り囲んでいる。
　ソース配線１０２は、外周領域１７において層間膜７０の上からアウター開口７４に入り込み、アウター開口７４内においてアウターコンタクト領域４７およびサイドウォール配線５１に電気的に接続されている。ソースパッド１０１に付与されたソース電位は、ソース配線１０２を介してサイドウォール配線５１に伝達される。サイドウォール配線５１に付与されたソース電位は、外周領域１７から複数のソース構造２５、複数の側端構造３０および複数の終端構造３５に伝達される。
　ソース電極１００は、抵抗電極６５の厚さ（ゲート接続電極５３の厚さ）よりも大きい厚さを有していることが好ましい。ソース電極１００の厚さは、層間膜７０の厚さよりも大きいことが好ましい。ソース電極１００の厚さは、ゲート電極８０の厚さとほぼ等しいことが好ましい。ソース電極１００の厚さは、０．５μｍ以上１０μｍ以下であってもよい。ソース電極１００の厚さは、１μｍ以上５μｍ以下であることが好ましい。
　ソース電極１００は、この形態では、層間膜７０側からこの順に積層された第１電極膜１０３および第２電極膜１０４を含む積層構造を有している。第１電極膜１０３は、バリア電極として形成されている。第１電極膜１０３は、Ｔｉ膜、ＴｉＮ膜およびＷ膜のうちの少なくとも１つを含む。第１電極膜１０３は、この形態では、Ｔｉ膜を含む。第１電極膜１０３は、ゲート電極８０の第１電極膜９４とほぼ等しい厚さを有していることが好ましい。
　第２電極膜１０４は、第１電極膜１０３の厚さよりも大きい厚さを有し、ソース電極１００の本体を形成している。第２電極膜１０４は、ゲート電極８０の第２電極膜９５とほぼ等しい厚さを有していることが好ましい。第２電極膜１０４は、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜およびＣｕ合金膜のうちの少なくとも１種を含む。
　第２電極膜１０４は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。第２電極膜１０４は、この形態では、Ａｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む。
　半導体装置１は、ゲート電極８０、ソース電極１００および層間膜７０を選択的に被覆するパッド絶縁膜１１０を含む。ゲート電極８０に関して、パッド絶縁膜１１０は、ゲートパッド８１の周縁部、ゲートサブパッド９３の周縁部およびゲート配線８５の全域を被覆している。
　パッド絶縁膜１１０は、この形態では、ゲートパッド８１の第１抵抗接続部８３および第２抵抗接続部８４を被覆している。つまり、パッド絶縁膜１１０は、ゲートパッド８１のうちの複数の抵抗部６０（複数の第１抵抗電極６５Ａおよび複数の第２抵抗電極６５Ｂ）に対する接続部を被覆している。
　また、パッド絶縁膜１１０は、ゲート配線８５の第１抵抗配線８６および第２抵抗配線８７を被覆している。つまり、パッド絶縁膜１１０は、ゲート配線８５のうちの複数の抵抗部６０（複数の第１抵抗電極６５Ａおよび複数の第２抵抗電極６５Ｂ）に対する接続部を被覆している。
　また、パッド絶縁膜１１０は、層間膜７０のうちゲートパッド８１およびゲート配線８５の間の領域から露出した間隙部を被覆し、当該間隙部を挟んで複数の抵抗部６０を被覆する部分を有している。パッド絶縁膜１１０は、平面視において複数の抵抗部６０の全域を被覆していることが好ましい。
　パッド絶縁膜１１０は、ゲートパッド８１の内方部を露出させるゲートパッド開口１１１を有している。ゲートパッド開口１１１は、ゲートパッド８１の第１抵抗接続部８３および第２抵抗接続部８４以外の領域を露出させている。つまり、ゲートパッド開口１１１は、ゲートパッド８１のパッド本体部８２を露出させている。ゲートパッド開口１１１は、平面視において四角形状に形成されている。ゲートパッド開口１１１は、平面視において四角形状以外の多角形状、円形状等に形成されていてもよい。
　パッド絶縁膜１１０は、ゲートサブパッド９３の内方部を露出させるゲートサブパッド開口１１２を有している。ゲートサブパッド開口１１２は、平面視において四角形状に形成され、ゲートパッド開口１１１の平面積未満の平面積を有している。ゲートサブパッド開口１１２は、平面視において四角形状以外の多角形状、円形状等に形成されていてもよい。
　ソース電極１００に関して、パッド絶縁膜１１０は、第１ソースパッド１０１Ａの周縁部、第２ソースパッド１０１Ｂの周縁部およびソース配線１０２の全域を被覆している。パッド絶縁膜１１０は、第１パッド部１０１ａを露出させる第１ソースパッド開口１１３、第２パッド部１０１ｂを露出させる第２ソースパッド開口１１４、第３パッド部１０１ｃを露出させる第３ソースパッド開口１１５、および、第４パッド部１０１ｄを露出させる第４ソースパッド開口１１６を含む。
　第２ソースパッド開口１１４は第１ソースパッド開口１１３から間隔を空けて第２パッド部１０１ｂを露出させ、第４ソースパッド開口１１６は、第３ソースパッド開口１１５から間隔を空けて第４パッド部１０１ｄを露出させている。
　第１～第４ソースパッド開口１１３～１１６は、ゲートサブパッド開口１１２の平面積よりも大きい平面積を有していることが好ましい。第１～第４ソースパッド開口１１３～１１６の平面積は、ゲートパッド開口１１１の平面積よりも大きいことが好ましい。むろん、第２ソースパッド開口１１４の平面積および第４ソースパッド開口１１６の平面積は、ゲートパッド開口１１１の平面積よりも小さくてもよい。
　第２ソースパッド開口１１４の平面積は、第１ソースパッド開口１１３の平面積未満であることが好ましい。第３ソースパッド開口１１５の平面積は、第２ソースパッド開口１１４の平面積よりも大きいことが好ましい。第３ソースパッド開口１１５の平面積は、第１ソースパッド開口１１３の平面積とほぼ等しいことが好ましい。
　第４ソースパッド開口１１６の平面積は、第３ソースパッド開口１１５の平面積未満であることが好ましい。第４ソースパッド開口１１６の平面積は、第２ソースパッド開口１１４の平面積とほぼ等しいことが好ましい。第１～第４ソースパッド開口１１３～１１６は、平面視において四角形状に形成されている。第１～第４ソースパッド開口１１３～１１６は、平面視において四角形状以外の多角形状、円形状等に形成されていてもよい。
　この形態では、第２ソースパッド開口１１４が第１ソースパッド開口１１３から間隔を空けて形成された例が示された。しかし、第２ソースパッド開口１１４は、第１ソースパッド開口１１３に接続され、第１ソースパッド開口１１３と１つのパッド開口を形成していてもよい。同様に、第４ソースパッド開口１１６は、第３ソースパッド開口１１５に接続され、第３ソースパッド開口１１５と１つのパッド開口を形成していてもよい。
　パッド絶縁膜１１０は、外周領域１７において層間膜７０を挟んでアウターウェル領域４６、アウターコンタクト領域４７および複数のフィールド領域４８を被覆している。パッド絶縁膜１１０は、第１～第４接続面１０Ａ～１０Ｄにおいて層間膜７０およびソース配線１０２を挟んでサイドウォール配線５１を被覆している。
　パッド絶縁膜１１０は、外周領域１７においてチップ２の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、チップ２の周縁との間でダイシングストリート１１７を区画している。ダイシングストリート１１７は、平面視においてチップ２の周縁に沿って延びる帯状に形成されている。ダイシングストリート１１７は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。ダイシングストリート１１７は、この形態では、層間膜７０を露出させている。
　むろん、主面絶縁膜５０および層間膜７０が外周面９を露出させている場合、ダイシングストリート１１７は、外周面９を露出させていてもよい。ダイシングストリート１１７は、１μｍ以上２００μｍ以下の幅を有していてもよい。ダイシングストリート１１７の幅は、ダイシングストリート１１７の延在方向に直交する方向の幅である。ダイシングストリート１１７の幅は、５μｍ以上５０μｍ以下であることが好ましい。
　パッド絶縁膜１１０は、ゲート電極８０の厚さおよびソース電極１００の厚さよりも大きい厚さを有していることが好ましい。パッド絶縁膜１１０の厚さは、ゲート電極８０の厚さおよびソース電極１００の厚さの総厚さよりも大きいことが好ましい。パッド絶縁膜１１０の厚さは、チップ２の厚さ未満であることが好ましい。パッド絶縁膜１１０の厚さは、３μｍ以上３５μｍ以下であってもよい。パッド絶縁膜１１０の厚さは、２５μｍ以下であることが好ましい。
　パッド絶縁膜１１０は、この形態では、チップ２側（層間膜７０側）からこの順に積層された無機絶縁膜１１８および有機絶縁膜１１９を含む積層構造を有している。パッド絶縁膜１１０は、無機絶縁膜１１８および有機絶縁膜１１９のうちの少なくとも１つを含んでいればよく、必ずしも無機絶縁膜１１８および有機絶縁膜１１９を同時に含む必要はない。
　無機絶縁膜１１８は、ゲート電極８０、ソース電極１００および層間膜７０を選択的に被覆し、ゲートパッド開口１１１の一部、ゲートサブパッド開口１１２の一部、第１ソースパッド開口１１３の一部、第２ソースパッド開口１１４の一部、第３ソースパッド開口１１５の一部、第４ソースパッド開口１１６の一部およびダイシングストリート１１７の一部を区画している。
　無機絶縁膜１１８は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。無機絶縁膜１１８は、層間膜７０とは異なる絶縁材料を含むことが好ましい。無機絶縁膜１１８は、窒化シリコン膜を含むことが好ましい。無機絶縁膜１１８は、層間膜７０の厚さ未満の厚さを有していることが好ましい。無機絶縁膜１１８の厚さは、０．１μｍ以上５μｍ以下であってもよい。
　有機絶縁膜１１９は、無機絶縁膜１１８を選択的に被覆し、ゲートパッド開口１１１の一部、ゲートサブパッド開口１１２の一部、第１ソースパッド開口１１３の一部、第２ソースパッド開口１１４の一部、第３ソースパッド開口１１５の一部、第４ソースパッド開口１１６の一部およびダイシングストリート１１７の一部を区画している。
　有機絶縁膜１１９は、ゲートパッド開口１１１の壁面において無機絶縁膜１１８を露出させていてもよい。有機絶縁膜１１９は、ゲートサブパッド開口１１２の壁面において無機絶縁膜１１８を露出させていてもよい。有機絶縁膜１１９は、第１ソースパッド開口１１３の壁面において無機絶縁膜１１８を露出させていてもよい。有機絶縁膜１１９は、第２ソースパッド開口１１４の壁面において無機絶縁膜１１８を露出させていてもよい。
　有機絶縁膜１１９は、第３ソースパッド開口１１５の壁面において無機絶縁膜１１８を露出させていてもよい。有機絶縁膜１１９は、第４ソースパッド開口１１６の壁面において無機絶縁膜１１８を露出させていてもよい。有機絶縁膜１１９は、ダイシングストリート１１７の壁面において無機絶縁膜１１８を露出させていてもよい。むろん、有機絶縁膜１１９は、無機絶縁膜１１８を露出させないように無機絶縁膜１１８の全域を被覆していてもよい。
　有機絶縁膜１１９は、熱硬化性樹脂以外の樹脂膜からなることが好ましい。有機絶縁膜１１９は、透光性樹脂または透明樹脂からなっていてもよい。有機絶縁膜１１９は、ネガティブタイプまたはポジティブタイプの感光性樹脂膜からなっていてもよい。有機絶縁膜１１９は、ポリイミド膜、ポリアミド膜またはポリベンゾオキサゾール膜からなることが好ましい。
　有機絶縁膜１１９は、無機絶縁膜１１８の厚さよりも大きい厚さを有していることが好ましい。有機絶縁膜１１９の厚さは、層間膜７０の厚さよりも大きいことが好ましい。有機絶縁膜１１９の厚さは、ゲート電極８０の厚さおよびソース電極１００の厚さよりも大きいことが特に好ましい。有機絶縁膜１１９の厚さは、３μｍ以上３０μｍ以下であってもよい。有機絶縁膜１１９の厚さは、２０μｍ以下であることが好ましい。
　半導体装置１は、第２主面４を被覆するドレイン電極１２０を含む。ドレイン電極１２０は「ドレインパッド」、「ドレインパッド電極」、「高電位パッド電極」等と称されてもよい。ドレイン電極１２０は、第２主面４から露出した第２半導体領域７とオーミック接触を形成している。ドレイン電極１２０は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。ドレイン電極１２０は、チップ２の周縁部を部分的に露出させるように第２主面４を被覆していてもよい。
　ソース電極１００およびドレイン電極１２０の間（第１主面３および第２主面４の間）に印加可能なブレークダウン電圧は、５００Ｖ以上であってもよい。ブレークダウン電圧は、６００Ｖ以上であってもよい。ブレークダウン電圧は、１０００Ｖ以上であってもよい。ブレークダウン電圧は、３０００Ｖ以上であってもよい。ブレークダウン電圧は、５０００Ｖ以下であってもよい。むろん、ブレークダウン電圧は、３０００Ｖ以下であってもよい。
　図２４は、ゲート抵抗ＲＧの電気的構成を示す回路図である。図２４に示されるように、ゲート配線８５は、ゲート抵抗ＲＧを介してゲートパッド８１に電気的に接続されている。ゲート抵抗ＲＧは、第１並列抵抗回路ＲＣ１および第２並列抵抗回路ＲＣ２の並列回路によって構成されている。
　第１並列抵抗回路ＲＣ１は、ゲートパッド８１および第１抵抗配線８６の間に電気的に介在され、並列接続された複数の第１抵抗部６０Ａによって構成されている。複数の第１抵抗部６０Ａは、互いに等しい抵抗値を有していてもよいし、互いに異なる抵抗値を有していてもよい。各第１抵抗部６０Ａの抵抗値は、第１抵抗部６０Ａ側において第１抵抗開口７２Ａおよび第２抵抗開口７２Ｂの間の距離を調節することによって調整可能である。
　第２並列抵抗回路ＲＣ２は、ゲートパッド８１および第２抵抗配線８７の間に電気的に介在され、並列接続された複数の第２抵抗部６０Ｂによって構成されている。複数の第２抵抗部６０Ｂは、互いに等しい抵抗値を有していてもよいし、互いに異なる抵抗値を有していてもよい。
　複数の第２抵抗部６０Ｂは、複数の第１抵抗部６０Ａと等しい抵抗値を有していてもよいし、複数の第１抵抗部６０Ａとは異なる抵抗値を有していてもよい。各第２抵抗部６０Ｂの抵抗値は、第２抵抗部６０Ｂ側において第１抵抗開口７２Ａおよび第２抵抗開口７２Ｂの間の距離を調節することによっても調整可能である。
　ゲート抵抗ＲＧの抵抗値は、第１並列抵抗回路ＲＣ１および第２並列抵抗回路ＲＣ２の合成抵抗によって定まる。第１並列抵抗回路ＲＣ１の抵抗値は、複数の第１抵抗部６０Ａの合成抵抗によって定まる。第１並列抵抗回路ＲＣ１の抵抗値は、複数の第１抵抗部６０Ａの抵抗値によって調節されてもよいし、複数の第１抵抗部６０Ａの個数によって調節されてもよい。第２並列抵抗回路ＲＣ２の抵抗値は、複数の第２抵抗部６０Ｂの合成抵抗によって定まる。第２並列抵抗回路ＲＣ２の抵抗値は、複数の第２抵抗部６０Ｂの抵抗値によって調節されてもよいし、複数の第２抵抗部６０Ｂの個数によって調節されてもよい。
　ゲート抵抗ＲＧは、必ずしも第１並列抵抗回路ＲＣ１および第２並列抵抗回路ＲＣ２の双方を同時に有している必要はなく、第１並列抵抗回路ＲＣ１および第２並列抵抗回路ＲＣ２のいずれか一方のみによって構成されていてもよい。このような形態は、第１抵抗開口７２Ａおよび第２抵抗開口７２Ｂの有無や、第１抵抗配線８６および第２抵抗配線８７の有無をレイアウトレベルで調節することによって実現される。
　たとえば、ゲート抵抗ＲＧが第２並列抵抗回路ＲＣ２のみからなる場合には、複数の第１抵抗部６０Ａからゲートパッド８１およびゲート配線８５が電気的に切り離される。この場合、第１抵抗部６０Ａ側において少なくとも第１抵抗開口７２Ａが取り除かれる。むろん、第２抵抗開口７２Ｂおよび第１抵抗配線８６のいずれか一方または双方が取り除かれてもよい。
　同様に、ゲート抵抗ＲＧが第１並列抵抗回路ＲＣ１のみからなる場合には、複数の第２抵抗部６０Ｂからゲートパッド８１およびゲート配線８５を電気的に切り離される。この場合、第２抵抗部６０Ｂ側において少なくとも第１抵抗開口７２Ａが取り除かれる。むろん、第２抵抗開口７２Ｂおよび第２抵抗配線８７のいずれか一方または双方が取り除かれてもよい。
　ゲート抵抗ＲＧは、スイッチング動作時におけるスイッチング速度を遅延させて、サージ電流を抑制する。つまり、ゲート抵抗ＲＧは、サージ電流に起因するノイズを抑制する。ゲート抵抗ＲＧは、第１主面３（活性面８）に形成されているため、半導体装置１に外付け接続されない。したがって、回路基板に実装される部品点数が削減される。
　ゲート抵抗ＲＧはチップ２の厚さ方向に組み込まれた複数のゲート構造２０（複数の第１ゲート構造２０Ａ）の一部を含むため、第１主面３に対するゲート抵抗ＲＧの専有面積は限定的になる。特に、ゲート抵抗ＲＧは、複数のゲート構造２０のうちの少なくとも１つ（この形態では複数）の第１ゲート構造２０Ａの一部を抵抗部６０として利用するため、ゲート抵抗ＲＧの専用の領域を第１主面３（活性面８）に別途設ける必要がない。したがって、ゲート抵抗ＲＧの導入に起因する活性領域１２の面積の縮小は抑制される。
　複数のゲート構造２０は、複数の第１ゲート構造２０Ａ、複数の第２ゲート構造２０Ｂおよび複数の第３ゲート構造２０Ｃを含む。複数の第１ゲート構造２０Ａは、抵抗部６０をそれぞれ有し、パッド領域５５内に配置されている。複数の第２ゲート構造２０Ｂは、抵抗部６０を有さず、パッド領域５５内に配置されている。複数の第３ゲート構造２０Ｃは、抵抗部６０を有さず、パッド領域５５外に配置されている。
　ゲートパッド８１は、複数の第３ゲート構造２０Ｃから間隔を空けてパッド領域５５内に配置され、複数の第１ゲート構造２０Ａおよび複数の第２ゲート構造２０Ｂを被覆している。ゲートパッド８１は、複数の第１ゲート構造２０Ａの抵抗部６０に電気的に接続されている。
　ゲート配線８５は、ゲートパッド８１から間隔を空けて複数の第１ゲート構造２０Ａの抵抗部６０を被覆し、複数の第１ゲート構造２０Ａの抵抗部６０を介してゲートパッド８１に電気的に接続されている。ゲート配線８５は、さらに、複数の第１ゲート構造２０Ａの抵抗部６０から当該抵抗部６０外の領域に引き回され、複数の第１ゲート構造２０Ａ、複数の第２ゲート構造２０Ｂおよび複数の第３ゲート構造２０Ｃに電気的に接続されている。
　つまり、複数の第１ゲート構造２０Ａ、複数の第２ゲート構造２０Ｂおよび複数の第３ゲート構造２０Ｃは、パッド領域５５の内外においてゲート電位によって制御される。したがって、パッド領域５５内（ゲートパッド８１の直下）における複数のゲート構造２０に起因する電界分布は、パッド領域５５外（ゲートパッド８１の直下外）における複数のゲート構造２０に起因する電界分布と同様になる。これにより、パッド領域５５の内外において、複数のゲート構造２０のレイアウトに起因する耐圧低下が抑制される。
　また、半導体装置１は、パッド領域５５の内外において複数のゲート構造２０に隣り合うように配置された複数のソース構造２５を含む。複数のソース構造２５は、パッド領域５５の内外においてソース電位によって制御される。したがって、パッド領域５５内における複数のソース構造２５に起因する電界分布は、パッド領域５５外における複数のソース構造２５に起因する電界分布と同様になる。これにより、パッド領域５５内の複数のソース構造２５のレイアウトに起因する耐圧低下が抑制される。
　以上、半導体装置１は、チップ２、トレンチ電極型の第１ゲート構造２０Ａ（ゲート構造２０）、ゲートパッド８１（パッド電極）、ゲート配線８５（配線電極）を含む。チップ２は、第１主面３を有している。第１ゲート構造２０Ａは、第１主面３に形成され、抵抗部６０を有している。
　ゲートパッド８１は、抵抗部６０に重なるように第１主面３の上に配置され、抵抗部６０に対する電気的な第１接続部（この形態では第１抵抗接続部８３および第２抵抗接続部８４）を有している。ゲート配線８５は、ゲートパッド８１とは異なる位置で抵抗部６０に重なるように第１主面３の上に配置され、抵抗部６０に対する電気的な第２接続部（この形態では第１抵抗配線８６および第２抵抗配線８７）を有している。ゲート配線８５は、抵抗部６０を介してゲートパッド８１に電気的に接続されている。
　この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１を提供できる。特に、この構成によれば、第１ゲート構造２０Ａの一部に抵抗部６０が組み込まれ、ゲートパッド８１が抵抗部６０に重なっているため、第１主面３において抵抗用の領域を別途設ける必要がない。したがって、抵抗を備えた構成においてチップ２の大型化を抑制できる。
　別視点において、半導体装置１は、チップ２、トレンチ電極型の第１ゲート構造２０Ａ（ゲート構造２０）、トレンチ電極型の第２ゲート構造２０Ｂ（ゲート構造２０）およびゲートパッド８１（パッド電極）を含む。チップ２は、第１主面３を有している。第１ゲート構造２０Ａは、第１主面３に形成され、抵抗部６０を有している。
　第２ゲート構造２０Ｂは、第１ゲート構造２０Ａから間隔を空けて第１主面３に形成されている。第２ゲート構造２０Ｂは、第１ゲート構造２０Ａとは異なり、抵抗部６０を有さない。ゲートパッド８１は、第１ゲート構造２０Ａの抵抗部６０および第２ゲート構造２０Ｂに重なるように第１主面３の上に配置されている。ゲートパッド８１は、抵抗部６０に対する電気的な接続部を有し、第２ゲート構造２０Ｂに対する電気的な接続部を有さない。
　この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１を提供できる。特に、この構成によれば、第２ゲート構造２０Ｂに抵抗部６０が組み込まれていないため、第２ゲート構造２０Ｂについては抵抗部６０に起因するデザインルールの制限を緩和できる。よって、この構成によれば、ゲートパッド８１の直下の領域に配置される複数のゲート構造２０に関してユニークな着想（レイアウト）を提供できると同時に、抵抗を備えた構成においてチップ２の大型化を抑制できる。
　別視点において、半導体装置１は、チップ２、トレンチ電極型の第１ゲート構造２０Ａ（ゲート構造２０）、トレンチ電極型の第３ゲート構造２０Ｃ（ゲート構造２０）およびゲートパッド８１（パッド電極）を含む。チップ２は、第１主面３を有している。第１ゲート構造２０Ａは、第１主面３に形成され、抵抗部６０を有している。
　第３ゲート構造２０Ｃは、第１ゲート構造２０Ａから間隔を空けて第１主面３に形成され、第１ゲート構造２０Ａとは異なり、抵抗部６０を有さない。ゲートパッド８１は、第１ゲート構造２０Ａの抵抗部６０に重なり、第３ゲート構造２０Ｃに重ならないように第１主面３の上に配置されている。ゲートパッド８１は、抵抗部６０に対する電気的な接続部を有し、第２ゲート構造２０Ｂに対する電気的な接続部を有さない。
　この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１を提供できる。特に、この構成によれば、第３ゲート構造２０Ｃに抵抗部６０が組み込まれていないため、第３ゲート構造２０Ｃについては抵抗部６０に起因するデザインルールの制限を緩和できる。よって、この構成によれば、ゲートパッド８１の直下の領域の内外に配置される複数のゲート構造２０に関してユニークな着想（レイアウト）を提供できると同時に、抵抗を備えた構成においてチップ２の大型化を抑制できる。
　別視点において、半導体装置１は、チップ２、トレンチ電極型の第１ゲート構造２０Ａ（ゲート構造２０）、トレンチ電極型の第２ゲート構造２０Ｂ（ゲート構造２０）、トレンチ電極型の第３ゲート構造２０Ｃ（ゲート構造２０）およびゲートパッド８１（パッド電極）を含む。チップ２は、第１主面３を有している。第１ゲート構造２０Ａは、第１主面３に形成され、抵抗部６０を有している。
　第２ゲート構造２０Ｂは、第１ゲート構造２０Ａから間隔を空けて第１主面３に形成されている。第２ゲート構造２０Ｂは、第１ゲート構造２０Ａとは異なり、抵抗部６０を有さない。第３ゲート構造２０Ｃは、第１ゲート構造２０Ａおよび第２ゲート構造２０Ｂから間隔を空けて第１主面３に形成されている。第３ゲート構造２０Ｃは、第１ゲート構造２０Ａとは異なり、抵抗部６０を有さない。
　ゲートパッド８１は、第１ゲート構造２０Ａの抵抗部６０および第２ゲート構造２０Ｂに重なり、第３ゲート構造２０Ｃに重ならないように第１主面３の上に配置されている。ゲートパッド８１は、抵抗部６０に対する電気的な接続部を有し、第２ゲート構造２０Ｂおよび第３ゲート構造２０Ｃに対する電気的な接続部を有さない。
　この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１を提供できる。特に、この構成によれば、第２ゲート構造２０Ｂおよび第３ゲート構造２０Ｃに抵抗部６０が組み込まれていないため、第２ゲート構造２０Ｂおよび第３ゲート構造２０Ｃについては抵抗部６０に起因するデザインルールの制限を緩和できる。よって、この構成によれば、ゲートパッド８１の直下の領域の内外に配置される複数のゲート構造２０に関してユニークな着想（レイアウト）を提供できると同時に、抵抗を備えた構成においてチップ２の大型化を抑制できる。
　別視点において、半導体装置１は、チップ２、活性台地１１（メサ部）およびトレンチ電極型の第１ゲート構造２０Ａ（ゲート構造２０）を含む。チップ２は、第１主面３を有している。活性台地１１は、活性面８（第１面部）、外周面９（第２面部）および第１～第４接続面１０Ａ～１０Ｄ（接続面部）によって第１主面３に区画されている。活性面８は、第１主面３の内方に位置している。外周面９は、活性面８外において厚さ方向に窪んでいる。第１～第４接続面１０Ａ～１０Ｄは、活性面８および外周面９を接続している。第１ゲート構造２０Ａは、活性面８に形成され、抵抗部６０を有している。
　この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１を提供できる。特に、この構成によれば、活性面８に第１ゲート構造２０Ａが配置されているため、外周面９側の電気的特性やレイアウトが第１ゲート構造２０Ａのレイアウトによって制限されることを抑制できる。
　別視点において、半導体装置１は、チップ２、トレンチ電極型の複数のゲート構造２０、層間膜７０、ゲートパッド８１（パッド電極）およびゲート配線８５（配線電極）を含む。チップ２は、第１主面３を有している。ゲート構造２０は、第１主面３に形成されている。層間膜７０は、第１主面３の上で複数のゲート構造２０を被覆している。
　ゲートパッド８１は、少なくとも１つのゲート構造２０に重なるように層間膜７０の上に配置され、層間膜７０を貫通して少なくとも１つのゲート構造２０に電気的に接続されている。ゲート配線８５は、ゲートパッド８１から間隔を空けて層間膜７０の上に配置され、層間膜７０を貫通して少なくとも１つのゲート構造２０に電気的に接続されている。ゲート配線８５は、少なくとも１つのゲート構造２０の一部を介してゲートパッド８１に電気的に接続されている。
　この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１を提供できる。特に、この構成によれば、ゲートパッド８１およびゲート配線８５に電気的に接続されるゲート構造２０の個数の調節によって、ゲートパッド８１およびゲート配線８５の間の抵抗値を調節できる。
　別視点において、半導体装置１は、チップ２、トレンチ電極型の第１ゲート構造２０Ａ（ゲート構造２０）およびトレンチ電極型のソース構造２５（電極構造）を含む。チップ２は、第１主面３を有している。第１ゲート構造２０Ａは、第１主面３に形成され、抵抗部６０を有している。ソース構造２５は、第１ゲート構造２０Ａに隣り合うように第１主面３に形成されている。
　この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１を提供できる。特に、この構成によれば、ゲート構造２０の周囲における電気的特性（たとえば電界強度等）をソース構造２５によって調節できる。
　このような構成において、半導体装置１は、ソース構造２５から間隔を空けて第１ゲート構造２０Ａの抵抗部６０を被覆する抵抗電極６５を含むことが好ましい。たとえば、第１ゲート構造２０Ａよりも深いソース構造２５を形成し、第１ゲート構造２０Ａおよびソース構造２５を電気的に接続する抵抗電極６５を形成することも考えられる。つまり、第１ゲート構造２０Ａに隣り合うソース構造２５を抵抗の一部として利用することも考えられる。
　この場合、ソース構造２５は抵抗として機能することから、ソース構造２５に対しては第１ゲート構造２０Ａに対する信頼性と同レベルの信頼性が要求される。一般的に、比較的深いトレンチ構造のプロセス難易度は、比較的浅いトレンチ構造のプロセス難易度よりも高い。
　そのため、比較的深いソース構造２５に対して生じ得るプロセス誤差は、比較的浅い第１ゲート構造２０Ａに生じ得るプロセス誤差よりも大きい。第１ゲート構造２０Ａに生じ得るプロセス誤差としては、第１トレンチ２１の深さや第１絶縁膜２２の膜厚等に生じ得るプロセス誤差が例示される。ソース構造２５に生じ得るプロセス誤差としては、第２トレンチ２６の深さや第２絶縁膜２７の膜厚等に生じ得るプロセス誤差が例示される。
　したがって、ソース構造２５を別の抵抗用のトレンチ構造として利用した場合、ソース構造２５の電気的特性がプロセス誤差に起因して第１ゲート構造２０Ａの電気的特性よりも劣る可能性が生じる。このような問題は、ソース構造２５に対して厳密なプロセス条件を課すことによって解消できるかもしれない。しかし、このような設計変更は、プロセス難易度をさらに高めるため、コスト負担の増大につながる。
　この点、第１ゲート構造２０Ａからソース構造２５を電気的に切り離した構成によれば、ソース構造２５から切り離して抵抗部６０を設計でき、抵抗部６０から切り離してソース構造２５を設計できる。よって、ソース構造２５に起因する抵抗部６０の信頼性の低下を抑制でき、抵抗部６０に起因するソース構造２５の信頼性の低下を抑制できる。
　別視点において、半導体装置１は、チップ２、トレンチ電極型の第１ゲート構造２０Ａ（ゲート構造２０）およびトレンチ電極型の側端構造３０（電極構造）を含む。チップ２は、第１主面３を有している。第１ゲート構造２０Ａは、第１主面３に第１方向Ｘに延びる帯状に形成され、抵抗部６０を有している。側端構造３０は、第１ゲート構造２０Ａから第１方向Ｘに間隔を空けて第１主面３に形成され、第１ゲート構造２０Ａとは異なる電位（ソース電位）が付与される。
　この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１を提供できる。特に、この構成によれば、第１ゲート構造２０Ａの周囲における電気的特性（たとえば電界強度等）を側端構造３０によって調節できる。
　別視点において、半導体装置１は、チップ２、トレンチ電極型の第１ゲート構造２０Ａ（ゲート構造２０）、トレンチ電極型のソース構造２５（第１電極構造）およびトレンチ電極型の側端構造３０（第２電極構造）を含む。チップ２は、第１主面３を有している。第１ゲート構造２０Ａは、第１主面３に形成され、抵抗部６０を有している。
　ソース構造２５は、第１ゲート構造２０Ａから一方方向（第２方向Ｙ）に間隔を空けて第１主面３に形成され、第１ゲート構造２０Ａとは異なる電位（ソース電位）が付与される。側端構造３０は、第１ゲート構造２０Ａから一方方向に直交する直交方向（第１方向Ｘ）に間隔を空けて第１主面３に形成され、第１ゲート構造２０Ａとは異なる電位（ソース電位）が付与される。
　この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１を提供できる。特に、この構成によれば、第１ゲート構造２０Ａの周囲における電気的特性（たとえば電界強度等）をソース構造２５および側端構造３０によって調節できる。
　別視点において、半導体装置１は、チップ２、トレンチ電極型の第１ゲート構造２０Ａ（ゲート構造２０）、ゲートパッド８１（パッド電極）およびパッド絶縁膜１１０を含む。チップ２は、第１主面３を有している。第１ゲート構造２０Ａは、第１主面３に形成され、抵抗部６０を部分的に有している。
　ゲートパッド８１は、抵抗部６０に重なるように第１主面３の上に配置され、抵抗部６０に対する電気的な接続部である第１抵抗接続部８３（第２抵抗接続部８４）を有している。パッド絶縁膜１１０は、ゲートパッド８１の第１抵抗接続部８３（第２抵抗接続部８４）を被覆し、ゲートパッド８１の第１抵抗接続部８３（第２抵抗接続部８４）外の領域を露出させるゲートパッド開口１１１を有している。
　この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１を提供できる。特に、この構成によれば、第１抵抗接続部８３（第２抵抗接続部８４）をパッド絶縁膜１１０によって保護できる。これにより、第１抵抗接続部８３（第２抵抗接続部８４）の剥離が抑制され、抵抗部６０に対するゲートパッド８１の接続不良が抑制される。
　別視点において、半導体装置１は、ゲートパッド８１、ゲート配線８５、および、ゲート抵抗ＲＧを含む。ゲート配線８５は、ゲートパッド８１から物理的に分離されている。ゲート抵抗ＲＧは、複数の抵抗部６０（抵抗要素）を含む第１並列抵抗回路ＲＣ１（第２並列抵抗回路ＲＣ２）を有し、ゲートパッド８１およびゲート配線８５の間に電気的に介在されている。
　この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１を提供できる。特に、このような構成によれば、複数の抵抗部６０の抵抗値や個数を調整することによってゲート抵抗ＲＧの抵抗値を調節できる。
　このような構成において、複数の抵抗部６０は、トレンチ電極型の複数のゲート構造２０の一部を利用してそれぞれ形成されていることが好ましい。ゲート抵抗ＲＧは、複数の抵抗部６０（第１抵抗部６０Ａ）を含む第１並列抵抗回路ＲＣ１、および、複数の抵抗部６０（第２抵抗部６０Ｂ）を含み、第１並列抵抗回路ＲＣ１に並列接続された第２並列抵抗回路ＲＣ２を有していてもよい。
　半導体装置１に係るレイアウトは、とりわけ、ＳｉＣ単結晶を含むチップ２が採用される場合において有効である。半導体装置１に係るレイアウトは、ＳｉＣ半導体装置（ワイドバンドギャップ半導体装置）における抵抗に付随したデザインに対して種々の観点から電気的特性の向上に寄与する種々の着想を提供する。
　図２５は、図１９の一要部を第２レイアウト例に係る第１ゲート構造２０Ａと共に示す拡大平面図である。第１レイアウト例では、各第１ゲート構造２０Ａの抵抗部６０が複数の抵抗電極６５（第１抵抗電極６５Ａおよび第２抵抗電極６５Ｂ）によって被覆されていた。
　これに対して、第２レイアウト例では、各第１ゲート構造２０Ａの抵抗部６０が単一の抵抗電極６５によって被覆されている。以下では、第１抵抗部６０Ａ側の構成が説明され、第２抵抗部６０Ｂ側の説明は省略される。第２抵抗部６０Ｂ側の説明については、以下の説明において、「第１抵抗部６０Ａ」を「第２抵抗部６０Ｂ」に置き換えることによって得られる。
　複数の抵抗電極６５は、パッド領域５５の一方側（第３側面５Ｃ側）の一辺および第１ゲート構造２０Ａの交差部にそれぞれ設けられている。複数の抵抗電極６５は、パッド領域５５の内外の領域に跨るように設けられ、パッド領域５５内に位置する電気的な第１電極端部１２１、および、パッド領域５５外に位置する電気的な第２電極端部１２２を有している。
　複数の抵抗電極６５は、対応する１つの第１抵抗部６０Ａを単一の被覆対象として膜状に被覆し、対応する１つの第１抵抗部６０Ａに電気的に接続されている。換言すると、各抵抗電極６５は、各抵抗部６０に対して１対１の対応関係で設けられている。複数の抵抗電極６５は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに互いに対向している。つまり、複数の抵抗電極６５は、平面視において複数の第１抵抗部６０Ａに沿って延びるストライプ状に配列されている。
　各抵抗電極６５は、対応する第１抵抗部６０Ａの第１端部６１および第２端部６２を被覆している。具体的には、各抵抗電極６５の第１電極端部１２１は対応する第１抵抗部６０Ａの第１端部６１を被覆し、各抵抗電極６５の第２電極端部１２２は対応する第１抵抗部６０Ａの第２端部６２を被覆している。つまり、各抵抗電極６５は、第１レイアウト例に係る第１抵抗電極６５Ａおよび第２抵抗電極６５Ｂが一体的に形成されたレイアウトを有している。
　複数の抵抗電極６５は、被覆対象外の抵抗部６０を被覆する別の抵抗電極６５から第２方向Ｙに間隔を空けて配置されている。複数の抵抗電極６５は、複数のソース構造２５から第２方向Ｙに間隔を空けて配置され、複数のソース構造２５を露出させている。つまり、複数の抵抗電極６５は、平面視において第２方向Ｙに複数のソース構造２５と交互に配列されている。
　各抵抗電極６５は、対応する第１ゲート構造２０Ａの抵抗部６０以外の領域（第１埋設電極２３）を露出させている。つまり、各抵抗電極６５は、ゲート接続電極５３から第１方向Ｘに間隔を空けて対応する第１ゲート構造２０Ａを被覆し、対応する第１ゲート構造２０Ａに沿って対応するゲート接続電極５３に対向している。各抵抗電極６５は、対応するゲート接続電極５３との間から第１埋設電極２３を露出させている。
　複数の抵抗電極６５は、第２方向Ｙに複数の第２ゲート構造２０Ｂに対向する部分を有している。複数の抵抗電極６５の第１電極端部１２１は、第２方向Ｙに第２ゲート構造２０Ｂ側のゲート接続電極５３に対向しない。複数の抵抗電極６５の第２電極端部１２２は、この形態では、第２方向Ｙに第２ゲート構造２０Ｂ側の複数のゲート接続電極５３に対向している。
　つまり、複数の抵抗電極６５は、第２ゲート構造２０Ｂ側の複数のゲート接続電極５３と第２方向Ｙに延びる同一直線上に位置する部分を有している。むろん、複数の抵抗電極６５は、第２ゲート構造２０Ｂ側の複数のゲート接続電極５３に第２方向Ｙに対向しないように、複数のゲート接続電極５３を第２方向Ｙに結ぶ直線から第１方向Ｘにずれて形成されていてもよい。抵抗電極６５の他の構成は、第１レイアウト例の場合と同様である。
　前述の複数の第１抵抗開口７２Ａは、この形態では、複数の抵抗電極６５の第１電極端部１２１をそれぞれ露出させている。前述の複数の第２抵抗開口７２Ｂは、この形態では、複数の抵抗電極６５の第２電極端部１２２をそれぞれ露出させている。前述のゲートパッド８１は、複数の第１抵抗開口７２Ａ内において複数の抵抗電極６５の第１電極端部１２１にそれぞれ電気的に接続されている。前述のゲート配線８５（第１抵抗配線８６および第２抵抗配線８７）は、複数の第２抵抗開口７２Ｂ内において複数の抵抗電極６５の第２電極端部１２２にそれぞれ電気的に接続されている。
　図２６は、図１８の一要部を第３レイアウト例に係る第１ゲート構造２０Ａと共に示す拡大平面図である。第１レイアウト例では、各第１ゲート構造２０Ａの抵抗部６０が複数の抵抗電極６５（第１抵抗電極６５Ａおよび第２抵抗電極６５Ｂ）によって被覆されていた。これに対して、第３レイアウト例では、各第１ゲート構造２０Ａの抵抗部６０が抵抗電極６５によって被覆されていない。このような構成が採用されてもよい。
　以下、チップ２の他の形態例が示される。図２７は、チップ２の他の形態例を示す断面図である。図２７を参照して、半導体装置１は、チップ２の内部において第１半導体領域６よりも薄い第２半導体領域７を含んでいてもよい。つまり、チップ２は、半導体基板よりも厚いエピタキシャル層を含んでいてもよい。
　第１半導体領域６は、１μｍ以上５０μｍ以下（好ましくは５μｍ以上２５μｍ以下）の厚さを有していてもよい。第２半導体領域７は、０．１μｍ以上５０μｍ未満の厚さを有していてもよい。第２半導体領域７の厚さは、５μｍ以上（好ましくは１０μｍ以上）であってもよい。
　図２８は、チップ２の他の形態例を示す断面図である。図２８を参照して、半導体装置１は、チップ２の内部において第２半導体領域７を有さず、第１半導体領域６のみを含んでいてもよい。この場合、第１半導体領域６は、チップ２の第１主面３、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。つまり、チップ２は、この形態では、半導体基板を有さず、エピタキシャル層からなる単層構造を有している。第１半導体領域６は、１μｍ以上５０μｍ以下（好ましくは５μｍ以上２５μｍ以下）の厚さを有していてもよい。
　前述の形態はさらに他の形態で実施できる。たとえば、前述の形態では、パッド領域５５（ゲートパッド８１）が、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ライン上に位置する形態が示された。しかし、パッド領域５５（ゲートパッド８１）は、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ラインに対して第１方向Ｘの一方側または他方側にずれて配置されていてもよい。
　この場合、パッド領域５５（ゲートパッド８１）は、平面視において活性面８の任意の角部に配置されていてもよい。むろん、パッド領域５５（ゲートパッド８１）は、平面視において活性面８の中央部に配置されていてもよい。
　前述の形態では、ゲート配線８５が第３ライン配線９２を含む例が示された。しかし、第３ライン配線９２を有さないゲート配線８５が採用されてもよい。この場合、ソースパッド１０１の第１ソースパッド１０１Ａおよび第２ソースパッド１０１Ｂは、一体的に形成されていてもよい。
　前述の形態では、ゲートパッド８１が層間膜７０を貫通して（抵抗開口７２を介して）抵抗電極６５に接続された例が示された。たとえば、このような接続形態の他の例として、ゲートパッド８１は、層間膜７０（抵抗開口７２）に埋設されたビア電極を介して抵抗電極６５に接続されていてもよい。
　前述の形態では、ゲート配線８５が層間膜７０を貫通して（抵抗開口７２を介して）抵抗電極６５に接続された例が示された。たとえば、このような接続形態の他の例として、ゲート配線８５は、層間膜７０（抵抗開口７２）に埋設されたビア電極を介して抵抗電極６５に接続されていてもよい。同様に、ゲート配線８５は、層間膜７０（ゲート開口７１）に埋設されたビア電極を介してゲート構造２０（ゲート接続電極５３）に接続されていてもよい。
　前述の形態では、ソースパッド１０１が層間膜７０を貫通して（ソース開口７３を介して）ソース構造２５に接続された例が示された。たとえば、このような接続形態の他の例として、ソースパッド１０１は、層間膜７０（ソース開口７３）に埋設されたビア電極を介してソース構造２５に接続されていてもよい。
　たとえば、これらの接続例において、ビア電極は、バリア電極膜（たとえばＴｉ系金属膜）を介して層間膜７０（抵抗開口７２）に埋設されたビア本体電極（たとえばＷ系金属）を含んでいてもよい。
　前述の形態では、「ｎ型」の半導体領域の導電型が「ｐ型」に反転され、「ｐ型」の半導体領域の導電型が「ｎ型」に反転された構造が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の形態では、ｎ型の第２半導体領域７が示された。しかし、ｐ型の第２半導体領域７が採用されてもよい。この場合、ＭＩＳＦＥＴ構造に代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）構造が形成される。この場合、前述の説明において、ＭＩＳＦＥＴ構造の「ソース」がＩＧＢＴ構造の「エミッタ」に置き換えられ、ＭＩＳＦＥＴ構造の「ドレイン」がＩＧＢＴ構造の「コレクタ」に置き換えられる。ｐ型の第２半導体領域７はイオン注入法によってチップ２の第２主面４の表層部に導入されたｐ型不純物を含む不純物領域であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の形態における対応構成要素等を表すが、各項目（Clause）の範囲を前述の形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「ワイドバンドギャップ半導体装置」、「ＳｉＣ半導体装置」、「半導体スイッチング装置」、「ＭＩＳＦＥＴ装置」、「ＩＧＢＴ装置」等に置き換えられてもよい。
　［Ａ１］主面（３）を有するチップ（２）と、前記主面（３）に形成され、抵抗部（６０、６０Ａ、６０Ｂ）を有するトレンチ電極型のゲート構造（２０、２０Ａ）と、前記抵抗部（６０、６０Ａ、６０Ｂ）に重なるように前記主面（３）の上に配置され、前記抵抗部（６０、６０Ａ、６０Ｂ）に対する電気的な第１接続部（８３、８４）を有するパッド電極（８１）と、前記パッド電極（８１）とは異なる位置で前記抵抗部（６０、６０Ａ、６０Ｂ）に重なるように前記主面（３）の上に配置され、前記抵抗部（６０、６０Ａ、６０Ｂ）に対する電気的な第２接続部（８６、８７）を有し、前記抵抗部（６０、６０Ａ、６０Ｂ）を介して前記パッド電極（８１）に電気的に接続された配線電極（８５）と、を含む、半導体装置（１）。
　［Ａ２］前記チップ（２）は、ワイドバンドギャップ半導体チップ（２）である、Ａ１に記載の半導体装置（１）。
　［Ａ３］前記チップ（２）は、ＳｉＣチップ（２）である、Ａ２に記載の半導体装置（１）。
　［Ａ４］前記配線電極（８５）は、前記ゲート構造（２０、２０Ａ）のうちの前記抵抗部（６０、６０Ａ、６０Ｂ）以外の部分に対する電気的な接続部（９０、９１）を有している、Ａ１～Ａ３のいずれか一つに記載の半導体装置（１）。
　［Ａ５］前記ゲート構造（２０、２０Ａ）のうちの前記抵抗部（６０、６０Ａ、６０Ｂ）以外の部分を選択的に被覆するゲート接続電極（５３）をさらに含み、前記配線電極（８５）は、前記ゲート接続電極（５３）を介して前記ゲート構造（２０、２０Ａ）のうちの前記抵抗部（６０、６０Ａ、６０Ｂ）以外の部分に電気的に接続されている、Ａ４に記載の半導体装置（１）。
　［Ａ６］前記抵抗部（６０、６０Ａ、６０Ｂ）をそれぞれ有する複数の前記ゲート構造（２０、２０Ａ）が形成され、前記パッド電極（８１）は、複数の前記抵抗部（６０、６０Ａ、６０Ｂ）に対する複数の前記第１接続部（８３、８４）を有し、前記配線電極（８５）は、複数の前記抵抗部（６０、６０Ａ、６０Ｂ）に対する複数の前記第２接続部（８６、８７）を有している、Ａ１～Ａ５のいずれか一つに記載の半導体装置（１）。
　［Ａ７］前記配線電極（８５）は、前記パッド電極（８１）と共に複数の前記抵抗部（６０、６０Ａ、６０Ｂ）を並列に接続している、Ａ６に記載の半導体装置（１）。
　［Ａ８］複数の前記ゲート構造（２０、２０Ａ）は、複数の前記抵抗部（６０、６０Ａ、６０Ｂ）が同一直線上に位置するように間隔を空けて配列されている、Ａ６またはＡ７に記載の半導体装置（１）。
　［Ａ９］前記主面（３）の表層部において前記ゲート構造（２０、２０Ａ）のうちの前記抵抗部（６０、６０Ａ、６０Ｂ）外の部分に沿う領域に形成されたチャネルをさらに含む、Ａ１～Ａ８のいずれか一つに記載の半導体装置（１）。
　［Ａ１０］前記チャネルは、前記主面（３）の表層部において前記ゲート構造（２０、２０Ａ）のうち前記抵抗部（６０、６０Ａ、６０Ｂ）に沿う領域にも形成されている、Ａ９に記載の半導体装置（１）。
　［Ａ１１］前記チャネルに重なるように前記パッド電極（８１）および前記配線電極（８５）から間隔を空けて前記主面（３）の上に配置され、前記チャネルに対する電気的な接続部を有するチャネルパッド電極（１０１）をさらに含む、Ａ８またはＡ９に記載の半導体装置（１）。
　［Ａ１２］前記チャネルパッド電極（１０１）は、前記ゲート構造（２０、２０Ａ）に重なるように前記主面（３）の上に配置されている、Ａ１１に記載の半導体装置（１）。
　［Ａ１３］前記抵抗部（６０、６０Ａ、６０Ｂ）を被覆する少なくとも１つの抵抗電極（６５、６５Ａ、６５Ｂ）をさらに含み、前記パッド電極（８１）の前記第１接続部（８３、８４）は、前記抵抗電極（６５、６５Ａ、６５Ｂ）を介して前記抵抗部（６０、６０Ａ、６０Ｂ）に電気的に接続され、前記配線電極（８５）の前記第２接続部（８６、８７）は、前記抵抗電極（６５、６５Ａ、６５Ｂ）を介して前記抵抗部（６０、６０Ａ、６０Ｂ）に電気的に接続されている、Ａ１～Ａ１２のいずれか一つに記載の半導体装置（１）。
　［Ａ１４］前記ゲート構造（２０、２０Ａ）に隣り合うように前記主面（３）に形成されたトレンチ電極型のソース構造（２５）をさらに含み、前記パッド電極（８１）は、前記ソース構造（２５）に重なっている、Ａ１～Ａ１３のいずれか一つに記載の半導体装置（１）。
　［Ａ１５］前記配線電極（８５）は、前記ソース構造（２５）に重なっている、Ａ１４に記載の半導体装置（１）。
　［Ａ１６］前記パッド電極（８１）を選択的に被覆し、前記パッド電極（８１）を部分的に露出させるパッド開口（１１１）を有するパッド絶縁膜１１０をさらに含む、Ａ１～Ａ１５のいずれか一つに記載の半導体装置（１）。
　［Ａ１７］前記パッド絶縁膜１１０は、前記パッド電極（８１）の前記第１接続部（８３、８４）を挟んで前記抵抗部（６０、６０Ａ、６０Ｂ）に部分的に対向し、前記パッド電極（８１）の前記第１接続部（８３、８４）以外の部分を露出させている、Ａ１６に記載の半導体装置（１）。
　［Ａ１８］前記パッド絶縁膜１１０は、前記配線電極（８５）の前記第２接続部（８６、８７）を挟んで前記抵抗部（６０、６０Ａ、６０Ｂ）に部分的に対向している、Ａ１６またはＡ１７に記載の半導体装置（１）。
　［Ａ１９］前記主面（３）の表層部に形成された第１導電型（ｎ型）の半導体領域（６）と、前記半導体領域（６）の表層部に形成された第２導電型（ｐ型）の不純物領域（１８）と、をさらに含み、前記ゲート構造（２０、２０Ａ）は、前記半導体領域（６）に至るように前記不純物領域（１８）を貫通している、Ａ１～Ａ１８のいずれか一つに記載の半導体装置（１）。
　［Ａ２０］前記主面（３）の表層部において前記ゲート構造（２０、２０Ａ）の壁面に沿う領域に形成された第２導電型（ｐ型）のウェル領域（４１）をさらに含む、Ａ１９に記載の半導体装置（１）。
　［Ｂ１］主面（３）を有するチップ（２）と、前記主面（３）に形成され、抵抗部（６０、６０Ａ、６０Ｂ）を有するトレンチ電極型の第１ゲート構造（２０Ａ）と、前記第１ゲート構造（２０Ａ）から間隔を空けて前記主面（３）に形成され、前記抵抗部（６０、６０Ａ、６０Ｂ）を有さないトレンチ電極型の第２ゲート構造（２０Ｂ）と、前記第１ゲート構造（２０Ａ）の前記抵抗部（６０、６０Ａ、６０Ｂ）および前記第２ゲート構造（２０Ｂ）に重なるように前記主面（３）の上に配置され、前記抵抗部（６０、６０Ａ、６０Ｂ）に対する電気的な接続部（８３、８４）を有し、前記第２ゲート構造（２０Ｂ）に対する電気的な接続部を有さないパッド電極（８１）と、を含む、半導体装置（１）。
　［Ｂ２］少なくとも１つの前記第１ゲート構造（２０Ａ）が前記主面（３）に形成され、前記第１ゲート構造（２０Ａ）の個数よりも多い個数の前記第２ゲート構造（２０Ｂ）が前記主面（３）に形成されている、Ｂ１に記載の半導体装置（１）。
　［Ｂ３］前記第２ゲート構造（２０Ｂ）は、前記第１ゲート構造（２０Ａ）の深さ（Ｄ１）とほぼ等しい深さ（Ｄ１）を有している、Ｂ１またはＢ２に記載の半導体装置（１）。
　［Ｂ４］前記第２ゲート構造（２０Ｂ）は、前記第１ゲート構造（２０Ａ）の幅（Ｗ１）とほぼ等しい幅（Ｗ１）を有している、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置（１）。
　［Ｂ５］前記パッド電極（８１）から間隔を空けて前記主面（３）の上に配置され、前記抵抗部（６０、６０Ａ、６０Ｂ）に対する電気的な接続部（８６、８７）を有し、前記抵抗部（６０、６０Ａ、６０Ｂ）を介して前記パッド電極（８１）に電気的に接続された配線電極（８５）をさらに含む、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置（１）。
　［Ｂ６］前記配線電極（８５）は、前記第１ゲート構造（２０Ａ）のうちの前記抵抗部（６０、６０Ａ、６０Ｂ）以外の部分に対する電気的な接続部（９０、９１）を有している、Ｂ５に記載の半導体装置（１）。
　［Ｂ７］前記配線電極（８５）は、前記第２ゲート構造（２０Ｂ）に対する電気的な接続部（９０、９１）を有している、Ｂ５またはＢ６に記載の半導体装置（１）。
　［Ｂ８］前記第２ゲート構造（２０Ｂ）を選択的に被覆するゲート接続電極（５３）をさらに含み、前記配線電極（８５）は、前記ゲート接続電極（５３）を介して前記第２ゲート構造（２０Ｂ）に電気的に接続されている、Ｂ５～Ｂ７のいずれか一つに記載の半導体装置（１）。
　［Ｂ９］前記抵抗部（６０、６０Ａ、６０Ｂ）を選択的に被覆する配線側電極膜（６５、６５Ｂ）をさらに含み、前記配線電極（８５）は、前記配線側電極膜（６５、６５Ｂ）を介して前記抵抗部（６０、６０Ａ、６０Ｂ）に電気的に接続されている、Ｂ５～Ｂ８のいずれか一つに記載の半導体装置（１）。
　［Ｂ１０］前記抵抗部（６０、６０Ａ、６０Ｂ）を選択的に被覆するパッド側電極膜（６５、６５Ａ）をさらに含み、前記パッド電極（８１）は、前記パッド側電極膜（６５、６５Ａ）を介して前記抵抗部（６０、６０Ａ、６０Ｂ）に電気的に接続されている、Ｂ１～Ｂ９のいずれか一つに記載の半導体装置（１）。
　［Ｂ１１］前記第１ゲート構造（２０Ａ）および前記第２ゲート構造（２０Ｂ）から間隔を空けて前記主面（３）に形成され、前記抵抗部（６０、６０Ａ、６０Ｂ）を有さないトレンチ電極型の第３ゲート構造（２０Ｃ）をさらに含み、前記パッド電極（８１）は、前記第３ゲート構造（２０Ｃ）に重ならないように前記主面（３）の上に配置され、前記第３ゲート構造（２０Ｃ）に対する電気的な接続部を有さない、Ｂ１～Ｂ１０のいずれか一つに記載の半導体装置（１）。
　［Ｂ１２］前記主面（３）において前記第１ゲート構造（２０Ａ）および前記第２ゲート構造（２０Ｂ）の間の領域に形成され、前記第１ゲート構造（２０Ａ）および前記第２ゲート構造（２０Ｂ）とは異なる電位が付与されるトレンチ電極型の電極構造（２５）をさらに含み、前記パッド電極（８１）は、前記電極構造（２５）に重なっている、Ｂ１～Ｂ１１のいずれか一つに記載の半導体装置（１）。
　［Ｂ１３］前記電極構造（２５）は、前記第１ゲート構造（２０Ａ）の深さ（Ｄ１）以上の深さ（Ｄ２）を有している、Ｂ１２に記載の半導体装置（１）。
　［Ｂ１４］前記電極構造（２５）は、前記第１ゲート構造（２０Ａ）の幅（Ｗ１）以上の幅（Ｗ２）を有している、Ｂ１２またはＢ１３に記載の半導体装置（１）。
　［Ｂ１５］前記電極構造（２５）は、ソース電位が付与されるソース構造（２５）である、Ｂ１２～Ｂ１４のいずれか一つに記載の半導体装置（１）。
　［Ｂ１６］前記電極構造（２５）に重なるように前記パッド電極（８１）から間隔を空けて前記主面（３）の上に配置され、前記電極構造（２５）に対する電気的な接続部を有する異電位パッド電極（１０１）をさらに含む、Ｂ１２～Ｂ１５のいずれか一つに記載の半導体装置（１）。
　［Ｂ１７］前記異電位パッド電極（１０１）は、前記パッド電極（８１）とは異なる位置で前記第１ゲート構造（２０Ａ）に重なっている、Ｂ１６に記載の半導体装置（１）。
　［Ｂ１８］前記主面（３）の表層部に形成された第１導電型（ｎ型）の半導体領域（６）と、前記半導体領域（６）の表層部に形成された第２導電型（ｐ型）の不純物領域（１８）と、をさらに含み、前記第１ゲート構造（２０Ａ）は、前記半導体領域（６）に至るように前記不純物領域（１８）を貫通し、前記第２ゲート構造（２０Ｂ）は、前記半導体領域（６）に至るように前記不純物領域（１８）を貫通している、Ｂ１～Ｂ１７のいずれか一つに記載の半導体装置（１）。
　［Ｂ１９］前記主面（３）の表層部において前記第１ゲート構造（２０Ａ）の壁面に沿う領域に形成された第２導電型（ｐ型）の第１ウェル領域（４１）と、前記主面（３）の表層部において前記第２ゲート構造（２０Ｂ）の壁面に沿う領域に形成された第２導電型（ｐ型）の第２ウェル領域（４１）と、をさらに含む、Ｂ１８に記載の半導体装置（１）。
　［Ｂ２０］前記チップ（２）は、ワイドバンドギャップ半導体チップ（２）である、Ｂ１～Ｂ１９のいずれか一つに記載の半導体装置（１）。
　［Ｃ１］主面（３）を有するチップ（２）と、前記主面（３）に形成され、抵抗部（６０、６０Ａ、６０Ｂ）を有するトレンチ電極型の第１ゲート構造（２０Ａ）と、前記第１ゲート構造（２０Ａ）から間隔を空けて前記主面（３）に形成され、前記抵抗部（６０、６０Ａ、６０Ｂ）を有さないトレンチ電極型の第２ゲート構造（２０Ｃ）と、前記第１ゲート構造（２０Ａ）の前記抵抗部（６０、６０Ａ、６０Ｂ）に重なり、前記第２ゲート構造（２０Ｃ）に重ならないように前記主面（３）の上に配置され、前記抵抗部（６０、６０Ａ、６０Ｂ）に対する電気的な接続部（８３、８４）を有し、前記第２ゲート構造（２０Ｃ）に対する電気的な接続部を有さないパッド電極（８１）と、を含む、半導体装置（１）。
　［Ｃ２］少なくとも１つの前記第１ゲート構造（２０Ａ）が前記主面（３）に形成され、前記第１ゲート構造（２０Ａ）の個数よりも多い個数の前記第２ゲート構造（２０Ｃ）が前記主面（３）に形成されている、Ｃ１に記載の半導体装置（１）。
　［Ｃ３］前記第２ゲート構造（２０Ｃ）は、前記第１ゲート構造（２０Ａ）の深さ（Ｄ１）とほぼ等しい深さ（Ｄ１）を有している、Ｃ１またはＣ２に記載の半導体装置（１）。
　［Ｃ４］前記第２ゲート構造（２０Ｃ）は、前記第１ゲート構造（２０Ａ）の幅（Ｗ１）とほぼ等しい幅（Ｗ１）を有している、Ｃ１～Ｃ３のいずれか一つに記載の半導体装置（１）。
　［Ｃ５］前記パッド電極（８１）から間隔を空けて前記主面（３）の上に配置され、前記抵抗部（６０、６０Ａ、６０Ｂ）に対する電気的な接続部（８６、８７）を有し、前記抵抗部（６０、６０Ａ、６０Ｂ）を介して前記パッド電極（８１）に電気的に接続された配線電極（８５）をさらに含む、Ｃ１～Ｃ４のいずれか一つに記載の半導体装置（１）。
　［Ｃ６］前記配線電極（８５）は、前記第１ゲート構造（２０Ａ）の前記抵抗部（６０、６０Ａ、６０Ｂ）以外の部分に対する電気的な接続部（９０、９１）を有している、Ｃ５に記載の半導体装置（１）。
　［Ｃ７］前記配線電極（８５）は、前記第２ゲート構造（２０Ｃ）に対する電気的な接続部（９０、９１、９２）を有している、Ｃ５またはＣ６に記載の半導体装置（１）。
　［Ｃ８］前記第２ゲート構造（２０Ｃ）を選択的に被覆するゲート接続電極（５３）をさらに含み、前記配線電極（８５）は、前記ゲート接続電極（５３）を介して前記第２ゲート構造（２０Ｃ）に電気的に接続されている、Ｃ５～Ｃ７のいずれか一つに記載の半導体装置（１）。
　［Ｃ９］前記抵抗部（６０、６０Ａ、６０Ｂ）を選択的に被覆する配線側電極膜（６５、６５Ｂ）をさらに含み、前記配線電極（８５）は、前記配線側電極膜（６５、６５Ｂ）を介して前記抵抗部（６０、６０Ａ、６０Ｂ）に電気的に接続されている、Ｃ５～Ｃ８のいずれか一つに記載の半導体装置（１）。
　［Ｃ１０］前記抵抗部（６０、６０Ａ、６０Ｂ）を選択的に被覆するパッド側電極膜（６５、６５Ａ）をさらに含み、前記パッド電極（８１）は、前記パッド側電極膜（６５、６５Ａ）を介して前記抵抗部（６０、６０Ａ、６０Ｂ）に電気的に接続されている、Ｃ１～Ｃ９のいずれか一つに記載の半導体装置（１）。
　［Ｃ１１］前記第１ゲート構造（２０Ａ）および前記第２ゲート構造（２０Ｃ）の間の領域において前記第１ゲート構造（２０Ａ）および前記第２ゲート構造（２０Ｃ）から間隔を空けて前記主面（３）に形成され、前記抵抗部（６０、６０Ａ、６０Ｂ）を有さないトレンチ電極型の第３ゲート構造（２０Ｂ）をさらに含み、前記パッド電極（８１）は、前記第３ゲート構造（２０Ｂ）に重なるように前記主面（３）の上に配置され、前記第３ゲート構造（２０Ｂ）に対する電気的な接続部を有さない、Ｃ１～Ｃ１０のいずれか一つに記載の半導体装置（１）。
　［Ｃ１２］前記第２ゲート構造（２０Ｃ）に隣り合うように前記主面（３）に形成され、前記第２ゲート構造（２０Ｃ）とは異なる電位が付与されるトレンチ電極型の電極構造（２５）をさらに含み、前記パッド電極（８１）は、前記電極構造（２５）に重ならないように前記主面（３）の上に配置されている、Ｃ１～Ｃ１１のいずれか一つに記載の半導体装置（１）。
　［Ｃ１３］前記電極構造（２５）は、前記第１ゲート構造（２０Ａ）の深さ（Ｄ１）以上の深さ（Ｄ２）を有している、Ｃ１２に記載の半導体装置（１）。
　［Ｃ１４］前記電極構造（２５）は、前記第１ゲート構造（２０Ａ）の幅（Ｗ１）以上の幅（Ｗ２）を有している、Ｃ１２またはＣ１３に記載の半導体装置（１）。
　［Ｃ１５］前記電極構造（２５）は、ソース電位が付与されるソース構造（２５）である、Ｃ１２～Ｃ１４のいずれか一つに記載の半導体装置（１）。
　［Ｃ１６］前記電極構造（２５）に重なるように前記パッド電極（８１）から間隔を空けて前記主面（３）の上に配置され、前記電極構造（２５）に対する電気的な接続部を有する異電位パッド電極（１０１）をさらに含む、Ｃ１２～Ｃ１５のいずれか一つに記載の半導体装置（１）。
　［Ｃ１７］前記異電位パッド電極（１０１）は、前記パッド電極（８１）とは異なる位置で前記第１ゲート構造（２０Ａ）に重なっている、Ｃ１６に記載の半導体装置（１）。
　［Ｃ１８］前記主面（３）の表層部に形成された第１導電型（ｎ型）の半導体領域（６）と、前記半導体領域（６）の表層部に形成された第２導電型（ｐ型）の不純物領域（１８）と、をさらに含み、前記第１ゲート構造（２０Ａ）は、前記半導体領域（６）に至るように前記不純物領域（１８）を貫通し、前記第２ゲート構造（２０Ｃ）は、前記半導体領域（６）に至るように前記不純物領域（１８）を貫通している、Ｃ１～Ｃ１７のいずれか一つに記載の半導体装置（１）。
　［Ｃ１９］前記主面（３）の表層部において前記第１ゲート構造（２０Ａ）の壁面に沿う領域に形成された第２導電型（ｐ型）の第１ウェル領域（４１）と、前記主面（３）の表層部において前記第２ゲート構造（２０Ｃ）の壁面に沿う領域に形成された第２導電型（ｐ型）の第２ウェル領域（４１）と、をさらに含む、Ｃ１８に記載の半導体装置（１）。
　［Ｃ２０］主面（３）を有するチップ（２）と、前記主面（３）に形成され、抵抗部（６０、６０Ａ、６０Ｂ）を有するトレンチ電極型の第１ゲート構造（２０Ａ）と、前記第１ゲート構造（２０Ａ）から間隔を空けて前記主面（３）に形成され、前記抵抗部（６０、６０Ａ、６０Ｂ）を有さないトレンチ電極型の第２ゲート構造（２０Ｂ）と、前記第１ゲート構造（２０Ａ）および前記第２ゲート構造（２０Ｂ）から間隔を空けて前記主面（３）に形成され、前記抵抗部（６０、６０Ａ、６０Ｂ）を有さないトレンチ電極型の第３ゲート構造（２０Ｃ）と、前記第１ゲート構造（２０Ａ）の前記抵抗部（６０、６０Ａ、６０Ｂ）および前記第２ゲート構造（２０Ｂ）に重なり、前記第３ゲート構造（２０Ｃ）に重ならないように前記主面（３）の上に配置され、前記抵抗部（６０、６０Ａ、６０Ｂ）に対する電気的な接続部（８３、８４）を有し、前記第２ゲート構造（２０Ｂ）および前記第３ゲート構造（２０Ｃ）に対する電気的な接続部を有さないパッド電極（８１）と、を含む、半導体装置（１）。
　［Ｄ１］主面（３）を有するチップ（２）と、前記主面（３）の内方に位置する第１面部（８）、前記第１面部（８）外において厚さ方向に窪んだ第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画されたメサ部（１１）と、前記第１面部（８）に形成され、抵抗部（６０、６０Ａ、６０Ｂ）を有するトレンチ電極型のゲート構造（２０、２０Ａ）と、を含む、半導体装置（１）。
　［Ｄ２］前記抵抗部（６０、６０Ａ、６０Ｂ）に電気的に接続されるように前記第１面部（８）の上に配置されたパッド電極（８１）と、前記パッド電極（８１）とは異なる位置で前記抵抗部（６０、６０Ａ、６０Ｂ）に電気的に接続されるように前記第１面部（８）の上に配置された配線電極（８５）と、を含む、Ｄ１に記載の半導体装置（１）。
　［Ｄ３］前記パッド電極（８１）は、前記接続面部（１０Ａ～１０Ｄ）から内方に間隔を空けて前記第１面部（８）の上に配置されている、Ｄ２に記載の半導体装置（１）。
　［Ｄ４］前記配線電極（８５）は、前記接続面部（１０Ａ～１０Ｄ）から内方に間隔を空けて前記第１面部（８）の上に配置されている、Ｄ２またはＤ３に記載の半導体装置（１）。
　［Ｄ５］前記ゲート構造（２０、２０Ａ）は、前記第２面部（９）の深さ（ＤＯ）未満の深さ（Ｄ１）を有している、Ｄ１～Ｄ４のいずれか一つに記載の半導体装置（１）。
　［Ｄ６］前記ゲート構造（２０、２０Ａ）に隣り合うように前記第１面部（８）に形成され、前記ゲート構造（２０、２０Ａ）とは異なる電位が付与されるトレンチ電極型の電極構造（２５、３０）をさらに含む、Ｄ１～Ｄ５のいずれか一つに記載の半導体装置（１）。
　［Ｄ７］前記ゲート構造（２０、２０Ａ）は、第１方向（Ｘ）に延びる帯状に形成され、前記電極構造（２５）は、前記ゲート構造（２０、２０Ａ）から前記第１方向（Ｘ）に直交する第２方向（Ｙ）に間隔を空けて前記第１面部（８）に形成され、前記第１方向（Ｘ）に延びる帯状に形成されている、Ｄ６に記載の半導体装置（１）。
　［Ｄ８］前記電極構造（２５）は、前記第１方向（Ｘ）に関して前記ゲート構造（２０、２０Ａ）の長さよりも大きい長さを有している、Ｄ７に記載の半導体装置（１）。
　［Ｄ９］前記電極構造（２５）は、前記接続面部（１０Ａ～１０Ｄ）を貫通している、Ｄ７またはＤ８に記載の半導体装置（１）。
　［Ｄ１０］前記電極構造（２５）に電気的に接続されるように前記第１面部（８）の上に配置され、前記ゲート構造（２０、２０Ａ）とは異なる電位が付与される異電位パッド電極（１０１）をさらに含む、Ｄ７～Ｄ９のいずれか一つに記載の半導体装置（１）。
　［Ｄ１１］前記ゲート構造（２０、２０Ａ）は、前記接続面部（１０Ａ～１０Ｄ）から間隔を空けて前記第１面部（８）に形成され、前記電極構造（３０）は、前記第１面部（８）において前記接続面部（１０Ａ～１０Ｄ）および前記ゲート構造（２０、２０Ａ）の間の領域に形成されている、Ｄ６に記載の半導体装置（１）。
　［Ｄ１２］前記ゲート構造（２０、２０Ａ）は、第１方向（Ｘ）に延びる帯状に形成され、前記電極構造（３０）は、前記ゲート構造（２０、２０Ａ）から前記第１方向（Ｘ）に間隔を空けて形成され、前記第１方向（Ｘ）に前記ゲート構造（２０、２０Ａ）に対向している、Ｄ１１に記載の半導体装置（１）。
　［Ｄ１３］前記電極構造（３０）は、前記第１方向（Ｘ）に関して前記ゲート構造（２０、２０Ａ）の長さよりも小さい長さを有している、Ｄ１２に記載の半導体装置（１）。
　［Ｄ１４］前記電極構造（３０）は、前記第１方向（Ｘ）に関して前記抵抗部（６０、６０Ａ、６０Ｂ）の長さよりも大きい長さを有している、Ｄ１２またはＤ１３に記載の半導体装置（１）。
　［Ｄ１５］前記電極構造（３０）は、前記接続面部（１０Ａ～１０Ｄ）を貫通している、Ｄ１１～Ｄ１４のいずれか一つに記載の半導体装置（１）。
　［Ｄ１６］前記電極構造（３０）から間隔を空けて前記第１面部（８）の上に配置され、前記ゲート構造（２０、２０Ａ）とは異なる電位が付与される異電位パッド電極（１０１）をさらに含む、Ｄ１１～Ｄ１５のいずれか一つに記載の半導体装置（１）。
　［Ｄ１７］一方方向（Ｙ）に前記ゲート構造（２０、２０Ａ）に隣り合うように前記第１面部（８）に形成され、前記ゲート構造（２０、２０Ａ）とは異なる電位が付与されるトレンチ電極型の第１電極構造（２５）と、前記一方方向（Ｙ）に直交する直交方向（Ｘ）に前記ゲート構造（２０、２０Ａ）に隣り合うように前記第１面部（８）に形成され、前記ゲート構造（２０、２０Ａ）とは異なる電位が付与されるトレンチ電極型の第２電極構造（３０）と、をさらに含む、Ｄ１～Ｄ５のいずれか一つに記載の半導体装置（１）。
　［Ｄ１８］前記ゲート構造（２０、２０Ａ）は、前記接続面部（１０Ａ～１０Ｄ）から間隔を空けて形成され、前記第２電極構造（３０）は、前記接続面部（１０Ａ～１０Ｄ）および前記ゲート構造（２０、２０Ａ）の間の領域に形成されている、Ｄ１７に記載の半導体装置（１）。
　［Ｄ１９］前記接続面部（１０Ａ～１０Ｄ）を被覆するように前記第２面部（９）の上に配置されたサイドウォール構造（５１）をさらに含む、Ｄ１～Ｄ１８のいずれか一つに記載の半導体装置（１）。
　［Ｄ２０］前記サイドウォール構造（５１）は、前記ゲート構造（２０、２０Ａ）とは異なる電位を伝達する配線からなる、Ｄ１９に記載の半導体装置（１）。
　［Ｅ１］主面（３）を有するチップ（２）と、前記主面（３）に形成されたトレンチ電極型の複数のゲート構造（２０）と、前記主面（３）の上で複数の前記ゲート構造（２０）を被覆する層間膜（７０）と、少なくとも１つの前記ゲート構造（２０）に重なるように前記層間膜（７０）の上に配置され、前記層間膜（７０）を貫通して少なくとも１つの前記ゲート構造（２０）に電気的に接続されたパッド電極（８１）と、前記パッド電極（８１）から間隔を空けて前記層間膜（７０）の上に配置され、前記層間膜（７０）を貫通して少なくとも１つの前記ゲート構造（２０）に電気的に接続され、少なくとも１つの前記ゲート構造（２０）の一部を介して前記パッド電極（８１）に電気的に接続された配線電極（８５）と、を含む、半導体装置（１）。
　［Ｅ２］前記パッド電極（８１）は、複数の前記ゲート構造（２０）に電気的に接続され、前記配線電極（８５）は、複数の前記ゲート構造（２０）を介して前記パッド電極（８１）に電気的に接続されている、Ｅ１に記載の半導体装置（１）。
　［Ｅ３］複数の前記ゲート構造（２０）をそれぞれ被覆する複数の第１電極膜（６５Ａ）と、複数の前記第１電極膜（６５Ａ）から間隔を空けて複数の前記ゲート構造（２０、２０Ａ）をそれぞれ被覆する複数の第２電極膜（６５Ｂ）と、をさらに含み、前記層間膜（７０）は、複数の前記第１電極膜（６５Ａ）および複数の前記第２電極膜（６５Ｂ）を被覆し、前記パッド電極（８１）は、複数の前記第１電極膜（６５Ａ）に重なるように前記層間膜（７０）の上に配置され、複数の前記第１電極膜（６５Ａ）を介して複数の前記ゲート構造（２０、２０Ａ）に電気的に接続され、前記配線電極（８５）は、複数の前記第２電極膜（６５Ｂ）に重なるように前記層間膜（７０）の上に配置され、複数の前記第２電極膜（６５Ｂ）を介して複数の前記ゲート構造（２０、２０Ａ）に電気的に接続されている、Ｅ１またはＥ２に記載の半導体装置（１）。
　［Ｅ４］複数の前記第１電極膜（６５Ａ）は、同一直線上に位置するように間隔を空けて配列されている、Ｅ３に記載の半導体装置（１）。
　［Ｅ５］複数の前記第２電極膜（６５Ｂ）は、同一直線上に位置するように間隔を空けて配列されている、Ｅ３またはＥ４に記載の半導体装置（１）。
　［Ｆ１］主面（３）を有するチップ（２）と、前記主面（３）に形成され、抵抗部（６０、６０Ａ、６０Ｂ）を有するトレンチ電極型のゲート構造（２０、２０Ａ）と、前記ゲート構造（２０、２０Ａ）に隣り合うように前記主面（３）に形成されたトレンチ電極型のソース構造（２５）と、を含む、半導体装置（１）。
　［Ｆ２］前記ソース構造（２５）から間隔を空けて前記ゲート構造（２０、２０Ａ）の前記抵抗部（６０、６０Ａ、６０Ｂ）を被覆する抵抗電極（６５、６５Ａ、６５Ｂ）をさらに含む、Ｆ１に記載の半導体装置（１）
　［Ｆ３］前記ソース構造（２５）は、前記チップ（２）の一部を挟んで前記ゲート構造（２０、２０Ａ）の前記抵抗部（６０、６０Ａ、６０Ｂ）に対向する部分を有している、Ｆ１またはＦ２に記載の半導体装置（１）。
　［Ｆ４］前記ソース構造（２５）は、前記チップ（２）の一部を挟んで前記ゲート構造（２０、２０Ａ）の前記抵抗部（６０、６０Ａ、６０Ｂ）外の部分に対向する部分を有している、Ｆ１～Ｆ３のいずれか一つに記載の半導体装置（１）。
　［Ｆ５］前記ソース構造（２５）は、前記チップ（２）の一部を挟んで前記ゲート構造（２０、２０Ａ）の全域に対向している、Ｆ１～Ｆ４のいずれか一つに記載の半導体装置（１）。
　［Ｆ６］前記ソース構造（２５）に部分的に重なるように前記主面（３）の上に配置され、前記ソース構造（２５）に電気的に接続されたソースパッド（１０１）をさらに含む、Ｆ１～Ｆ５のいずれか一つに記載の半導体装置（１）。
　［Ｆ７］前記ソースパッド（１０１）は、前記ゲート構造（２０、２０Ａ）に部分的に重なるように前記主面（３）の上に配置されている、Ｆ６に記載の半導体装置（１）。
　［Ｆ８］前記ソースパッド（１０１）は、前記ゲート構造（２０、２０Ａ）の前記抵抗部（６０、６０Ａ、６０Ｂ）に重ならないように前記主面（３）の上に配置されている、Ｆ６またはＦ７に記載の半導体装置（１）。
　［Ｆ９］前記ゲート構造（２０、２０Ａ）に部分的に重なるように前記主面（３）の上に配置され、前記抵抗部（６０、６０Ａ、６０Ｂ）に電気的に接続されたゲートパッド（８１）をさらに含む、Ｆ１～Ｆ８に記載の半導体装置（１）。
　［Ｆ１０］前記ゲートパッド（８１）は、前記ソース構造（２５）に部分的に重なるように前記主面（３）の上に配置されている、Ｆ９に記載の半導体装置（１）。
　［Ｇ１］主面（３）を有するチップ（２）と、前記主面（３）に第１方向（Ｘ）に延びる帯状に形成され、抵抗部（６０、６０Ａ、６０Ｂ）を有するトレンチ電極型のゲート構造（２０、２０Ａ）と、前記ゲート構造（２０、２０Ａ）から前記第１方向（Ｘ）に間隔を空けて前記主面（３）に形成され、前記ゲート構造（２０、２０Ａ）とは異なる電位が付与されるトレンチ電極型の電極構造（３０）と、を含む、半導体装置（１）。
　［Ｇ２］前記抵抗部（６０、６０Ａ、６０Ｂ）に電気的に接続されるように前記主面（３）の上に配置されたゲートパッド（８１）と、前記ゲートパッド（８１）とは異なる位置で前記抵抗部（６０、６０Ａ、６０Ｂ）に電気的に接続されるように前記主面（３）の上に配置されたゲート配線（８５）と、を含む、Ｇ１に記載の半導体装置（１）。
　［Ｈ１］主面（３）を有するチップ（２）と、前記主面（３）に形成され、抵抗部（６０、６０Ａ、６０Ｂ）を有するトレンチ電極型のゲート構造（２０、２０Ａ）と、前記ゲート構造（２０、２０Ａ）から一方方向（Ｙ）に間隔を空けて前記主面（３）に形成され、前記ゲート構造（２０、２０Ａ）とは異なる電位が付与されるトレンチ電極型の第１電極構造（２５）と、前記ゲート構造（２０、２０Ａ）から前記一方方向（Ｙ）に直交する直交方向（Ｘ）に間隔を空けて前記主面（３）に形成され、前記ゲート構造（２０、２０Ａ）とは異なる電位が付与されるトレンチ電極型の第２電極構造（３０）と、を含む、半導体装置（１）。
　［Ｈ２］前記抵抗部（６０、６０Ａ、６０Ｂ）に電気的に接続されるように前記主面（３）の上に配置されたゲートパッド（８１）と、前記ゲートパッド（８１）とは異なる位置で前記抵抗部（６０、６０Ａ、６０Ｂ）に電気的に接続されるように前記主面（３）の上に配置されたゲート配線（８５）と、を含む、Ｈ１に記載の半導体装置（１）。
　［Ｉ１］主面（３）を有するチップ（２）と、前記主面（３）に形成され、抵抗部（６０、６０Ａ、６０Ｂ）を部分的に有するトレンチ電極型のゲート構造（２０、２０Ａ）と、前記抵抗部（６０、６０Ａ、６０Ｂ）に重なるように前記主面（３）の上に配置され、前記抵抗部（６０、６０Ａ、６０Ｂ）に対する電気的な接続部（８３、８４）を有するパッド電極（８１）と、前記パッド電極（８１）の前記接続部（８３、８４）を被覆し、前記パッド電極（８１）の前記接続部（８３、８４）以外の領域を露出させるパッド開口（１１１）を有するパッド絶縁膜（１１０）と、を含む、半導体装置（１）。
　［Ｉ２］前記パッド電極（８１）は、前記抵抗部（６０、６０Ａ、６０Ｂ）外に位置するパッド本体部（８２）、および、前記パッド本体部（８２）から前記抵抗部（６０、６０Ａ、６０Ｂ）上の領域に引き出された前記接続部（８３、８４）を有し、前記パッド開口（１１１）は、前記パッド本体部（８２）を露出させている、Ｉ１に記載の半導体装置（１）。
　［Ｉ３］前記パッド電極（８１）から間隔を空けて前記抵抗部（６０、６０Ａ、６０Ｂ）に重なるように前記主面（３）の上に配置され、前記抵抗部（６０、６０Ａ、６０Ｂ）に対する電気的な接続配線部（８６、８７）を有し、前記抵抗部（６０、６０Ａ、６０Ｂ）を介して前記パッド電極（８１）に電気的に接続された配線電極（８５）をさらに含む、Ｉ１またはＩ２に記載の半導体装置（１）。
　［Ｉ４］前記パッド絶縁膜（１１０）は、前記配線電極（８５）の前記接続配線部（８６、８７）を被覆している、Ｉ３に記載の半導体装置（１）。
　［Ｉ５］前記主面（３）を被覆する層間膜（７０）をさらに含み、前記パッド電極（８１）は、前記層間膜（７０）の上に配置されている、Ｉ１～Ｉ４のいずれか一つに記載の半導体装置（１）。
　［Ｉ６］前記パッド絶縁膜（１１０）は、前記層間膜（７０）を挟んで前記ゲート構造（２０、２０Ａ）の前記抵抗部（６０、６０Ａ、６０Ｂ）に対向するように前記層間膜（７０）を直接被覆する部分を有している、Ｉ５に記載の半導体装置（１）。
　［Ｉ７］前記パッド絶縁膜（１１０）は、前記層間膜（７０）とは異なる絶縁体を含む、Ｉ５またはＩ６に記載の半導体装置（１）。
　［Ｉ８］前記パッド絶縁膜（１１０）は、有機絶縁膜（１１９）を含む、Ｉ１～Ｉ７のいずれか一つに記載の半導体装置（１）。
　［Ｉ９］前記パッド絶縁膜（１１０）は、無機絶縁膜（１１８）を含む、Ｉ１～Ｉ８のいずれか一つに記載の半導体装置（１）。
　［Ｉ１０］前記パッド絶縁膜（１１０）は、前記パッド電極（８１）側からこの順に積層された無機絶縁膜（１１８）および有機絶縁膜（１１９）を含む積層構造を有している、Ｉ１～Ｉ９のいずれか一つに記載の半導体装置（１）。
　［Ｊ１］ゲートパッド（８１）と、前記ゲートパッド（８１）から物理的に分離されたゲート配線（８５）と、複数の抵抗要素（６０、６０Ａ、６０Ｂ）を含む並列抵抗回路（Ｒ１、Ｒ２）を有し、前記ゲートパッド（８１）および前記ゲート配線（８５）の間に電気的に介在されたゲート抵抗（ＲＧ）と、を含む、半導体装置（１）。
　［Ｊ２］複数の前記抵抗要素（６０、６０Ａ、６０Ｂ）は、複数のトレンチゲート構造（２０）の一部を利用してそれぞれ形成されている、Ｊ１に記載の半導体装置（１）。
　［Ｊ３］前記ゲート抵抗（ＲＧ）は、並列接続された複数の前記並列抵抗回路（Ｒ１、Ｒ２）を有している、Ｊ１またはＪ２に記載の半導体装置（１）。
　上記項目に係る要素や特徴等は、それらの間で適宜組み合わせ可能である。以上、具体的な形態が詳細に説明されたが、これらは技術的内容を明示する具体例に過ぎない。この明細書から抽出される種々の技術的思想は、明細書内の説明順序や形態例の順序等に制限されずにそれらの間で適宜組み合わせ可能である。
１　　　半導体装置
２　　　チップ
３　　　第１主面
６　　　第１半導体領域
８　　　活性面（第１面部）
９　　　外周面（第２面部）
１０Ａ　第１接続面（接続面部）
１０Ｂ　第２接続面（接続面部）
１０Ｃ　第３接続面（接続面部）
１０Ｄ　第４接続面（接続面部）
１１　　活性台地（メサ部）
１８　　ボディ領域（不純物領域）
２０　　ゲート構造
２０Ａ　第１ゲート構造
２０Ｂ　第２ゲート構造
２０Ｃ　第３ゲート構造
２５　　ソース構造（電極構造）
３０　　側端構造（電極構造）
４１　　第１ウェル領域
５１　　サイドウォール配線（サイドウォール構造）
５３　　ゲート接続電極
６０　　抵抗部（抵抗要素）
６０Ａ　第１抵抗部（抵抗要素）
６０Ｂ　第２抵抗部（抵抗要素）
６５　　抵抗電極（電極膜）
６５Ａ　第１抵抗電極（電極膜）
６５Ｂ　第２抵抗電極（電極膜）
７０　　層間膜
８１　　ゲートパッド（パッド電極）
８２　　パッド本体部
８３　　第１抵抗接続部（接続部）
８４　　第２抵抗接続部（接続部）
８５　　ゲート配線（配線電極）
８６　　第１抵抗配線（接続配線部）
８７　　第２抵抗配線（接続配線部）
９０　　第１ライン配線（接続部）
９１　　第２ライン配線（接続部）
９２　　第３ライン配線（接続部）
１０１　ソースパッド（チャネルパッド電極）
１１０　パッド絶縁膜
１１１　ゲートパッド開口
１１８　無機絶縁膜
１１９　有機絶縁膜
ＲＧ　　ゲート抵抗
ＲＣ１　第１並列抵抗回路
ＲＣ２　第２並列抵抗回路
Ｄ１　　第１深さ
Ｄ２　　第２深さ
ＤＯ　　外周深さ
Ｗ１　　第１幅
Ｗ２　　第２幅
Ｘ　　　第１方向
Ｙ　　　第２方向
Ｚ　　　法線方向

Claims (20)

  1. 　主面を有するチップと、
    　前記主面に形成され、抵抗部を有するトレンチ電極型のゲート構造と、
    　前記抵抗部に重なるように前記主面の上に配置され、前記抵抗部に対する電気的な第１接続部を有するパッド電極と、
    　前記パッド電極とは異なる位置で前記抵抗部に重なるように前記主面の上に配置され、前記抵抗部に対する電気的な第２接続部を有し、前記抵抗部を介して前記パッド電極に電気的に接続された配線電極と、を含む、半導体装置。
  2. 　前記チップは、ワイドバンドギャップ半導体チップである、請求項１に記載の半導体装置。
  3. 　前記配線電極は、前記ゲート構造のうちの前記抵抗部以外の部分に対する電気的な接続部を有している、請求項１または２に記載の半導体装置。
  4. 　前記抵抗部をそれぞれ有する複数の前記ゲート構造が形成され、
    　前記パッド電極は、複数の前記抵抗部に対する複数の前記第１接続部を有し、
    　前記配線電極は、複数の前記抵抗部に対する複数の前記第２接続部を有している、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記配線電極は、前記パッド電極と共に複数の前記抵抗部を並列に接続している、請求項４に記載の半導体装置。
  6. 　複数の前記ゲート構造は、複数の前記抵抗部が同一直線上に位置するように間隔を空けて配列されている、請求項４または５に記載の半導体装置。
  7. 　前記主面の表層部において前記ゲート構造のうちの前記抵抗部外の部分に沿う領域に形成されたチャネルをさらに含む、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記チャネルは、前記主面の表層部において前記ゲート構造のうち前記抵抗部に沿う領域にも形成されている、請求項７に記載の半導体装置。
  9. 　前記チャネルに重なるように前記パッド電極および前記配線電極から間隔を空けて前記主面の上に配置され、前記チャネルに対する電気的な接続部を有するチャネルパッド電極をさらに含む、請求項７または８に記載の半導体装置。
  10. 　前記チャネルパッド電極は、前記ゲート構造に重なるように前記主面の上に配置されている、請求項９に記載の半導体装置。
  11. 　前記抵抗部を被覆する少なくとも１つの抵抗電極膜をさらに含み、
    　前記パッド電極の前記第１接続部は、前記抵抗電極膜を介して前記抵抗部に電気的に接続され、
    　前記配線電極の前記第２接続部は、前記抵抗電極膜を介して前記抵抗部に電気的に接続されている、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 　前記ゲート構造に隣り合うように前記主面に形成されたトレンチ電極型のソース構造をさらに含み、
    　前記パッド電極は、前記ソース構造に重なっている、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記パッド電極を選択的に被覆し、前記パッド電極を部分的に露出させるパッド開口を有するパッド絶縁膜をさらに含む、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記パッド絶縁膜は、前記パッド電極の前記第１接続部を挟んで前記抵抗部に部分的に対向し、前記パッド電極の前記第１接続部以外の部分を露出させている、請求項１３に記載の半導体装置。
  15. 　主面を有するチップと、
    　前記主面に形成され、抵抗部を有するトレンチ電極型の第１ゲート構造と、
    　前記第１ゲート構造から間隔を空けて前記主面に形成され、前記抵抗部を有さないトレンチ電極型の第２ゲート構造と、
    　前記第１ゲート構造の前記抵抗部および前記第２ゲート構造に重なるように前記主面の上に配置され、前記抵抗部に対する電気的な接続部を有し、前記第２ゲート構造に対する電気的な接続部を有さないパッド電極と、を含む、半導体装置。
  16. 　少なくとも１つの前記第１ゲート構造が前記主面に形成され、
    　前記第１ゲート構造の個数よりも多い個数の前記第２ゲート構造が前記主面に形成されている、請求項１５に記載の半導体装置。
  17. 　前記パッド電極から間隔を空けて前記主面の上に配置され、前記抵抗部を介して前記パッド電極に電気的に接続され、前記第２ゲート構造に電気的に接続された配線電極をさらに含む、請求項１５または１６に記載の半導体装置。
  18. 　前記第１ゲート構造および前記第２ゲート構造から間隔を空けて前記主面に形成され、前記抵抗部を有さないトレンチ電極型の第３ゲート構造をさらに含み、
    　前記パッド電極は、前記第３ゲート構造に重ならないように前記主面の上に配置され、前記第３ゲート構造に対する電気的な接続部を有さない、請求項１５～１７のいずれか一項に記載の半導体装置。
  19. 　主面を有するチップと、
    　前記主面に形成され、抵抗部を部分的に有するトレンチ電極型のゲート構造と、
    　前記抵抗部に重なるように前記主面の上に配置され、前記抵抗部に対する電気的な接続部を有するパッド電極と、
    　前記パッド電極の前記接続部を被覆し、前記パッド電極の前記接続部以外の領域を露出させるパッド開口を有するパッド絶縁膜と、を含む、半導体装置。
  20. 　前記パッド電極は、前記抵抗部外に位置するパッド本体部、および、前記パッド本体部から前記抵抗部上の領域に引き出された前記接続部を有し、
    　前記パッド開口は、前記パッド本体部を露出させている、請求項１９に記載の半導体装置。
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