WO2024101129A1 - 半導体装置 - Google Patents

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WO2024101129A1
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resistive
gate
resistor
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誠悟 森
佑紀 中野
弘章 白神
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ローム株式会社
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • Patent document 1 discloses a semiconductor device including a semiconductor substrate, a MOS gate, a p-type region, an interlayer insulating film, a gate polysilicon layer, a gate pad, and a contact electrode.
  • the MOS gate includes a plurality of gate electrodes embedded in a plurality of trenches formed in the semiconductor substrate.
  • the p-type region is formed in the surface layer of the semiconductor substrate at a distance from the MOS gate.
  • the interlayer insulating film covers the MOS gate and the p-type region on the semiconductor substrate.
  • the gate polysilicon layer is provided as a gate resistor.
  • the gate polysilicon layer is disposed on a portion of the interlayer insulating film that covers the p-type region, at a distance from the MOS gate, and faces the p-type region across the interlayer insulating film.
  • the gate pad is disposed on the gate polysilicon layer and is electrically connected to the gate polysilicon layer.
  • the contact electrode is disposed on the gate polysilicon layer at a distance from the gate pad, and is electrically connected to the gate polysilicon layer.
  • the present disclosure provides a semiconductor device having a novel layout associated with a resistor.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a trench electrode type resistor structure formed on the main surface, and a resistive film that covers the resistor structure as a single covering object and is electrically connected to the resistor structure.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a trench electrode type resistor structure formed on the main surface, and a trench electrode type electrode structure formed on the main surface adjacent to the resistor structure and having a potential different from that of the resistor structure.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a trench electrode type resistor structure formed on the main surface, a trench electrode type first electrode structure formed on the main surface at a distance in one direction from the resistor structure and to which a potential different from that of the resistor structure is applied, and a trench electrode type second electrode structure formed on the main surface at a distance in an orthogonal direction perpendicular to the one direction from the resistor structure and to which a potential different from that of the resistor structure is applied.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a first surface portion located inside the main surface, a second surface portion recessed in the thickness direction outside the first surface portion, and a mesa portion defined on the main surface by a connection surface portion connecting the first surface portion and the second surface portion, and a resistive film disposed on the first surface portion.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a first surface portion located inside the main surface, a second surface portion recessed in the thickness direction outside the first surface portion, and a mesa portion defined on the main surface by a connection surface portion connecting the first surface portion and the second surface portion, and a trench electrode type resistor structure formed on the first surface portion.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a trench electrode type resistor structure formed on the main surface, and a trench electrode type gate structure formed on the main surface adjacent to the resistor structure.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a trench electrode type gate structure formed on the main surface, and a resistive film disposed on the main surface adjacent to the gate structure and spaced apart from the gate structure.
  • FIG. 1 is a plan view showing a semiconductor device according to a first embodiment.
  • FIG. 2 is a cross-sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view showing an example of the layout of the first main surface.
  • FIG. 4 is an enlarged plan view showing an example of the layout of active regions.
  • FIG. 5 is an enlarged plan view showing an example of the layout of the first side end region.
  • FIG. 6 is an enlarged plan view showing an example layout of the first termination region.
  • FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII shown in FIG.
  • FIG. 9 is a cross-sectional view taken along line IX-IX shown in FIG.
  • FIG. 10 is a cross-sectional view taken along line X-X shown in FIG.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI shown in FIG.
  • FIG. 12 is a cross-sectional view taken along line XII-XII shown in FIG.
  • FIG. 13 is a cross-sectional view taken along the line XIII-XIII shown in FIG.
  • FIG. 14 is a plan view showing an example of the layout of gate electrodes and source electrodes.
  • FIG. 15 is an enlarged plan view showing a main portion of FIG.
  • FIG. 16 is a further enlarged plan view of a main portion of FIG.
  • FIG. 17 is an enlarged plan view showing a resistor region according to the first layout example.
  • FIG. 15 is an enlarged plan view showing a main portion of FIG.
  • FIG. 16 is a further enlarged plan view of a main portion of FIG.
  • FIG. 17 is an enlarged plan view showing a resistor region according to the first
  • FIG. 18 is an enlarged plan view showing an example of the layout of the inner part of the resistance region.
  • FIG. 19 is an enlarged plan view showing an example of the layout of the peripheral portion of the resistance region.
  • FIG. 20 is an enlarged plan view showing an example of the layout of the first dummy region.
  • 21 is a cross-sectional view taken along line XXI-XXI shown in FIG. 18.
  • FIG. 22 is a cross-sectional view taken along line XXII-XXII shown in FIG. 18.
  • FIG. 23 is a cross-sectional view taken along line XXIII-XXIII shown in FIG. 18.
  • FIG. 24 is a cross-sectional view taken along line XXIV-XXIV shown in FIG. 19.
  • FIG. 19 is an enlarged plan view showing an example of the layout of the inner part of the resistance region.
  • FIG. 19 is an enlarged plan view showing an example of the layout of the peripheral portion of the resistance region.
  • FIG. 20 is an enlarged plan view
  • FIG. 25 is a cross-sectional view taken along line XXV-XXV shown in FIG. 19.
  • FIG. 26 is a cross-sectional view taken along line XXVI-XXVI shown in FIG. 20.
  • FIG. 27 is a cross-sectional view taken along line XXVII-XXVII shown in FIG. 20.
  • FIG. 28 is a cross-sectional view taken along line XXVIII-XXVIII shown in FIG. 20.
  • FIG. FIG. 29 is a cross-sectional view showing the structure of the outer periphery region.
  • FIG. 30 is a circuit diagram showing the electrical configuration of the gate resistor.
  • FIG. 31 is an enlarged plan view showing a resistor region according to the second layout example.
  • FIG. 32 is an enlarged plan view showing an example of the layout of the inner part of the resistance region.
  • 33 is a cross-sectional view taken along line XXXIII-XXXIII shown in FIG. 32.
  • FIG. 34 is a cross-sectional view taken along line XXXIV-XXXIV shown in FIG. 32.
  • FIG. 35 is a cross-sectional view taken along line XXXV-XXXV shown in FIG. 32.
  • FIG. FIG. 36 is an enlarged plan view showing a resistor region according to the third layout example.
  • FIG. 37 is a circuit diagram showing the electrical configuration of the gate resistor.
  • FIG. 38 is an enlarged plan view showing a resistor region according to the fourth layout example.
  • FIG. 39 is an enlarged plan view showing a resistor region according to the fifth layout example.
  • FIG. 40 is a plan view showing an example of the layout of a first main surface of a semiconductor device according to the second embodiment.
  • FIG. 41 is an enlarged plan view showing the sub-resistor region according to the first layout example together with the resistor region according to the first layout example.
  • FIG. 42 is an enlarged plan view showing an example of the layout of the peripheral portion of the resistance region.
  • FIG. 45 is an enlarged plan view showing the sub-resistor region according to the second layout example together with the resistor region according to the second layout example.
  • FIG. 46 is an enlarged plan view showing the sub-resistor region according to the third layout example together with the resistor region according to the third layout example.
  • FIG. 47 is an enlarged plan view showing the sub-resistor region according to the fourth layout example together with the resistor region according to the fourth layout example.
  • FIG. 48 is an enlarged plan view showing the sub-resistor region according to the fifth layout example together with the resistor region according to the fifth layout example.
  • FIG. 49 is a cross-sectional view showing another example of the chip.
  • FIG. 50 is a cross-sectional view showing another example of the chip.
  • this phrase includes a numerical value (shape) that is equal to the numerical value (shape) of the comparison target, as well as a numerical error (shape error) within a range of ⁇ 10% based on the numerical value (shape) of the comparison target.
  • shape a numerical value that is equal to the numerical value (shape) of the comparison target
  • error a numerical error within a range of ⁇ 10% based on the numerical value (shape) of the comparison target.
  • the words “first,” “second,” “third,” etc. are used, but these are symbols attached to the names of each structure to clarify the order of explanation, and are not used with the intention of limiting the names of each structure.
  • the conductivity type of a semiconductor region is indicated using “p-type” or “n-type”, but “p-type” may also be referred to as the “first conductivity type” and “n-type” as the “second conductivity type”. Of course, “n-type” may also be referred to as the "first conductivity type” and “p-type” as the “second conductivity type”.
  • P-type is a conductivity type resulting from a trivalent element
  • n-type is a conductivity type resulting from a pentavalent element.
  • the trivalent element is at least one of boron, aluminum, gallium, and indium.
  • the pentavalent element is at least one of nitrogen, phosphorus, arsenic, antimony, and bismuth.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to a first embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG. 1.
  • FIG. 3 is a plan view showing an example layout of a first main surface 3.
  • the semiconductor device 1A is a semiconductor switching device including an insulated gate type transistor structure.
  • the transistor structure may be referred to as a MISFET structure (Metal Insulator Semiconductor Field Effect Transistor structure).
  • semiconductor device 1A includes chip 2 that includes a single crystal of a wide bandgap semiconductor and is formed in a hexahedral shape (specifically, a rectangular parallelepiped shape).
  • semiconductor device 1A is a "wide bandgap semiconductor device.”
  • Chip 2 may be referred to as a “semiconductor chip,” a “wide bandgap semiconductor chip,” etc.
  • a wide bandgap semiconductor is a semiconductor that has a bandgap that exceeds the bandgap of Si (silicon).
  • Examples of wide bandgap semiconductors include GaN (gallium nitride), SiC (silicon carbide), and C (diamond).
  • chip 2 is a "SiC chip” that includes hexagonal SiC single crystal as an example of a wide bandgap semiconductor.
  • semiconductor device 1A is a "SiC semiconductor device.”
  • the semiconductor device 1A may be referred to as a "SiC-MISFET.”
  • the hexagonal SiC single crystal has multiple polytypes, including 2H (Hexagonal)-SiC single crystal, 4H-SiC single crystal, 6H-SiC single crystal, and the like.
  • the chip 2 includes a 4H-SiC single crystal, but the chip 2 may include other polytypes.
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed in a plan view from their normal direction Z (hereinafter simply referred to as "plan view").
  • the normal direction Z is also the thickness direction of the chip 2.
  • the first main surface 3 and the second main surface 4 are preferably formed by the c-plane of a SiC single crystal.
  • the first main surface 3 is formed by the silicon surface ((0001) surface) of the SiC single crystal
  • the second main surface 4 is formed by the carbon surface ((000-1) surface) of the SiC single crystal.
  • the first main surface 3 and the second main surface 4 may have an off angle inclined at a predetermined angle in a predetermined off direction with respect to the c-plane.
  • the off direction is preferably the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the off angle may be greater than 0° and less than or equal to 10°.
  • the off angle is preferably less than or equal to 5°.
  • the first side surface 5A and the second side surface 5B extend in a first direction X along the first main surface 3 and face a second direction Y that intersects (specifically, perpendicular to) the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the first direction X may be the m-axis direction ([1-100] direction) of the SiC single crystal
  • the second direction Y may be the a-axis direction of the SiC single crystal.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal.
  • the third side surface 5C side in the first direction X may be referred to as one side of the first direction X
  • the fourth side surface 5D side in the first direction X may be referred to as the other side of the first direction X
  • the first side surface 5A side in the second direction Y may be referred to as one side of the second direction Y
  • the second side surface 5B side in the second direction Y may be referred to as the other side of the second direction Y.
  • the chip 2 may have a thickness of 5 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the chip 2 may be set to a value belonging to any one of the following ranges: 5 ⁇ m or more and 25 ⁇ m or less, 25 ⁇ m or more and 50 ⁇ m or less, 50 ⁇ m or more and 75 ⁇ m or less, 75 ⁇ m or more and 100 ⁇ m or less, 100 ⁇ m or more and 125 ⁇ m or less, 125 ⁇ m or more and 150 ⁇ m or less, 150 ⁇ m or more and 175 ⁇ m or less, and 175 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the chip 2 is preferably 100 ⁇ m or less.
  • the first to fourth sides 5A to 5D may have a length of 0.5 mm or more and 20 mm or less in plan view.
  • the length of the first to fourth sides 5A to 5D may be set to a value that falls within any one of the following ranges: 0.5 mm or more and 5 mm or less, 5 mm or more and 10 mm or less, 10 mm or more and 15 mm or less, and 15 mm or more and 20 mm or less. It is preferable that the length of the first to fourth sides 5A to 5D is 5 mm or more.
  • the semiconductor device 1A includes an n-type first semiconductor region 6 formed in a region (surface layer) on the first main surface 3 side of the chip 2.
  • a drain potential as a high potential (first potential) is applied to the first semiconductor region 6.
  • the first semiconductor region 6 may also be referred to as a "drain region", a “drift region”, etc.
  • the first semiconductor region 6 is formed in a layer extending along the first main surface 3, and is exposed from the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the first semiconductor region 6 is made of an epitaxial layer (specifically, a SiC epitaxial layer).
  • the first semiconductor region 6 may have a thickness of 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the first semiconductor region 6 is preferably 3 ⁇ m or more and 30 ⁇ m or less. It is particularly preferable that the thickness of the first semiconductor region 6 is 5 ⁇ m or more and 25 ⁇ m or less.
  • the semiconductor device 1A includes an n-type second semiconductor region 7 formed in a region (surface layer) on the second main surface 4 side in the chip 2.
  • a drain potential is applied to the second semiconductor region 7.
  • the second semiconductor region 7 may also be referred to as a "drain region.”
  • the second semiconductor region 7 has a higher n-type impurity concentration than the first semiconductor region 6, and is electrically connected to the first semiconductor region 6 in the chip 2.
  • the second semiconductor region 7 is formed in a layer extending along the second main surface 4, and is exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the second semiconductor region 7 is made of a semiconductor substrate (specifically, a SiC semiconductor substrate). That is, the chip 2 has a layered structure including a semiconductor substrate and an epitaxial layer.
  • the second semiconductor region 7 may have a thickness of 1 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the second semiconductor region 7 may be 150 ⁇ m or less, 100 ⁇ m or less, 50 ⁇ m or less, or 40 ⁇ m or less.
  • the thickness of the second semiconductor region 7 may be 5 ⁇ m or more.
  • the thickness of the second semiconductor region 7 is preferably 10 ⁇ m or more. In this embodiment, the thickness of the second semiconductor region 7 is greater than the thickness of the first semiconductor region 6.
  • the semiconductor device 1A includes an active surface 8 formed on the first main surface 3, an outer surface 9, and first to fourth connecting surfaces 10A to 10D.
  • the active surface 8, outer surface 9, and first to fourth connecting surfaces 10A to 10D define an active plateau 11 on the first main surface 3.
  • the active surface 8 may be referred to as the "first surface portion”
  • the outer peripheral surface 9 may be referred to as the "second surface portion”
  • the first to fourth connection surfaces 10A to 10D may be referred to as the "connection surface portion”
  • the active plateau 11 may be referred to as the “mesa portion”.
  • the active surface 8, the outer peripheral surface 9, and the first to fourth connection surfaces 10A to 10D may be considered to be components of the chip 2 (first main surface 3).
  • the active surface 8 is formed at a distance inward from the periphery (first to fourth side surfaces 5A to 5D) of the first main surface 3.
  • the active surface 8 has a flat surface extending in the first direction X and the second direction Y.
  • the active surface 8 is formed by a c-plane (Si-plane).
  • the active surface 8 is formed in a quadrangle shape having four sides parallel to the first to fourth side surfaces 5A to 5D in a plan view.
  • the outer peripheral surface 9 is located outside the active surface 8 and is recessed in the thickness direction of the chip 2 (towards the second main surface 4) relative to the active surface 8. Specifically, the outer peripheral surface 9 is recessed to a depth less than the thickness of the first semiconductor region 6 so as to expose the first semiconductor region 6.
  • the outer peripheral surface 9 extends in a band shape along the active surface 8 in a plan view and is formed in a ring shape (specifically a square ring shape) surrounding the active surface 8.
  • the outer peripheral surface 9 has a flat surface extending in the first direction X and the second direction Y, and is formed approximately parallel to the active surface 8.
  • the outer peripheral surface 9 is formed by a c-plane (Si-plane).
  • the outer peripheral surface 9 is continuous with the first to fourth side surfaces 5A to 5D.
  • the outer peripheral surface 9 has a outer peripheral depth DO.
  • the outer peripheral depth DO may be 0.1 ⁇ m or more and 5 ⁇ m or less. It is preferable that the outer peripheral depth DO is 2.5 ⁇ m or less.
  • the first to fourth connection surfaces 10A to 10D extend in the normal direction Z and connect the active surface 8 and the outer peripheral surface 9.
  • the first connection surface 10A is located on the first side surface 5A side
  • the second connection surface 10B is located on the second side surface 5B side
  • the third connection surface 10C is located on the third side surface 5C side
  • the fourth connection surface 10D is located on the fourth side surface 5D side.
  • the first connection surface 10A and the second connection surface 10B extend in the first direction X and face the second direction Y.
  • the third connection surface 10C and the fourth connection surface 10D extend in the second direction Y and face the first direction X.
  • the first to fourth connection surfaces 10A to 10D may extend approximately vertically between the active surface 8 and the outer peripheral surface 9 so as to define a square-prism-shaped active plateau 11.
  • the first to fourth connection surfaces 10A to 10D may be inclined obliquely downward from the active surface 8 toward the outer peripheral surface 9 so as to define a square-prism-shaped active plateau 11.
  • the active plateau 11 is defined in a protruding shape in the first semiconductor region 6 on the first main surface 3.
  • the active plateau 11 is formed only in the first semiconductor region 6, and is not formed in the second semiconductor region 7.
  • the semiconductor device 1A includes an active region 12, a first side end region 13, a second side end region 14, a first termination region 15, a second termination region 16, a resistor region 17, a first dummy region 18, a second dummy region 19, and a peripheral region 20 on the first main surface 3.
  • the active region 12 is the region where the output current (drain current) of the transistor is generated.
  • the active region 12 is provided in the inner part of the active surface 8 and spaced from the periphery of the active surface 8 (the first to fourth connection surfaces 10A to 10D).
  • the active region 12 is provided in a quadrilateral shape having four sides parallel to the first to fourth side surfaces 5A to 5D in a plan view.
  • the proportion of the active region 12 in the active surface 8 is preferably 50% or more and 95% or less.
  • the proportion of the active region 12 may be a value belonging to any one of the following ranges: 50% or more and 60% or more, 60% or more and 70% or less, 70% or more and 80% or less, 80% or more and 90% or less, and 90% or more and 95% or less.
  • the proportion of the active region 12 is preferably 70% or more.
  • the first side end region 13 is provided as a non-active region on one side of the active region 12 in the first direction X (the third connection surface 10C side) on the active surface 8.
  • the first side end region 13 is provided in a band shape extending in the second direction Y in a plan view.
  • the second side end region 14 is provided as a non-active region on the active surface 8 on the other side in the first direction X (the fourth connection surface 10D side) of the active region 12, and faces the first side end region 13 across the active region 12 in the first direction X.
  • the second side end region 14 is provided in a band shape extending in the second direction Y in a plan view.
  • the first termination region 15 is provided as an inactive region on one side of the active region 12 in the second direction Y (the side of the first connection surface 10A).
  • the first termination region 15 is provided in a band shape extending in the first direction X in a plan view.
  • the first termination region 15 faces the active region 12, the first side end region 13, and the second side end region 14 in the second direction Y.
  • the second termination region 16 is provided as an inactive region on the other side in the second direction Y (the second connection surface 10B side) of the active region 12.
  • the second termination region 16 is provided in a band shape extending in the first direction X in a plan view.
  • the second termination region 16 faces the active region 12, the first side end region 13, and the second side end region 14 in the second direction Y.
  • the resistive region 17 is provided as an inactive region on one side of the active region 12 in the second direction Y (the side of the first connection surface 10A). Specifically, the resistive region 17 is provided in the region between the active region 12 and the first termination region 15, and faces the active region 12 and the first termination region 15 in the second direction Y.
  • the resistance region 17 is provided in a region on one side in the second direction Y of an imaginary line that crosses the center of the active surface 8 in the first direction X in a plan view.
  • the resistance region 17 is located on an imaginary line that crosses the center of the active surface 8 in the second direction Y in a plan view. In other words, the resistance region 17 faces the center of the first side surface 5A (first connection surface 10A) in the second direction Y in a plan view.
  • the resistance region 17 is provided in the inner part of the active surface 8 and spaced apart from the periphery of the active surface 8 (the third connection surface 10C and the fourth connection surface 10D) in the first direction X. Specifically, the resistance region 17 is provided in the inner part of the active surface 8 and spaced apart from both ends of the active region 12 in the first direction X (the first side end region 13 and the second side end region 14), and does not face the first side end region 13 and the second side end region 14 in the second direction Y.
  • the resistive region 17 is provided in a band shape extending in the first direction X in a plan view.
  • the resistive region 17 has a plan area less than the plan area of the active region 12.
  • the plan area of the resistive region 17 may be 1/10,000 or more and 1/10 or less of the plan area of the active region 12.
  • the plan area of the resistive region 17 may be 1/50 or less of the plan area of the active region 12.
  • the plan area of the resistive region 17 may be 1/100 or less of the plan area of the active region 12.
  • the proportion of the resistance region 17 in the active surface 8 is preferably greater than 0% and less than 10%.
  • the proportion of the resistance region 17 may be a value belonging to any one of the following ranges: greater than 0% and less than 1%, 1% to 2.5%, 2.5% to 5%, 5% to 7.5%, and 7.5% to 10%.
  • the proportion of the resistance region 17 is preferably less than 5%.
  • the first dummy region 18 is provided as an inactive region on one side of the resistive region 17 in the first direction X (the third connection surface 10C side) on the active surface 8.
  • the first dummy region 18 is provided in a band shape extending in the first direction X in a plan view, and faces the active region 12, the first side end region 13, and the first termination region 15 in the second direction Y.
  • the second dummy region 19 is provided as an inactive region on the other side of the resistive region 17 in the first direction X (the fourth connection surface 10D side) on the active surface 8, and faces the first dummy region 18 across the resistive region 17 in the first direction X.
  • the second dummy region 19 is provided in a band shape extending in the first direction X in a plan view, and faces the active region 12, the second side end region 14, and the second termination region 16 in the second direction Y.
  • the peripheral region 20 is provided on the peripheral surface 9 as a non-active region.
  • the peripheral region 20 is provided in a ring shape (specifically, a rectangular ring shape) surrounding the active surface 8 (active plateau 11) in a plan view.
  • the peripheral region 20 surrounds the active region 12, the first side end region 13, the second side end region 14, the first termination region 15, the second termination region 16, the resistor region 17, the first dummy region 18, and the second dummy region 19 in a plan view.
  • FIG. 4 is an enlarged plan view showing an example layout of the active region 12.
  • FIG. 5 is an enlarged plan view showing an example layout of the first side end region 13.
  • FIG. 6 is an enlarged plan view showing an example layout of the first termination region 15.
  • Figure 7 is a cross-sectional view taken along line VII-VII shown in Figure 4.
  • Figure 8 is a cross-sectional view taken along line VIII-VIII shown in Figure 4.
  • Figure 9 is a cross-sectional view taken along line IX-IX shown in Figure 5.
  • Figure 10 is a cross-sectional view taken along line X-X shown in Figure 5.
  • Figure 11 is a cross-sectional view taken along line XI-XI shown in Figure 5.
  • Figure 12 is a cross-sectional view taken along line XII-XII shown in Figure 5.
  • Figure 13 is a cross-sectional view taken along line XIII-XIII shown in Figure 6.
  • the semiconductor device 1A includes a p-type body region 21 (first impurity region) formed in a surface layer portion of the first main surface 3 (active surface 8).
  • the body region 21 may also be referred to as a "channel region,” a "base region,” or the like.
  • the body region 21 is formed at a distance from the bottom of the first semiconductor region 6 toward the active surface 8.
  • the body region 21 is formed in a layer extending along the active surface 8.
  • the body region 21 is preferably formed over the entire active surface 8 and exposed from the first to fourth connection surfaces 10A to 10D.
  • the semiconductor device 1A includes an n-type source region 22 (second impurity region) formed in the surface layer of the body region 21 in the active region 12.
  • the source region 22 is formed at a distance from the bottom of the body region 21 toward the active surface 8. In other words, the source region 22 is formed in a region on the active surface 8 side of the body region 21.
  • the source region 22 has a higher n-type impurity concentration than the first semiconductor region 6.
  • the source region 22 forms a transistor channel with the first semiconductor region 6 in the body region 21.
  • the source region 22 is not formed in any region other than the active region 12.
  • the source region 22 may be formed in at least one of the first side end region 13, the second side end region 14, the first termination region 15, the second termination region 16, the resistance region 17, the first dummy region 18, and the second dummy region 19, as long as it does not affect the electrical characteristics of the channel.
  • the source region 22 may be formed over the entire active surface 8.
  • the semiconductor device 1A includes a plurality of trench electrode type gate structures 25 formed on the first main surface 3 (active surface 8) in the active region 12.
  • the gate structures 25 may be referred to as "trench gate structures.”
  • a gate potential is applied to the plurality of gate structures 25 as a control potential.
  • the plurality of gate structures 25 control the inversion and non-inversion of the channel in the body region 21 in response to the gate potential.
  • the multiple gate structures 25 are arranged in the active region 12 at intervals inward from the periphery of the active surface 8 (first to fourth connection surfaces 10A to 10D), and define the active region 12 in the inner part of the active surface 8.
  • the multiple gate structures 25 are each formed in a band shape extending in the first direction X in a plan view, and are arranged at intervals in the second direction Y.
  • the multiple gate structures 25 are arranged in stripes extending in the first direction X in a plan view.
  • the multiple gate structures 25 penetrate the body region 21 and the source region 22 to reach the first semiconductor region 6, and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • Each gate structure 25 has a first width W1 in the second direction Y and a first depth D1 in the normal direction Z.
  • the first width W1 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the first width W1 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the first depth D1 is less than the aforementioned peripheral depth DO.
  • the first depth D1 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the first depth D1 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • Each gate structure 25 includes a first trench 26, a first insulating film 27, and a first buried electrode 28.
  • the first trench 26 is formed in the active surface 8 and defines the wall surface of the gate structure 25.
  • the first insulating film 27 covers the wall surface of the first trench 26.
  • the first insulating film 27 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the first insulating film 27 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the first insulating film 27 includes a silicon oxide film made of an oxide of the chip 2.
  • the first buried electrode 28 is embedded in the first trench 26 across the first insulating film 27, and faces the channel across the first insulating film 27.
  • the first buried electrode 28 may include p-type or n-type conductive polysilicon.
  • the semiconductor device 1A includes a plurality of trench electrode type source structures 30 formed on the first main surface 3 (active surface 8) in the active region 12.
  • a source potential is applied to the plurality of source structures 30 as a low potential (a second potential lower than the drain potential).
  • the source structures 30 may be referred to as a "trench source structure", a "first source structure”, a “first trench source structure”, etc.
  • the multiple source structures 30 are formed on the active surface 8 so as to be adjacent to the multiple gate structures 25 in the second direction Y in the active region 12. Specifically, the multiple source structures 30 are respectively disposed in regions between pairs of adjacent gate structures 25 and face the multiple gate structures 25 in the second direction Y. In other words, the multiple source structures 30 are arranged alternately with the multiple gate structures 25 in the second direction Y.
  • the multiple source structures 30 are each formed in a band shape extending in the first direction X in a plan view. In this embodiment, the multiple source structures 30 are drawn out from the active region 12 to either or both of the first side end region 13 and the second side end region 14 (both in this embodiment).
  • the multiple source structures 30 face the gate structure 25 in the second direction Y in the active region 12, but do not face the gate structure 25 in the second direction Y in the first side end region 13 (second side end region 14).
  • the multiple source structures 30 are exposed from at least one of the third connection surface 10C and the fourth connection surface 10D.
  • the multiple source structures 30 penetrate both the third connection surface 10C and the fourth connection surface 10D and are exposed from both the third connection surface 10C and the fourth connection surface 10D.
  • the multiple source structures 30 penetrate the body region 21 and the source region 22 to reach the first semiconductor region 6 in the active region 12, and penetrate the body region 21 to reach the first semiconductor region 6 in the first side end region 13.
  • the multiple source structures 30 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • Each source structure 30 has a second width W2 in the second direction Y and a second depth D2 in the normal direction Z.
  • the second width W2 may be approximately equal to the first width W1 described above.
  • the second width W2 may be greater than the first width W1.
  • the second width W2 may be 0.1 ⁇ m or more and 3 ⁇ m or less. It is preferable that the second width W2 is 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the second depth D2 is equal to or greater than the first depth D1 described above. In this embodiment, the second depth D2 is greater than the first depth D1. It is preferable that the second depth D2 is 1.5 to 3 times the first depth D1. In this embodiment, the second depth D2 is approximately equal to the outer circumferential depth DO described above.
  • the second depth D2 may be 0.1 ⁇ m to 5 ⁇ m. It is particularly preferable that the second depth D2 is 2.5 ⁇ m or less.
  • Each source structure 30 is disposed in the second direction Y at a first interval I1 from the gate structure 25. It is preferable that the first interval I1 is 0.5 to 2 times the first width W1 (second width W2). It is particularly preferable that the first interval I1 is less than the first width W1 (second width W2).
  • the first interval I1 may be 0.1 ⁇ m to 2.5 ⁇ m. It is preferable that the first interval I1 is 0.5 ⁇ m to 1.5 ⁇ m.
  • Each source structure 30 includes a second trench 31, a second insulating film 32, and a second buried electrode 33.
  • the second trench 31 is formed in the active surface 8 and defines the wall surface of the source structure 30.
  • the sidewall of the second trench 31 communicates with the third connection surface 10C and the fourth connection surface 10D.
  • the bottom wall of the second trench 31 communicates with the outer peripheral surface 9.
  • the second insulating film 32 covers the wall surface of the second trench 31.
  • the second insulating film 32 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the second insulating film 32 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the second insulating film 32 includes a silicon oxide film made of an oxide of the chip 2.
  • the second buried electrode 33 is buried in the second trench 31 with the second insulating film 32 sandwiched therebetween.
  • the second buried electrode 33 may include p-type or n-type conductive polysilicon.
  • the semiconductor device 1A includes a plurality of trench electrode type side end structures 35 formed on the first main surface 3 (active surface 8) in the first side end region 13.
  • a source potential is applied to the plurality of side end structures 35.
  • the side end structures 35 may be referred to as “trench side end structures", “second source structures”, “second trench source structures”, etc.
  • the plurality of side end structures 35 are also formed in the second side end region 14.
  • the configuration on the second side end region 14 side is similar to the configuration on the first side end region 13 side.
  • the description of the first side end region 13 side applies to the description of the second side end region 14 side.
  • the multiple side end structures 35 are respectively arranged in the first side end region 13 on the periphery of the active surface 8 (third connection surface 10C) and in the region between the multiple gate structures 25.
  • the multiple side end structures 35 face the multiple gate structures 25 in a one-to-one correspondence in the first direction X.
  • the multiple side end structures 35 are respectively arranged in the regions between pairs of source structures 30 adjacent to each other in the second direction Y, and face the multiple source structures 30 in the second direction Y. In other words, the multiple side end structures 35 are arranged alternately with the multiple source structures 30 in the second direction Y.
  • the multiple side end structures 35, together with the multiple gate structures 25, define multiple side end mesa portions ME.
  • the multiple side end mesa portions ME are arranged in a line in the second direction Y.
  • the multiple side end mesa portions ME may also be arranged offset from each other in the first direction X so as not to face at least one side end mesa portion ME in the second direction Y.
  • the multiple side end structures 35 are each formed in a band shape extending in the first direction X in a plan view.
  • the multiple side end structures 35 on the first side end region 13 side penetrate the third connection surface 10C and are exposed from the third connection surface 10C.
  • the multiple side end structures 35 on the second side end region 14 side penetrate the fourth connection surface 10D and are exposed from the fourth connection surface 10D.
  • the multiple side end structures 35 penetrate the body region 21 to reach the first semiconductor region 6, and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • Each side end structure 35 like the source structure 30, has a second width W2 in the second direction Y and a second depth D2 in the normal direction Z.
  • Each side end structure 35 is disposed at a second distance I2 from the gate structure 25 in the first direction X, and at a third distance I3 from the source structure 30 in the second direction Y.
  • the second interval I2 is preferably 0.5 to 2 times the first width W1 (second width W2).
  • the second interval I2 is preferably 0.5 to 2 times the first interval I1. It is particularly preferable that the second interval I2 is 1.5 times or less the first interval I1.
  • the second interval I2 may be approximately equal to the first interval I1.
  • the second interval I2 may be 0.1 ⁇ m to 2.5 ⁇ m. It is preferable that the second interval I2 is 0.5 ⁇ m to 1.5 ⁇ m.
  • the third interval I3 is preferably 0.5 to 2 times the first width W1 (second width W2).
  • the third interval I3 may be less than the second width W2.
  • the third interval I3 is preferably approximately equal to the aforementioned first interval I1.
  • the third interval I3 may be 0.1 ⁇ m to 2.5 ⁇ m.
  • the third interval I3 is preferably 0.5 ⁇ m to 1.5 ⁇ m.
  • Each side end structure 35 includes a third trench 36, a third insulating film 37, and a third buried electrode 38.
  • the third trench 36 is formed in the active surface 8 and defines the wall surface of the side end structure 35.
  • the side wall of the third trench 36 is connected to the third connection surface 10C.
  • the bottom wall of the third trench 36 is connected to the outer peripheral surface 9.
  • the third insulating film 37 covers the wall surface of the third trench 36.
  • the third insulating film 37 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the third insulating film 37 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the third insulating film 37 includes a silicon oxide film made of an oxide of the chip 2.
  • the third buried electrode 38 is buried in the third trench 36 with the third insulating film 37 in between.
  • the third buried electrode 38 may include p-type or n-type conductive polysilicon.
  • the semiconductor device 1A includes a plurality of trench electrode type termination structures 40 formed on the first main surface 3 (active surface 8) in the first termination region 15. A source potential is applied to the plurality of termination structures 40.
  • the termination structures 40 may be referred to as “trench termination structures", “third source structures”, “third trench source structures”, etc.
  • the plurality of termination structures 40 are also formed in the second termination region 16.
  • the configuration on the second termination region 16 side is similar to the configuration on the first termination region 15 side.
  • the description of the first termination region 15 side applies to the description of the second termination region 16 side.
  • the multiple termination structures 40 are each formed in a band extending in the first direction X, and are arranged at intervals in the second direction Y.
  • the multiple termination structures 40 are continuously arranged at equal intervals in the second direction Y so as to face each other with a part of the chip 2 in between. In other words, the multiple termination structures 40 face each other without sandwiching a gate structure 25 between them.
  • the multiple termination structures 40 face the multiple gate structures 25 and the multiple source structures 30 in the second direction Y.
  • the multiple termination structures 40 are exposed from at least one of the third connection surface 10C and the fourth connection surface 10D.
  • the multiple termination structures 40 penetrate both the third connection surface 10C and the fourth connection surface 10D and are exposed from both the third connection surface 10C and the fourth connection surface 10D.
  • the multiple termination structures 40 have portions facing the multiple side end structures 35 in the second direction Y on the first side end region 13 side.
  • the multiple termination structures 40 penetrate the body region 21 to reach the first semiconductor region 6, and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • Each termination structure 40 like the source structure 30, has a second width W2 in the second direction Y and a second depth D2 in the normal direction Z.
  • the multiple termination structures 40 are arranged with a fourth interval I4 between them.
  • the fourth interval I4 is preferably 0.5 to 2 times the first width W1 (second width W2).
  • the fourth interval I4 may be less than the first width W1 (second width W2). It is preferable that the fourth interval I4 is approximately equal to the above-mentioned first interval I1 (third interval I3).
  • the fourth interval I4 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less. It is preferable that the fourth interval I4 is 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • Each termination structure 40 includes a fourth trench 41, a fourth insulating film 42, and a fourth buried electrode 43.
  • the fourth trench 41 is formed in the active surface 8 and defines the wall surface of the termination structure 40.
  • the side wall of the fourth trench 41 is connected to the third connection surface 10C.
  • the bottom wall of the fourth trench 41 is connected to the outer peripheral surface 9.
  • the fourth insulating film 42 covers the wall surface of the fourth trench 41.
  • the fourth insulating film 42 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the fourth insulating film 42 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the fourth insulating film 42 includes a silicon oxide film made of an oxide of the chip 2.
  • the fourth buried electrode 43 is buried in the fourth trench 41 with the fourth insulating film 42 sandwiched therebetween.
  • the fourth buried electrode 43 may include p-type or n-type conductive polysilicon.
  • FIG. 14 is a plan view showing an example layout of the gate electrode 100 and the source electrode 120.
  • FIG. 15 is an enlarged plan view showing a main part of FIG. 14.
  • FIG. 16 is a further enlarged plan view of a main part of FIG. 15.
  • FIG. 17 is an enlarged plan view showing the resistance region 17 according to a first layout example.
  • FIG. 18 is an enlarged plan view showing an example layout of the inner part of the resistance region 17.
  • FIG. 19 is an enlarged plan view showing an example layout of the peripheral part of the resistance region 17.
  • FIG. 20 is an enlarged plan view showing an example layout of the first dummy region 18.
  • Figure 21 is a cross-sectional view taken along line XXI-XXI shown in Figure 18.
  • Figure 22 is a cross-sectional view taken along line XXII-XXII shown in Figure 18.
  • Figure 23 is a cross-sectional view taken along line XXIII-XXIII shown in Figure 18.
  • Figure 24 is a cross-sectional view taken along line XXIV-XXIV shown in Figure 19.
  • Figure 25 is a cross-sectional view taken along line XXV-XXV shown in Figure 19.
  • Figure 26 is a cross-sectional view taken along line XXVI-XXVI shown in Figure 20.
  • Figure 27 is a cross-sectional view taken along line XXVII-XXVII shown in Figure 20.
  • Figure 28 is a cross-sectional view taken along line XXVIII-XXVIII shown in Figure 20.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) resistive structures 50 of a trench electrode type formed on the first main surface 3 (active surface 8) in the resistive region 17.
  • the resistive structure 50 may be referred to as a "trench resistive structure.”
  • the resistive structure 50 constitutes a part of a resistor (specifically, a gate resistor RG). A gate potential is applied to the multiple resistive structures 50, but the multiple resistive structures 50 do not contribute to channel control.
  • the multiple resistor structures 50 are arranged at intervals inward from the periphery of the active surface 8 (the third connection surface 10C and the fourth connection surface 10D) in the resistor region 17, defining the resistor region 17 in the inner portion of the active surface 8.
  • the multiple resistance structures 50 are arranged in a region on one side in the second direction Y of an imaginary line that crosses the center of the active surface 8 in the first direction X in a plan view.
  • the multiple resistance structures 50 are located on an imaginary line that crosses the center of the active surface 8 in the second direction Y in a plan view. In other words, the multiple resistance structures 50 face the center of the first side surface 5A (first connection surface 10A) in the second direction Y in a plan view.
  • the multiple resistance structures 50 are each formed in a band shape extending in the first direction X in a plan view, and are arranged at intervals in the second direction Y. In other words, the multiple resistance structures 50 are arranged in a stripe shape extending in the first direction X in a plan view.
  • the multiple resistance structures 50 have one end on one side of the first direction X and the other end on the other side of the first direction X.
  • Each resistance structure 50 has a length in the first direction X that is smaller than the length of each gate structure 25.
  • the multiple resistance structures 50 are formed at intervals on the inside of the active surface 8 relative to the positions of the ends of the multiple gate structures 25 in the first direction X. In other words, the multiple resistance structures 50 face the inner parts of the multiple gate structures 25 in the second direction Y, but do not face both ends of the multiple gate structures 25 in the second direction Y.
  • the multiple resistance structures 50 penetrate the body region 21 to reach the first semiconductor region 6, and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • Each resistor structure 50 has a third width W3 in the second direction Y and a third depth D3 in the normal direction Z.
  • the third width W3 is preferably approximately equal to the first width W1 described above.
  • the third width W3 may be greater than or equal to 0.1 ⁇ m and less than or equal to 3 ⁇ m.
  • the third width W3 is preferably greater than or equal to 0.5 ⁇ m and less than or equal to 2 ⁇ m.
  • the third depth D3 is less than the aforementioned outer peripheral depth DO (second depth D2). It is preferable that the third depth D3 is approximately equal to the aforementioned first depth D1.
  • the third depth D3 may be 0.1 ⁇ m or more and 3 ⁇ m or less. It is preferable that the third depth D3 is 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the multiple resistance structures 50 are arranged in the second direction Y at a trench pitch that is approximately equal to the trench pitch of the multiple gate structures 25.
  • the trench pitch between adjacent gate structures 25 and resistance structures 50 is approximately equal to the trench pitch of the multiple gate structures 25 (multiple resistance structures 50).
  • Each resistor structure 50 includes a fifth trench 51, a fifth insulating film 52, and a fifth buried electrode 53.
  • the fifth trench 51 is formed in the active surface 8 and defines the wall surface of the resistor structure 50.
  • the fifth insulating film 52 covers the wall surface of the fifth trench 51.
  • the fifth insulating film 52 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the fifth insulating film 52 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the fifth insulating film 52 includes a silicon oxide film made of an oxide of the chip 2.
  • the fifth buried electrode 53 is embedded in the fifth trench 51 with the fifth insulating film 52 in between, and faces the channel with the fifth insulating film 52 in between.
  • the fifth buried electrode 53 may include p-type or n-type conductive polysilicon.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) first dummy structures 55 of a trench electrode type formed on the first main surface 3 (active surface 8) in the resistance region 17.
  • a source potential is applied to the multiple first dummy structures 55.
  • the first dummy structure 55 may be referred to as a "first dummy trench structure,” a “fourth source structure,” a “fourth trench source structure,” etc.
  • the multiple first dummy structures 55 are formed on the active surface 8 so as to be adjacent to the multiple resistance structures 50 in the second direction Y in the resistance region 17. Specifically, the multiple first dummy structures 55 are each disposed in regions between adjacent pairs of resistance structures 50, and face the multiple resistance structures 50 in the second direction Y.
  • the multiple first dummy structures 55 are arranged alternately with the multiple resistance structures 50 in the second direction Y.
  • the multiple first dummy structures 55 face the multiple resistance structures 50, the multiple gate structures 25, the multiple source structures 30, and the multiple termination structures 40 in the second direction Y.
  • the multiple first dummy structures 55 are each formed in a band shape extending in the first direction X in a plan view.
  • the multiple first dummy structures 55 are extended from the resistance region 17 to either or both of the first dummy region 18 and the second dummy region 19 (both in this embodiment).
  • the multiple first dummy structures 55 have a length in the first direction X that is greater than the length of the resistance structure 50, and face the active region 12 in the second direction Y in the first dummy region 18 (second dummy region 19).
  • the multiple first dummy structures 55 are pulled out toward the peripheral side of the active surface 8 relative to the positions of the ends of the multiple gate structures 25 in the first direction X, and have portions that face the first side end region 13 (second side end region 14) in the second direction Y. In other words, the multiple first dummy structures 55 have portions that face the multiple side end structures 35 in the second direction Y.
  • the multiple first dummy structures 55 are exposed from at least one of the third connection surface 10C and the fourth connection surface 10D.
  • the multiple first dummy structures 55 penetrate both the third connection surface 10C and the fourth connection surface 10D and are exposed from both the third connection surface 10C and the fourth connection surface 10D.
  • the multiple first dummy structures 55 penetrate the body region 21 to reach the first semiconductor region 6 and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • Each first dummy structure 55 has a fourth width W4 in the second direction Y and a fourth depth D4 in the normal direction Z.
  • the fourth width W4 may be approximately equal to the aforementioned third width W3.
  • the fourth width W4 may be greater than the third width W3. It is preferable that the fourth width W4 is approximately equal to the aforementioned second width W2.
  • the fourth width W4 may be 0.1 ⁇ m or more and 3 ⁇ m or less. It is preferable that the fourth width W4 is 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the fourth depth D4 is equal to or greater than the third depth D3 described above. In this embodiment, the fourth depth D4 is greater than the third depth D3. It is preferable that the fourth depth D4 is 1.5 to 3 times the third depth D3. In this embodiment, the fourth depth D4 is approximately equal to the outer circumferential depth DO (second depth D2) described above.
  • the fourth depth D4 may be 0.1 ⁇ m to 5 ⁇ m. It is particularly preferable that the fourth depth D4 is 2.5 ⁇ m or less.
  • Each first dummy structure 55 is disposed at a fifth interval I5 from the resistor structure 50 in the second direction Y.
  • the fifth interval I5 is preferably 0.5 to 2 times the third width W3 (fourth width W4). It is particularly preferable that the fifth interval I5 is less than the third width W3 (fourth width W4). It is preferable that the fifth interval I5 is approximately equal to the first interval I1 (third interval I3) described above.
  • the fifth interval I5 may be 0.1 ⁇ m to 2.5 ⁇ m. It is preferable that the fifth interval I5 is 0.5 ⁇ m to 1.5 ⁇ m.
  • the first dummy structure 55 is disposed in the region between the gate structure 25 and the resistance structure 50 at a fifth interval I5 (first interval I1) from the gate structure 25 and the resistance structure 50 in the second direction Y.
  • the first dummy structure 55 is disposed to face the source structure 30 across the resistance structure 50 in the second direction Y.
  • the first dummy structure 55 is arranged at a fifth interval I5 (first interval I1) from the resistance structure 50 in the second direction Y.
  • the first dummy structure 55 constitutes the outermost part on the first termination region 15 side in the resistance region 17.
  • the outermost first termination region 15 is arranged at a fifth interval I5 (first interval I1) from the termination structure 40 in the second direction Y.
  • Each first dummy structure 55 includes a sixth trench 56, a sixth insulating film 57, and a sixth buried electrode 58.
  • the sixth trench 56 is formed in the active surface 8 and defines the wall surface of the first dummy structure 55.
  • the sidewall of the sixth trench 56 is connected to the third connection surface 10C and the fourth connection surface 10D.
  • the bottom wall of the sixth trench 56 is connected to the outer peripheral surface 9.
  • the sixth insulating film 57 covers the wall surface of the sixth trench 56.
  • the sixth insulating film 57 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the sixth insulating film 57 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the sixth insulating film 57 includes a silicon oxide film made of an oxide of the chip 2.
  • the sixth buried electrode 58 is buried in the sixth trench 56 with the sixth insulating film 57 in between.
  • the sixth buried electrode 58 may include p-type or n-type conductive polysilicon.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) second dummy structures 60 of a trench electrode type formed on the first main surface 3 (active surface 8) in the first dummy region 18.
  • a source potential is applied to the multiple second dummy structures 60.
  • the second dummy structure 60 may be referred to as a "second dummy trench structure,” a "fifth source structure,” a “fifth trench source structure,” or the like.
  • the multiple second dummy structures 60 are also formed in the second dummy region 19.
  • the configuration on the second dummy region 19 side is similar to the configuration on the first dummy region 18 side.
  • the description of the first side end region 13 side applies to the description of the second dummy region 19 side.
  • the second dummy structures 60 are each arranged in the first dummy region 18 on the periphery of the active surface 8 (third connection surface 10C) and in the region between the resistance structures 50.
  • the second dummy structures 60 face the resistance structures 50 in a one-to-one correspondence in the first direction X.
  • the second dummy structures 60 are each arranged in the regions between pairs of first dummy structures 55 adjacent to each other in the second direction Y, and face the first dummy structures 55 in the second direction Y.
  • the second dummy structures 60 are arranged alternately with the first dummy structures 55 in the second direction Y.
  • the dummy mesa portions MD are located on the inner side of the active surface 8 relative to the side end mesa portions ME in the first direction X.
  • the multiple dummy mesa portions MD are arranged in a row in the second direction Y.
  • the multiple dummy mesa portions MD may be arranged offset from one another in the first direction X so as not to face at least one dummy mesa portion MD in the second direction Y.
  • the multiple dummy mesa portions MD face the multiple gate structures 25, the multiple source structures 30, the multiple termination structures 40, and the multiple first dummy structures 55 in the second direction Y.
  • the second dummy structures 60 are each formed in a band shape extending in the first direction X in a plan view.
  • the second dummy structures 60 are arranged in a region on the side of the resistance structures 50 relative to the end positions of the gate structures 25 in the first direction X, and face the active region 12 in the second direction Y.
  • the second dummy structures 60 face the gate structures 25, the source structures 30, the termination structures 40, and the first dummy structures 55 in the second direction Y on the active region 12 side.
  • the second dummy structures 60 are pulled out toward the periphery of the active surface 8 relative to the positions of the ends of the gate structures 25 in the first direction X, and have portions that face the first side end region 13 (second side end region 14) in the second direction Y. In other words, the second dummy structures 60 have portions that face the side end structures 35 in the second direction Y.
  • the multiple second dummy structures 60 on the first dummy region 18 side penetrate the third connection surface 10C and are exposed from the third connection surface 10C.
  • the multiple second dummy structures 60 on the second dummy region 19 side penetrate the fourth connection surface 10D and are exposed from the fourth connection surface 10D.
  • the multiple second dummy structures 60 penetrate the body region 21 to reach the first semiconductor region 6, and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • Each second dummy structure 60 like the first dummy structure 55, has a fourth width W4 in the second direction Y and a fourth depth D4 in the normal direction Z.
  • Each second dummy structure 60 is disposed at a sixth interval I6 from the resistor structure 50 in the first direction X, and at a seventh interval I7 from the first dummy structure 55 in the second direction Y.
  • the sixth interval I6 is preferably 0.5 to 2 times the third width W3 (fourth width W4).
  • the sixth interval I6 is preferably 0.5 to 2 times the fifth interval I5 (first interval I1). It is particularly preferable that the sixth interval I6 is 1.5 times or less the fifth interval I5 (first interval I1).
  • the sixth interval I6 may be approximately equal to the fifth interval I5 (first interval I1).
  • the sixth interval I6 may be 0.1 ⁇ m to 2.5 ⁇ m. It is preferable that the sixth interval I6 is 0.5 ⁇ m to 1.5 ⁇ m.
  • the seventh interval I7 is preferably 0.5 to 2 times the third width W3 (fourth width W4).
  • the seventh interval I7 may be less than the third width W3 (fourth width W4).
  • the seventh interval I7 is preferably approximately equal to the aforementioned fifth interval I5 (first interval I1).
  • the seventh interval I7 may be 0.1 ⁇ m to 2.5 ⁇ m.
  • the seventh interval I7 is preferably 0.5 ⁇ m to 1.5 ⁇ m.
  • Each second dummy structure 60 includes a seventh trench 61, a seventh insulating film 62, and a seventh buried electrode 63.
  • the seventh trench 61 is formed in the active surface 8 and defines the wall surface of the second dummy structure 60.
  • the side wall of the seventh trench 61 is connected to the third connection surface 10C.
  • the bottom wall of the seventh trench 61 is connected to the outer peripheral surface 9.
  • the seventh insulating film 62 covers the wall surface of the seventh trench 61.
  • the seventh insulating film 62 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the seventh insulating film 62 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the seventh insulating film 62 includes a silicon oxide film made of an oxide of the chip 2.
  • the seventh buried electrode 63 is buried in the seventh trench 61 with the seventh insulating film 62 sandwiched therebetween.
  • the seventh buried electrode 63 may include p-type or n-type conductive polysilicon.
  • the semiconductor device 1A includes a plurality of p-type first well regions 65 formed in a region along the plurality of gate structures 25 in the surface layer portion of the active surface 8 of the active region 12.
  • the first well regions 65 have a p-type impurity concentration higher than the p-type impurity concentration of the body region 21.
  • the p-type impurity concentration of the first well regions 65 may be lower than the p-type impurity concentration of the body region 21.
  • the multiple first well regions 65 cover the wall surfaces of the corresponding gate structures 25 at intervals from the adjacent source structures 30, and are electrically connected to the body region 21 at the surface portion of the active surface 8.
  • the multiple first well regions 65 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between.
  • the multiple first well regions 65 form pn junctions with the first semiconductor region 6.
  • the semiconductor device 1A includes a plurality of p-type second well regions 66 formed in a region along the plurality of source structures 30 in the surface layer portion of the active surface 8 of the active region 12.
  • the second well regions 66 have a p-type impurity concentration higher than the p-type impurity concentration of the body region 21.
  • the p-type impurity concentration of the second well regions 66 may be lower than the p-type impurity concentration of the body region 21. It is preferable that the p-type impurity concentration of the second well regions 66 is approximately equal to the p-type impurity concentration of the first well region 65.
  • the second well regions 66 cover the wall surfaces of the corresponding source structures 30 at intervals from the adjacent gate structures 25, and are electrically connected to the body region 21 at the surface portion of the active surface 8.
  • the second well regions 66 cover the wall surfaces of the corresponding source structures 30 in the active region 12, the first side end region 13, and the second side end region 14, and are exposed from the third connection surface 10C and the fourth connection surface 10D.
  • the multiple second well regions 66 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8, and face the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the bottoms of the multiple second well regions 66 are located on the bottom side of the first semiconductor region 6 relative to the depth positions of the bottoms of the multiple first well regions 65.
  • the multiple second well regions 66 form pn junctions with the first semiconductor region 6.
  • the semiconductor device 1A includes a plurality of p-type third well regions 67 formed in a region along the plurality of side end structures 35 in the surface layer portion of the active surface 8 of the first side end region 13 (second side end region 14).
  • the third well regions 67 have a p-type impurity concentration higher than the p-type impurity concentration of the body region 21.
  • the p-type impurity concentration of the third well regions 67 may be lower than the p-type impurity concentration of the body region 21. It is preferable that the p-type impurity concentration of the third well regions 67 is approximately equal to the p-type impurity concentration of the first well region 65 (second well region 66).
  • the multiple third well regions 67 cover the wall surfaces of the corresponding side end structures 35 at intervals from the adjacent gate structures 25 and source structures 30, and are electrically connected to the body region 21 in the surface portion of the active surface 8.
  • the third well regions 67 may be integrated with the first well region 65 in the region between the gate structures 25 and the side end structures 35.
  • the multiple third well regions 67 are exposed from the third connection surface 10C.
  • the multiple third well regions 67 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8, and face the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the bottoms of the multiple third well regions 67 are located on the bottom side of the first semiconductor region 6 relative to the depth position of the bottoms of the multiple first well regions 65.
  • the bottoms of the multiple third well regions 67 are formed at approximately the same depth as the bottoms of the multiple second well regions 66.
  • the multiple third well regions 67 form pn junctions with the first semiconductor region 6.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) fourth well region 68 of p-type formed in a region along the multiple termination structures 40 in the first termination region 15 (second termination region 16).
  • the fourth well region 68 has a higher p-type impurity concentration than the body region 21.
  • the p-type impurity concentration of the fourth well region 68 may be lower than the body region 21. It is preferable that the p-type impurity concentration of the fourth well region 68 is approximately equal to the p-type impurity concentration of the first well region 65 (second well region 66).
  • the multiple fourth well regions 68 cover the wall surfaces of the corresponding termination structures 40 at intervals from the adjacent termination structures 40, and are electrically connected to the body region 21 at the surface portion of the active surface 8.
  • the multiple fourth well regions 68 extend in a strip shape along the corresponding termination structures 40 in a plan view, and are exposed from the third connection surface 10C and the fourth connection surface 10D.
  • the multiple fourth well regions 68 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8, and face the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the bottoms of the multiple fourth well regions 68 are located on the bottom side of the first semiconductor region 6 relative to the depth position of the bottoms of the multiple first well regions 65. It is preferable that the bottoms of the multiple fourth well regions 68 are formed at a depth approximately equal to the bottoms of the multiple second well regions 66.
  • the multiple fourth well regions 68 form pn junctions with the first semiconductor region 6.
  • the semiconductor device 1A includes a plurality of p-type fifth well regions 69 formed in a region along the plurality of resistor structures 50 in the surface layer portion of the active surface 8 of the resistor region 17.
  • the fifth well regions 69 have a p-type impurity concentration higher than the p-type impurity concentration of the body region 21.
  • the p-type impurity concentration of the fifth well regions 69 may be lower than the p-type impurity concentration of the body region 21. It is preferable that the p-type impurity concentration of the fifth well regions 69 is approximately equal to the p-type impurity concentration of the first well region 65.
  • the multiple fifth well regions 69 cover the wall surfaces of the corresponding resistor structures 50 at intervals from the adjacent first dummy structures 55, and are electrically connected to the body region 21 at the surface layer of the active surface 8.
  • the multiple fifth well regions 69 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between.
  • the bottoms of the plurality of fifth well regions 69 are located on the active surface 8 side relative to the depth position of the bottoms of the plurality of second well regions 66. It is preferable that the bottoms of the plurality of fifth well regions 69 are formed at a depth approximately equal to that of the bottoms of the plurality of first well regions 65.
  • the plurality of fifth well regions 69 form pn junctions with the first semiconductor region 6.
  • the semiconductor device 1A includes a plurality of sixth well regions 70 of p-type formed in a region along the plurality of first dummy structures 55 in the surface layer portion of the active surface 8 of the resistor region 17.
  • the sixth well region 70 has a p-type impurity concentration higher than the p-type impurity concentration of the body region 21.
  • the p-type impurity concentration of the sixth well region 70 may be lower than the p-type impurity concentration of the body region 21. It is preferable that the p-type impurity concentration of the sixth well region 70 is approximately equal to the p-type impurity concentration of the fifth well region 69 (first well region 65).
  • the sixth well regions 70 cover the walls of the corresponding first dummy structures 55 at intervals from the adjacent resistor structures 50, and are electrically connected to the body region 21 in the surface portion of the active surface 8.
  • the sixth well regions 70 cover the walls of the corresponding first dummy structures 55 in the resistor region 17, the first dummy region 18, and the second dummy region 19, and are exposed from the third connection surface 10C and the fourth connection surface 10D.
  • the multiple sixth well regions 70 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8, and face the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the bottoms of the multiple sixth well regions 70 are located on the bottom side of the first semiconductor region 6 relative to the depth position of the bottoms of the multiple fifth well regions 69 (first well regions 65).
  • the multiple sixth well regions 70 form pn junctions with the first semiconductor region 6.
  • the semiconductor device 1A includes a plurality of p-type seventh well regions 71 formed in a region along the plurality of second dummy structures 60 in the surface layer portion of the active surface 8 of the first dummy region 18 (second dummy region 19).
  • the seventh well region 71 has a p-type impurity concentration higher than the p-type impurity concentration of the body region 21.
  • the p-type impurity concentration of the seventh well region 71 may be lower than the p-type impurity concentration of the body region 21. It is preferable that the p-type impurity concentration of the seventh well region 71 is approximately equal to the p-type impurity concentration of the fifth well region 69 (sixth well region 70).
  • the multiple seventh well regions 71 cover the wall surfaces of the corresponding second dummy structures 60 at intervals from the adjacent resistance structures 50 and first dummy structures 55, and are electrically connected to the body region 21 in the surface portion of the active surface 8.
  • the seventh well regions 71 may be integrated with the fifth well region 69 in the region between the resistance structures 50 and the second dummy structures 60.
  • the multiple seventh well regions 71 are exposed from the third connection surface 10C.
  • the multiple seventh well regions 71 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8, and face the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the bottoms of the multiple seventh well regions 71 are located on the bottom side of the first semiconductor region 6 relative to the depth position of the bottoms of the multiple fifth well regions 69 (first well regions 65).
  • the bottoms of the multiple seventh well regions 71 are formed at a depth approximately equal to the bottoms of the multiple sixth well regions 70 (second well regions 66).
  • the multiple seventh well regions 71 form pn junctions with the first semiconductor region 6.
  • the semiconductor device 1A includes a plurality of p-type contact regions 72 formed in a region along the plurality of source structures 30 in the surface layer portion of the active surface 8 of the active region 12.
  • the contact regions 72 may be referred to as "backgate regions.”
  • the contact regions 72 have a p-type impurity concentration higher than the p-type impurity concentration of the body region 21.
  • the p-type impurity concentration of the contact regions 72 is higher than the p-type impurity concentration of the first well region 65 (second well region 66).
  • the multiple contact regions 72 are formed only in the multiple second well regions 66, and are not formed in the first well region 65, the third well region 67, the fourth well region 68, the fifth well region 69, the sixth well region 70, or the seventh well region 71.
  • the multiple contact regions 72 cover the wall surfaces of the corresponding source structures 30 in the corresponding second well regions 66.
  • the multiple contact regions 72 are formed in a one-to-many correspondence with each source structure 30.
  • the multiple contact regions 72 are formed at intervals along the corresponding source structures 30.
  • the multiple contact regions 72 are extended from within the corresponding second well region 66 along the wall surface of the corresponding source structure 30 to the surface layer of the body region 21 and exposed from the active surface 8.
  • the multiple contact regions 72 are each formed in a band shape extending in the first direction X in a plan view.
  • the multiple contact regions 72 face the gate structure 25 in the second direction Y, but do not face the side end structure 35 in the second direction Y.
  • the length of the multiple contact regions 72 in the first direction X is preferably equal to or greater than the second width W2 described above.
  • the length of the multiple contact regions 72 is preferably greater than the distance between two adjacent contact regions 72 in the first direction X.
  • the contact regions 72 along one source structure 30 face the contact regions 72 along the other source structure 30 in the second direction Y.
  • the contact regions 72 are arranged in a matrix with gaps in between in the first direction X and the second direction Y as a whole when viewed in a plane.
  • the contact regions 72 along one source structure 30 may be arranged offset in the first direction X so as to face the second direction Y in the region between the contact regions 72 along the other source structure 30.
  • the contact regions 72 may be arranged in a staggered manner overall in a plan view with intervals in the first direction X and the second direction Y.
  • FIG. 29 is a cross-sectional view showing the structure of the peripheral region 20.
  • the semiconductor device 1A includes a p-type outer well region 73 formed in the surface layer of the peripheral surface 9.
  • the outer well region 73 has a p-type impurity concentration that is lower than the p-type impurity concentration of the contact region 72.
  • the p-type impurity concentration of the outer well region 73 is higher than the p-type impurity concentration of the body region 21.
  • the p-type impurity concentration of the outer well region 73 may be lower than the body region 21. It is preferable that the outer well region 73 has a p-type impurity concentration approximately equal to that of the first well region 65 (second well region 66).
  • the outer well region 73 is formed at a distance from the periphery of the outer peripheral surface 9 (first to fourth side surfaces 5A to 5D) toward the active surface 8 in a plan view, and extends in a band shape along the active surface 8.
  • the outer well region 73 is formed in a ring shape (specifically, a square ring shape) that surrounds the active surface 8 in a plan view.
  • the outer well region 73 extends from the surface portion of the outer peripheral surface 9 toward the surface portions of the first to fourth connection surfaces 10A to 10D, and covers the first to fourth connection surfaces 10A to 10D.
  • the outer well region 73 is electrically connected to the body region 21 at the surface portion of the active surface 8.
  • the outer well region 73 is connected to the second well region 66, the third well region 67, the fourth well region 68, the sixth well region 70, and the seventh well region 71 at the third connection surface 10C (fourth connection surface 10D).
  • the outer well region 73 is formed at a distance from the bottom of the first semiconductor region 6 toward the outer peripheral surface 9, and faces the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the bottom of the outer well region 73 is located closer to the bottom of the first semiconductor region 6 than the bottom wall of the resistance structure 50 (gate structure 25).
  • the bottom of the outer well region 73 is located closer to the bottom of the first semiconductor region 6 than the bottom wall of the first dummy structure 55 (source structure 30).
  • the bottom of the outer well region 73 is located closer to the bottom of the first semiconductor region 6 than the bottom of the contact region 72. It is preferable that the bottom of the outer well region 73 is formed at a depth position approximately equal to the bottom of the sixth well region 70 (second well region 66). The outer well region 73 forms a pn junction with the first semiconductor region 6.
  • the semiconductor device 1A includes a p-type outer contact region 74 formed in the surface layer of the outer peripheral surface 9.
  • the outer contact region 74 has a higher p-type impurity concentration than the body region 21.
  • the p-type impurity concentration of the outer contact region 74 is higher than the outer well region 73. It is preferable that the p-type impurity concentration of the outer contact region 74 is approximately equal to the p-type impurity concentration of the contact region 72.
  • the outer contact region 74 is formed in the surface layer of the outer well region 73 at a distance from the periphery of the active surface 8 (first to fourth connection surfaces 10A to 10D) and the periphery of the outer peripheral surface 9 (first to fourth side surfaces 5A to 5D) in a plan view, and is formed in a band shape extending along the active surface 8.
  • the outer contact region 74 is formed in a ring shape (specifically, a square ring shape) surrounding the active surface 8 in a plan view.
  • the outer contact region 74 is formed at a distance from the bottom of the outer well region 73 toward the outer peripheral surface 9, and faces the first semiconductor region 6 across a portion of the outer well region 73.
  • the outer contact region 74 is located closer to the bottom of the first semiconductor region 6 than the bottom of the resistor structure 50 (gate structure 25).
  • the outer contact region 74 is located closer to the bottom of the first semiconductor region 6 than the bottom wall of the first dummy structure 55 (source structure 30). It is preferable that the bottom of the outer contact region 74 is formed at a depth position approximately equal to the bottom of the contact region 72.
  • the semiconductor device 1A includes at least one (preferably 2 to 20) p-type field region 75 formed in the surface layer of the outer peripheral surface 9.
  • the semiconductor device 1A includes four field regions 75.
  • the multiple field regions 75 are formed in an electrically floating state and reduce the electric field within the chip 2 at the outer peripheral surface 9.
  • the number, width, depth, p-type impurity concentration, etc. of the field regions 75 are arbitrary and can take various values depending on the electric field to be relaxed.
  • the field regions 75 may have a lower p-type impurity concentration than the outer contact region 74.
  • the field regions 75 may have a higher p-type impurity concentration than the outer well region 73.
  • the field regions 75 may have a lower p-type impurity concentration than the outer well region 73.
  • the multiple field regions 75 are formed in the region between the periphery of the outer peripheral surface 9 and the outer well region 73.
  • the multiple field regions 75 are arranged at intervals from the outer well region 73 side to the periphery of the outer peripheral surface 9.
  • the multiple field regions 75 are formed in a band shape extending along the active surface 8 in a plan view.
  • the multiple field regions 75 are formed in a ring shape (specifically, a square ring shape) surrounding the active surface 8 in a plan view.
  • the multiple field regions 75 are formed at intervals from the bottom of the first semiconductor region 6 toward the outer circumferential surface 9, and face the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the multiple field regions 75 are located closer to the bottom of the first semiconductor region 6 than the bottom of the resistance structure 50 (gate structure 25).
  • the multiple field regions 75 are located closer to the bottom of the first semiconductor region 6 than the bottom wall of the first dummy structure 55 (source structure 30).
  • the bottoms of the multiple field regions 75 may be formed at a depth position approximately equal to the bottom of the sixth well region 70 (second well region 66).
  • the semiconductor device 1A includes a main surface insulating film 80 that covers the first main surface 3.
  • the main surface insulating film 80 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the main surface insulating film 80 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the main surface insulating film 80 includes a silicon oxide film made of an oxide of the chip 2.
  • the main surface insulating film 80 selectively covers the active surface 8, the outer peripheral surface 9, and the first to fourth connection surfaces 10A to 10D.
  • the main surface insulating film 80 is connected to the first insulating film 27, the second insulating film 32, the third insulating film 37, the fourth insulating film 42, the fifth insulating film 52, the sixth insulating film 57, and the seventh insulating film 62 on the active surface 8, and exposes the first buried electrode 28, the second buried electrode 33, the third buried electrode 38, the fourth buried electrode 43, the fifth buried electrode 53, the sixth buried electrode 58, and the seventh buried electrode 63.
  • the main surface insulating film 80 covers the outer well region 73, the outer contact region 74, and the multiple field regions 75 on the outer peripheral surface 9.
  • the main surface insulating film 80 is continuous with the first to fourth side surfaces 5A to 5D.
  • the main surface insulating film 80 may be formed at a distance inward from the periphery of the outer peripheral surface 9, exposing the first semiconductor region 6 from the periphery of the outer peripheral surface 9.
  • the main surface insulating film 80 is connected to the second insulating film 32, the third insulating film 37, the fourth insulating film 42, the sixth insulating film 57, and the seventh insulating film 62 at the first to fourth connection surfaces 10A to 10D, exposing the second buried electrode 33, the third buried electrode 38, the fourth buried electrode 43, the sixth buried electrode 58, and the seventh buried electrode 63.
  • the semiconductor device 1A includes a sidewall wiring 81 formed on the outer peripheral surface 9 so as to cover at least one of the first to fourth connection surfaces 10A to 10D.
  • the sidewall wiring 81 is disposed on the main surface insulating film 80.
  • the sidewall wiring 81 also functions as a "sidewall structure" that reduces the step formed between the active surface 8 and the outer peripheral surface 9.
  • the sidewall wiring 81 is preferably formed in a band shape extending along at least one of the third connection surface 10C and the fourth connection surface 10D.
  • the sidewall wiring 81 is formed in a ring shape (specifically, a square ring shape) extending along the first to fourth connection surfaces 10A to 10D so as to surround the active surface 8 in a plan view.
  • the portions of the sidewall wiring 81 that cover the four corners of the active surface 8 are formed in a curved shape toward the outer circumferential surface 9.
  • the sidewall wiring 81 includes a portion that extends in a film-like manner along the outer peripheral surface 9, and a portion that extends in a film-like manner along the first to fourth connection surfaces 10A to 10D.
  • the portion of the sidewall wiring 81 located on the outer peripheral surface 9 may cover the outer peripheral surface 9 in a film-like manner in the region on the outer peripheral surface 9 side relative to the active surface 8.
  • the portion of the sidewall wiring 81 located on the outer peripheral surface 9 may have a thickness that is less than the thickness of the active plateau 11 (outer peripheral depth DO).
  • the sidewall wiring 81 faces the outer well region 73 on the outer peripheral surface 9, sandwiching the main surface insulating film 80 therebetween.
  • the sidewall wiring 81 may also face the outer contact region 74, sandwiching the main surface insulating film 80 therebetween.
  • the sidewall wiring 81 is formed at a distance from the field region 75 toward the active surface 8 in a plan view.
  • the sidewall wiring 81 covers the first to fourth connection surfaces 10A to 10D, sandwiching the main surface insulating film 80 between them.
  • the sidewall wiring 81 faces the second well region 66, the third well region 67, the fourth well region 68, and the outer well region 73 at the first to fourth connection surfaces 10A to 10D, sandwiching the main surface insulating film 80 between them.
  • the sidewall wiring 81 also faces the body region 21, sandwiching the main surface insulating film 80 between them.
  • the sidewall wiring 81 covers the exposed portions (second buried electrodes 33) of the multiple source structures 30, the exposed portions (third buried electrodes 38) of the multiple side end structures 35, the exposed portions (fourth buried electrodes 43) of the multiple termination structures 40, the exposed portions (sixth buried electrodes 58) of the multiple first dummy structures 55, and the exposed portions (seventh buried electrodes 63) of the multiple second dummy structures 60 on the first to fourth connection surfaces 10A to 10D.
  • the sidewall wiring 81 is electrically connected to the multiple source structures 30, the multiple side end structures 35, the multiple termination structures 40, the multiple first dummy structures 55, and the multiple second dummy structures 60.
  • the sidewall wiring 81 applies a source potential to the connection target from the outer peripheral surface 9 side.
  • the sidewall wiring 81 has an overlapping portion 82 that rides up from at least one of the first to fourth connection surfaces 10A to 10D onto the edge of the active surface 8.
  • the overlapping portion 82 covers the active surface 8 like a film in a plan view, and is formed in a band shape that extends along the edge of the active surface 8.
  • the overlapping portion 82 is formed in a ring shape (specifically, a square ring shape) that surrounds the inner part of the active surface 8 in a plan view.
  • the overlapping portion 82 covers the peripheral portion of the active surface 8 at a distance from the gate structures 25 and the resistor structures 50.
  • the overlapping portion 82 covers the exposed portions (second buried electrodes 33) of the source structures 30, the exposed portions (third buried electrodes 38) of the side end structures 35, the exposed portions (fourth buried electrodes 43) of the termination structures 40, the exposed portions (sixth buried electrodes 58) of the first dummy structures 55, and the exposed portions (seventh buried electrodes 63) of the second dummy structures 60 at the peripheral portion of the active surface 8.
  • the sidewall wiring 81 is electrically connected to the multiple source structures 30, the multiple side end structures 35, the multiple termination structures 40, the multiple first dummy structures 55 and the multiple second dummy structures 60 on the active surface 8.
  • the sidewall wiring 81 includes p-type or n-type conductive polysilicon, and is formed integrally with the second buried electrode 33, the third buried electrode 38, the fourth buried electrode 43, the sixth buried electrode 58, and the seventh buried electrode 63.
  • the sidewall wiring 81 may be formed separately from the second buried electrode 33, the third buried electrode 38, and the fourth buried electrode 43.
  • the semiconductor device 1A includes a plurality of gate connection electrodes 83 that cover the plurality of gate structures 25 in the active region 12 in a film-like manner.
  • the gate connection electrodes 83 may be referred to as “connection electrodes,” “connection electrode films,” “gate connection electrode films,” etc.
  • the gate connection electrodes 83 may be regarded as one component of the gate structures 25.
  • a plurality of gate connection electrodes 83 are provided at intervals in a one-to-many corresponding relationship with each gate structure 25.
  • the plurality of gate connection electrodes 83 selectively cover the inner portion and both ends of the corresponding gate structure 25.
  • the plurality of gate connection electrodes 83 are each formed in a band shape extending in the first direction X.
  • the multiple gate connection electrodes 83 are formed at intervals in the first direction X from the multiple side end structures 35 in a plan view, and are formed at intervals in the second direction Y from the multiple source structures 30.
  • the multiple gate connection electrodes 83 expose the multiple source structures 30 and the multiple side end structures 35.
  • the multiple gate connection electrodes 83 are arranged alternately with the multiple source structures 30 in the second direction Y in a plan view, and do not face the multiple side end structures 35 in the second direction Y.
  • Each gate connection electrode 83 is connected to the first buried electrode 28 in a portion covering the corresponding gate structure 25, and has a portion that is extended from above the first buried electrode 28 onto the main surface insulating film 80.
  • each gate connection electrode 83 is formed integrally with the corresponding first buried electrode 28.
  • each gate connection electrode 83 includes a portion where a part of the first buried electrode 28 is extended in the form of a film to an area outside the gate structure 25 (above the main surface insulating film 80).
  • the gate connection electrode 83 may be formed separately from the first buried electrode 28.
  • Each gate connection electrode 83 has an electrode surface extending along the active surface 8.
  • each gate connection electrode 83 is formed in a tapered shape (quadratic pyramid shape) from the active surface 8 toward the electrode surface in a cross-sectional view.
  • the electrode surface is preferably formed to be wider than the gate structure 25 in the second direction Y.
  • the electrode surface preferably has a portion facing the gate structure 25 in the normal direction Z, and a portion facing the area outside the gate structure 25 (i.e., the main surface insulating film 80) in the normal direction Z.
  • each gate connection electrode 83 includes p-type or n-type conductive polysilicon.
  • Each gate connection electrode 83 has an electrode thickness TE.
  • the electrode thickness TE is preferably at least 0.5 times the aforementioned first width W1 (second width W2).
  • the electrode thickness TE is preferably equal to or less than the aforementioned peripheral depth DO.
  • the electrode thickness TE is preferably equal to or less than the aforementioned second depth D2. It is particularly preferable that the electrode thickness TE be less than the second depth D2 (peripheral depth DO).
  • the electrode thickness TE is preferably equal to or less than the first depth D1 described above. Of course, the electrode thickness TE may be greater than the first depth D1. It is particularly preferable that the electrode thickness TE is less than the first depth D1.
  • the electrode thickness TE may be equal to or greater than 0.05 ⁇ m and equal to or less than 2.5 ⁇ m. It is preferable that the electrode thickness TE is equal to or greater than 0.5 ⁇ m and equal to or less than 1.5 ⁇ m.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) resistive film 85 arranged in the resistive region 17.
  • the resistive film 85 may be referred to as a "resistance”, a “gate resistive film”, etc.
  • Each resistive film 85 may be considered to be one component of each resistive structure 50.
  • the resistive film 85 includes at least one of a conductive polysilicon film and an alloy crystal film.
  • the alloy crystal film includes alloy crystals composed of a metal element and a nonmetal element.
  • the alloy crystal film may include at least one of a CrSi film, a CrSiN film, a CrSiO film, a TaN film, and a TiN film.
  • the resistive film 85 includes p-type or n-type conductive polysilicon.
  • the multiple resistive films 85 cover a corresponding one of the resistive structures 50 as a single covering object in the form of a film, and are electrically connected to the corresponding one of the resistive structures 50.
  • each resistive film 85 is provided in a one-to-one correspondence with each of the resistive structures 50.
  • the multiple resistive films 85 are each formed in a band shape extending in the first direction X in a planar view, and face each other in the second direction Y.
  • the multiple resistive films 85 are arranged in a stripe shape extending along the multiple resistive structures 50 in a planar view.
  • the multiple resistive films 85 are spaced apart in the second direction Y from the resistive structures 50 that are not to be covered, exposing the resistive structures 50 that are not to be covered.
  • the multiple resistive films 85 are spaced apart in the second direction Y from the multiple first dummy structures 55, exposing the multiple first dummy structures 55.
  • the multiple resistive films 85 are arranged alternately with the multiple first dummy structures 55 in the second direction Y in a plan view.
  • the multiple resistive films 85 are arranged at intervals in the first direction X from the multiple second dummy structures 60, exposing the multiple second dummy structures 60. In other words, the multiple resistive films 85 face the multiple second dummy structures 60 in the first direction X in a plan view, but do not face the multiple second dummy structures 60 in the second direction Y.
  • Each resistive film 85 selectively covers the resistive structure 50 so as to partially expose the resistive structure 50.
  • each resistive film 85 covers the inner portion of the corresponding resistive structure 50 at a distance inward from both ends of the corresponding resistive structure 50 in the first direction X, exposing both ends of the corresponding resistive structure 50.
  • the resistive film 85 may cover the entire area of the corresponding resistive structure 50.
  • Each resistive film 85 covers the fifth buried electrode 53 of the corresponding resistive structure 50 so as to partially expose the fifth buried electrode 53.
  • Each resistive film 85 is connected to the corresponding fifth buried electrode 53 and has a portion that is extended from above the fifth buried electrode 53 onto the main surface insulating film 80.
  • each resistive film 85 is formed wider than the corresponding resistive structure 50 in the second direction Y.
  • Each resistive film 85 faces the body region 21 and the fifth well region 69 in the stacking direction in an area outside the resistive structure 50. In this embodiment, each resistive film 85 does not face the source region 22 in the stacking direction.
  • each resistive film 85 is made of the same conductive material as the corresponding fifth buried electrode 53, and is formed integrally with the fifth buried electrode 53.
  • each resistive film 85 includes a portion of the fifth buried electrode 53 that is pulled out in the form of a film to an area outside the resistive structure 50 (above the main surface insulating film 80).
  • each resistive film 85 may be formed separately from the fifth buried electrode 53.
  • Each resistive film 85 has a resistive surface extending along the active surface 8.
  • each resistive film 85 is formed in a tapered shape (quadratic pyramid shape) from the active surface 8 toward the resistive surface in a cross-sectional view.
  • the resistive surface is preferably formed to be wider than the resistive structure 50 in the second direction Y.
  • the resistive surface preferably has a portion facing the resistive structure 50 in the normal direction Z, and a portion facing an area outside the resistive structure 50 (i.e., the main surface insulating film 80) in the normal direction Z.
  • the resistive film 85 has a resistive thickness TR.
  • the resistive thickness TR is adjusted as appropriate depending on the resistance value to be achieved.
  • the resistive thickness TR is preferably at least 0.5 times the aforementioned fourth width W4.
  • the resistive thickness TR is preferably equal to or less than the aforementioned outer circumferential depth DO.
  • the resistive thickness TR is preferably equal to or less than the aforementioned fourth depth D4 (second depth D2). It is particularly preferable that the resistive thickness TR be less than the outer circumferential depth DO (fourth depth D4).
  • the resistor thickness TR is preferably equal to or less than the third depth D3 (first depth D1) described above. It is particularly preferable that the resistor thickness TR is less than the third depth D3 (first depth D1).
  • the resistor thickness TR may be approximately equal to the electrode thickness TE described above.
  • the resistor thickness TR may be equal to or greater than 0.05 ⁇ m and equal to or less than 2.5 ⁇ m. It is preferable that the resistor thickness TR is equal to or greater than 0.5 ⁇ m and equal to or less than 1.5 ⁇ m.
  • the resistor thickness TR may be greater than the third depth D3 (first depth D1).
  • the resistor thickness TR may be greater than the outer circumferential depth DO (fourth depth D4).
  • the resistor thickness TR may be less than the fourth depth D4. In this case, the resistor thickness TR may be 0.1 nm or more and 100 nm or less.
  • the semiconductor device 1A includes an insulating interlayer film 86 that covers the main surface insulating film 80.
  • the interlayer film 86 may be called an "insulating film,” an "interlayer insulating film,” an “intermediate insulating film,” or the like.
  • the interlayer film 86 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. It is preferable that the interlayer film 86 include a silicon oxide film.
  • the interlayer film 86 selectively covers the active surface 8, the outer peripheral surface 9, and the first to fourth connection surfaces 10A to 10D, sandwiching the main surface insulating film 80.
  • the interlayer film 86 covers the gate structures 25 (first buried electrode 28), the source structures 30 (second buried electrode 33), the side end structures 35 (third buried electrode 38), the termination structures 40 (fourth buried electrode 43), the resistance structures 50 (fifth buried electrode 53), the first dummy structures 55 (sixth buried electrode 58), and the second dummy structures 60 (seventh buried electrode 63) on the active surface 8.
  • the interlayer film 86 covers the gate connection electrodes 83 and the resistance films 85 on the active surface 8.
  • the interlayer film 86 covers the outer well region 73, the outer contact region 74, and the multiple field regions 75 on the outer peripheral surface 9, sandwiching the main surface insulating film 80 therebetween.
  • the interlayer film 86 covers the sidewall wiring 81 on the first to fourth connection surfaces 10A to 10D.
  • the interlayer film 86 is continuous with the first to fourth side surfaces 5A to 5D.
  • the interlayer film 86 may be formed at a distance inward from the periphery of the outer peripheral surface 9, exposing the first semiconductor region 6 from the periphery of the outer peripheral surface 9.
  • the semiconductor device 1A includes a plurality of gate openings 87 formed in an interlayer film 86.
  • the plurality of gate openings 87 penetrate the interlayer film 86 so as to selectively expose the plurality of gate structures 25.
  • the plurality of gate openings 87 are each formed in a portion of the interlayer film 86 that covers the plurality of gate connection electrodes 83, and each exposes the plurality of gate connection electrodes 83.
  • the multiple gate openings 87 expose portions of the multiple gate structures 25 via the multiple gate connection electrodes 83.
  • the multiple gate openings 87 are provided in a one-to-one correspondence with the multiple gate connection electrodes 83.
  • the semiconductor device 1A includes a plurality of source openings 88 formed in an interlayer film 86.
  • the plurality of source openings 88 penetrate the interlayer film 86 so as to selectively expose a plurality of source structures 30.
  • the plurality of source openings 88 expose the corresponding source structures 30 and the source regions 22 and contact regions 72 located on both sides of the corresponding source structures 30.
  • the multiple source openings 88 may be formed in a band shape extending along the corresponding source structures 30.
  • the multiple source openings 88 may be formed in a one-to-many correspondence with the corresponding source structures 30.
  • the multiple source openings 88 may be formed at intervals along the corresponding source structures 30.
  • the semiconductor device 1A includes an outer opening 89 formed in the interlayer film 86.
  • the outer opening 89 penetrates the main surface insulating film 80 and the interlayer film 86 so as to selectively expose the outer contact region 74 and the sidewall wiring 81.
  • the outer opening 89 is formed in a strip or ring shape extending along the outer contact region 74 and the sidewall wiring 81 so as to surround the active surface 8 (active plateau 11) in a plan view.
  • the semiconductor device 1A includes a plurality of resistor openings 90 formed in an interlayer film 86.
  • the plurality of resistor openings 90 penetrate the interlayer film 86 so as to selectively expose the plurality of resistor structures 50.
  • the plurality of resistor openings 90 are each formed in a portion of the interlayer film 86 that covers the plurality of resistor films 85, and each exposes the plurality of resistor films 85.
  • the multiple resistor openings 90 are provided in a one-to-many correspondence with each resistor structure 50, and each resistor structure 50 (in this embodiment, each resistor film 85) is exposed from multiple locations. In other words, multiple resistor openings 90 are provided corresponding to one resistor structure 50. Specifically, the multiple resistor openings 90 include multiple first resistor openings 91, multiple second resistor openings 92, and multiple third resistor openings 93.
  • the multiple first resistor openings 91 are provided in one-to-one correspondence with each resistor structure 50. That is, one first resistor opening 91 is provided corresponding to one resistor structure 50.
  • the multiple first resistor openings 91 expose the inner parts of the multiple resistor structures 50 at intervals from both ends of the multiple resistor structures 50.
  • the multiple first resistor openings 91 expose the inner parts of the multiple resistor films 85 at intervals from both ends of the multiple resistor films 85.
  • the multiple first resistor openings 91 are arranged in a row at intervals in the second direction Y and face each other in the second direction Y.
  • the multiple first resistor openings 91 may be arranged offset in the first direction X from at least one first resistor opening 91 so as not to face at least one first resistor opening 91 in the second direction Y.
  • the multiple first resistor openings 91 are formed in a band shape extending in the first direction X in a plan view.
  • the multiple first resistor openings 91 may be formed in a square, polygonal, circular, or other shape.
  • the multiple first resistor openings 91 may be provided in a one-to-many correspondence with each resistor structure 50.
  • the multiple first resistor openings 91 may be provided corresponding to one resistor structure 50.
  • the multiple first resistor openings 91 are formed at intervals in the first direction X so as to expose the inner portion of the corresponding resistor structure 50 (resistance film 85) from multiple points.
  • the multiple second resistor openings 92 are provided in one-to-one correspondence with each resistor structure 50. That is, one second resistor opening 92 is provided corresponding to one resistor structure 50.
  • the multiple second resistor openings 92 are formed at intervals on one side of the first direction X from the multiple first resistor openings 91, and each exposes an area on one end side of the multiple resistor structures 50. Specifically, the multiple second resistor openings 92 each exposes an area on one end side of the multiple resistor films 85.
  • the multiple second resistor openings 92 are arranged in a row at intervals in the second direction Y and face each other in the second direction Y.
  • the multiple second resistor openings 92 may be arranged offset in the first direction X from at least one second resistor opening 92 so as not to face at least one second resistor opening 92 in the second direction Y.
  • the multiple second resistor openings 92 are each formed in a band shape extending in the first direction X in a plan view and each faces one first resistor opening 91 corresponding to the first direction X.
  • the multiple second resistor openings 92 may be formed in a square, polygonal, circular, or other shape.
  • the multiple second resistor openings 92 may be provided in a one-to-many correspondence with each resistor structure 50.
  • the multiple second resistor openings 92 may be provided corresponding to one resistor structure 50.
  • the multiple second resistor openings 92 are formed at intervals in the first direction X so as to expose the area on one end side of the corresponding resistor structure 50 (resistance film 85) from multiple points.
  • the multiple third resistor openings 93 are provided in one-to-one correspondence with each resistor structure 50. That is, one third resistor opening 93 is provided corresponding to one resistor structure 50.
  • the multiple third resistor openings 93 are formed at intervals on the other side of the first direction X from the multiple first resistor openings 91, and each exposes an area on the other end side of the multiple resistor structures 50. Specifically, the multiple third resistor openings 93 each exposes an area on the other end side of the multiple resistor films 85.
  • the multiple third resistor openings 93 are arranged in a row at intervals in the second direction Y and face each other in the second direction Y.
  • the multiple third resistor openings 93 may be arranged offset in the first direction X from at least one third resistor opening 93 so as not to face at least one third resistor opening 93 in the second direction Y.
  • the multiple third resistor openings 93 are each formed in a band shape extending in the first direction X in a plan view and each faces one corresponding second resistor opening 92 across one first resistor opening 91 corresponding to the first direction X.
  • the multiple third resistor openings 93 may be formed in a square, polygonal, circular, or other shape.
  • the multiple third resistor openings 93 may be provided in a one-to-many correspondence with each resistor structure 50.
  • the multiple third resistor openings 93 may be provided corresponding to one resistor structure 50.
  • the multiple third resistor openings 93 are formed at intervals in the first direction X so as to expose the area on the other end side of the corresponding resistor structure 50 (resistance film 85) from multiple points.
  • the semiconductor device 1A includes a gate electrode 100 disposed on an interlayer film 86.
  • the gate electrode 100 has a resistance value lower than the resistance values of the multiple resistance structures 50 and the multiple resistance films 85.
  • the gate electrode 100 includes a gate pad 101 and a gate wiring 102.
  • the gate pad 101 may be referred to as a "pad electrode,” a “gate pad electrode,” a “control pad electrode,” etc.
  • the gate wiring 102 may be referred to as a "wiring electrode,” a "gate wiring electrode,” a "control wiring electrode,” etc.
  • the gate pad 101 is an external terminal electrode to which a gate potential is applied from the outside.
  • the gate pad 101 is disposed on the interlayer film 86 and is electrically connected to the multiple resistive films 85 through the interlayer film 86. In other words, the gate pad 101 is electrically connected to the multiple resistive structures 50 via the multiple resistive films 85.
  • the gate pad 101 is electrically connected to the multiple gate structures 25, but does not have any mechanical connection to the multiple gate structures 25.
  • the gate pad 101 does not have any electrical or mechanical connection to the multiple source structures 30.
  • the gate pad 101 is disposed in an area on one side in the second direction Y of an imaginary line that crosses the center of the active surface 8 in the first direction X in a plan view.
  • the gate pad 101 is located on an imaginary line that crosses the center of the active surface 8 in the second direction Y in a plan view. In other words, the gate pad 101 faces the center of the first side surface 5A (first connection surface 10A) in the second direction Y in a plan view.
  • the gate pad 101 is disposed on the other side of the resistive region 17 (multiple resistive structures 50) in the second direction Y (the inner side of the active region 12) in a planar view. In this embodiment, the gate pad 101 is disposed on the active region 12 at a distance from the first side end region 13, the second side end region 14, the first termination region 15, and the second termination region 16 in a planar view.
  • the gate pad 101 partially faces the multiple gate structures 25 and multiple source structures 30 across the interlayer film 86.
  • the gate pad 101 is disposed at a distance inward from the ends of the multiple side end structures 35 in the first direction X in a plan view, toward the inside of the active surface 8, and faces the multiple side end structures 35 in the first direction X. In this embodiment, the gate pad 101 does not face the multiple side end structures 35 in the stacking direction.
  • the gate pad 101 is disposed inward of the active surface 8 at a distance from both ends of the multiple gate structures 25 in the first direction X in a plan view.
  • the gate pad 101 covers the inner parts of the multiple gate structures 25 with the interlayer film 86 in between, exposing both ends of the multiple gate structures 25.
  • the gate pad 101 covers the inner parts of the multiple source structures 30 with the interlayer film 86 in between, exposing both ends of the multiple source structures 30.
  • the gate pad 101 is spaced apart from the multiple termination structures 40 in the second direction Y in a plan view, and faces the multiple termination structures 40 in the second direction Y. In this embodiment, the gate pad 101 does not face the multiple termination structures 40 in the stacking direction.
  • the gate pad 101 faces the body region 21, the source region 22, the multiple first well regions 65, the multiple second well regions 66, and the multiple contact regions 72 across the interlayer film 86.
  • the gate pad 101 is disposed on the interlayer film 86 at a horizontal distance from the gate connection electrode 83, and does not face the gate connection electrode 83 in the stacking direction. In other words, the gate pad 101 faces the portion of the gate structure 25 exposed from the gate connection electrode 83.
  • the gate pad 101 faces the first direction X in a region between at least two gate connection electrodes 83 arranged on both sides of the gate structure 25 in the first direction X in a plan view.
  • the gate pad 101 faces at least one gate connection electrode 83 arranged on the inner side of the gate structure 25 in a second direction Y in a plan view.
  • the gate pad 101 may be positioned offset to one side or the other side of the first direction X with respect to a virtual line that crosses in the second direction Y the gate connection electrode 83 arranged on the inner side of the gate structure 25 in a plan view.
  • the gate pad 101 is disposed on the interlayer film 86 at a horizontal distance from the overlapping portion 82 of the sidewall wiring 81, and does not face the overlapping portion 82 in the stacking direction. In other words, the gate pad 101 is disposed on the area surrounded by the sidewall wiring 81 in a plan view.
  • the planar area of the gate pad 101 is less than the planar area of the active region 12 and greater than the planar area of the resistor region 17.
  • the proportion of the gate pad 101 in the active surface 8 is preferably 1% or more and 25% or less.
  • the proportion of the gate pad 101 may be a value belonging to any one of the following ranges: 1% or more and 5% or more, 5% or more and 10% or less, 10% or more and 15% or less, 15% or more and 20% or less, and 20% or more and 25% or less.
  • the proportion of the gate pad 101 is preferably 10% or less.
  • the gate pad 101 has a pad body 103 (first portion) and an extraction portion 104 (second portion).
  • the pad body 103 forms the main body of the gate pad 101, and is disposed in a region outside the resistance region 17 in a planar view.
  • the pad body 103 is disposed in the active region 12 in a planar view, and faces the multiple gate structures 25 and the multiple source structures 30 with the interlayer film 86 in between.
  • the pad body 103 has a pad width WP in the first direction X that is greater than the length of the multiple resistance structures 50.
  • the pad width WP may be less than the length of the multiple resistance structures 50.
  • the pad body 103 is formed in a quadrangular shape in a planar view.
  • the pad body 103 may be formed in a polygonal shape other than a quadrangle, a circular shape, etc.
  • the extension portion 104 is provided at the end of the pad body portion 103 on the resistor region 17 side, and is extended from the pad body portion 103 toward the region above the resistor region 17. As a result, the extension portion 104 covers the multiple resistor structures 50 and the multiple first dummy structures 55 with the interlayer film 86 in between.
  • the pull-out portion 104 has a pull-out width WD in the first direction X that is less than the pad width WP of the pad body portion 103, and is formed in a band shape extending in the second direction Y.
  • the pull-out portion 104 only needs to have a pull-out width WD that is greater than the opening width of the first resistor opening 91, and the value of the pull-out width WD is arbitrary.
  • the draw-out portion 104 is formed at a distance inward from both ends of the multiple resistor structures 50 in a plan view, and covers the center of the multiple resistor structures 50.
  • the draw-out portion 104 covers the multiple first resistor openings 91 at a distance from the multiple second resistor openings 92 and the multiple third resistor openings 93 in a plan view.
  • the lead-out portion 104 enters the first resistor openings 91 from above the interlayer film 86, and is mechanically and electrically connected to the resistive films 85 within the first resistor openings 91.
  • the gate pad 101 penetrates the interlayer film 86 and is mechanically and electrically connected to the inner parts of the resistive films 85.
  • the lead-out portion 104 may partially cover the active region 12 and face at least one gate structure 25 and/or at least one source structure 30 across the interlayer film 86.
  • the lead-out portion 104 may partially cover the first termination region 15 and face at least one termination structure 40 across the interlayer film 86.
  • the gate wiring 102 is disposed on the interlayer film 86 at a distance from the gate pad 101.
  • the gate wiring 102 is disposed on the inner portion of the active surface 8 at a distance from the periphery of the active surface 8, and is not disposed on the outer periphery 9.
  • the gate wiring 102 is disposed on the portion of the interlayer film 86 that covers the active surface 8, and is selectively routed to the region between the active region 12 and the resistance region 17.
  • the gate wiring 102 is electrically connected to the multiple gate structures 25 in the active region 12, and is electrically connected to the multiple resistance structures 50 (multiple resistance films 85) in the resistance region 17.
  • the gate wiring 102 extends in a line shape so as to intersect (specifically, perpendicular to) the multiple gate structures 25 in the active region 12, and is electrically connected to the multiple gate structures 25 by penetrating the interlayer film 86.
  • the gate wiring 102 is also electrically connected to the multiple gate structures 25 located directly below the gate pad 101.
  • the gate wiring 102 penetrates the interlayer film 86 in the resistance region 17 and is electrically connected to the multiple resistance structures 50 (multiple resistance films 85).
  • the gate wiring 102 is electrically connected to the gate pad 101 via the multiple resistance structures 50 (multiple resistance films 85), and transmits the gate potential applied to the gate pad 101 to the multiple gate structures 25.
  • the gate wiring 102 includes a first resistive wiring 105, a second resistive wiring 106, a first line wiring 107, a second line wiring 108, a third line wiring 109, and a fourth line wiring 110.
  • the first resistance wiring 105 is provided as an electrical connection portion for the multiple resistance structures 50 (multiple resistance films 85).
  • the first resistance wiring 105 is arranged on the interlayer film 86 at a distance from the gate pad 101 on one side in the first direction X. Specifically, the first resistance wiring 105 is arranged at a distance from the pull-out portion 104 on one side in the first direction X, and faces the pull-out portion 104 in the first direction X.
  • the first resistive wiring 105 is disposed on a portion of the interlayer film 86 that covers one end of the resistive region 17 (one end of the multiple resistive structures 50), and covers the multiple resistive structures 50 and the multiple first dummy structures 55 across the interlayer film 86.
  • the first resistive wiring 105 may also have a portion that covers the multiple second dummy structures 60 across the interlayer film 86.
  • the first resistance wiring 105 is disposed on the interlayer film 86 at a horizontal distance from the gate connection electrode 83, and does not face the gate connection electrode 83 in the stacking direction.
  • the first resistance wiring 105 is disposed on the interlayer film 86 at a horizontal distance from the overlapping portion 82 of the sidewall wiring 81, and does not face the overlapping portion 82 in the stacking direction.
  • the first resistive wiring 105 may partially cover the active region 12 and face at least one gate structure 25 and/or at least one source structure 30 across the interlayer film 86.
  • the first resistive wiring 105 may partially cover the first termination region 15 and face at least one termination structure 40 across the interlayer film 86.
  • the first resistive wiring 105 may have any planar shape.
  • the first resistive wiring 105 is formed in a rectangular shape in a planar view.
  • the first resistive wiring 105 enters the multiple second resistive openings 92 from above the interlayer film 86, and is mechanically and electrically connected to one end of the multiple resistive films 85 within the multiple second resistive openings 92.
  • the first resistive wiring 105 is electrically connected to one end of the multiple resistive structures 50 via one end of the multiple resistive films 85.
  • the first resistive wiring 105 is electrically connected to the gate pad 101 (drawing portion 104) via the multiple resistive films 85 (multiple resistive structures 50).
  • the second resistive wiring 106 is provided as an electrical connection portion for the multiple resistive structures 50 (multiple resistive films 85).
  • the second resistive wiring 106 is disposed on the interlayer film 86 at a distance from the gate pad 101 on the other side in the first direction X.
  • the second resistive wiring 106 is disposed at a distance from the pull-out portion 104 on the other side in the first direction X, and faces the first resistive wiring 105 across the pull-out portion 104 in the first direction X.
  • the second resistive wiring 106 is disposed on a portion of the interlayer film 86 that covers the other end of the resistive region 17 (the other ends of the multiple resistive structures 50), and covers the multiple resistive structures 50 and the multiple first dummy structures 55 across the interlayer film 86.
  • the second resistive wiring 106 may have a portion that covers the multiple second dummy structures 60 across the interlayer film 86.
  • the second resistance wiring 106 is disposed on the interlayer film 86 at a horizontal distance from the gate connection electrode 83, and does not face the gate connection electrode 83 in the stacking direction.
  • the second resistance wiring 106 is disposed on the interlayer film 86 at a horizontal distance from the overlapping portion 82 of the sidewall wiring 81, and does not face the overlapping portion 82 in the stacking direction.
  • the second resistive wiring 106 may partially cover the active region 12 and face at least one gate structure 25 and/or at least one source structure 30 across the interlayer film 86.
  • the second resistive wiring 106 may partially cover the first termination region 15 and face at least one termination structure 40 across the interlayer film 86.
  • the second resistive wiring 106 may have any planar shape.
  • the second resistive wiring 106 is formed in a rectangular shape in a planar view.
  • the second resistive wiring 106 enters the third resistive openings 93 from above the interlayer film 86, and is mechanically and electrically connected to the other ends of the resistive films 85 within the third resistive openings 93.
  • the second resistive wiring 106 is electrically connected to the other ends of the multiple resistive structures 50 via the other ends of the multiple resistive films 85.
  • the second resistive wiring 106 is electrically connected to the gate pad 101 via the multiple resistive films 85 (multiple resistive structures 50).
  • the first line wiring 107 is pulled out from the first resistance wiring 105 to one side in the first direction X, and is electrically connected to one end of the multiple resistance structures 50 (multiple resistance films 85) via the first resistance wiring 105.
  • the first line wiring 107 is pulled out from the resistance region 17 through the first dummy region 18 into the active region 12, and extends in a line along the periphery of the active region 12.
  • the first line wiring 107 has a first extension portion 107a and a second extension portion 107b.
  • the first extension portion 107a is drawn out in a line shape in the first direction X from the first resistance wiring 105 toward the region on the first dummy region 18, and faces the multiple first dummy structures 55 and the multiple second dummy structures 60 across the interlayer film 86.
  • the tip of the first extension 107a is formed at a distance from the third connection surface 10C toward the inside of the active surface 8 in a plan view.
  • the tip of the first extension 107a may be formed at a distance from the end positions of the multiple side end structures 35 in the first direction X toward the inside of the active surface 8.
  • the second extension portion 107b is pulled out from the tip of the first extension portion 107a in the second direction Y and extends in a line along the third side surface 5C (third connection surface 10C).
  • the second extension portion 107b intersects (specifically, perpendicular to) one end of the multiple gate structures 25 and one end of the multiple source structures 30 in the second direction Y in a plan view.
  • the second extension portion 107b is formed at a distance inward from the end positions of the multiple side end structures 35 in the first direction X in a plan view, toward the active surface 8, and does not face the multiple side end structures 35 in the stacking direction.
  • a portion of the second extension portion 107b may be drawn out from the active region 12 to the first side end region 13 and face the multiple side end structures 35.
  • the tip portion of the second extension portion 107b may be located above the active region 12 or above the second termination region 16.
  • the second extension 107b penetrates into the multiple gate openings 87 from above the interlayer film 86, and is electrically connected to one end of the multiple gate structures 25 within the multiple gate openings 87. Specifically, the second extension 107b is connected to the multiple gate connection electrodes 83 within the multiple gate openings 87.
  • the first line wiring 107 is electrically connected to one end of the multiple gate structures 25 via the multiple gate connection electrodes 83.
  • the first line wiring 107 (second extension 107b) is also electrically connected to one end of the multiple gate structures 25 located directly below the gate pad 101.
  • the second line wiring 108 is pulled out from the second resistance wiring 106 to the other side in the first direction X, and is electrically connected to the other ends of the multiple resistance structures 50 (multiple resistance films 85) via the second resistance wiring 106.
  • the second line wiring 108 is pulled out from the resistance region 17 via the second dummy region 19 into the active region 12, and extends in a line along the periphery of the active region 12.
  • the second line wiring 108 has a third extension portion 108a and a fourth extension portion 108b.
  • the third extension portion 108a is drawn out in a line shape in the first direction X from the second resistance wiring 106 toward the region on the second dummy region 19, and faces the multiple first dummy structures 55 and the multiple second dummy structures 60 across the interlayer film 86.
  • the tip of the third extension 108a is formed at a distance from the fourth connection surface 10D inwardly of the active surface 8 in a plan view.
  • the tip of the third extension 108a may be formed at a distance from the end positions of the multiple side end structures 35 in the first direction X inwardly of the active surface 8.
  • the fourth extension portion 108b is pulled out from the tip of the third extension portion 108a in the second direction Y and extends in a line along the fourth side surface 5D (fourth connection surface 10D).
  • the fourth extension portion 108b intersects (specifically, perpendicular to) the other ends of the multiple gate structures 25 and the other ends of the multiple source structures 30 in the second direction Y in a plan view.
  • the fourth extension portion 108b is formed at a distance inward from the end positions of the multiple side end structures 35 in the first direction X in a plan view, toward the active surface 8, and does not face the multiple side end structures 35 in the stacking direction.
  • a portion of the fourth extension portion 108b may be drawn out from the active region 12 to the second side end region 14 and face the multiple side end structures 35.
  • the tip of the fourth extension portion 108b may be located above the active region 12 or above the second termination region 16.
  • the fourth extension 108b penetrates into the multiple gate openings 87 from above the interlayer film 86, and is electrically connected to the other ends of the multiple gate structures 25 within the multiple gate openings 87. Specifically, the fourth extension 108b is connected to the multiple gate connection electrodes 83 within the multiple gate openings 87.
  • the second line wiring 108 is electrically connected to the other ends of the multiple gate structures 25 via the multiple gate connection electrodes 83.
  • the second line wiring 108 (fourth extension portion 108b) is also electrically connected to one end of the multiple gate structures 25 located directly below the gate pad 101.
  • the third line wiring 109 is routed in a line shape around the gate pad 101 and is connected to the first resistance wiring 105 and the second resistance wiring 106.
  • the third line wiring 109 is electrically connected to the multiple resistance structures 50 (multiple resistance films 85) via the first resistance wiring 105 and the second resistance wiring 106.
  • the third line wiring 109 includes a first line portion 109a, a second line portion 109b, and a third line portion 109c.
  • the first line portion 109a is drawn out in a line shape extending in the second direction Y from the first resistance wiring 105 on one side (the third side surface 5C side) of the gate pad 101 in the first direction X.
  • the first line portion 109a intersects (specifically, perpendicularly) with the inner portions of the multiple gate structures 25 and the inner portions of the multiple source structures 30 in a plan view.
  • the first line portion 109a enters the multiple gate openings 87 from above the interlayer film 86, and is electrically connected to the inner portions of the multiple gate structures 25 within the multiple gate openings 87.
  • the first line portion 109a is connected to the multiple gate connection electrodes 83 within the multiple gate openings 87, and is electrically connected to the inner portions of the multiple gate structures 25 via the multiple gate connection electrodes 83.
  • the first line portion 109a is also electrically connected to the portions of the multiple gate structures 25 located directly below the gate pad 101 that are exposed from the gate pad 101.
  • the second line portion 109b is drawn out in a line shape extending in the second direction Y from the second resistance wiring 106 on the other side (the fourth side surface 5D side) of the first direction X with respect to the gate pad 101.
  • the second line portion 109b intersects (specifically, perpendicularly) with the inner portions of the multiple gate structures 25 and the inner portions of the multiple source structures 30 in a plan view.
  • the second line portion 109b enters the multiple gate openings 87 from above the interlayer film 86 and is electrically connected to the inner portions of the multiple gate structures 25 within the multiple gate openings 87.
  • the second line portion 109b is connected to the multiple gate connection electrodes 83 within the multiple gate openings 87, and is electrically connected to the inner portions of the multiple gate structures 25 via the multiple gate connection electrodes 83.
  • the second line portion 109b is also electrically connected to the portions of the multiple gate structures 25 located directly below the gate pad 101 that are exposed from the gate pad 101.
  • the third line portion 109c is formed in a line shape extending in the first direction X on the other side (the second side surface 5B side) of the gate pad 101 in the second direction Y, and is connected to the first line portion 109a and the second line portion 109b.
  • the third line portion 109c (third line wiring 109) electrically connects the first resistance wiring 105 and the second resistance wiring 106.
  • the third line portion 109c faces multiple gate structures 25 and multiple source structures 30 in the stacking direction.
  • the fourth line wiring 110 is disposed in a region on the other side (second side surface 5B side) of the gate pad 101 in the second direction Y, and extends in a line shape along the second direction Y in the region between the gate pad 101 and the second connection surface 10B. Specifically, the fourth line wiring 110 is drawn out from the third line wiring 109 (third line portion 109c) toward the inner portion of the active region 12, and is electrically connected to the multiple resistance structures 50 (multiple resistance films 85) via the first resistance wiring 105, the second resistance wiring 106, and the third line wiring 109.
  • the fourth line wiring 110 intersects (specifically, perpendicularly) with the inner parts of the multiple gate structures 25 and the inner parts of the multiple source structures 30 in a plan view.
  • the fourth line wiring 110 enters the multiple gate openings 87 from above the interlayer film 86, and is electrically connected to the inner parts of the multiple gate structures 25 within the multiple gate openings 87.
  • the fourth line wiring 110 is connected to the multiple gate connection electrodes 83 within the multiple gate openings 87, and is electrically connected to the inner parts of the multiple gate structures 25 via the multiple gate connection electrodes 83.
  • the gate electrode 100 includes a gate subpad 111 disposed on the interlayer film 86 at a distance from the gate pad 101.
  • the gate subpad 111 may be referred to as a "subpad electrode" or the like.
  • the presence or absence of the gate subpad 111 is optional, and may be omitted as necessary.
  • the gate subpad 111 is an electrical test pad (dummy pad) for measuring the gate resistance RG during the manufacturing process, and is electrically connected to the gate pad 101 via multiple resistive structures 50 (multiple resistive films 85). In the electrical test, a test signal is applied between the gate pad 101 and the gate subpad 111.
  • a gate potential may be applied to either the gate pad 101 or the gate subpad 111, and a ground potential may be applied to the other.
  • the gate subpad 111 is a terminal to which a potential different from that of the gate pad 101 is applied.
  • the gate subpad 111 is an open terminal after the manufacturing process, and is excluded from the targets for connection of conductive bonding members such as bonding wires.
  • the entire gate subpad 111 is directly or indirectly covered with an insulator (e.g., a sealing resin containing multiple fillers and a matrix resin) and is electrically insulated from other structures.
  • an insulator e.g., a sealing resin containing multiple fillers and a matrix resin
  • the gate subpad 111 may be electrically connected to a lead terminal of the semiconductor package via a bonding wire or the like, and configured so that a test signal can be input even after the semiconductor device 1A is mounted on the semiconductor package.
  • the gate subpad 111 may be placed at any position.
  • the gate subpad 111 is placed in an area on one side in the second direction Y (the first side surface 5A side) of an imaginary line that crosses the center of the active surface 8 in the first direction X in a plan view.
  • the gate subpad 111 is placed shifted to one side or the other in the first direction X with respect to an imaginary line that crosses the center of the active surface 8 in the second direction Y in a plan view.
  • the gate subpad 111 may be disposed on at least one of the active region 12, the first side end region 13, the second side end region 14, the first termination region 15, the second termination region 16, the first dummy region 18, the second dummy region 19, and the peripheral region 20.
  • the gate subpad 111 is disposed on the active region 12 at a distance from the first side end region 13, the second side end region 14, the first termination region 15, the second termination region 16, the resistor region 17, the first dummy region 18, and the second dummy region 19 in a plan view.
  • the gate subpad 111 is disposed at a distance from the gate pad 101 on one side in the first direction X (the third connection surface 10C side) and faces the gate pad 101 in the first direction X.
  • the gate subpad 111 has a planar area less than the planar area of the gate pad 101.
  • the gate subpad 111 is formed narrower than the gate pad 101 and wider than the gate wiring 102 (first resistance wiring 105) in the second direction Y.
  • the gate subpad 111 partially faces the multiple gate structures 25 and multiple source structures 30 across the interlayer film 86.
  • the gate subpad 111 is disposed at a distance inward from the ends of the multiple side end structures 35 in the first direction X in a plan view, toward the inside of the active surface 8, and faces the multiple side end structures 35 in the first direction X.
  • the gate subpad 111 does not face the multiple side end structures 35 in the stacking direction.
  • the gate subpad 111 is disposed inward of the active surface 8 at a distance from both ends of the multiple gate structures 25 in the first direction X in a plan view.
  • the gate subpad 111 covers the inner parts of the multiple gate structures 25 with the interlayer film 86 in between, exposing both ends of the multiple gate structures 25.
  • the gate subpad 111 covers the inner parts of the multiple source structures 30 with the interlayer film 86 in between, exposing both ends of the multiple source structures 30.
  • the gate subpad 111 faces the body region 21, the source region 22, the multiple first well regions 65, the multiple second well regions 66, and the multiple contact regions 72 across the interlayer film 86.
  • the gate subpad 111 is disposed on the interlayer film 86 at a horizontal distance from the gate connection electrode 83, and does not face the gate connection electrode 83 in the stacking direction. In other words, the gate subpad 111 faces the portion of the gate structure 25 exposed from the gate connection electrode 83.
  • the gate subpad 111 is disposed on the interlayer film 86 at a horizontal distance from the overlapping portion 82 of the sidewall wiring 81, and does not face the overlapping portion 82 in the stacking direction. In other words, the gate subpad 111 is disposed on the area surrounded by the sidewall wiring 81 in a plan view.
  • the gate subpad 111 is connected to the gate wiring 102. That is, the gate subpad 111 is fixed to the same potential as the gate wiring 102, and is electrically connected to the multiple resistance structures 50 (multiple resistance films 85) via the gate wiring 102. In consideration of the wiring resistance of the gate wiring 102, it is preferable that the gate subpad 111 is connected to a portion of the gate wiring 102 that is located near the resistance region 17.
  • the gate subpad 111 is preferably connected to the first resistive wiring 105, the second resistive wiring 106, the first extension 107a of the first line wiring 107, the third extension 108a of the second line wiring 108, the first line portion 109a of the third line wiring 109, the second line portion 109b of the third line wiring 109, etc.
  • the gate subpad 111 is connected to the third line wiring 109 (first line portion 109a).
  • the gate electrode 100 preferably has a thickness greater than that of the resistive film 85.
  • the gate electrode 100 preferably has a thickness greater than that of the interlayer film 86.
  • the gate electrode 100 may have a thickness of 0.5 ⁇ m or more and 10 ⁇ m or less.
  • the gate electrode 100 preferably has a thickness of 1 ⁇ m or more and 5 ⁇ m or less.
  • the gate electrode 100 has a laminated structure including a first electrode film 112 and a second electrode film 113, which are laminated in this order from the interlayer film 86 side.
  • the first electrode film 112 is formed as a barrier electrode.
  • the first electrode film 112 includes at least one of a Ti film, a TiN film, and a W film. In this embodiment, the first electrode film 112 includes a Ti film.
  • the second electrode film 113 has a thickness greater than that of the first electrode film 112, and forms the main body of the gate electrode 100.
  • the second electrode film 113 includes at least one of an Al film, a Cu film, an Al alloy film, and a Cu alloy film.
  • the second electrode film 113 may include at least one of a pure Cu film (a Cu film having a purity of 99% or more), a pure Al film (an Al film having a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the second electrode film 113 includes an Al alloy film (an AlSiCu alloy film in this embodiment).
  • the first electrode film 112 of the gate pad 101 covers the interlayer film 86 in the pad body 103 in a film-like shape, and penetrates into the multiple first resistor openings 91 from above the interlayer film 86 in the lead-out portion 104.
  • the first electrode film 112 of the gate pad 101 covers the opening walls of the multiple first resistor openings 91 in a film-like shape, and covers the multiple resistor films 85 in a film-like shape.
  • the second electrode film 113 of the gate pad 101 covers the first electrode film 112 in the pad body 103 in a film-like shape, and faces the interlayer film 86 across the first electrode film 112.
  • the second electrode film 113 of the gate pad 101 covers the first electrode film 112 in the extension portion 104 in a film-like shape, and backfills the multiple first resistor openings 91.
  • the second electrode film 113 of the gate pad 101 is electrically connected to the resistor film 85 via the first electrode film 112 within the multiple first resistor openings 91.
  • the first electrode film 112 of the gate wiring 102 covers the interlayer film 86 in a film-like manner, and penetrates from above the interlayer film 86 into the multiple gate openings 87, the multiple second resistor openings 92, and the multiple third resistor openings 93.
  • the first electrode film 112 of the gate wiring 102 covers the opening wall surfaces of the multiple gate openings 87 in a film-like manner, and covers the multiple gate connection electrodes 83 in a film-like manner.
  • the first electrode film 112 of the gate wiring 102 covers the opening wall surfaces of the multiple second resistor openings 92 and the opening wall surfaces of the multiple third resistor openings 93 in a film-like manner, and covers the multiple resistor films 85 in a film-like manner.
  • the second electrode film 113 of the gate wiring 102 backfills the gate openings 87, the second resistor openings 92, and the third resistor openings 93 across the first electrode film 112 of the gate wiring 102, and covers the first electrode film 112 in a film-like manner on the interlayer film 86.
  • the second electrode film 113 of the gate wiring 102 is electrically connected to the gate connection electrodes 83 and the resistor films 85 via the first electrode film 112.
  • the semiconductor device 1A includes a source electrode 120 disposed on the interlayer film 86 at a distance from the gate electrode 100.
  • the source electrode 120 has a resistance value lower than the resistance value of the resistive film 85.
  • the source electrode 120 includes at least one (in this embodiment, multiple) source pad 121 and source wiring 122.
  • the source pad 121 may be referred to as a "low potential pad electrode", a “source pad electrode”, etc.
  • the source wiring 122 may be referred to as a "low potential wiring electrode", a “source wiring electrode”, etc.
  • the source pad 121 includes a first source pad 121A and a second source pad 121B.
  • the first source pad 121A is disposed in an area on one side of the first direction X on the portion of the interlayer film 86 that covers the active region 12. Specifically, the first source pad 121A is disposed in an area partitioned by the first line wiring 107, the third line wiring 109, and the fourth line wiring 110.
  • the first source pad 121A has a planar area that is larger than the planar area of the resistor region 17 and smaller than the planar area of the active region 12.
  • the planar area of the first source pad 121A is larger than the planar area of the gate pad 101. It is preferable that the proportion of the first source pad 121A in the active surface 8 (first main surface 3) is 25% or more and 50% or less.
  • the first source pad 121A is disposed on the active region 12 at a distance from the first side end region 13 in a plan view. In other words, the first source pad 121A is disposed at a distance inward from the ends of the multiple side end structures 35 in the first direction X in the plan view, facing the multiple side end structures 35 in the first direction X. The first source pad 121A does not face the multiple side end structures 35 in the stacking direction.
  • the first source pad 121A partially faces the multiple gate structures 25 and the multiple source structures 30 across the interlayer film 86.
  • the first source pad 121A is disposed at a distance inward from both ends of the multiple gate structures 25 in the first direction X in a plan view, toward the inside of the active surface 8.
  • the first source pad 121A covers the inner parts of the multiple gate structures 25 with the interlayer film 86 in between, and exposes both ends of the multiple gate structures 25.
  • the first source pad 121A covers the inner parts of the multiple source structures 30 with the interlayer film 86 in between, and exposes both ends of the multiple source structures 30.
  • the first source pad 121A extends from above the interlayer film 86 into the multiple source openings 88 and is electrically connected to the multiple source structures 30, the source regions 22, and the multiple contact regions 72 within the multiple source openings 88.
  • the first source pad 121A includes a first pad portion 121a and a second pad portion 121b.
  • a source potential for the main source may be applied to the first pad portion 121a from the outside.
  • a source potential for source sensing may be applied to the second pad portion 121b from the outside.
  • a source potential for the main source may be applied to the second pad portion 121b.
  • the first pad portion 121a is located in an area on the other side (second side surface 5B side) of the gate pad 101 in the second direction Y, and faces the gate pad 101 in the second direction Y.
  • the second pad portion 121b is located in an area on one side (third side surface 5C side) of the gate pad 101 in the first direction X, and faces the gate pad 101 in the first direction X.
  • the second pad portion 121b faces the gate pad 101 in the first direction X, sandwiching a part of the gate wiring 102 (the third line wiring 109).
  • the second pad portion 121b may face at least one resistive structure 50 (at least one resistive film 85) in the first direction X in a plan view.
  • the second pad portion 121b faces the gate pad 101 across the gate subpad 111 in a plan view.
  • the portion of the second pad portion 121b that is aligned with the gate subpad 111 is recessed in a rectangular shape along the gate subpad 111 in a plan view.
  • the second pad portion 121b may be extended from the active region 12 to the first dummy region 18 and cover at least one first dummy structure 55. Of course, the second pad portion 121b may also cover at least one second dummy structure 60.
  • the second pad portion 121b is connected to a portion of at least one (in this embodiment, multiple) source structure 30 arranged directly below the gate pad 101 that is exposed from the gate pad 101 via at least one (in this embodiment, multiple) source opening 88.
  • the second pad portion 121b is also connected to the source region 22 and contact region 72 along the multiple source structures 30 arranged directly below the gate pad 101.
  • the second source pad 121B is disposed in a region on the other side of the first direction X on the portion of the interlayer film 86 that covers the active region 12. Specifically, the second source pad 121B is disposed in a region defined by the second line wiring 108, the third line wiring 109, and the fourth line wiring 110, and faces the first source pad 121A in the first direction X.
  • the second source pad 121B has a planar area that is larger than the planar area of the resistor region 17 and smaller than the planar area of the active region 12.
  • the planar area of the second source pad 121B is larger than the planar area of the gate pad 101. It is preferable that the proportion of the active surface 8 (first main surface 3) occupied by the second source pad 121B is 25% or more and 50% or less.
  • the second source pad 121B is disposed on the active region 12 at a distance from the second side end region 14 in a plan view. In other words, the second source pad 121B is disposed at a distance inward from the ends of the multiple side end structures 35 in the first direction X in the plan view, facing the multiple side end structures 35 in the first direction X. The second source pad 121B does not face the multiple side end structures 35 in the stacking direction.
  • the second source pad 121B partially faces the multiple gate structures 25 and the multiple source structures 30 across the interlayer film 86.
  • the second source pad 121B is disposed at a distance inward from both ends of the multiple gate structures 25 in the first direction X in a plan view, toward the inside of the active surface 8.
  • the second source pad 121B covers the inner parts of the multiple gate structures 25 with the interlayer film 86 in between, and exposes both ends of the multiple gate structures 25.
  • the second source pad 121B covers the inner parts of the multiple source structures 30 with the interlayer film 86 in between, and exposes both ends of the multiple source structures 30.
  • the second source pad 121B extends from above the interlayer film 86 into the multiple source openings 88 and is electrically connected to the multiple source structures 30, the source regions 22, and the multiple contact regions 72 within the multiple source openings 88.
  • the second source pad 121B includes a third pad portion 121c and a fourth pad portion 121d.
  • a source potential for the main source may be applied to the third pad portion 121c from the outside.
  • a source potential for source sensing may be applied to the fourth pad portion 121d from the outside.
  • a source potential for the main source may be applied to the fourth pad portion 121d.
  • the third pad portion 121c is located in the region on the other side in the second direction Y (the second side surface 5B side) of the gate pad 101, faces the first pad portion 121a in the first direction X, and faces the gate pad 101 in the second direction Y.
  • the fourth pad portion 121d is located in the region on the other side in the first direction X (the fourth side surface 5D side) of the gate pad 101, and faces the second pad portion 121b across the gate pad 101 in the first direction X.
  • the fourth pad portion 121d faces the gate pad 101 in the first direction X, sandwiching a part of the gate wiring 102 (the third line wiring 109).
  • the fourth pad portion 121d may face at least one resistive structure 50 (at least one resistive film 85) in the first direction X in a plan view.
  • the fourth pad portion 121d may be extended from the active region 12 to the second dummy region 19 and cover at least one first dummy structure 55. Of course, the fourth pad portion 121d may also cover at least one second dummy structure 60.
  • the fourth pad portion 121d is connected to a portion of at least one (in this embodiment, multiple) source structure 30 arranged directly below the gate pad 101 that is exposed from the gate pad 101 through at least one (in this embodiment, multiple) source opening 88.
  • the second source pad 121B is also connected to the source region 22 and contact region 72 along the multiple source structures 30 arranged directly below the gate pad 101.
  • the source wiring 122 transmits the source potential applied to the source pad 121 to other regions.
  • the source wiring 122 is drawn out from the source pad 121 onto the interlayer film 86 so as to be located closer to the outer periphery region 20 than the gate wiring 102.
  • the source wiring 122 is drawn out from the active surface 8 side to the outer periphery surface 9 side, passing through the first to fourth connection surfaces 10A to 10D.
  • the source wiring 122 is formed in a strip shape extending along the first to fourth connection surfaces 10A to 10D, and faces the sidewall wiring 81 across the interlayer film 86.
  • the source wiring 122 is formed in a ring shape (specifically, a square ring shape) extending along the first to fourth connection surfaces 10A to 10D.
  • the source wiring 122 covers the first side end region 13, the second side end region 14, the first termination region 15, the second termination region 16, the first dummy region 18, and the second dummy region 19 on the active surface 8, and surrounds the active region 12. In other words, the source wiring 122 surrounds the resistive film 85, the gate pad 101, the gate wiring 102, and the multiple source pads 121.
  • the source wiring 122 is disposed closer to the outer circumferential surface 9 than the resistive film 85, and has a portion that faces the resistive film 85 in the second direction Y.
  • the source wiring 122 enters the outer opening 89 from above the interlayer film 86 in the peripheral region 20, and is electrically connected to the outer contact region 74 and the sidewall wiring 81 within the outer opening 89.
  • the source potential applied to the source pad 121 is transmitted to the sidewall wiring 81 via the source wiring 122.
  • the source potential applied to the sidewall wiring 81 is transmitted from the peripheral region 20 to the multiple source structures 30, the multiple side end structures 35, the multiple termination structures 40, the multiple first dummy structures 55, and the multiple second dummy structures 60.
  • the source electrode 120 preferably has a thickness greater than that of the resistive film 85.
  • the thickness of the source electrode 120 is preferably greater than that of the interlayer film 86.
  • the thickness of the source electrode 120 is preferably approximately equal to that of the gate electrode 100.
  • the thickness of the source electrode 120 may be 0.5 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the source electrode 120 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the source electrode 120 has a laminated structure including a first electrode film 123 and a second electrode film 124 laminated in this order from the interlayer film 86 side.
  • the first electrode film 123 is formed as a barrier electrode.
  • the first electrode film 123 includes at least one of a Ti film, a TiN film, and a W film.
  • the first electrode film 123 includes a Ti film. It is preferable that the first electrode film 123 has a thickness approximately equal to that of the first electrode film 112 of the gate electrode 100.
  • the second electrode film 124 has a thickness greater than that of the first electrode film 123, and forms the body of the source electrode 120. It is preferable that the second electrode film 124 has a thickness approximately equal to that of the second electrode film 113 of the gate electrode 100.
  • the second electrode film 124 includes at least one of an Al film, a Cu film, an Al alloy film, and a Cu alloy film.
  • the second electrode film 124 may include at least one of a pure Cu film (a Cu film having a purity of 99% or more), a pure Al film (an Al film having a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the second electrode film 124 includes an Al alloy film (an AlSiCu alloy film in this embodiment).
  • the semiconductor device 1A includes a pad insulating film 130 that selectively covers the gate electrode 100, the source electrode 120, and the interlayer film 86. With respect to the gate electrode 100, the pad insulating film 130 covers the periphery of the gate pad 101, the periphery of the gate subpad 111, and the entire area of the gate wiring 102.
  • the pad insulating film 130 covers the lead-out portion 104 of the gate pad 101. That is, the pad insulating film 130 covers the connection portion (i.e., lead-out portion 104) of the gate pad 101 to the multiple resistance structures 50 (multiple resistance films 85).
  • the pad insulating film 130 covers the first resistance wiring 105 and the second resistance wiring 106. That is, the pad insulating film 130 covers the connection portion (i.e., the first resistance wiring 105 and the second resistance wiring 106) of the gate wiring 102 to the multiple resistance structures 50 (multiple resistance films 85).
  • the pad insulating film 130 covers the gap portion of the interlayer film 86 exposed from the region between the gate pad 101 (drawing portion 104) and the gate wiring 102 (first resistive wiring 105 and second resistive wiring 106), and covers the multiple resistive structures 50 (multiple resistive films 85) across the gap portion. It is preferable that the pad insulating film 130 covers the entire area of the multiple resistive structures 50 (multiple resistive films 85) in a planar view.
  • the pad insulating film 130 has a gate pad opening 131 that exposes the inner part of the gate pad 101, and a gate subpad opening 132 that exposes the inner part of the gate subpad 111.
  • the gate pad opening 131 is formed in a rectangular shape in a plan view, and exposes the pad body portion 103 of the gate pad 101.
  • the gate pad opening 131 may be formed in a polygonal shape other than a rectangular shape, a circular shape, etc. in a plan view.
  • the gate subpad opening 132 is formed in a rectangular shape in a plan view, and has a plan area less than the plan area of the gate pad opening 131.
  • the gate subpad opening 132 may be formed in a polygonal shape other than a rectangular shape, a circular shape, etc. in a plan view.
  • the pad insulating film 130 covers the periphery of the first source pad 121A, the periphery of the second source pad 121B, and the entire area of the source wiring 122.
  • the pad insulating film 130 includes a first source pad opening 133 exposing the first pad portion 121a, a second source pad opening 134 exposing the second pad portion 121b, a third source pad opening 135 exposing the third pad portion 121c, and a fourth source pad opening 136 exposing the fourth pad portion 121d.
  • the second source pad opening 134 exposes the second pad portion 121b at a distance from the first source pad opening 133
  • the fourth source pad opening 136 exposes the fourth pad portion 121d at a distance from the third source pad opening 135.
  • the first to fourth source pad openings 133 to 136 preferably have a planar area larger than the planar area of the gate subpad opening 132.
  • the planar areas of the first to fourth source pad openings 133 to 136 preferably are larger than the planar area of the gate pad opening 131.
  • the planar area of the second source pad opening 134 and the planar area of the fourth source pad opening 136 may be smaller than the planar area of the gate pad opening 131.
  • the planar area of the second source pad opening 134 is preferably less than the planar area of the first source pad opening 133.
  • the planar area of the third source pad opening 135 is preferably greater than the planar area of the second source pad opening 134.
  • the planar area of the third source pad opening 135 is preferably approximately equal to the planar area of the first source pad opening 133.
  • the planar area of the fourth source pad opening 136 is preferably less than the planar area of the third source pad opening 135.
  • the planar area of the fourth source pad opening 136 is preferably approximately equal to the planar area of the second source pad opening 134.
  • the first to fourth source pad openings 133 to 136 are formed in a rectangular shape in a plan view.
  • the first to fourth source pad openings 133 to 136 may be formed in a polygonal shape other than a rectangular shape, a circular shape, etc. in a plan view.
  • the second source pad opening 134 is formed at a distance from the first source pad opening 133.
  • the second source pad opening 134 may be connected to the first source pad opening 133 and form one pad opening together with the first source pad opening 133.
  • the fourth source pad opening 136 may be connected to the third source pad opening 135 and form one pad opening together with the third source pad opening 135.
  • the pad insulating film 130 covers the outer well region 73, the outer contact region 74, and the multiple field regions 75 in the peripheral region 20, sandwiching the interlayer film 86 between them.
  • the pad insulating film 130 covers the sidewall wiring 81 at the first to fourth connection surfaces 10A to 10D, sandwiching the interlayer film 86 and the source wiring 122 between them.
  • the pad insulating film 130 is formed in the outer peripheral region 20 at a distance inward from the periphery (first to fourth side surfaces 5A to 5D) of the chip 2, and defines a dicing street 137 between the periphery of the chip 2 and the pad insulating film 130.
  • the dicing street 137 is formed in a band shape extending along the periphery of the chip 2 in a plan view.
  • the dicing street 137 is formed in a ring shape (specifically, a square ring) surrounding the active surface 8 in a plan view.
  • the dicing street 137 exposes the interlayer film 86.
  • the dicing street 137 may also expose the outer peripheral surface 9.
  • the dicing street 137 may have a width of 1 ⁇ m or more and 200 ⁇ m or less.
  • the width of the dicing street 137 is the width in a direction perpendicular to the extension direction of the dicing street 137.
  • the width of the dicing street 137 is preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the pad insulating film 130 preferably has a thickness greater than the thickness of the gate electrode 100 and the thickness of the source electrode 120.
  • the thickness of the pad insulating film 130 is preferably greater than the total thickness of the gate electrode 100 and the source electrode 120.
  • the thickness of the pad insulating film 130 is preferably less than the thickness of the chip 2.
  • the thickness of the pad insulating film 130 may be 3 ⁇ m or more and 35 ⁇ m or less.
  • the thickness of the pad insulating film 130 is preferably 25 ⁇ m or less.
  • the pad insulating film 130 has a laminated structure including an inorganic insulating film 141 and an organic insulating film 142 laminated in this order from the chip 2 side (interlayer film 86 side).
  • the pad insulating film 130 needs to include at least one of the inorganic insulating film 141 and the organic insulating film 142, and does not necessarily need to include both the inorganic insulating film 141 and the organic insulating film 142 at the same time.
  • the inorganic insulating film 141 selectively covers the gate electrode 100, the source electrode 120, and the interlayer film 86, and defines a portion of the gate pad opening 131, a portion of the gate subpad opening 132, a portion of the first source pad opening 133, a portion of the second source pad opening 134, a portion of the third source pad opening 135, a portion of the fourth source pad opening 136, and a portion of the dicing street 137.
  • the inorganic insulating film 141 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the inorganic insulating film 141 preferably includes an insulating material different from that of the interlayer film 86.
  • the inorganic insulating film 141 preferably includes a silicon nitride film.
  • the inorganic insulating film 141 preferably has a thickness less than that of the interlayer film 86. The thickness of the inorganic insulating film 141 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the organic insulating film 142 selectively covers the inorganic insulating film 141 and defines a portion of the gate pad opening 131, a portion of the gate subpad opening 132, a portion of the first source pad opening 133, a portion of the second source pad opening 134, a portion of the third source pad opening 135, a portion of the fourth source pad opening 136, and a portion of the dicing street 137.
  • the organic insulating film 142 may expose the inorganic insulating film 141 on the wall surface of the gate pad opening 131.
  • the organic insulating film 142 may expose the inorganic insulating film 141 on the wall surface of the gate subpad opening 132.
  • the organic insulating film 142 may expose the inorganic insulating film 141 on the wall surface of the first source pad opening 133.
  • the organic insulating film 142 may expose the inorganic insulating film 141 on the wall surface of the second source pad opening 134.
  • the organic insulating film 142 may expose the inorganic insulating film 141 on the wall surface of the third source pad opening 135.
  • the organic insulating film 142 may expose the inorganic insulating film 141 on the wall surface of the fourth source pad opening 136.
  • the organic insulating film 142 may expose the inorganic insulating film 141 on the wall surface of the dicing street 137.
  • the organic insulating film 142 may cover the entire inorganic insulating film 141 so that the inorganic insulating film 141 is not exposed.
  • the organic insulating film 142 is preferably made of a resin film other than a thermosetting resin.
  • the organic insulating film 142 may be made of a translucent resin or a transparent resin.
  • the organic insulating film 142 may be made of a negative type or positive type photosensitive resin film.
  • the organic insulating film 142 is preferably made of a polyimide film, a polyamide film, or a polybenzoxazole film.
  • the organic insulating film 142 preferably has a thickness greater than that of the inorganic insulating film 141.
  • the organic insulating film 142 preferably has a thickness greater than that of the interlayer film 86. It is particularly preferable that the organic insulating film 142 has a thickness greater than that of the gate electrode 100 and that of the source electrode 120.
  • the thickness of the organic insulating film 142 may be 3 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the organic insulating film 142 is preferably 20 ⁇ m or less.
  • the semiconductor device 1A includes a drain electrode 145 covering the second main surface 4.
  • the drain electrode 145 may be referred to as a "drain pad,” “drain pad electrode,” “high potential pad electrode,” etc.
  • the drain electrode 145 forms an ohmic contact with the second semiconductor region 7 exposed from the second main surface 4.
  • the drain electrode 145 may cover the entire second main surface 4 so as to be continuous with the periphery (first to fourth side surfaces 5A to 5D) of the chip 2.
  • the drain electrode 145 may cover the second main surface 4 so as to partially expose the periphery of the chip 2.
  • the breakdown voltage that can be applied between the source electrode 120 and the drain electrode 145 (between the first major surface 3 and the second major surface 4) may be 500V or more.
  • the breakdown voltage may be 600V or more.
  • the breakdown voltage may be 1000V or more.
  • the breakdown voltage may be 3000V or more.
  • the breakdown voltage may be 5000V or less. Of course, the breakdown voltage may be 3000V or less.
  • FIG. 30 is a circuit diagram showing the electrical configuration of the gate resistor RG. As shown in FIG. 30, the gate wiring 102 is electrically connected to the gate pad 101 via the gate resistor RG.
  • the gate resistor RG is composed of a parallel circuit of a first parallel resistor circuit RC1 and a second parallel resistor circuit RC2.
  • the first parallel resistance circuit RC1 is electrically interposed between the gate pad 101 and the first resistance wiring 105 and is composed of a plurality of first resistance elements R1 connected in parallel.
  • the plurality of first resistance elements R1 are formed in the region between the gate pad 101 and the first resistance wiring 105 by portions of the plurality of resistance structures 50 (each resistance film 85) that are located between the first resistance opening 91 and the second resistance opening 92.
  • the plurality of first resistance elements R1 each have a layered structure that includes a portion of the plurality of resistance structures 50 and a portion of the plurality of resistance films 85.
  • the multiple first resistance elements R1 may have the same resistance value or different resistance values.
  • the resistance value of each first resistance element R1 can also be adjusted by adjusting the distance between the first resistance opening 91 and the second resistance opening 92.
  • the second parallel resistance circuit RC2 is electrically interposed between the gate pad 101 and the first resistance wiring 105 and is composed of a plurality of second resistance elements R2 connected in parallel.
  • the plurality of second resistance elements R2 are formed in the region between the gate pad 101 and the first resistance wiring 105 by portions of the plurality of resistance structures 50 (each resistance film 85) that are located between the first resistance opening 91 and the third resistance opening 93.
  • the plurality of second resistance elements R2 each have a layered structure that includes a portion of the plurality of resistance structures 50 and a portion of the plurality of resistance films 85.
  • the second resistance elements R2 may have the same resistance value as the first resistance elements R1, or may have a different resistance value from the first resistance elements R1.
  • the resistance value of each second resistance element R2 can also be adjusted by adjusting the distance between the first resistance opening 91 and the third resistance opening 93.
  • the resistance value of the gate resistor RG is determined by the combined resistance of the first parallel resistance circuit RC1 and the second parallel resistance circuit RC2.
  • the resistance value of the first parallel resistance circuit RC1 is determined by the combined resistance of the multiple first resistance elements R1.
  • the resistance value of the second parallel resistance circuit RC2 is determined by the combined resistance of the multiple second resistance elements R2.
  • the gate resistor RG does not necessarily have both the first parallel resistance circuit RC1 and the second parallel resistance circuit RC2 at the same time, and may be composed of only one of the first parallel resistance circuit RC1 and the second parallel resistance circuit RC2. This configuration is realized by adjusting the presence or absence of the second resistance opening 92 and the third resistance opening 93, and the presence or absence of the first resistance wiring 105 and the second resistance wiring 106 at the layout level.
  • the gate resistor RG consists only of the second parallel resistor circuit RC2
  • either or both of the second resistor opening 92 and the first resistor wiring 105 can be removed, and the gate wiring 102 can be electrically disconnected from one end of the multiple resistor structures 50 (multiple resistor films 85). If only the second resistor opening 92 is removed, the first resistor wiring 105 becomes a dummy wiring.
  • the gate resistor RG is composed only of the first parallel resistor circuit RC1
  • the second resistor wiring 106 becomes a dummy wiring.
  • the gate resistor RG slows down the switching speed during switching operations to suppress surge currents. In other words, the gate resistor RG suppresses noise caused by surge currents. Because the gate resistor RG is formed on the first main surface 3 (active surface 8), it is not externally connected to the semiconductor device 1A. This reduces the number of components mounted on the circuit board.
  • the gate resistor RG includes multiple resistor structures 50 embedded in the thickness direction of the chip 2, the area occupied by the gate resistor RG on the first main surface 3 is limited. Therefore, the reduction in the area of the active region 12 caused by the introduction of the gate resistor RG is suppressed. In particular, since the gate resistor RG is disposed in the region between the active region 12 and the first termination region 15, the reduction in the area of the active region 12 is appropriately suppressed.
  • the multiple resistance structures 50 arranged in the resistance region 17 have a configuration similar to the multiple gate structures 25 arranged in the active region 12, and are controlled by the gate potential.
  • the multiple first dummy structures 55 arranged in the resistance region 17 have a configuration similar to the multiple source structures 30 arranged in the active region 12, and are controlled by the source potential. Therefore, the electric field distribution in the resistance region 17 is similar to the electric field distribution in the active region 12. This suppresses a decrease in breakdown voltage caused by the layout of the resistance region 17.
  • the multiple first dummy structures 55 and multiple second dummy structures 60 arranged in the first dummy region 18 (second dummy region 19) have a configuration similar to the multiple source structures 30 and multiple side end structures 35 arranged in the active region 12 and first side end region 13 (second side end region 14), and are controlled by the source potential.
  • the electric field distribution in the first dummy region 18 becomes similar to the electric field distribution in the active region 12 and the first side end region 13. This suppresses a decrease in breakdown voltage caused by the layout of the first dummy region 18 (second dummy region 19).
  • the first dummy region 18 (second dummy region 19) also suppresses bias in the electric field distribution in the region between the active region 12 and the first termination region 15.
  • the multiple gate structures 25 located directly below the gate pad 101 have a similar configuration to the multiple gate structures 25 located directly below and outside the gate pad 101, and are controlled by the gate potential.
  • the multiple source structures 30 located directly below the gate pad 101 have a similar configuration to the multiple source structures 30 located directly below and outside the gate pad 101, and are controlled by the source potential.
  • the electric field distribution directly below the gate pad 101 (gate subpad 111) inside the chip 2 is similar to the electric field distribution in the area outside directly below the gate pad 101 inside the chip 2. Therefore, the decrease in breakdown voltage caused by the layout of the gate pad 101 is suppressed.
  • the semiconductor device 1A includes a chip 2, a trench electrode type resistive structure 50, and a resistive film 85.
  • the chip 2 has a first main surface 3.
  • the resistive structure 50 is formed on the first main surface 3.
  • the resistive film 85 covers the resistive structure 50 as a single object to be covered, and is electrically connected to the resistive structure 50.
  • This configuration makes it possible to provide a semiconductor device 1A having a novel layout associated with resistors.
  • this configuration makes it possible to electrically isolate the resistive film 85 from structures other than the resistive structure 50, since the resistive film 85 is provided in a one-to-one correspondence with the resistive structure 50.
  • This allows other structures to be designed in electrical isolation from the resistive film 85. This prevents the electrical characteristics of the resistive film 85 from fluctuating due to other structures, and prevents the electrical characteristics of other structures from fluctuating due to the resistive film 85.
  • the semiconductor device 1A includes a chip 2, a trench electrode type resistance structure 50, and a trench electrode type first dummy structure 55 (electrode structure).
  • the chip 2 has a first main surface 3.
  • the resistance structure 50 is formed on the first main surface 3.
  • the first dummy structure 55 is a structure to which a potential different from that of the resistance structure 50 is applied, and is formed on the first main surface 3 so as to be adjacent to the resistance structure 50.
  • This configuration makes it possible to provide a semiconductor device 1A having a novel layout associated with resistors. For example, it is possible to form a first dummy structure 55 that is deeper than the resistor structure 50, and use the first dummy structure 55 as another resistor structure 50. In this case, since the first dummy structure 55 functions as the resistor structure 50, the first dummy structure 55 is required to have the same level of reliability as the resistor structure 50.
  • the process difficulty of a relatively deep trench structure is higher than that of a relatively shallow trench structure. Therefore, the process error that may occur in the relatively deep first dummy structure 55 is larger than the process error that may occur in the relatively shallow resistance structure 50.
  • process errors that may occur in the resistance structure 50 include process errors that may occur in the depth of the fifth trench 51 and the film thickness of the fifth insulating film 52.
  • process errors that may occur in the first dummy structure 55 include process errors that may occur in the depth of the sixth trench 56 and the film thickness of the sixth insulating film 57.
  • the first dummy structure 55 is used as another resistor structure 50, there is a possibility that the electrical characteristics of the first dummy structure 55 will be inferior to the electrical characteristics of the resistor structure 50 due to process errors. This problem may be solved by imposing strict process conditions on the first dummy structure 55. However, such a design change will further increase the difficulty of the process, leading to increased costs.
  • the first dummy structure 55 is electrically separated from the resistance structure 50.
  • the semiconductor device 1A includes a chip 2, a trench electrode type resistor structure 50, a trench electrode type first dummy structure 55 (first electrode structure), and a trench electrode type second dummy structure 60 (second electrode structure).
  • the chip 2 has a first main surface 3.
  • the resistor structure 50 is formed on the first main surface 3.
  • the first dummy structure 55 is a structure to which a potential different from that of the resistance structure 50 is applied, and is formed on the first main surface 3 at a distance in one direction (second direction Y) from the resistance structure 50.
  • the second dummy structure 60 is a structure to which a potential different from that of the resistance structure 50 is applied, and is formed on the first main surface 3 at a distance in a perpendicular direction (first direction X) perpendicular to the one direction (second direction Y) from the resistance structure 50.
  • This configuration makes it possible to provide a semiconductor device 1A having a novel layout associated with resistors.
  • this configuration makes it possible for the first dummy structure 55 and the second dummy structure 60 to be electrically isolated from the resistance structure 50.
  • This allows the resistance structure 50 to be designed separately from the first dummy structure 55 and the second dummy structure 60, and the first dummy structure 55 and the second dummy structure 60 to be designed separately from the resistance structure 50.
  • This makes it possible to suppress a decrease in the reliability of the resistance structure 50 caused by the first dummy structure 55 and the second dummy structure 60, and makes it possible to suppress a decrease in the reliability of the first dummy structure 55 and the second dummy structure 60 caused by the resistance structure 50.
  • the semiconductor device 1A includes a chip 2, an active plateau 11 (mesa portion), and a resistive film 85.
  • the chip 2 has a first main surface 3.
  • the active plateau 11 is partitioned into the first main surface 3 by an active surface 8 (first surface portion), an outer peripheral surface 9 (second surface portion), and first to fourth connection surfaces 10A to 10D (connection surface portions).
  • the active surface 8 is located inside the first main surface 3.
  • the outer peripheral surface 9 is recessed in the thickness direction outside the active surface 8.
  • the first to fourth connection surfaces 10A to 10D connect the active surface 8 and the outer peripheral surface 9.
  • the resistive film 85 is disposed on the active surface 8.
  • This configuration makes it possible to provide a semiconductor device 1A that has a new layout associated with resistors.
  • this configuration makes it possible to prevent the electrical characteristics and layout on the outer peripheral surface 9 side from being restricted by the resistive film 85, since the resistive film 85 is disposed on the active surface 8.
  • the semiconductor device 1A includes a chip 2, an active plateau 11 (mesa portion), and a trench electrode type resistor structure 50.
  • the chip 2 has a first main surface 3.
  • the active plateau 11 is partitioned on the first main surface 3 by an active surface 8 (first surface portion), an outer peripheral surface 9 (second surface portion), and first to fourth connection surfaces 10A to 10D (connection surface portions).
  • the active surface 8 is located inside the first main surface 3.
  • the outer peripheral surface 9 is recessed in the thickness direction outside the active surface 8.
  • the first to fourth connection surfaces 10A to 10D connect the active surface 8 and the outer peripheral surface 9.
  • the resistor structure 50 is formed on the active surface 8.
  • This configuration makes it possible to provide a semiconductor device 1A having a new layout associated with resistors.
  • this configuration makes it possible to prevent the electrical characteristics and layout on the outer peripheral surface 9 side from being restricted by the resistor structure 50, since the resistor structure 50 is formed on the active surface 8.
  • the layout of semiconductor device 1A is particularly effective when chip 2 including SiC single crystal is employed.
  • the layout of semiconductor device 1A provides various ideas that contribute to improving electrical characteristics from various perspectives for designs associated with resistors in SiC semiconductor devices (wide band gap semiconductor devices). Other layout examples of resistor region 17, etc. are shown below.
  • FIG. 31 is an enlarged plan view showing a resistor region 17 according to a second layout example.
  • FIG. 32 is an enlarged plan view showing a layout example of the inner part of resistor region 17.
  • FIG. 33 is a cross-sectional view taken along line XXXIII-XXXIII shown in FIG. 32.
  • FIG. 34 is a cross-sectional view taken along line XXXIV-XXXIV shown in FIG. 32.
  • FIG. 35 is a cross-sectional view taken along line XXXV-XXXV shown in FIG. 32.
  • one resistor film 85 is provided in a one-to-one correspondence with one resistor structure 50.
  • multiple resistor films 85 are provided in a one-to-many correspondence with one resistor structure 50.
  • the multiple resistive films 85 include multiple first resistive films 151, multiple second resistive films 152, and multiple third resistive films 153.
  • the multiple first resistive films 151 cover the inner region of a corresponding one of the resistive structures 50 in a film-like manner as a single covering object.
  • each first resistive film 151 is provided in a one-to-one correspondence with the inner part of each of the resistive structures 50, and is electrically connected to the corresponding one of the resistive structures 50.
  • the multiple first resistive films 151 cover the inner parts of the corresponding resistive structures 50 with a space inward from both ends of the corresponding resistive structures 50.
  • the multiple first resistive films 151 are each formed in a band shape extending in the first direction X in a plan view, and face each other in the second direction Y.
  • the multiple first resistive films 151 are arranged in a stripe shape extending along the multiple resistive structures 50 in a plan view.
  • the multiple first resistive films 151 are arranged at intervals in the second direction Y from the resistive structures 50 that are not to be covered, exposing the resistive structures 50 that are not to be covered.
  • the multiple first resistive films 151 are arranged at intervals in the second direction Y from the multiple first dummy structures 55, exposing the multiple first dummy structures 55. In other words, the multiple first resistive films 151 are arranged alternately with the multiple first dummy structures 55 in the second direction Y in a plan view.
  • the multiple first resistance films 151 are arranged at intervals in the first direction X from the multiple second dummy structures 60, exposing the multiple second dummy structures 60. In other words, the multiple first resistance films 151 face the multiple second dummy structures 60 in the first direction X in a plan view, but do not face the multiple second dummy structures 60 in the second direction Y in a plan view.
  • the second resistive films 152 are spaced apart from the first resistive films 151 on one side in the first direction X and cover an area on one end side of a corresponding resistive structure 50 in a film-like manner as a single covering object.
  • each second resistive film 152 is provided in one-to-one correspondence with one end of each resistive structure 50 and is electrically connected to the corresponding resistive structure 50.
  • the second resistive films 152 expose a portion of the corresponding fifth buried electrode 53 from the region between the first resistive films 151.
  • the second resistive films 152 are formed at intervals from one end of the resistive structures 50 toward the first resistive films 151, and expose a portion of the corresponding fifth buried electrode 53 from the region between the one end of the resistive structures 50.
  • the second resistive films 152 may cover one end of the corresponding resistive structure 50.
  • the second resistive films 152 are each formed in a strip shape extending in the first direction X in a plan view, and face each other in the second direction Y. In other words, the second resistive films 152 are arranged in a stripe shape extending along the resistive structures 50 in a plan view.
  • the multiple second resistive films 152 are spaced apart in the second direction Y from the resistive structures 50 that are not to be covered, exposing the resistive structures 50 that are not to be covered.
  • the multiple second resistive films 152 are spaced apart in the second direction Y from the multiple second dummy structures 60, exposing the multiple second dummy structures 60.
  • the multiple second resistive films 152 are arranged alternately with the multiple first dummy structures 55 in the second direction Y in a plan view.
  • the second resistive films 152 are spaced apart from the second dummy structures 60 in the first direction X, exposing the second dummy structures 60. In other words, the second resistive films 152 face the second dummy structures 60 in the first direction X in a plan view, but do not face the second dummy structures 60 in the second direction Y in a plan view.
  • the multiple third resistive films 153 are spaced apart from the multiple first resistive films 151 on the other side of the first direction X and cover the area on the other end side of the corresponding one of the resistive structures 50 in a film-like manner as a single covering object.
  • each third resistive film 153 is provided in one-to-one correspondence with the other end of each of the resistive structures 50 and is electrically connected to the corresponding one of the resistive structures 50.
  • the multiple third resistive films 153 expose a portion of the corresponding fifth buried electrode 53 from the region between the multiple first resistive films 151.
  • the multiple third resistive films 153 are formed at intervals from the other ends of the multiple resistive structures 50 toward the multiple first resistive films 151, and expose a portion of the corresponding fifth buried electrode 53 from the region between the other ends of the multiple resistive structures 50.
  • the multiple third resistive films 153 may cover the other ends of the corresponding resistive structures 50.
  • the multiple third resistive films 153 are each formed in a band shape extending in the first direction X in a plan view, and face each other in the second direction Y. In other words, the multiple third resistive films 153 are arranged in a stripe shape extending along the multiple resistive structures 50 in a plan view. The multiple third resistive films 153 face the multiple second resistive films 152 in the first direction X, sandwiching the multiple first resistive films 151 between them.
  • the multiple third resistive films 153 are arranged at intervals in the second direction Y from the resistive structures 50 that are not to be covered, exposing the resistive structures 50 that are not to be covered.
  • the multiple third resistive films 153 are arranged at intervals in the second direction Y from the multiple second dummy structures 60, exposing the multiple second dummy structures 60.
  • the multiple third resistive films 153 are arranged alternately with the multiple first dummy structures 55 in the second direction Y in a plan view.
  • the third resistive films 153 are spaced apart from the second dummy structures 60 in the first direction X, exposing the second dummy structures 60. In other words, the third resistive films 153 face the second dummy structures 60 in the first direction X in a plan view, but do not face the second dummy structures 60 in the second direction Y in a plan view.
  • the multiple resistive films 85 (first to third resistive films 151 to 153) are connected to the fifth buried electrode 53 in the portion covering the corresponding resistive structure 50, and have a portion that is extended from above the fifth buried electrode 53 onto the main surface insulating film 80.
  • the multiple resistive films 85 are formed wider than the corresponding resistive structure 50 in the second direction Y.
  • the multiple resistive films 85 are made of the same conductive material as the corresponding fifth buried electrodes 53, and are formed integrally with the fifth buried electrodes 53.
  • the multiple resistive films 85 include a portion of the fifth buried electrodes 53 that is drawn out in the form of a film to an area outside the resistive structure 50 (above the main surface insulating film 80).
  • the multiple resistive films 85 may be formed separately from the fifth buried electrodes 53.
  • the explanation of the resistive film 85 in the first layout example applies.
  • the multiple first resistor openings 91 described above each expose a multiple number of first resistor films 151 in a one-to-one correspondence.
  • the multiple second resistor openings 92 each expose a multiple number of second resistor films 152 in a one-to-one correspondence.
  • the multiple third resistor openings 93 each expose a multiple number of third resistor films 153 in a one-to-one correspondence.
  • the other configurations are the same as in the first layout example.
  • the gate resistor RG in the second layout example is configured with a parallel circuit of a first parallel resistor circuit RC1 and a second parallel resistor circuit RC2, as in the first layout example (see also FIG. 30).
  • each first resistive element R1 is formed by a portion of the fifth buried electrode 53 located in the region between the first resistive film 151 and the second resistive film 152.
  • the resistance value of each first resistive element R1 is less susceptible to process errors that occur in the film thickness of the multiple resistive films 85. Therefore, the reliability of each first resistive element R1 is improved.
  • each second resistive element R2 is formed by a portion of the fifth buried electrode 53 located in the region between the first resistive film 151 and the third resistive film 153.
  • the resistance value of each second resistive element R2 is less susceptible to process errors that occur in the film thicknesses of the multiple resistive films 85. Therefore, the reliability of each second resistive element R2 is improved.
  • FIG. 36 is an enlarged plan view showing the resistor region 17 according to the third layout example.
  • a gate resistor RG including a first parallel resistor circuit RC1 and a second parallel resistor circuit RC2 is configured in the resistor region 17 according to the third layout example.
  • a gate resistor RG including three or more parallel resistor circuits is configured in the resistor region 17 according to the third layout example.
  • the multiple resistor openings 90 described above include multiple first resistor openings 155 and multiple second resistor openings 156.
  • the multiple first resistor openings 155 are provided in a one-to-many correspondence with each resistor structure 50. In other words, the multiple first resistor openings 155 are provided in correspondence with one resistor structure 50.
  • the multiple first resistor openings 155 are arranged at intervals in the first direction X, exposing one resistor film 85 from multiple locations.
  • the multiple first resistor openings 155 are arranged in a row at intervals in the second direction Y.
  • the multiple first resistor openings 155 are formed in a matrix shape with gaps in the first direction X and the second direction Y in a plan view, and each exposes a part of the corresponding resistor film 85.
  • the planar shape of each first resistor opening 155 is arbitrary.
  • Each first resistor opening 155 may be formed in a band shape extending in the first direction X in a plan view.
  • each first resistor opening 155 may be formed in a square, polygonal, circular, etc. shape in a plan view.
  • the second resistor openings 156 are spaced apart from the first resistor openings 155 and are arranged in a one-to-many correspondence with each resistor structure 50. In other words, the second resistor openings 156 are arranged in correspondence with one resistor structure 50.
  • the multiple second resistor openings 156 are arranged alternately with the multiple first resistor openings 155 in the first direction X, exposing one resistor film 85 from multiple locations.
  • the multiple second resistor openings 156 are arranged in a row at intervals in the second direction Y.
  • the second resistor openings 156 are generally formed in a matrix shape spaced apart in the first direction X and the second direction Y in a plan view, and each exposes a portion of the corresponding resistor film 85.
  • the planar shape of each second resistor opening 156 is arbitrary.
  • Each second resistor opening 156 may be formed in a band shape extending in the first direction X in a plan view.
  • each second resistor opening 156 may be formed in a square, polygonal, circular, or other shape in a plan view.
  • the gate pad 101 has a pad body 103 and multiple lead-out portions 104.
  • the multiple lead-out portions 104 are arranged at intervals in the first direction X at the end of the pad body 103 on the resistance region 17 side, are drawn out in strips from the pad body 103 toward the region above the resistance region 17, and cover the multiple resistance structures 50 with the interlayer film 86 in between.
  • the gate pad 101 includes two outermost drawers 104 drawn from both ends of the pad body 103, and a plurality of drawers 104 drawn from the outermost drawer 104 at an inner portion of the pad body 103 at intervals in the first direction X.
  • either one or both of the two outermost drawers 104 may be formed at an interval in the first direction X from the end of the pad body 103.
  • the multiple draw-out portions 104 each have a draw-out width WD that is less than the pad width WP of the pad body portion 103, and are formed in a band shape extending in the second direction Y.
  • the multiple draw-out portions 104 only need to have a draw-out width WD that is greater than the opening width of the first resistor opening 155, and the value of the draw-out width WD is arbitrary.
  • the multiple drawers 104 cover the multiple first resistor openings 155 at intervals from the multiple second resistor openings 156 in a plan view.
  • the multiple drawers 104 enter the multiple first resistor openings 155 from above the interlayer film 86, and are mechanically and electrically connected to the multiple resistor films 85 within the multiple first resistor openings 155.
  • the gate wiring 102 has a connection wiring portion 160 instead of the first resistance wiring 105 and the second resistance wiring 106.
  • the connection wiring portion 160 is disposed in a region on one side (first side surface 5A side) of the gate pad 101 (plurality of lead-out portions 104) in the second direction Y in a plan view, and faces the gate pad 101 in the second direction Y.
  • connection wiring portion 160 is disposed in a region on one side (first side surface 5A side) of the resistance region 17 in the second direction Y in a plan view, and has a portion facing the resistance region 17 in the second direction Y.
  • the connection wiring portion 160 is disposed on a portion of the interlayer film 86 that covers the first termination region 15, and faces the multiple termination structures 40 across the interlayer film 86.
  • the connection wiring portion 160 has a wiring main body 161 and multiple lead-out wiring portions 162.
  • the wiring main body 161 is disposed in a region outside the resistance region 17 (multiple resistance structures 50) in a planar view. In this embodiment, the wiring main body 161 is disposed above the first termination region 15 and faces the multiple termination structures 40 in the stacking direction.
  • the multiple pull-out wiring parts 162 are arranged at intervals in the first direction X at the end of the wiring main body 161 on the resistance region 17 side, and are pulled out in the first direction X from the wiring main body 161 toward the region above the resistance region 17. As a result, the multiple pull-out wiring parts 162 cover the multiple resistance structures 50 with the interlayer film 86 in between. The multiple pull-out wiring parts 162 are pulled out so as to be arranged alternately with the multiple pull-out parts 104 of the gate pad 101 in the first direction X in the region above the resistance region 17.
  • the multiple pull-out wiring parts 162 each have a pull-out width WD2 that is less than the pad width WP of the pad body part 103, and are formed in a band shape extending in the second direction Y.
  • the multiple pull-out wiring parts 162 only need to have a pull-out width WD2 that is greater than the opening width of the second resistor opening 156 and smaller than the distance between two adjacent pull-out parts 104, and the value of the pull-out width WD2 is arbitrary.
  • the multiple pull-out wiring parts 162 enter the multiple second resistor openings 156 from above the interlayer film 86, and are mechanically and electrically connected to the multiple resistor films 85 within the multiple second resistor openings 156. In the region of the interlayer film 86 between the gate pad 101 and the gate wiring 102, a zigzag gap is defined by the multiple pull-out parts 104 and the multiple pull-out wiring parts 162.
  • the pad insulating film 130 covers the multiple drawers 104 of the gate pad 101 and has a gate pad opening 131 that exposes the pad body 103 of the gate pad 101.
  • the pad insulating film 130 covers the multiple resistor structures 50 (multiple resistor films 85) with the multiple drawers 104 and the interlayer film 86 sandwiched between them.
  • the pad insulating film 130 covers the multiple pull-out wiring parts 162 of the gate wiring 102, and covers the multiple resistance structures 50 (multiple resistance films 85) sandwiching the multiple pull-out wiring parts 162 and the interlayer film 86.
  • the pad insulating film 130 covers the zigzag gaps exposed from the regions of the interlayer film 86 between the multiple pull-out parts 104 and the multiple pull-out wiring parts 162, and covers the multiple resistance structures 50 (multiple resistance films 85) sandwiching the zigzag gaps. It is preferable that the pad insulating film 130 covers the entire area of the multiple resistance structures 50 (multiple resistance films 85) in a planar view.
  • FIG. 37 is a circuit diagram showing the electrical configuration of the gate resistor RG.
  • the gate resistor RG is configured by a parallel circuit of a plurality of (eight in this embodiment) parallel resistance circuits RC.
  • the plurality of parallel resistance circuits RC are each electrically interposed in the regions between the adjacent draw-out portions 104 and draw-out wiring portions 162, and each is configured by a plurality of (four in this embodiment) resistance elements R connected in parallel.
  • the multiple resistance elements R are each formed by a portion of the multiple resistance structures 50 (each resistance film 85) located between the first resistance opening 155 and the second resistance opening 156 in the region between the adjacent draw-out portions 104 and draw-out wiring portions 162.
  • the multiple resistance elements R may have the same resistance value or different resistance values.
  • the resistance value of each resistance element R can also be adjusted by adjusting the distance between the adjacent first resistance opening 155 and second resistance opening 156.
  • the resistance value of the gate resistor RG is determined by the combined resistance of multiple parallel resistor circuits RC.
  • the resistance value of each parallel resistor circuit RC is determined by the combined resistance of multiple (four in this embodiment) resistor elements R.
  • the resistance value (composite resistance) of the gate resistor RG can be adjusted by changing the combined resistance of the parallel resistor circuit RC or the number of parallel resistor circuits RC.
  • the resistance value (composite resistance) of the parallel resistor circuit RC can be adjusted by changing the resistance value of the resistive element R or the number of resistive elements R.
  • Such a gate resistor RG is effective when realizing a relatively small resistance value or when precisely adjusting the resistance value within a relatively small range of values.
  • the number of parallel resistance circuits RC may be one or more.
  • the gate resistor RG may be composed of a single parallel resistance circuit RC.
  • the single parallel resistance circuit RC is composed of one pull-out portion 104 and one pull-out wiring portion 162.
  • the parallel resistance circuit RC may also be composed of a single resistance element R.
  • FIG. 38 is an enlarged plan view showing the resistor region 17 according to the fourth layout example.
  • the resistor region 17 according to the fourth layout example has a layout that is a modified version of the resistor region 17 according to the third layout example.
  • all of the lead-out portions 104 are electrically connected to a plurality of resistor structures 50 (resistive films 85), and all of the lead-out wiring portions 162 are electrically connected to a plurality of resistor structures 50 (resistive films 85).
  • either one or both of a portion of the multiple first resistor openings 155 and a portion of the multiple second resistor openings 156 are selectively thinned out.
  • some of the multiple drawers 104 cover the interlayer film 86 at a distance from some or all (in this embodiment, all) of the multiple first resistor openings 155, and are electrically isolated from some or all (in this embodiment, all) of the multiple resistor structures 50 (resistance films 85).
  • the multiple drawers 104 include dummy drawers 104D that are electrically isolated from some or all of the multiple resistor structures 50.
  • the multiple pull-out wiring portions 162 cover the interlayer film 86 at a distance from some or all (in this embodiment, all) of the multiple second resistor openings 156, and are electrically isolated from some or all (in this embodiment, all) of the multiple resistor structures 50 (resistance films 85).
  • the multiple pull-out wiring portions 162 include dummy pull-out wiring portions 162D that are electrically isolated from some or all of the multiple resistor structures 50.
  • This configuration is formed by changing the layout of the resist mask used in the process of forming the multiple resistor openings 90. On the other hand, there is no need to change the layout of the resist mask used in the process of forming the gate electrodes 100, etc. Therefore, with the resistor region 17 of the fourth layout example, the number of parallel resistor circuits RC can be easily adjusted.
  • the number of resistive elements R constituting the parallel resistive circuit RC may be adjusted by adjusting the number of first resistive openings 155. Also, the number of resistive elements R constituting the parallel resistive circuit RC may be adjusted by adjusting the number of second resistive openings 156.
  • FIG. 39 is an enlarged plan view showing the resistor region 17 according to the fifth layout example.
  • the resistor region 17 according to the fifth layout example has a layout that combines the technical idea of the resistor region 17 according to the third layout example with the resistor region 17 according to the second layout example.
  • multiple resistor films 85 are formed in a one-to-many correspondence with one resistor structure 50.
  • the multiple resistive films 85 include multiple first resistive films 165 and multiple second resistive films 166.
  • the multiple first resistive films 165 are provided in a one-to-many correspondence with each resistive structure 50, and each first resistive film 165 covers one corresponding resistive structure 50 as a single covering target in the form of a film.
  • the multiple first resistance films 165 are arranged at intervals in the first direction X so as to partially expose the fifth buried electrode 53, and cover one fifth buried electrode 53 at multiple locations.
  • the multiple first resistance films 165 are arranged in a row at intervals in the second direction Y.
  • the multiple first resistance films 165 are formed as a whole in a matrix shape at intervals in the first direction X and the second direction Y in a plan view, and each covers a portion of the corresponding fifth buried electrode 53.
  • the multiple first resistive films 165 are each formed in a strip shape extending in the first direction X in a plan view, and face each other in the second direction Y. In other words, the multiple first resistive films 165 are arranged in a stripe shape extending along the multiple resistive structures 50 in a plan view.
  • the multiple first resistive films 165 are spaced apart in the second direction Y from the resistive structures 50 that are not to be covered, exposing the resistive structures 50 that are not to be covered.
  • the multiple first resistive films 165 are spaced apart in the second direction Y from the multiple first dummy structures 55, exposing the multiple first dummy structures 55.
  • the multiple first resistive films 165 are arranged alternately with the multiple first dummy structures 55 in the second direction Y in a plan view.
  • the multiple first resistance films 165 are arranged at intervals in the first direction X from the multiple second dummy structures 60, exposing the multiple second dummy structures 60. In other words, the multiple first resistance films 165 face the multiple second dummy structures 60 in the first direction X in a plan view, but do not face the multiple second dummy structures 60 in the second direction Y in a plan view.
  • the second resistive films 166 are spaced apart from the first resistive films 165 and are provided in a one-to-many correspondence with each resistive structure 50, and each of them covers one corresponding resistive structure 50 as a single covering object in the form of a film. In other words, the second resistive films 166 are provided corresponding to one resistive structure 50.
  • the multiple second resistance films 166 are arranged alternately with the multiple first resistance films 165 in the first direction X so as to partially expose the fifth buried electrode 53, and cover one fifth buried electrode 53 at multiple locations.
  • the multiple second resistance films 166 are arranged in a row at intervals in the second direction Y.
  • the multiple second resistance films 166 are formed as a whole in a matrix shape at intervals in the first direction X and the second direction Y in a plan view, and each covers a portion of the corresponding fifth buried electrode 53.
  • the second resistive films 166 are each formed in a strip shape extending in the first direction X in a plan view, and face each other in the second direction Y. In other words, the second resistive films 166 are arranged in a stripe shape extending along the resistive structures 50 in a plan view.
  • the multiple second resistive films 166 are spaced apart in the second direction Y from the resistive structures 50 that are not to be covered, exposing the resistive structures 50 that are not to be covered.
  • the multiple second resistive films 166 are spaced apart in the second direction Y from the multiple first dummy structures 55, exposing the multiple first dummy structures 55.
  • the multiple second resistive films 166 are arranged alternately with the multiple first dummy structures 55 in the second direction Y in a plan view.
  • the second resistive films 166 are spaced apart from the second dummy structures 60 in the first direction X, exposing the second dummy structures 60. In other words, the second resistive films 166 face the second dummy structures 60 in the first direction X in a plan view, but do not face the second dummy structures 60 in the second direction Y in a plan view.
  • the multiple first resistor openings 155 described above expose multiple first resistor films 165 in a one-to-one correspondence.
  • the multiple second resistor openings 156 expose multiple second resistor films 166 in a one-to-one correspondence.
  • the gate resistor RG in the fifth layout example is composed of multiple parallel resistance circuits RC, as in the third layout example (see also FIG. 37).
  • each resistance element R is formed by a portion of the fifth buried electrode 53 located in the region between the adjacent first resistance film 165 and second resistance film 166. With this configuration, the resistance value of each resistance element R is less susceptible to process errors that occur in the film thickness of the multiple resistance films 85. Therefore, the reliability of each resistance element R is improved.
  • FIG. 40 is a plan view showing a layout example of the first main surface 3 of the semiconductor device 1B according to the second embodiment.
  • FIG. 41 is an enlarged plan view showing the sub-resistance region 170 according to the first layout example together with the resistance region 17 according to the first layout example.
  • FIG. 42 is an enlarged plan view showing a layout example of the peripheral portion of the resistance region 17.
  • FIG. 43 is an enlarged plan view showing a layout example of the first side end region 13.
  • FIG. 44 is a cross-sectional view taken along the line XLIV-XLIV shown in FIG. 42.
  • the semiconductor device 1B includes an active region 12, a first side end region 13, a second side end region 14, a first termination region 15, a second termination region 16, a resistor region 17, a first dummy region 18 and a second dummy region 19 on the first main surface 3.
  • the configuration within these regions is similar to that of the first embodiment, and therefore a description thereof will be omitted.
  • the semiconductor device 1B further includes a sub-resistance region 170, a first sub-active region 171, and a second sub-active region 172 on the first main surface 3.
  • the sub-resistance region 170 is provided in a region between the active region 12 and the resistance region 17, and faces the active region 12 and the resistance region 17 in the second direction Y.
  • the sub-resistance region 170 is spaced inward from both ends of the active region 12 in the first direction X. Therefore, the sub-resistance region 170 does not face the first side end region 13 and the second side end region 14 in the second direction Y.
  • the sub-resistance region 170 is set in a band shape extending in the first direction X in a plan view.
  • the sub-resistance region 170 has a planar area less than the planar area of the resistance region 17.
  • the planar area of the active region 12 may be greater than or equal to the planar area of the resistance region 17.
  • the first sub-active region 171 is provided on one side of the sub-resistance region 170 in the first direction X.
  • the first sub-active region 171 is set in a band shape extending in the first direction X in a plan view.
  • the first sub-active region 171 faces the first side end region 13 and the sub-resistance region 170 in the first direction X, and faces the active region 12 and the first dummy region 18 in the second direction Y.
  • the first sub-active region 171 is provided within a region partitioned by the active region 12, the first side end region 13, the first dummy region 18, and the sub-resistance region 170.
  • the second sub-active region 172 is provided on the other side of the sub-resistance region 170 in the first direction X, and faces the first sub-active region 171 across the sub-resistance region 170 in the first direction X.
  • the second sub-active region 172 is set in a band shape extending in the first direction X in a plan view.
  • the second sub-active region 172 faces the first side end region 13 and the sub-resistance region 170 in the first direction X, and faces the active region 12 and the first dummy region 18 in the second direction Y.
  • the second sub-active region 172 is provided within a region partitioned by the active region 12, the second side end region 14, the second dummy region 19, and the sub-resistance region 170.
  • the semiconductor device 1B includes at least one (in this embodiment, multiple) trench electrode type resistance structure 50 formed on the first main surface 3 (active surface 8) in the sub-resistance region 170.
  • the resistance structure 50 on the sub-resistance region 170 side will be referred to as a "sub-resistance structure 175" to distinguish it from the resistance structure 50 on the resistance region 17 side.
  • Each sub-resistance structure 175, like the resistance structure 50, has a third width W3 in the second direction Y and a third depth D3 in the normal direction Z.
  • each sub-resistance structure 175 includes a fifth trench 51, a fifth insulating film 52, and a fifth buried electrode 53.
  • the multiple sub-resistor structures 175 are arranged at intervals inward from the periphery of the active surface 8 (the third connection surface 10C and the fourth connection surface 10D) in the sub-resistor region 170, defining the sub-resistor region 170 in the inner portion of the active surface 8.
  • the multiple sub-resistance structures 175 are arranged in a region on one side in the second direction Y of an imaginary line that crosses the center of the active surface 8 in the first direction X in a plan view.
  • the multiple sub-resistance structures 175 are located on an imaginary line that crosses the center of the active surface 8 in the second direction Y in a plan view. In other words, the multiple sub-resistance structures 175 face the center of the first side surface 5A (first connection surface 10A) in the second direction Y in a plan view.
  • the multiple sub-resistance structures 175 are each formed in a band shape extending in the first direction X in a plan view, and are arranged at intervals in the second direction Y. In other words, the multiple sub-resistance structures 175 are arranged in a stripe shape extending in the first direction X in a plan view. The multiple sub-resistance structures 175 have one end on one side of the first direction X and the other end on the other side of the first direction X.
  • the multiple sub-resistance structures 175 are formed with a length in the first direction X that is smaller than the length of the multiple gate structures 25, and spaced apart inward of the active surface 8 relative to the positions of the ends of the multiple gate structures 25 in the first direction X. In other words, the multiple sub-resistance structures 175 face the inner parts of the multiple gate structures 25 in the second direction Y, but do not face both ends of the multiple gate structures 25 in the second direction Y.
  • the length of the multiple sub-resistance structures 175 may be approximately equal to the length of the multiple resistance structures 50.
  • the multiple sub-resistance structures 175 penetrate the body region 21 to reach the first semiconductor region 6, and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • the aforementioned source region 22 may be formed in the surface layer of the body region 21 in the sub-resistance region 170. In this case, the multiple sub-resistance structures 175 may penetrate both the body region 21 and the source region 22.
  • the multiple sub-resistance structures 175 are arranged in the second direction Y at a trench pitch that is approximately equal to the trench pitch of the multiple resistance structures 50 (gate structures 25). It is preferable that the trench pitch between the gate structure 25 and the sub-resistance structure 175 is approximately equal to the trench pitch of the multiple gate structures 25. It is preferable that the trench pitch between the resistance structure 50 and the sub-resistance structure 175 is approximately equal to the trench pitch of the multiple gate structures 25.
  • the semiconductor device 1B includes at least one (in this embodiment, multiple) trench electrode type source structure 30 formed on the first main surface 3 (active surface 8) in the sub-resistance region 170.
  • the source structure 30 on the sub-resistance region 170 side will be referred to as a "sub-source structure 180" to distinguish it from the source structure 30 on the active region 12 side.
  • Each sub-source structure 180 like the source structure 30, has a second width W2 in the second direction Y and a second depth D2 in the normal direction Z. Each sub-source structure 180 is disposed at a first interval I1 in the second direction Y from the sub-resistor structure 175. Each sub-source structure 180 includes a second trench 31, a second insulating film 32, and a second buried electrode 33.
  • the multiple sub-source structures 180 are formed on the active surface 8 so as to be adjacent to the multiple sub-resistance structures 175 in the second direction Y in the sub-resistance region 170. Specifically, the multiple sub-source structures 180 are respectively disposed in regions between pairs of adjacent sub-resistance structures 175 and face the multiple sub-resistance structures 175 in the second direction Y. In other words, the multiple sub-source structures 180 are arranged alternately with the multiple sub-resistance structures 175 in the second direction Y.
  • the multiple sub-source structures 180 are each formed in a band shape extending in the first direction X in a plan view. In this embodiment, the multiple sub-source structures 180 are drawn out from the sub-resistance region 170 to either or both of the first sub-active region 171 and the second sub-active region 172 (both in this embodiment).
  • the multiple sub-source structures 180 face the multiple gate structures 25, the multiple source structures 30, the multiple first dummy structures 55, and the multiple second dummy structures 60 in the second direction Y in the first sub-active region 171 (second sub-active region 172).
  • the multiple sub-source structures 180 are extended from the first sub-active region 171 to the first side end region 13, and extended from the second sub-active region 172 to the second side end region 14.
  • the multiple sub-source structures 180 have portions that face the multiple source structures 30 and the multiple side end structures 35 in the first side end region 13 and the second side end region 14.
  • the multiple sub-source structures 180 are each arranged in regions between pairs of side end structures 35 adjacent in the second direction Y in the first side end region 13 (second side end region 14), and face the multiple side end structures 35 in the second direction Y.
  • the multiple sub-source structures 180 are arranged alternately with the multiple side end structures 35 in the second direction Y in the first side end region 13 (second side end region 14).
  • the multiple sub-source structures 180 are exposed from at least one of the third connection surface 10C and the fourth connection surface 10D.
  • the multiple sub-source structures 180 penetrate both the third connection surface 10C and the fourth connection surface 10D and are exposed from both the third connection surface 10C and the fourth connection surface 10D.
  • the aforementioned sidewall wiring 81 is electrically connected to the sub-source structures 180 at the third connection surface 10C and the fourth connection surface 10D.
  • the multiple sub-source structures 180 penetrate the body region 21 to reach the first semiconductor region 6 in the sub-resistance region 170, and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • the multiple sub-source structures 180 penetrate the body region 21 and the source region 22 to reach the first semiconductor region 6 in the active region 12.
  • the multiple sub-source structures 180 penetrate the body region 21 to reach the first semiconductor region 6 in the first side end region 13 (second side end region 14).
  • the multiple sub-resistor structures 175 may penetrate both the body region 21 and the source region 22.
  • the semiconductor device 1B includes at least one (in this embodiment, multiple) gate structures 25 formed on the active surface 8 in the first sub-active region 171.
  • a number of gate structures 25 are also formed in the second sub-active region 172.
  • the configuration on the second sub-active region 172 side is similar to the configuration on the first sub-active region 171 side.
  • the description of the first sub-active region 171 side applies to the description of the second sub-active region 172 side.
  • the gate structure 25 on the first sub-active region 171 side will be referred to as a "sub-gate structure 185" to distinguish it from the gate structure 25 on the active region 12 side.
  • Each sub-gate structure 185 like the gate structure 25, has a first width W1 in the second direction Y and a first depth D1 in the normal direction Z. Each sub-gate structure 185 is disposed at a first distance I1 from the sub-source structure 180 in the second direction Y. Each sub-gate structure 185 includes a first trench 26, a first insulating film 27, and a first buried electrode 28.
  • the multiple sub-gate structures 185 are respectively arranged in the first sub-active region 171 on the periphery of the active surface 8 (third connection surface 10C) and in the region between the multiple sub-resistance structures 175, and face the multiple sub-resistance structures 175 in a one-to-one correspondence in the first direction X.
  • the multiple sub-gate structures 185 are each formed in a band shape extending in the first direction X in a plan view, and are formed at intervals in the first direction X from the first side end region 13.
  • the multiple sub-gate structures 185 are arranged in a region on the multiple sub-resistor structures 175 side with respect to the end positions of the multiple gate structures 25 in the first direction X, and face the multiple gate structures 25, the multiple source structures 30, the multiple termination structures 40, the multiple first dummy structures 55, and the multiple second dummy structures 60 in the second direction Y.
  • the sub-gate structures 185 are formed in the first direction X at the second interval I2 (sixth interval I6) from the sub-resistance structures 175, and are formed in the first direction X at the second interval I2 (sixth interval I6) from the first side end regions 13.
  • the sub-gate structures 185 are each disposed in a region between a pair of sub-source structures 180 adjacent to each other in the second direction Y, and face the sub-source structures 180 in the second direction Y. In other words, the sub-gate structures 185 are arranged alternately with the sub-source structures 180 in the second direction Y.
  • the multiple sub-mesa portions MS are located on the inner side of the active surface 8 relative to the multiple side end mesa portions ME in the first direction X.
  • the multiple sub-mesa portions MS are arranged in a line in the second direction Y.
  • the multiple sub-mesa portions MS face the multiple dummy mesa portions MD in the second direction Y.
  • the multiple sub-mesa portions MS may be arranged shifted to one side and/or the other side of at least one or all of the dummy mesa portions MD in the first direction X so as not to face at least one or all of the dummy mesa portions MD in the second direction Y.
  • the multiple submesa portions MS may be arranged offset from one another in the first direction X so as not to face at least one submesa portion MS in the second direction Y.
  • the multiple submesa portions MS face the multiple gate structures 25, the multiple source structures 30, the multiple termination structures 40, and the multiple first dummy structures 55 in the second direction Y.
  • the multiple sub-gate structures 185 penetrate the body region 21 and the source region 22 to reach the first semiconductor region 6, and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • the multiple sub-gate structures 185 control the inversion and non-inversion of the channel in the body region 21 in response to the gate potential.
  • the multiple gate connection electrodes 83 described above selectively cover the multiple gate structures 25 and the multiple sub-gate structures 185.
  • the multiple gate connection electrodes 83 cover the ends of the multiple sub-gate structures 185 on the peripheral side of the active surface 8.
  • the multiple gate connection electrodes 83 may also cover the ends of the multiple sub-gate structures 185 on the inner side of the active surface 8.
  • the semiconductor device 1B includes at least one (in this embodiment, multiple) resistive film 85 that covers a corresponding sub-resistive structure 175 in a film-like manner as a single covering object.
  • the resistive film 85 on the sub-resistive region 170 side will be referred to as a "sub-resistive film 190" to distinguish it from the resistive film 85 on the resistive region 17 side.
  • Each sub-resistive film 190 is provided in one-to-one correspondence with each sub-resistive structure 175 and is electrically connected to the corresponding sub-resistive structure 175.
  • Each sub-resistive film 190 may be considered as one component of each sub-resistive structure 175.
  • the multiple sub-resistive films 190 are each formed in a band shape extending in the first direction X in a plan view, and face each other in the second direction Y.
  • the multiple sub-resistive films 190 are arranged in a stripe shape extending along the multiple sub-resistive structures 175 in a plan view.
  • the multiple sub-resistive films 190 face the multiple resistive films 85 in the second direction Y, and extend parallel to the multiple resistive films 85.
  • the multiple sub-resistance films 190 are spaced apart in the second direction Y from the sub-resistance structures 175 that are not to be covered, exposing the sub-resistance structures 175 that are not to be covered.
  • the multiple sub-resistance films 190 are spaced apart in the second direction Y from the multiple sub-source structures 180, exposing the multiple sub-source structures 180.
  • the multiple sub-resistance films 190 are arranged alternately with the multiple sub-source structures 180 in the second direction Y in a plan view.
  • the multiple sub-resistance films 190 are arranged at intervals in the first direction X from the multiple sub-gate structures 185, exposing the multiple sub-gate structures 185. In other words, the multiple sub-resistance films 190 face the multiple sub-gate structures 185 in the first direction X in a plan view, but do not face the multiple sub-gate structures 185 in the second direction Y in a plan view.
  • Each sub-resistance film 190 selectively covers the sub-resistance structure 175 so as to partially expose the sub-resistance structure 175.
  • each sub-resistance film 190 covers the inner portion of the corresponding sub-resistance structure 175 at a distance inward from both ends of the corresponding sub-resistance structure 175 in the first direction X, exposing both ends of the corresponding sub-resistance structure 175.
  • the sub-resistance film 190 may cover the entire area of the corresponding sub-resistance structure 175.
  • each sub-resistance film 190 selectively covers the fifth buried electrode 53 of the sub-resistance structure 175 so as to partially expose the fifth buried electrode 53.
  • Each sub-resistance film 190 is connected to the fifth buried electrode 53 in the portion covering the corresponding sub-resistance structure 175, and has a portion that is extended from above the fifth buried electrode 53 onto the main surface insulating film 80.
  • each sub-resistance film 190 is formed wider than the corresponding sub-resistance structure 175 in the second direction Y.
  • Each sub-resistance film 190 faces the body region 21 and the fifth well region 69 in the stacking direction in an area outside the sub-resistance structure 175.
  • each sub-resistance film 190 may penetrate both of the source regions 22 in the stacking direction.
  • each sub-resistance film 190 is made of the same conductive material as the corresponding fifth buried electrode 53, and is formed integrally with the fifth buried electrode 53.
  • each sub-resistance film 190 includes a portion of the fifth buried electrode 53 that is pulled out in the form of a film to an area outside the sub-resistance structure 175 (above the main surface insulating film 80).
  • each sub-resistance film 190 may be formed separately from the fifth buried electrode 53.
  • the aforementioned multiple resistor openings 90 include multiple first resistor openings 91, multiple second resistor openings 92, and multiple third resistor openings 93.
  • the multiple first resistor openings 91 expose the inner parts of the multiple resistor structures 50 as well as the inner parts of the multiple sub-resistor structures 175.
  • the multiple second resistor openings 92 expose one ends of the multiple resistor structures 50 as well as one ends of the multiple sub-resistor structures 175.
  • the multiple third resistor openings 93 expose the other ends of the multiple resistor structures 50 as well as the other ends of the multiple sub-resistor structures 175.
  • the aforementioned gate pad 101 is disposed on the active region 12 at a distance from the first sub-active region 171 and the second sub-active region 172. In other words, the gate pad 101 is disposed at a distance from the plurality of sub-gate structures 185.
  • the gate pad 101 is electrically connected to the plurality of sub-gate structures 185, but does not have a mechanical connection to the plurality of sub-gate structures 185.
  • the pad body 103 of the gate pad 101 is disposed in a region outside the resistance region 17 and the sub-resistance region 170 in a planar view.
  • the pad body 103 is disposed in the active region 12 in a planar view, and faces the resistance region 17 across the sub-resistance region 170 in the second direction Y.
  • the pad body 103 partially faces the multiple gate structures 25 and multiple source structures 30 across the interlayer film 86.
  • the pad body 103 is disposed on the active region 12 at a distance from the first sub-active region 171 and the second sub-active region 172, and does not face the multiple sub-gate structures 185 in the stacking direction.
  • the extension portion 104 of the gate pad 101 is provided at the end of the pad body portion 103 on the sub-resistance region 170 side, and is extended from the pad body portion 103 across the region on the sub-resistance region 170 to the region on the resistance region 17.
  • the extension portion 104 covers the multiple resistance structures 50, the multiple first dummy structures 55, the multiple sub-resistance structures 175, and the multiple sub-source structures 180 with the interlayer film 86 in between.
  • the lead-out portion 104 is formed at a distance from the first sub-active region 171 and the second sub-active region 172, and does not face the multiple sub-gate structures 185 in the stacking direction. In this embodiment, the lead-out portion 104 is formed at a distance inward from both ends of the multiple resistor structures 50 in a plan view, and covers the central portions of the multiple resistor structures 50. The lead-out portion 104 covers the multiple first resistor openings 91 at a distance from the multiple second resistor openings 92 and the multiple third resistor openings 93 in a plan view.
  • the lead-out portion 104 enters the multiple first resistor openings 91 from above the interlayer film 86, and is mechanically and electrically connected to the multiple resistor films 85 and the multiple sub-resistance films 190 within the multiple first resistor openings 91.
  • the gate pad 101 penetrates the interlayer film 86 and is mechanically and electrically connected to the inner parts of the multiple resistor films 85 and the inner parts of the multiple sub-resistance films 190.
  • the aforementioned gate wiring 102 includes a first resistance wiring 105, a second resistance wiring 106, a first line wiring 107, a second line wiring 108, a third line wiring 109 and a fourth line wiring 110.
  • the first resistance wiring 105 is disposed on a portion of the interlayer film 86 that covers one end of the resistance region 17 (one end of the multiple resistance structures 50) and one end of the sub-resistance region 170 (one end of the multiple sub-resistance structures 175).
  • the first resistance wiring 105 covers the multiple resistance structures 50, the multiple first dummy structures 55, the multiple sub-resistance structures 175, and the multiple sub-source structures 180 with the interlayer film 86 in between.
  • the first resistance wiring 105 may have a portion that covers the second dummy structures 60 and the sub-gate structures 185 across the interlayer film 86.
  • the first resistance wiring 105 enters the second resistance openings 92 from above the interlayer film 86, and is mechanically and electrically connected to one end of the resistance films 85 and one end of the sub-resistance films 190 within the second resistance openings 92.
  • the first resistive wiring 105 is electrically connected to one end of the multiple resistive structures 50 via one end of the multiple resistive films 85, and is electrically connected to one end of the multiple sub resistive structures 175 via one end of the multiple sub resistive films 190.
  • the first resistive wiring 105 is electrically connected to the gate pad 101 via the multiple resistive films 85 (multiple resistive structures 50) and the multiple sub resistive films 190 (multiple sub resistive structures 175).
  • the second resistance wiring 106 is disposed on a portion of the interlayer film 86 that covers the other end of the resistance region 17 (the other end of the multiple resistance structures 50) and the other end of the sub-resistance region 170 (the other end of the multiple sub-resistance structures 175).
  • the second resistance wiring 106 covers the multiple resistance structures 50, the multiple first dummy structures 55, the multiple sub-resistance structures 175, and the multiple sub-source structures 180 with the interlayer film 86 in between.
  • the second resistive wiring 106 may have a portion that covers the second dummy structures 60 and the sub-gate structures 185 across the interlayer film 86.
  • the second resistive wiring 106 enters the third resistive openings 93 from above the interlayer film 86, and is mechanically and electrically connected to the other ends of the resistive films 85 and the other ends of the sub-resistive films 190 within the third resistive openings 93.
  • the second resistive wiring 106 is electrically connected to the other ends of the multiple resistive structures 50 via the other ends of the multiple resistive films 85, and is electrically connected to the other ends of the multiple sub resistive structures 175 via the other ends of the multiple sub resistive films 190.
  • the second resistive wiring 106 is electrically connected to the gate pad 101 via the multiple resistive films 85 (multiple resistive structures 50) and the multiple sub resistive films 190 (multiple sub resistive structures 175).
  • the second extension 107b of the first line wiring 107 intersects (specifically, perpendicular to) one end of the multiple gate structures 25, one end of the multiple source structures 30, one end of the multiple sub-source structures 180, and one end of the multiple sub-gate structures 185 in the second direction Y when viewed in a plan view.
  • the second extension 107b penetrates into the multiple gate openings 87 from above the interlayer film 86, and is electrically connected to one end of the multiple gate structures 25 and one end of the multiple sub-gate structures 185 within the multiple gate openings 87. Specifically, the second extension 107b is connected to the multiple gate connection electrodes 83 within the multiple gate openings 87. As a result, the first line wiring 107 is electrically connected to one end of the multiple gate structures 25 and one end of the multiple sub-gate structures 185 via the multiple gate connection electrodes 83.
  • the fourth extension 108b of the second line wiring 108 intersects (specifically, perpendicular to) the other ends of the multiple gate structures 25, the other ends of the multiple source structures 30, the other ends of the multiple sub-source structures 180, and the other ends of the multiple sub-gate structures 185 in the second direction Y when viewed in a plan view.
  • the fourth extension 108b penetrates into the multiple gate openings 87 from above the interlayer film 86, and is electrically connected to the other ends of the multiple gate structures 25 and the other ends of the multiple sub-gate structures 185 within the multiple gate openings 87. Specifically, the fourth extension 108b is connected to the multiple gate connection electrodes 83 within the multiple gate openings 87. As a result, the second line wiring 108 is electrically connected to the other ends of the multiple gate structures 25 and the other ends of the multiple sub-gate structures 185 via the multiple gate connection electrodes 83.
  • the first source pad 121A (second pad portion 121b) described above covers the multiple sub-source structures 180 and the multiple sub-gate structures 185.
  • the first source pad 121A penetrates the multiple source openings 88 from above the interlayer film 86, and is electrically connected to the multiple sub-source structures 180, the source region 22, and the multiple contact regions 72 in the multiple source openings 88.
  • the second source pad 121B (fourth pad portion 121d) described above covers the multiple sub-source structures 180 and the multiple sub-gate structures 185.
  • the second source pad 121B penetrates the multiple source openings 88 from above the interlayer film 86, and is electrically connected to the multiple sub-source structures 180, the source region 22, and the multiple contact regions 72 in the multiple source openings 88.
  • the semiconductor device 1B includes a chip 2, a trench electrode type resistor structure 50, and a trench electrode type sub-gate structure 185 (gate structure 25).
  • the chip 2 has a first main surface 3.
  • the resistor structure 50 is formed on the first main surface 3.
  • the sub-gate structure 185 (gate structure 25) is formed on the first main surface 3 so as to be adjacent to the resistor structure 50.
  • This configuration makes it possible to provide a semiconductor device 1B having a novel layout associated with a resistor. In particular, this configuration makes it possible to form a channel in a region to the side of the resistor structure 50, which is effective in expanding the active region 12.
  • the semiconductor device 1B includes a chip 2, a trench electrode type sub-gate structure 185 (gate structure 25), and a sub-resistance film 190 (resistance film 85).
  • the chip 2 has a first main surface 3.
  • the sub-gate structure 185 is formed on the first main surface 3.
  • the sub-resistance film 190 is disposed on the first main surface 3 adjacent to the sub-gate structure 185 and spaced apart from the sub-gate structure 185.
  • This configuration makes it possible to provide a semiconductor device 1B having a novel layout associated with a resistor. In particular, this configuration makes it possible to form a channel in a region to the side of the sub-resistance film 190, which is effective in expanding the active region 12.
  • FIG. 45 is an enlarged plan view showing the sub-resistance region 170 according to the second layout example together with the resistance region 17 according to the second layout example.
  • the sub-resistance region 170 according to the second layout example has a similar configuration to the resistance region 17 according to the second layout example.
  • the multiple resistive films 85 (sub resistive film 190) associated with the sub resistive region 170 include multiple first resistive films 151, multiple second resistive films 152, and multiple third resistive films 153, similar to the multiple resistive films 85 associated with the resistive region 17.
  • the explanation of the multiple first resistive films 151, multiple second resistive films 152, and multiple third resistive films 153 on the sub resistive region 170 side is the same as the explanation of the multiple first resistive films 151, multiple second resistive films 152, and multiple third resistive films 153 on the resistive region 17 side.
  • FIG. 46 is an enlarged plan view showing the sub-resistance region 170 according to the third layout example together with the resistance region 17 according to the third layout example.
  • the sub-resistance region 170 according to the third layout example has a similar configuration to the resistance region 17 according to the third layout example.
  • the multiple resistor openings 90 in the sub-resistor region 170 include multiple first resistor openings 155 and multiple second resistor openings 156, similar to the multiple resistor openings 90 in the resistor region 17.
  • the explanation of the multiple first resistor openings 155 and multiple second resistor openings 156 on the sub-resistor region 170 side applies to the explanation of the multiple first resistor openings 155 and multiple second resistor openings 156 on the resistor region 17 side.
  • the multiple draw-out portions 104 are mechanically and electrically connected to the multiple resistive films 85 and the multiple sub-resistive films 190 within the multiple first resistor openings 155.
  • the multiple draw-out wiring portions 162 are mechanically and electrically connected to the multiple resistive films 85 and the multiple sub-resistive films 190 within the multiple second resistor openings 156.
  • FIG. 47 is an enlarged plan view showing the sub-resistance region 170 according to the fourth layout example together with the resistance region 17 according to the fourth layout example.
  • the sub-resistance region 170 according to the fourth layout example has a similar layout and configuration to the resistance region 17 according to the fourth layout example.
  • either a portion of the multiple first resistor openings 155 or a portion of the multiple second resistor openings 156, or both, are selectively thinned out.
  • Some of the multiple pull-out portions 104 cover the interlayer film 86 at intervals from the multiple first resistor openings 155, and are electrically isolated from the multiple sub-resistor structures 175 (resistance film 85).
  • some of the multiple pull-out wiring portions 162 cover the interlayer film 86 at intervals from the multiple second resistor openings 156, and are electrically isolated from the multiple sub-resistor structures 175 (resistance film 85).
  • FIG. 48 is an enlarged plan view showing the sub-resistance region 170 according to the fifth layout example together with the resistance region 17 according to the fifth layout example.
  • the sub-resistance region 170 according to the fifth layout example has a similar layout and configuration to the resistance region 17 according to the fifth layout example.
  • the multiple resistive films 85 associated with the sub-resistive region 170 include multiple first resistive films 165 and multiple second resistive films 166.
  • the explanation of the multiple first resistive films 165 and multiple second resistive films 166 on the sub-resistive region 170 side applies to the explanation of the multiple first resistive films 165 and multiple second resistive films 166 on the resistive region 17 side.
  • Fig. 49 is a cross-sectional view showing another example of the chip 2.
  • the semiconductor devices 1A and 1B may include a second semiconductor region 7 inside the chip 2 that is thinner than the first semiconductor region 6.
  • the chip 2 may include an epitaxial layer that is thicker than the semiconductor substrate.
  • the first semiconductor region 6 may have a thickness of 1 ⁇ m or more and 50 ⁇ m or less (preferably 5 ⁇ m or more and 25 ⁇ m or less).
  • the second semiconductor region 7 may have a thickness of 0.1 ⁇ m or more and less than 50 ⁇ m.
  • the thickness of the second semiconductor region 7 may be 5 ⁇ m or more (preferably 10 ⁇ m or more).
  • FIG. 50 is a cross-sectional view showing another example of the chip 2.
  • the semiconductor devices 1A and 1B may not have the second semiconductor region 7 inside the chip 2 and may include only the first semiconductor region 6.
  • the first semiconductor region 6 is exposed from the first main surface 3, the second main surface 4, and the first to fourth side surfaces 5A to 5D of the chip 2. That is, in this form, the chip 2 does not have a semiconductor substrate, but has a single-layer structure made of an epitaxial layer.
  • the first semiconductor region 6 may have a thickness of 1 ⁇ m or more and 50 ⁇ m or less (preferably 5 ⁇ m or more and 25 ⁇ m or less).
  • the above-described embodiment can be implemented in other forms.
  • a layout having a resistive film 85 is shown.
  • a layout not having a resistive film 85 may be adopted.
  • the gate pad 101 is directly connected to the resistive structure 50
  • the gate wiring 102 is directly connected to the resistive structure 50.
  • the resistance region 17 is located on an imaginary line that crosses the center of the active surface 8 in the second direction Y in a plan view.
  • the resistance region 17 may be positioned offset to one side or the other in the first direction X with respect to the imaginary line that crosses the center of the active surface 8 in the second direction Y in a plan view.
  • the multiple resistive structures 50 may be arranged to be shifted to one side or the other side in the first direction X with respect to a virtual line that crosses the center of the active surface 8 in the second direction Y in a plan view.
  • the gate pad 101 may be arranged to be shifted to one side or the other side in the first direction X with respect to a virtual line that crosses the center of the active surface 8 in the second direction Y in a plan view.
  • the resistive region 17 may be located at any corner of the active surface 8 in a planar view.
  • the gate pad 101 may be located at any corner of the active surface 8 in a planar view.
  • the gate wiring 102 includes the first to fourth line wirings 107 to 110.
  • the gate wiring 102 does not need to include all of the first to fourth line wirings 107 to 110 at the same time, and it is sufficient if the gate wiring 102 includes at least one of the first to fourth line wirings 107 to 110.
  • a gate wiring 102 that does not have a fourth line wiring 110 may be used.
  • the first source pad 121A and the second source pad 121B may be integrally formed.
  • a gate wiring 102 that does not have a third line wiring 109 may be used.
  • the gate pad 101 penetrates the interlayer film 86 (through the resistor opening 90) and is connected to the resistive film 85.
  • the gate pad 101 may be connected to the resistive film 85 through a via electrode embedded in the interlayer film 86 (resistor opening 90).
  • the gate wiring 102 penetrates the interlayer film 86 (through the resistor opening 90) and is connected to the resistive film 85.
  • the gate wiring 102 may be connected to the resistive film 85 through a via electrode embedded in the interlayer film 86 (resistor opening 90).
  • the gate wiring 102 may be connected to the gate structure 25 (gate connection electrode 83) through a via electrode embedded in the interlayer film 86 (gate opening 87).
  • the source pad 121 is connected to the source structure 30 through the interlayer film 86 (through the source opening 88).
  • the source pad 121 may be connected to the source structure 30 through a via electrode embedded in the interlayer film 86 (source opening 88).
  • the via electrode may include a via body electrode (e.g., a W-based metal) embedded in the interlayer film 86 (resistor opening 90) through a barrier electrode film (e.g., a Ti-based metal film).
  • a via body electrode e.g., a W-based metal
  • a barrier electrode film e.g., a Ti-based metal film
  • a structure may be adopted in which the conductivity type of the "n-type” semiconductor region is inverted to "p-type” and the conductivity type of the "p-type” semiconductor region is inverted to "n-type".
  • a specific configuration in this case can be obtained by replacing “n-type” with “p-type” and at the same time replacing "p-type” with “n-type” in the above description and the attached drawings.
  • an n-type second semiconductor region 7 is shown.
  • a p-type second semiconductor region 7 may also be adopted.
  • an IGBT (Insulated Gate Bipolar Transistor) structure is formed instead of the MISFET structure.
  • the "source” of the MISFET structure is replaced with the "emitter” of the IGBT structure, and the "drain” of the MISFET structure is replaced with the "collector” of the IGBT structure.
  • the p-type second semiconductor region 7 may be an impurity region containing p-type impurities introduced into the surface layer of the second main surface 4 of the chip 2 by ion implantation.
  • a semiconductor device (1A, 1B) including a chip (2) having a main surface (3), a trench electrode type resistor structure (50) formed on the main surface (3), and a resistor film (85) that covers the resistor structure (50) as a single object to be covered and is electrically connected to the resistor structure (50).
  • the resistor structure (50) includes a trench (51) formed in the main surface (3), an insulating film (52) covering the wall surface of the trench (51), and a buried electrode (53) buried in the trench (51) via the insulating film (52), and the resistor film (85) is connected to the buried electrode (53).
  • the semiconductor device (1A, 1B) according to A11 further includes a pad insulating film (130) that covers the connection portion of the pad electrode (101) and the resistive film (85) and has a pad opening (131) that exposes the inner portion of the pad electrode (101).
  • the semiconductor device (1A, 1B) according to any one of A1 to A12, further including a trench electrode type electrode structure (55) formed on the main surface (3) adjacent to the resistance structure (50) and to which a potential different from that of the resistance structure (50) is applied, and the resistance film (85) covers the resistance structure (50) at a distance from the electrode structure (55).
  • A14 The semiconductor device (1A, 1B) described in A13, in which the resistance structure (50) extends in a band shape in a first direction (X) in a planar view, and the electrode structure (55) is formed on the main surface (3) at a distance from the resistance structure (50) in a second direction (Y) perpendicular to the first direction (X) in a planar view, and extends in a band shape in the first direction (X).
  • n-type first conductivity type
  • p-type second conductivity type
  • a semiconductor device (1A, 1B) including a chip (2) having a main surface (3), a trench electrode type resistor structure (50) formed on the main surface (3), and a trench electrode type electrode structure (55, 60) formed on the main surface (3) adjacent to the resistor structure (50) and to which a potential different from that of the resistor structure (50) is applied.
  • the semiconductor device (1A, 1B) described in B6 or B7 further includes a sidewall structure (81) arranged on the second surface portion (9) so as to cover the connection surface portion (10A to 10D).
  • a semiconductor device (1A, 1B) according to B10 further comprising a first surface portion (8) located inside the main surface (3), a second surface portion (9) recessed in the thickness direction outside the first surface portion (8), and a mesa portion (11) defined on the main surface (3) by connection surface portions (10A-10D) connecting the first surface portion (8) and the second surface portion (9), the resistor structure (50) is formed on the first surface portion (8) at a distance from the connection surface portions (10A-10D), and the electrode structure (60) is formed in a region on the first surface portion (8) between the resistor structure (50) and the connection surface portions (10A-10D).
  • the semiconductor device (1A, 1B) described in B11 or B12 further includes a sidewall structure (81) arranged on the second surface portion (9) so as to cover the connection surface portion (10A to 10D).
  • the semiconductor device (1A, 1B) described in B18 further includes a trench electrode type source structure (30) formed on the main surface (3) of the active region (12) adjacent to the gate structure (25).
  • a semiconductor device (1A, 1B) including: a chip (2) having a main surface (3); a trench electrode type resistor structure (50) formed on the main surface (3); a trench electrode type first electrode structure (55) formed on the main surface (3) at a distance in one direction (Y) from the resistor structure (50) and to which a potential different from that of the resistor structure (50) is applied; and a trench electrode type second electrode structure (60) formed on the main surface (3) at a distance in an orthogonal direction (X) perpendicular to the one direction (Y) from the resistor structure (50) and to which a potential different from that of the resistor structure (50) is applied.
  • [C10] A semiconductor device (1A, 1B) described in any one of C7 to C9, in which the second electrode structure (60) is formed on the first surface portion (8) so as to penetrate the connection surface portion (10A to 10D).
  • the semiconductor device (1A, 1B) described in C18 further includes a trench electrode type source structure (30) formed on the main surface (3) adjacent to the gate structure (25) in the active region (12).
  • a semiconductor device (1A, 1B) including a chip (2) having a main surface (3), a first surface portion (8) located inside the main surface (3), a second surface portion (9) recessed in the thickness direction outside the first surface portion (8), and a mesa portion (11) defined on the main surface (3) by connection surface portions (10A-10D) connecting the first surface portion (8) and the second surface portion (9), and a resistive film (85) arranged on the first surface portion (8).
  • the semiconductor device (1A, 1B) described in D3 further includes a trench electrode type electrode structure (55) formed on the first surface portion (8) adjacent to the resistance structure (50) and to which a potential different from that of the resistance structure (50) is applied.
  • a semiconductor device (1A, 1B) including a chip (2) having a main surface (3), a first surface portion (8) located inside the main surface (3), a second surface portion (9) recessed in the thickness direction outside the first surface portion (8), and a mesa portion (11) defined on the main surface (3) by connection surface portions (10A-10D) connecting the first surface portion (8) and the second surface portion (9), and a trench electrode type resistor structure (50) formed on the first surface portion (8).
  • a semiconductor device (1B) according to any one of E1 to E15, further comprising a mesa portion (11) defined on the main surface (3) by a first surface portion (8) located inside the main surface (3), a second surface portion (9) recessed in the thickness direction outside the first surface portion (8), and a connection surface portion (10A-10D) connecting the first surface portion (8) and the second surface portion (9), the resistor structure (50, 175) being formed on the first surface portion (8), and the gate structure (25, 185) being formed on the first surface portion (8).
  • a semiconductor device (1B) including a chip (2) having a main surface (3), a trench electrode type gate structure (25, 185) formed on the main surface (3), and a resistive film (85, 190) arranged on the main surface (3) adjacent to the gate structure (25, 185) and spaced apart from the gate structure (25, 185).
  • Active plateau (mesa) 12 active region 17 resistor region 21 body region (impurity region) 25 Gate structure 30 Source structure 50 Resistor structure 51 Fifth trench 52 Fifth insulating film 53 Fifth buried electrode 55 First dummy structure (electrode structure) 60 Second dummy structure (electrode structure) 80: Main surface insulating film 81: Sidewall wiring (sidewall structure) 85 Resistive film 86 Interlayer film 101 Gate pad (pad electrode) 102 Gate wiring (wiring electrode) 121 source pad (pad electrode) 130 Pad insulating film 131 Gate pad opening 175 Sub-resistor structure (resistor structure) 180 Sub-source structure (source structure) 185 Sub-gate structure (gate structure) 190 Sub-resistive film (resistive film) D1 First depth D2 Second depth D3 Third depth D4 Fourth depth W1 First width W2 Second width W3 Third width W4 Fourth width X First direction Y Second direction Z Normal direction

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Abstract

半導体装置は、主面を有するチップと、前記主面に形成されたトレンチ電極型の抵抗構造と、前記抵抗構造を単一の被覆対象として被覆し、前記抵抗構造に電気的に接続された抵抗膜と、を含む。

Description

半導体装置
　この出願は、２０２２年１１月８日に日本国特許庁に提出された特願２０２２－１７８８０９号に基づく優先権を主張しており、この出願の全内容はここに引用により組み込まれるものとする。本開示は、半導体装置に関する。
　特許文献１（US2020/0294989A1）は、半導体基板、ＭＯＳゲート、ｐ型領域、層間絶縁膜、ゲートポリシリコン層、ゲートパッドおよびコンタクト電極を含む半導体装置を開示している。ＭＯＳゲートは、半導体基板に形成された複数のトレンチにそれぞれ埋設された複数のゲート電極を含む。ｐ型領域は、ＭＯＳゲートから間隔を空けて半導体基板の表層部に形成されている。層間絶縁膜は、半導体基板の上においてＭＯＳゲートおよびｐ型領域を被覆している。
　ゲートポリシリコン層は、ゲート抵抗として設けられている。ゲートポリシリコン層は、層間絶縁膜のうちｐ型領域を被覆する部分の上にＭＯＳゲートから間隔を空けて配置され、層間絶縁膜を挟んでｐ型領域に対向している。ゲートパッドは、ゲートポリシリコン層の上に配置され、ゲートポリシリコン層に電気的に接続されている。コンタクト電極は、ゲートパッドから間隔を空けてゲートポリシリコン層の上に配置され、ゲートポリシリコン層に電気的に接続されている。
米国特許出願公開第２０２０／０２９４９８９号明細書
［概要］
　本開示は、抵抗に付随する新規なレイアウトを有する半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成されたトレンチ電極型の抵抗構造と、前記抵抗構造を単一の被覆対象として被覆し、前記抵抗構造に電気的に接続された抵抗膜と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成されたトレンチ電極型の抵抗構造と、前記抵抗構造に隣り合うように前記主面に形成され、前記抵抗構造とは異なる電位が付与されるトレンチ電極型の電極構造と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成されたトレンチ電極型の抵抗構造と、前記抵抗構造から一方方向に間隔を空けて前記主面に形成され、前記抵抗構造とは異なる電位が付与されるトレンチ電極型の第１電極構造と、前記抵抗構造から前記一方方向に直交する直交方向に間隔を空けて前記主面に形成され、前記抵抗構造とは異なる電位が付与されるトレンチ電極型の第２電極構造と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面の内方に位置する第１面部、前記第１面部外において厚さ方向に窪んだ第２面部、ならびに、前記第１面部および前記第２面部を接続する接続面部によって前記主面に区画されたメサ部と、前記第１面部の上に配置された抵抗膜と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面の内方に位置する第１面部、前記第１面部外において厚さ方向に窪んだ第２面部、ならびに、前記第１面部および前記第２面部を接続する接続面部によって前記主面に区画されたメサ部と、前記第１面部に形成されたトレンチ電極型の抵抗構造と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成されたトレンチ電極型の抵抗構造と、前記抵抗構造に隣り合うように前記主面に形成されたトレンチ電極型のゲート構造と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成されたトレンチ電極型のゲート構造と、前記ゲート構造に隣り合うように前記ゲート構造から間隔を空けて前記主面の上に配置された抵抗膜と、を含む、半導体装置を提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面を参照する詳細な説明により明らかにされる。
図１は、第１形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、第１主面のレイアウト例を示す平面図である。 図４は、活性領域のレイアウト例を示す拡大平面図である。 図５は、第１側端領域のレイアウト例を示す拡大平面図である。 図６は、第１終端領域のレイアウト例を示す拡大平面図である。 図７は、図４に示すVII-VII線に沿う断面図である。 図８は、図４に示すVIII-VIII線に沿う断面図である。 図９は、図５に示すIX-IX線に沿う断面図である。 図１０は、図５に示すX-X線に沿う断面図である。 図１１は、図５に示すXI-XI線に沿う断面図である。 図１２は、図５に示すXII-XII線に沿う断面図である。 図１３は、図６に示すXIII-XIII線に沿う断面図である。 図１４は、ゲート電極およびソース電極のレイアウト例を示す平面図である。 図１５は、図１４の一要部を示す拡大平面図である。 図１６は、図１５の一要部をさらに拡大した平面図である。 図１７は、第１レイアウト例に係る抵抗領域を示す拡大平面図である。 図１８は、抵抗領域の内方部のレイアウト例を示す拡大平面図である。 図１９は、抵抗領域の周縁部のレイアウト例を示す拡大平面図である。 図２０は、第１ダミー領域のレイアウト例を示す拡大平面図である。 図２１は、図１８に示すXXI-XXI線に沿う断面図である。 図２２は、図１８に示すXXII-XXII線に沿う断面図である。 図２３は、図１８に示すXXIII-XXIII線に沿う断面図である。 図２４は、図１９に示すXXIV-XXIV線に沿う断面図である。 図２５は、図１９に示すXXV-XXV線に沿う断面図である。 図２６は、図２０に示すXXVI-XXVI線に沿う断面図である。 図２７は、図２０に示すXXVII-XXVII線に沿う断面図である。 図２８は、図２０に示すXXVIII-XXVIII線に沿う断面図である。 図２９は、外周領域の構造を示す断面図である。 図３０は、ゲート抵抗の電気的構成を示す回路図である。 図３１は、第２レイアウト例に係る抵抗領域を示す拡大平面図である。 図３２は、抵抗領域の内方部のレイアウト例を示す拡大平面図である。 図３３は、図３２に示すXXXIII-XXXIII線に沿う断面図である。 図３４は、図３２に示すXXXIV-XXXIV線に沿う断面図である。 図３５は、図３２に示すXXXV-XXXV線に沿う断面図である。 図３６は、第３レイアウト例に係る抵抗領域を示す拡大平面図である。 図３７は、ゲート抵抗の電気的構成を示す回路図である。 図３８は、第４レイアウト例に係る抵抗領域を示す拡大平面図である。 図３９は、第５レイアウト例に係る抵抗領域を示す拡大平面図である。 図４０は、第２形態に係る半導体装置の第１主面のレイアウト例を示す平面図である。 図４１は、第１レイアウト例に係るサブ抵抗領域を第１レイアウト例に係る抵抗領域と共に示す拡大平面図である。 図４２は、抵抗領域の周縁部のレイアウト例を示す拡大平面図である。 図４３は、第１側端領域のレイアウト例を示す拡大平面図である。 図４４は、図４２に示すXLIV-XLIV線に沿う断面図である。 図４５は、第２レイアウト例に係るサブ抵抗領域を第２レイアウト例に係る抵抗領域と共に示す拡大平面図である。 図４６は、第３レイアウト例に係るサブ抵抗領域を第３レイアウト例に係る抵抗領域と共に示す拡大平面図である。 図４７は、第４レイアウト例に係るサブ抵抗領域を第４レイアウト例に係る抵抗領域と共に示す拡大平面図である。 図４８は、第５レイアウト例に係るサブ抵抗領域を第５レイアウト例に係る抵抗領域と共に示す拡大平面図である。 図４９は、チップの他の形態例を示す断面図である。 図５０は、チップの他の形態例を示す断面図である。
［詳細な説明］
　以下、添付図面を参照して、具体的な形態が詳細に説明される。添付図面は、いずれも模式図であり、厳密に図示されたものではなく、相対的な位置関係、縮尺、比率、角度等は必ずしも一致しない。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。以下の説明では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　以下の説明では、「ｐ型」または「ｎ型」を用いて半導体領域（不純物領域）の導電型が示されるが、「ｐ型」が「第１導電型」と称され、「ｎ型」が「第２導電型」と称されてもよい。むろん、「ｎ型」が「第１導電型」と称され、「ｐ型」が「第２導電型」と称されてもよい。「ｐ型」は３価元素に起因する導電型であり、「ｎ型」は５価元素に起因する導電型である。３価元素は、特に言及されない限り、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１つである。５価元素は、特に言及されない限り、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１つである。
　図１は、第１形態に係る半導体装置１Ａを示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、第１主面３のレイアウト例を示す平面図である。半導体装置１Ａは、絶縁ゲート型のトランジスタ構造を含む半導体スイッチング装置である。トランジスタ構造は、ＭＩＳＦＥＴ構造（Metal Insulator Semiconductor Field Effect Transistor structure）と称されてもよい。
　図１～図３を参照して、半導体装置１Ａは、この形態（this embodiment）では、ワイドバンドギャップ半導体の単結晶を含み、六面体形状（具体的には直方体形状）に形成されたチップ２を含む。つまり、半導体装置１Ａは、「ワイドバンドギャップ半導体装置」である。チップ２は、「半導体チップ」、「ワイドバンドギャップ半導体チップ」等と称されてもよい。
　ワイドバンドギャップ半導体は、Ｓｉ（シリコン）のバンドギャップを超えるバンドギャップを有する半導体である。ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）、Ｃ（ダイアモンド）等が、ワイドバンドギャップ半導体として例示される。チップ２は、この形態では、ワイドバンドギャップ半導体の一例として六方晶のＳｉＣ単結晶を含む「ＳｉＣチップ」である。つまり、半導体装置１Ａは、「ＳｉＣ半導体装置」である。
　半導体装置１Ａは、「ＳｉＣ－ＭＩＳＦＥＴ」と称されてもよい。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、チップ２が４Ｈ－ＳｉＣ単結晶を含む例が示されるが、チップ２は他のポリタイプを含んでいてもよい。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。
　この場合、第１主面３はＳｉＣ単結晶のシリコン面（（０００１）面）によって形成され、第２主面４はＳｉＣ単結晶のカーボン面（（０００ー１）面）によって形成されていることが好ましい。第１主面３および第２主面４は、ｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であることが好ましい。オフ角は、０°を超えて１０°以下であってもよい。オフ角は、５°以下であることが好ましい。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向であってもよい。むろん、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。
　以下では、第１方向Ｘのうち第３側面５Ｃ側が第１方向Ｘの一方側と称され、第１方向Ｘのうち第４側面５Ｄ側が第１方向Ｘの他方側と称されることがある。第２方向Ｙのうち第１側面５Ａ側が第２方向Ｙの一方側と称され、第２方向Ｙのうち第２側面５Ｂ側が第２方向Ｙの他方側と称されることがある。
　チップ２は、５μｍ以上２００μｍ以下の厚さを有していてもよい。チップ２の厚さは、５μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、１２５μｍ以上１５０μｍ以下、１５０μｍ以上１７５μｍ以下、および、１７５μｍ以上２００μｍ以下のいずれか１つの範囲に属する値に設定されていてもよい。チップ２の厚さは、１００μｍ以下であることが好ましい。
　第１～第４側面５Ａ～５Ｄは、平面視において０．５ｍｍ以上２０ｍｍ以下の長さを有していてもよい。第１～第４側面５Ａ～５Ｄの長さは、０．５ｍｍ以上５ｍｍ以下、５ｍｍ以上１０ｍｍ以下、１０ｍｍ以上１５ｍｍ以下、および、１５ｍｍ以上２０ｍｍ以下のいずれか１つの範囲に属する値に設定されていてもよい。第１～第４側面５Ａ～５Ｄの長さは、５ｍｍ以上であることが好ましい。
　半導体装置１Ａは、チップ２内において第１主面３側の領域（表層部）に形成されたｎ型の第１半導体領域６を含む。第１半導体領域６には、高電位（第１電位）としてのドレイン電位が付与される。第１半導体領域６は、「ドレイン領域」、「ドリフト領域」等と称されてもよい。第１半導体領域６は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。
　第１半導体領域６は、この形態では、エピタキシャル層（具体的にはＳｉＣエピタキシャル層）からなる。第１半導体領域６は、１μｍ以上５０μｍ以下の厚さを有していてもよい。第１半導体領域６の厚さは、３μｍ以上３０μｍ以下であることが好ましい。第１半導体領域６の厚さは、５μｍ以上２５μｍ以下であることが特に好ましい。
　半導体装置１Ａは、チップ２内において第２主面４側の領域（表層部）に形成されたｎ型の第２半導体領域７を含む。第２半導体領域７には、ドレイン電位が付与される。第２半導体領域７は、「ドレイン領域」と称されてもよい。第２半導体領域７は、第１半導体領域６よりも高いｎ型不純物濃度を有し、チップ２内において第１半導体領域６に電気的に接続されている。第２半導体領域７は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。
　第２半導体領域７は、この形態では、半導体基板（具体的にはＳｉＣ半導体基板）からなる。つまり、チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有している。第２半導体領域７は、１μｍ以上２００μｍ以下の厚さを有していてもよい。第２半導体領域７の厚さは、１５０μｍ以下、１００μｍ以下、５０μｍ以下または４０μｍ以下であってもよい。第２半導体領域７の厚さは、５μｍ以上であってもよい。第２半導体領域７の厚さは、１０μｍ以上であることが好ましい。第２半導体領域７の厚さは、この形態では、第１半導体領域６の厚さよりも大きい。
　半導体装置１Ａは、第１主面３に形成された活性面８（active surface）、外周面９（outer surface）および第１～第４接続面１０Ａ～１０Ｄ（connecting surface）を含む。活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄは、第１主面３において活性台地１１を区画している。
　活性面８が「第１面部」と称され、外周面９が「第２面部」と称され、第１～第４接続面１０Ａ～１０Ｄが「接続面部」と称され、活性台地１１が「メサ部」と称されてもよい。活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄ（つまり活性台地１１）は、チップ２（第１主面３）の構成要素と見なされてもよい。
　活性面８は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。活性面８は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有している。活性面８は、この形態では、ｃ面（Ｓｉ面）によって形成されている。活性面８は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　外周面９は、活性面８外に位置し、活性面８に対してチップ２の厚さ方向（第２主面４側）に窪んでいる。具体的には、外周面９は、第１半導体領域６を露出させるように第１半導体領域６の厚さ未満の深さで窪んでいる。外周面９は、平面視において活性面８に沿って帯状に延び、活性面８を取り囲む環状（具体的には四角環状）に形成されている。
　外周面９は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有し、活性面８に対してほぼ平行に形成されている。外周面９は、この形態では、ｃ面（Ｓｉ面）によって形成されている。外周面９は、第１～第４側面５Ａ～５Ｄに連なっている。外周面９は、外周深さＤＯを有している。外周深さＤＯは、０．１μｍ以上５μｍ以下であってもよい。外周深さＤＯは、２．５μｍ以下であることが好ましい。
　第１～第４接続面１０Ａ～１０Ｄは、法線方向Ｚに延び、活性面８および外周面９を接続している。第１接続面１０Ａは第１側面５Ａ側に位置し、第２接続面１０Ｂは第２側面５Ｂ側に位置し、第３接続面１０Ｃは第３側面５Ｃ側に位置し、第４接続面１０Ｄは第４側面５Ｄ側に位置している。第１接続面１０Ａおよび第２接続面１０Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３接続面１０Ｃおよび第４接続面１０Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　第１～第４接続面１０Ａ～１０Ｄは、四角柱状の活性台地１１が区画されるように活性面８および外周面９の間をほぼ垂直に延びていてもよい。第１～第４接続面１０Ａ～１０Ｄは、四角錘台状の活性台地１１が区画されるように活性面８から外周面９に向かって斜め下り傾斜していてもよい。このように、活性台地１１は、第１主面３において第１半導体領域６に突状に区画されている。活性台地１１は、第１半導体領域６のみに形成され、第２半導体領域７には形成されていない。
　図３を参照して、半導体装置１Ａは、第１主面３において活性領域１２、第１側端領域１３、第２側端領域１４、第１終端領域１５、第２終端領域１６、抵抗領域１７、第１ダミー領域１８、第２ダミー領域１９および外周領域２０を含む。
　活性領域１２は、トランジスタの出力電流（ドレイン電流）が生成される領域である。活性領域１２は、活性面８の周縁（第１～第４接続面１０Ａ～１０Ｄ）から間隔を空けて活性面８の内方部に設けられている。活性領域１２は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に設けられている。
　活性面８に占める活性領域１２の割合は、５０％以上９５％以下であることが好ましい。活性領域１２の割合は、５０％以上６０％以上、６０％以上７０％以下、７０％以上８０％以下、８０％以上９０％以下、および、９０％以上９５％以下のいずれか１つの範囲に属する値であってもよい。活性領域１２の割合は、７０％以上であることが好ましい。
　第１側端領域１３は、非活性領域として活性面８において活性領域１２に対して第１方向Ｘの一方側（第３接続面１０Ｃ側）に設けられている。第１側端領域１３は、平面視において第２方向Ｙに延びる帯状に設けられている。
　第２側端領域１４は、非活性領域として活性面８において活性領域１２に対して第１方向Ｘの他方側（第４接続面１０Ｄ側）に設けられ、第１方向Ｘに活性領域１２を挟んで第１側端領域１３に対向している。第２側端領域１４は、平面視において第２方向Ｙに延びる帯状に設けられている。
　第１終端領域１５は、非活性領域として活性領域１２に対して第２方向Ｙの一方側（第１接続面１０Ａ側）に設けられている。第１終端領域１５は、この形態では、平面視において第１方向Ｘに延びる帯状に設けられている。第１終端領域１５は、第２方向Ｙに活性領域１２、第１側端領域１３および第２側端領域１４に対向している。
　第２終端領域１６は、非活性領域として活性領域１２に対して第２方向Ｙの他方側（第２接続面１０Ｂ側）に設けられている。第２終端領域１６は、この形態では、平面視において第１方向Ｘに延びる帯状に設けられている。第２終端領域１６は、第２方向Ｙに活性領域１２、第１側端領域１３および第２側端領域１４に対向している。
　抵抗領域１７は、非活性領域として活性領域１２に対して第２方向Ｙの一方側（第１接続面１０Ａ側）に設けられている。具体的には、抵抗領域１７は、活性領域１２および第１終端領域１５の間の領域に設けられ、第２方向Ｙに活性領域１２および第１終端領域１５に対向している。
　抵抗領域１７は、平面視において活性面８の中央部を第１方向Ｘに横切る仮想ラインに対して第２方向Ｙの一方側の領域に設けられている。抵抗領域１７は、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ライン上に位置している。つまり、抵抗領域１７は、平面視において第２方向Ｙに第１側面５Ａ（第１接続面１０Ａ）の中央部に対向している。
　抵抗領域１７は、第１方向Ｘに関して活性面８の周縁（第３接続面１０Ｃおよび第４接続面１０Ｄ）から間隔を空けて活性面８の内方部に設けられている。具体的には、抵抗領域１７は、活性領域１２の第１方向Ｘの両端部（第１側端領域１３および第２側端領域１４）から間隔を空けて活性面８の内方部に設けられ、第２方向Ｙに第１側端領域１３および第２側端領域１４に対向していない。
　抵抗領域１７は、平面視において第１方向Ｘに延びる帯状に設けられている。抵抗領域１７は、活性領域１２の平面積未満の平面積を有している。抵抗領域１７の平面積は、活性領域１２の平面積の１／１００００以上１／１０以下であってもよい。抵抗領域１７の平面積は、活性領域１２の平面積の１／５０以下であってもよい。抵抗領域１７の平面積は、活性領域１２の平面積の１／１００以下であってもよい。
　活性面８に占める抵抗領域１７の割合は、０％を超えて１０％以下であることが好ましい。抵抗領域１７の割合は、０％を超えて１％以下、１％以上２．５％以下、２．５％以上５％以下、５％以上７．５％以下、および、７．５％以上１０％以下のいずれか１つの範囲に属する値であってもよい。抵抗領域１７の割合は、５％以下であることが好ましい。
　第１ダミー領域１８は、非活性領域として活性面８において抵抗領域１７に対して第１方向Ｘの一方側（第３接続面１０Ｃ側）に設けられている。第１ダミー領域１８は、平面視において第１方向Ｘに延びる帯状に設けられ、第２方向Ｙに活性領域１２、第１側端領域１３および第１終端領域１５に対向している。
　第２ダミー領域１９は、非活性領域として活性面８において抵抗領域１７に対して第１方向Ｘの他方側（第４接続面１０Ｄ側）に設けられ、第１方向Ｘに抵抗領域１７を挟んで第１ダミー領域１８に対向している。第２ダミー領域１９は、平面視において第１方向Ｘに延びる帯状に設けられ、第２方向Ｙに活性領域１２、第２側端領域１４および第２終端領域１６に対向している。
　外周領域２０は、非活性領域として外周面９に設けられている。外周領域２０は、この形態では、平面視において活性面８（活性台地１１）を取り囲む環状（具体的に四角環状）に設けられている。つまり、外周領域２０は、平面視において活性領域１２、第１側端領域１３、第２側端領域１４、第１終端領域１５、第２終端領域１６、抵抗領域１７、第１ダミー領域１８および第２ダミー領域１９を取り囲んでいる。
　図４は、活性領域１２のレイアウト例を示す拡大平面図である。図５は、第１側端領域１３のレイアウト例を示す拡大平面図である。図６は、第１終端領域１５のレイアウト例を示す拡大平面図である。
　図７は、図４に示すVII-VII線に沿う断面図である。図８は、図４に示すVIII-VIII線に沿う断面図である。図９は、図５に示すIX-IX線に沿う断面図である。図１０は、図５に示すX-X線に沿う断面図である。図１１は、図５に示すXI-XI線に沿う断面図である。図１２は、図５に示すXII-XII線に沿う断面図である。図１３は、図６に示すXIII-XIII線に沿う断面図である。
　図４～図１３では、第３接続面１０Ｃ側（第３側面５Ｃ側）のレイアウトが主に示されている。第４接続面１０Ｄ側（第４側面５Ｄ側）のレイアウトは第３側面５Ｃのレイアウトとほぼ同様であるため、以下では、第３接続面１０Ｃ側が主に説明される。第４接続面１０Ｄのレイアウトは、以下の説明において「第１側端領域１３」を「第２側端領域１４」に置き換え、「第３接続面１０Ｃ」を「第４接続面１０Ｄ」に置き換えることによって得られる。
　図４～図１３を参照して、半導体装置１Ａは、第１主面３（活性面８）の表層部に形成されたｐ型のボディ領域２１（第１不純物領域）を含む。ボディ領域２１は、「チャネル領域」、「ベース領域」等と称されてもよい。ボディ領域２１は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。ボディ領域２１は、活性面８に沿って延びる層状に形成されている。ボディ領域２１は、活性面８の全域に形成され、第１～第４接続面１０Ａ～１０Ｄから露出していていることが好ましい。
　半導体装置１Ａは、活性領域１２においてボディ領域２１の表層部に形成されたｎ型のソース領域２２（第２不純物領域）を含む。ソース領域２２は、ボディ領域２１の底部から活性面８側に間隔を空けて形成されている。つまり、ソース領域２２は、ボディ領域２１に対して活性面８側の領域に形成されている。ソース領域２２は、第１半導体領域６よりも高いｎ型不純物濃度を有している。ソース領域２２は、ボディ領域２１内において第１半導体領域６とトランジスタのチャネルを形成する。
　ソース領域２２は、この形態では、活性領域１２以外の領域には形成されていない。むろん、ソース領域２２は、チャネルの電気的特性に影響を与えない範囲において、第１側端領域１３、第２側端領域１４、第１終端領域１５、第２終端領域１６、抵抗領域１７、第１ダミー領域１８および第２ダミー領域１９のうちの少なくとも１つの領域に形成されていてもよい。ソース領域２２は、活性面８の全面に形成されていてもよい。
　半導体装置１Ａは、活性領域１２において第１主面３（活性面８）に形成されたトレンチ電極型の複数のゲート構造２５を含む。ゲート構造２５は、「トレンチゲート構造」と称されてもよい。複数のゲート構造２５には、制御電位としてのゲート電位が付与される。複数のゲート構造２５は、ゲート電位に応答してボディ領域２１内におけるチャネルの反転および非反転を制御する。
　複数のゲート構造２５は、活性領域１２において活性面８の周縁（第１～第４接続面１０Ａ～１０Ｄ）から内方に間隔を空けて配置され、活性面８の内方部に活性領域１２を区画している。複数のゲート構造２５は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。
　つまり、複数のゲート構造２５は、平面視において第１方向Ｘに延びるストライプ状に配列されている。複数のゲート構造２５は、第１半導体領域６に至るようにボディ領域２１およびソース領域２２を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　各ゲート構造２５は、第２方向Ｙに第１幅Ｗ１を有し、法線方向Ｚに第１深さＤ１を有している。第１幅Ｗ１は、０．１μｍ以上３μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上２μｍ以下であることが好ましい。第１深さＤ１は、前述の外周深さＤＯ未満である。第１深さＤ１は、０．１μｍ以上３μｍ以下であってもよい。第１深さＤ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　各ゲート構造２５は、第１トレンチ２６、第１絶縁膜２７および第１埋設電極２８を含む。第１トレンチ２６は、活性面８に形成され、ゲート構造２５の壁面を区画している。第１絶縁膜２７は、第１トレンチ２６の壁面を被覆している。第１絶縁膜２７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　第１絶縁膜２７は、この形態では、酸化シリコン膜からなる単層構造を有している。第１絶縁膜２７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第１埋設電極２８は、第１絶縁膜２７を挟んで第１トレンチ２６に埋設され、第１絶縁膜２７を挟んでチャネルに対向している。第１埋設電極２８は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　半導体装置１Ａは、活性領域１２において第１主面３（活性面８）に形成されたトレンチ電極型の複数のソース構造３０を含む。複数のソース構造３０には、低電位（ドレイン電位よりも低い第２電位）としてのソース電位が付与される。ソース構造３０は、「トレンチソース構造」、「第１ソース構造」、「第１トレンチソース構造」等と称されてもよい。
　複数のソース構造３０は、活性領域１２において第２方向Ｙに複数のゲート構造２５に隣り合うように活性面８に形成されている。具体的には、複数のソース構造３０は、隣り合う一対（pairs）のゲート構造２５の間の領域（regions）にそれぞれ配置され、第２方向Ｙに複数のゲート構造２５に対向している。つまり、複数のソース構造３０は、第２方向Ｙに複数のゲート構造２５と交互に配列されている。
　複数のソース構造３０は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のソース構造３０は、この形態では、活性領域１２から第１側端領域１３および第２側端領域１４のいずれか一方または双方（この形態では双方）に引き出されている。複数のソース構造３０は、活性領域１２において第２方向Ｙにゲート構造２５に対向し、第１側端領域１３（第２側端領域１４）において第２方向Ｙにゲート構造２５に対向していない。
　複数のソース構造３０は、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方から露出している。複数のソース構造３０は、この形態では、第３接続面１０Ｃおよび第４接続面１０Ｄの双方を貫通し、第３接続面１０Ｃおよび第４接続面１０Ｄの双方から露出している。
　複数のソース構造３０は、活性領域１２において第１半導体領域６に至るようにボディ領域２１およびソース領域２２を貫通し、第１側端領域１３において第１半導体領域６に至るようにボディ領域２１を貫通している。複数のソース構造３０は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　各ソース構造３０は、第２方向Ｙに第２幅Ｗ２を有し、法線方向Ｚに第２深さＤ２を有している。第２幅Ｗ２は、前述の第１幅Ｗ１とほぼ等しくてもよい。第２幅Ｗ２は、第１幅Ｗ１よりも大きくてもよい。第２幅Ｗ２は、０．１μｍ以上３μｍ以下であってもよい。第２幅Ｗ２は、０．５μｍ以上２μｍ以下であることが好ましい。
　第２深さＤ２は、前述の第１深さＤ１以上である。第２深さＤ２は、この形態では、第１深さＤ１よりも大きい。第２深さＤ２は、第１深さＤ１の１．５倍以上３倍以下であることが好ましい。第２深さＤ２は、この形態では、前述の外周深さＤＯとほぼ等しい。第２深さＤ２は、０．１μｍ以上５μｍ以下であってもよい。第２深さＤ２は、２．５μｍ以下であることが特に好ましい。
　各ソース構造３０は、ゲート構造２５から第２方向Ｙに第１間隔Ｉ１を空けて配置されている。第１間隔Ｉ１は、第１幅Ｗ１（第２幅Ｗ２）の０．５倍以上２倍以下であることが好ましい。第１間隔Ｉ１は、第１幅Ｗ１（第２幅Ｗ２）未満であることが特に好ましい。第１間隔Ｉ１は、０．１μｍ以上２．５μｍ以下であってもよい。第１間隔Ｉ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　各ソース構造３０は、第２トレンチ３１、第２絶縁膜３２および第２埋設電極３３を含む。第２トレンチ３１は、活性面８に形成され、ソース構造３０の壁面を区画している。第２トレンチ３１の側壁は、この形態では、第３接続面１０Ｃおよび第４接続面１０Ｄに連通している。第２トレンチ３１の底壁は、外周面９に連通している。
　第２絶縁膜３２は、第２トレンチ３１の壁面を被覆している。第２絶縁膜３２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第２絶縁膜３２は、この形態では、酸化シリコン膜からなる単層構造を有している。第２絶縁膜３２は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第２埋設電極３３は、第２絶縁膜３２を挟んで第２トレンチ３１に埋設されている。第２埋設電極３３は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　半導体装置１Ａは、第１側端領域１３において第１主面３（活性面８）に形成されたトレンチ電極型の複数の側端構造３５を含む。複数の側端構造３５には、ソース電位が付与される。側端構造３５は、「トレンチ側端構造」、「第２ソース構造」、「第２トレンチソース構造」等と称されてもよい。複数の側端構造３５は、第２側端領域１４にも形成されている。第２側端領域１４側の構成は、第１側端領域１３側の構成と同様である。第２側端領域１４側の説明については、第１側端領域１３側の説明が適用される。
　複数の側端構造３５は、第１側端領域１３において活性面８の周縁（第３接続面１０Ｃ）および複数のゲート構造２５の間の領域にそれぞれ配置されている。複数の側端構造３５は、第１方向Ｘに複数のゲート構造２５に１対１の対応関係で対向している。複数の側端構造３５は、第２方向Ｙに隣り合う一対（pairs）のソース構造３０の間の領域（regions）にそれぞれ配置され、第２方向Ｙに複数のソース構造３０に対向している。つまり、複数の側端構造３５は、第２方向Ｙに複数のソース構造３０と交互に配列されている。
　これにより、複数の側端構造３５は、複数のゲート構造２５と共に複数の側端メサ部ＭＥを区画している。複数の側端メサ部ＭＥは、第２方向Ｙに一列に配列されている。むろん、複数の側端メサ部ＭＥは、第２方向Ｙに少なくとも１つの側端メサ部ＭＥに対向しないように第１方向Ｘに互いにずれて配列されていてもよい。
　複数の側端構造３５は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。第１側端領域１３側の複数の側端構造３５は、この形態では、第３接続面１０Ｃを貫通し、第３接続面１０Ｃから露出している。第２側端領域１４側の複数の側端構造３５は、第４接続面１０Ｄを貫通し、第４接続面１０Ｄから露出している。複数の側端構造３５は、第１半導体領域６に至るようにボディ領域２１を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　各側端構造３５は、ソース構造３０と同様、第２方向Ｙに第２幅Ｗ２を有し、法線方向Ｚに第２深さＤ２を有している。各側端構造３５は、ゲート構造２５から第１方向Ｘに第２間隔Ｉ２を空けて配置され、ソース構造３０から第２方向Ｙに第３間隔Ｉ３を空けて配置されている。
　第２間隔Ｉ２は、第１幅Ｗ１（第２幅Ｗ２）の０．５倍以上２倍以下であることが好ましい。第２間隔Ｉ２は、第１間隔Ｉ１の０．５倍以上２倍以下であることが好ましい。第２間隔Ｉ２は、第１間隔Ｉ１の１．５倍以下であることが特に好ましい。第２間隔Ｉ２は、第１間隔Ｉ１とほぼ等しくてもよい。第２間隔Ｉ２は、０．１μｍ以上２．５μｍ以下であってもよい。第２間隔Ｉ２は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第３間隔Ｉ３は、第１幅Ｗ１（第２幅Ｗ２）の０．５倍以上２倍以下であることが好ましい。第３間隔Ｉ３は、第２幅Ｗ２未満であってもよい。第３間隔Ｉ３は、前述の第１間隔Ｉ１とほぼ等しいことが好ましい。第３間隔Ｉ３は、０．１μｍ以上２．５μｍ以下であってもよい。第３間隔Ｉ３は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　各側端構造３５は、第３トレンチ３６、第３絶縁膜３７および第３埋設電極３８を含む。第３トレンチ３６は、活性面８に形成され、側端構造３５の壁面を区画している。第３トレンチ３６の側壁は、第３接続面１０Ｃに連通している。第３トレンチ３６の底壁は、外周面９に連通している。
　第３絶縁膜３７は、第３トレンチ３６の壁面を被覆している。第３絶縁膜３７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第３絶縁膜３７は、この形態では、酸化シリコン膜からなる単層構造を有している。第３絶縁膜３７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第３埋設電極３８は、第３絶縁膜３７を挟んで第３トレンチ３６に埋設されている。第３埋設電極３８は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　半導体装置１Ａは、第１終端領域１５において第１主面３（活性面８）に形成されたトレンチ電極型の複数の終端構造４０を含む。複数の終端構造４０には、ソース電位が付与される。終端構造４０は、「トレンチ終端構造」、「第３ソース構造」、「第３トレンチソース構造」等と称されてもよい。複数の終端構造４０は、第２終端領域１６にも形成されている。第２終端領域１６側の構成は、第１終端領域１５側の構成と同様である。第２終端領域１６側の説明については、第１終端領域１５側の説明が適用される。
　複数の終端構造４０は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。複数の終端構造４０は、チップ２の一部を挟んで互いに対向するように第２方向Ｙに連続的に等間隔に配列されている。つまり、複数の終端構造４０は、ゲート構造２５を挟まずに互いに対向している。
　複数の終端構造４０は、第２方向Ｙに複数のゲート構造２５および複数のソース構造３０に対向している。複数の終端構造４０は、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方から露出している。複数の終端構造４０は、この形態では、第３接続面１０Ｃおよび第４接続面１０Ｄの双方を貫通し、第３接続面１０Ｃおよび第４接続面１０Ｄの双方から露出している。
　つまり、複数の終端構造４０は、第１側端領域１３側において第２方向Ｙに複数の側端構造３５に対向する部分を有している。複数の終端構造４０は、第１半導体領域６に至るようにボディ領域２１を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　各終端構造４０は、ソース構造３０等と同様、第２方向Ｙに第２幅Ｗ２を有し、法線方向Ｚに第２深さＤ２を有している。複数の終端構造４０は、第４間隔Ｉ４を空けて配列されている。第４間隔Ｉ４は、第１幅Ｗ１（第２幅Ｗ２）の０．５倍以上２倍以下であることが好ましい。
　第４間隔Ｉ４は、第１幅Ｗ１（第２幅Ｗ２）未満であってもよい。第４間隔Ｉ４は、前述の第１間隔Ｉ１（第３間隔Ｉ３）とほぼ等しいことが好ましい。第４間隔Ｉ４は、０．１μｍ以上２．５μｍ以下であってもよい。第４間隔Ｉ４は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　各終端構造４０は、第４トレンチ４１、第４絶縁膜４２および第４埋設電極４３を含む。第４トレンチ４１は、活性面８に形成され、終端構造４０の壁面を区画している。第４トレンチ４１の側壁は、第３接続面１０Ｃに連通している。第４トレンチ４１の底壁は、外周面９に連通している。
　第４絶縁膜４２は、第４トレンチ４１の壁面を被覆している。第４絶縁膜４２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第４絶縁膜４２は、この形態では、酸化シリコン膜からなる単層構造を有している。第４絶縁膜４２は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第４埋設電極４３は、第４絶縁膜４２を挟んで第４トレンチ４１に埋設されている。第４埋設電極４３は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　図１４は、ゲート電極１００およびソース電極１２０のレイアウト例を示す平面図である。図１５は、図１４の一要部を示す拡大平面図である。図１６は、図１５の一要部をさらに拡大した平面図である。図１７は、第１レイアウト例に係る抵抗領域１７を示す拡大平面図である。図１８は、抵抗領域１７の内方部のレイアウト例を示す拡大平面図である。図１９は、抵抗領域１７の周縁部のレイアウト例を示す拡大平面図である。図２０は、第１ダミー領域１８のレイアウト例を示す拡大平面図である。
　図２１は、図１８に示すXXI-XXI線に沿う断面図である。図２２は、図１８に示すXXII-XXII線に沿う断面図である。図２３は、図１８に示すXXIII-XXIII線に沿う断面図である。図２４は、図１９に示すXXIV-XXIV線に沿う断面図である。図２５は、図１９に示すXXV-XXV線に沿う断面図である。図２６は、図２０に示すXXVI-XXVI線に沿う断面図である。図２７は、図２０に示すXXVII-XXVII線に沿う断面図である。図２８は、図２０に示すXXVIII-XXVIII線に沿う断面図である。
　図１４～図２８を参照して、半導体装置１Ａは、抵抗領域１７において第１主面３（活性面８）に形成されたトレンチ電極型の少なくとも１つ（この形態では複数）の抵抗構造５０を含む。抵抗構造５０は、「トレンチ抵抗構造」と称されてもよい。抵抗構造５０は、抵抗（具体的にはゲート抵抗ＲＧ）の一部を構成する。複数の抵抗構造５０にはゲート電位が付与されるが、複数の抵抗構造５０はチャネルの制御に寄与しない。
　複数の抵抗構造５０は、抵抗領域１７において活性面８の周縁（第３接続面１０Ｃおよび第４接続面１０Ｄ）から内方に間隔を空けて配置され、活性面８の内方部に抵抗領域１７を区画している。
　複数の抵抗構造５０は、平面視において活性面８の中央部を第１方向Ｘに横切る仮想ラインに対して第２方向Ｙの一方側の領域に配置されている。複数の抵抗構造５０は、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ライン上に位置している。つまり、複数の抵抗構造５０は、平面視において第２方向Ｙに第１側面５Ａ（第１接続面１０Ａ）の中央部に対向している。
　複数の抵抗構造５０は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。つまり、複数の抵抗構造５０は、平面視において第１方向Ｘに延びるストライプ状に配列されている。複数の抵抗構造５０は、第１方向Ｘの一方側の一端部および第１方向Ｘの他方側の他端部を有している。各抵抗構造５０は、第１方向Ｘに関して各ゲート構造２５の長さよりも小さい長さを有している。
　複数の抵抗構造５０は、複数のゲート構造２５の第１方向Ｘの端部の位置に対して活性面８の内方に間隔を空けて形成されている。つまり、複数の抵抗構造５０は、第２方向Ｙに複数のゲート構造２５の内方部に対向し、第２方向Ｙに複数のゲート構造２５の両端部に対向していない。複数の抵抗構造５０は、第１半導体領域６に至るようにボディ領域２１を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　各抵抗構造５０は、第２方向Ｙに第３幅Ｗ３を有し、法線方向Ｚに第３深さＤ３を有している。第３幅Ｗ３は、前述の第１幅Ｗ１とほぼ等しいことが好ましい。第３幅Ｗ３は、０．１μｍ以上３μｍ以下であってもよい。第３幅Ｗ３は、０．５μｍ以上２μｍ以下であることが好ましい。
　第３深さＤ３は、前述の外周深さＤＯ（第２深さＤ２）未満である。第３深さＤ３は、前述の第１深さＤ１とほぼ等しいことが好ましい。第３深さＤ３は、０．１μｍ以上３μｍ以下であってもよい。第３深さＤ３は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　複数の抵抗構造５０は、第２方向Ｙに関して、複数のゲート構造２５のトレンチピッチとほぼ等しいトレンチピッチで配列されている。隣り合うゲート構造２５および抵抗構造５０の間のトレンチピッチは、複数のゲート構造２５（複数の抵抗構造５０）のトレンチピッチとほぼ等しい。
　各抵抗構造５０は、第５トレンチ５１、第５絶縁膜５２および第５埋設電極５３を含む。第５トレンチ５１は、活性面８に形成され、抵抗構造５０の壁面を区画している。第５絶縁膜５２は、第５トレンチ５１の壁面を被覆している。第５絶縁膜５２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　第５絶縁膜５２は、この形態では、酸化シリコン膜からなる単層構造を有している。第５絶縁膜５２は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第５埋設電極５３は、第５絶縁膜５２を挟んで第５トレンチ５１に埋設され、第５絶縁膜５２を挟んでチャネルに対向している。第５埋設電極５３は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　半導体装置１Ａは、抵抗領域１７において第１主面３（活性面８）に形成されたトレンチ電極型の少なくとも１つ（この形態では複数）の第１ダミー構造５５を含む。複数の第１ダミー構造５５には、ソース電位が付与される。第１ダミー構造５５は、「第１ダミートレンチ構造」、「第４ソース構造」、「第４トレンチソース構造」等と称されてもよい。
　複数の第１ダミー構造５５は、抵抗領域１７において第２方向Ｙに複数の抵抗構造５０に隣り合うように活性面８に形成されている。具体的には、複数の第１ダミー構造５５は、隣り合う一対（pairs）の抵抗構造５０の間の領域（regions）にそれぞれ配置され、第２方向Ｙに複数の抵抗構造５０に対向している。
　つまり、複数の第１ダミー構造５５は、第２方向Ｙに複数の抵抗構造５０と交互に配列されている。複数の第１ダミー構造５５は、第２方向Ｙに複数の抵抗構造５０、複数のゲート構造２５、複数のソース構造３０および複数の終端構造４０に対向している。複数の第１ダミー構造５５は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。
　複数の第１ダミー構造５５は、抵抗領域１７から第１ダミー領域１８および第２ダミー領域１９のいずれか一方または双方（この形態では双方）に引き出されている。つまり、複数の第１ダミー構造５５は、第１方向Ｘに抵抗構造５０の長さよりも大きい長さを有し、第１ダミー領域１８（第２ダミー領域１９）において第２方向Ｙに活性領域１２に対向している。
　複数の第１ダミー構造５５は、複数のゲート構造２５の第１方向Ｘの端部の位置に対して活性面８の周縁側に引き出され、第２方向Ｙに第１側端領域１３（第２側端領域１４）に対向する部分を有している。つまり、複数の第１ダミー構造５５は、第２方向Ｙに複数の側端構造３５に対向する部分を有している。
　複数の第１ダミー構造５５は、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方から露出している。複数の第１ダミー構造５５は、この形態では、第３接続面１０Ｃおよび第４接続面１０Ｄの双方を貫通し、第３接続面１０Ｃおよび第４接続面１０Ｄの双方から露出している。複数の第１ダミー構造５５は、第１半導体領域６に至るようにボディ領域２１を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　各第１ダミー構造５５は、第２方向Ｙに第４幅Ｗ４を有し、法線方向Ｚに第４深さＤ４を有している。第４幅Ｗ４は、前述の第３幅Ｗ３とほぼ等しくてもよい。第４幅Ｗ４は、第３幅Ｗ３よりも大きくてもよい。第４幅Ｗ４は、前述の第２幅Ｗ２とほぼ等しいことが好ましい。第４幅Ｗ４は、０．１μｍ以上３μｍ以下であってもよい。第４幅Ｗ４は、０．５μｍ以上２μｍ以下であることが好ましい。
　第４深さＤ４は、前述の第３深さＤ３以上である。第４深さＤ４は、この形態では、第３深さＤ３よりも大きい。第４深さＤ４は、第３深さＤ３の１．５倍以上３倍以下であることが好ましい。第４深さＤ４は、この形態では、前述の外周深さＤＯ（第２深さＤ２）とほぼ等しい。第４深さＤ４は、０．１μｍ以上５μｍ以下であってもよい。第４深さＤ４は、２．５μｍ以下であることが特に好ましい。
　各第１ダミー構造５５は、抵抗構造５０から第２方向Ｙに第５間隔Ｉ５を空けて配置されている。第５間隔Ｉ５は、第３幅Ｗ３（第４幅Ｗ４）の０．５倍以上２倍以下であることが好ましい。第５間隔Ｉ５は、第３幅Ｗ３（第４幅Ｗ４）未満であることが特に好ましい。第５間隔Ｉ５は、前述の第１間隔Ｉ１（第３間隔Ｉ３）とほぼ等しいことが好ましい。第５間隔Ｉ５は、０．１μｍ以上２．５μｍ以下であってもよい。第５間隔Ｉ５は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　活性領域１２の最外部がゲート構造２５によって形成されている場合、第１ダミー構造５５は、ゲート構造２５および抵抗構造５０から第２方向Ｙに第５間隔Ｉ５（第１間隔Ｉ１）を空けてゲート構造２５および抵抗構造５０の間の領域に配置される。活性領域１２の最外部がソース構造３０によって形成されている場合、第１ダミー構造５５は、第２方向Ｙに抵抗構造５０を挟んでソース構造３０に対向するように配置される。
　この場合、第１ダミー構造５５は、抵抗構造５０から第２方向Ｙに第５間隔Ｉ５（第１間隔Ｉ１）を空けて配置される。第１ダミー構造５５は、抵抗領域１７において第１終端領域１５側の最外部を構成している。最外の第１終端領域１５は、終端構造４０から第２方向Ｙに第５間隔Ｉ５（第１間隔Ｉ１）を空けて配置される。
　各第１ダミー構造５５は、第６トレンチ５６、第６絶縁膜５７および第６埋設電極５８を含む。第６トレンチ５６は、活性面８に形成され、第１ダミー構造５５の壁面を区画している。第６トレンチ５６の側壁は、この形態では、第３接続面１０Ｃおよび第４接続面１０Ｄに連通している。第６トレンチ５６の底壁は、外周面９に連通している。
　第６絶縁膜５７は、第６トレンチ５６の壁面を被覆している。第６絶縁膜５７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第６絶縁膜５７は、この形態では、酸化シリコン膜からなる単層構造を有している。第６絶縁膜５７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第６埋設電極５８は、第６絶縁膜５７を挟んで第６トレンチ５６に埋設されている。第６埋設電極５８は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　半導体装置１Ａは、第１ダミー領域１８において第１主面３（活性面８）に形成されたトレンチ電極型の少なくとも１つ（この形態では複数）の複数の第２ダミー構造６０を含む。複数の第２ダミー構造６０には、ソース電位が付与される。第２ダミー構造６０は、「第２ダミートレンチ構造」、「第５ソース構造」、「第５トレンチソース構造」等と称されてもよい。複数の第２ダミー構造６０は、第２ダミー領域１９にも形成されている。第２ダミー領域１９側の構成は、第１ダミー領域１８側の構成と同様である。第２ダミー領域１９側の説明については、第１側端領域１３側の説明が適用される。
　複数の第２ダミー構造６０は、第１ダミー領域１８において活性面８の周縁（第３接続面１０Ｃ）および複数の抵抗構造５０の間の領域にそれぞれ配置されている。複数の第２ダミー構造６０は、第１方向Ｘに複数の抵抗構造５０に１対１の対応関係で対向している。複数の第２ダミー構造６０は、第２方向Ｙに隣り合う一対（pairs）の第１ダミー構造５５の間の領域（regions）にそれぞれ配置され、第２方向Ｙに複数の第１ダミー構造５５に対向している。
　つまり、複数の第２ダミー構造６０は、第２方向Ｙに複数の第１ダミー構造５５と交互に配列されている。複数の第２ダミー構造６０は、複数の抵抗構造５０と共に複数のダミーメサ部ＭＤを区画している。複数のダミーメサ部ＭＤは、第１方向Ｘに関して、複数の側端メサ部ＭＥよりも活性面８の内方部側に位置している。
　複数のダミーメサ部ＭＤは、第２方向Ｙに一列に配列されている。むろん、複数のダミーメサ部ＭＤは、第２方向Ｙに少なくとも１つのダミーメサ部ＭＤに対向しないように第１方向Ｘに互いにずれて配列されていてもよい。複数のダミーメサ部ＭＤは、第２方向Ｙに複数のゲート構造２５、複数のソース構造３０、複数の終端構造４０および複数の第１ダミー構造５５に対向している。
　複数の第２ダミー構造６０は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数の第２ダミー構造６０は、複数のゲート構造２５の第１方向Ｘの端部の位置に対して複数の抵抗構造５０側の領域に配置され、第２方向Ｙに活性領域１２に対向している。つまり、複数の第２ダミー構造６０は、活性領域１２側において、第２方向Ｙに複数のゲート構造２５、複数のソース構造３０、複数の終端構造４０および複数の第１ダミー構造５５に対向している。
　複数の第２ダミー構造６０は、複数のゲート構造２５の第１方向Ｘの端部の位置に対して活性面８の周縁側に引き出され、第２方向Ｙに第１側端領域１３（第２側端領域１４）に対向する部分を有している。つまり、複数の第２ダミー構造６０は、第２方向Ｙに複数の側端構造３５に対向する部分を有している。
　第１ダミー領域１８側の複数の第２ダミー構造６０は、この形態では、第３接続面１０Ｃを貫通し、第３接続面１０Ｃから露出している。第２ダミー領域１９側の複数の第２ダミー構造６０は、第４接続面１０Ｄを貫通し、第４接続面１０Ｄから露出している。複数の第２ダミー構造６０は、第１半導体領域６に至るようにボディ領域２１を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　各第２ダミー構造６０は、第１ダミー構造５５と同様、第２方向Ｙに第４幅Ｗ４を有し、法線方向Ｚに第４深さＤ４を有している。各第２ダミー構造６０は、抵抗構造５０から第１方向Ｘに第６間隔Ｉ６を空けて配置され、第１ダミー構造５５から第２方向Ｙに第７間隔Ｉ７を空けて配置されている。
　第６間隔Ｉ６は、第３幅Ｗ３（第４幅Ｗ４）の０．５倍以上２倍以下であることが好ましい。第６間隔Ｉ６は、第５間隔Ｉ５（第１間隔Ｉ１）の０．５倍以上２倍以下であることが好ましい。第６間隔Ｉ６は、第５間隔Ｉ５（第１間隔Ｉ１）の１．５倍以下であることが特に好ましい。第６間隔Ｉ６は、第５間隔Ｉ５（第１間隔Ｉ１）とほぼ等しくてもよい。第６間隔Ｉ６は、０．１μｍ以上２．５μｍ以下であってもよい。第６間隔Ｉ６は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第７間隔Ｉ７は、第３幅Ｗ３（第４幅Ｗ４）の０．５倍以上２倍以下であることが好ましい。第７間隔Ｉ７は、第３幅Ｗ３（第４幅Ｗ４）未満であってもよい。第７間隔Ｉ７は、前述の第５間隔Ｉ５（第１間隔Ｉ１）とほぼ等しいことが好ましい。第７間隔Ｉ７は、０．１μｍ以上２．５μｍ以下であってもよい。第７間隔Ｉ７は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　各第２ダミー構造６０は、第７トレンチ６１、第７絶縁膜６２および第７埋設電極６３を含む。第７トレンチ６１は、活性面８に形成され、第２ダミー構造６０の壁面を区画している。第７トレンチ６１の側壁は、第３接続面１０Ｃに連通している。第７トレンチ６１の底壁は、外周面９に連通している。
　第７絶縁膜６２は、第７トレンチ６１の壁面を被覆している。第７絶縁膜６２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第７絶縁膜６２は、この形態では、酸化シリコン膜からなる単層構造を有している。第７絶縁膜６２は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第７埋設電極６３は、第７絶縁膜６２挟んで第７トレンチ６１に埋設されている。第７埋設電極６３は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　半導体装置１Ａは、活性領域１２の活性面８の表層部において複数のゲート構造２５に沿う領域に形成されたｐ型の複数の第１ウェル領域６５を含む。第１ウェル領域６５は、ボディ領域２１のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。むろん、第１ウェル領域６５のｐ型不純物濃度は、ボディ領域２１のｐ型不純物濃度よりも低くてもよい。
　複数の第１ウェル領域６５は、隣り合うソース構造３０から間隔を空けて対応するゲート構造２５の壁面を被覆し、活性面８の表層部においてボディ領域２１に電気的に接続されている。複数の第１ウェル領域６５は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第１ウェル領域６５は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１Ａは、活性領域１２の活性面８の表層部において複数のソース構造３０に沿う領域に形成されたｐ型の複数の第２ウェル領域６６を含む。第２ウェル領域６６は、ボディ領域２１のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。むろん、第２ウェル領域６６のｐ型不純物濃度は、ボディ領域２１のｐ型不純物濃度よりも低くてもよい。第２ウェル領域６６のｐ型不純物濃度は、第１ウェル領域６５のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第２ウェル領域６６は、隣り合うゲート構造２５から間隔を空けて対応するソース構造３０の壁面を被覆し、活性面８の表層部においてボディ領域２１に電気的に接続されている。複数の第２ウェル領域６６は、活性領域１２、第１側端領域１３および第２側端領域１４において対応するソース構造３０の壁面を被覆し、第３接続面１０Ｃおよび第４接続面１０Ｄから露出している。
　複数の第２ウェル領域６６は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第２ウェル領域６６の底部は、複数の第１ウェル領域６５の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第２ウェル領域６６は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１Ａは、第１側端領域１３（第２側端領域１４）の活性面８の表層部において複数の側端構造３５に沿う領域に形成されたｐ型の複数の第３ウェル領域６７を含む。第３ウェル領域６７は、ボディ領域２１のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。むろん、第３ウェル領域６７のｐ型不純物濃度は、ボディ領域２１のｐ型不純物濃度よりも低くてもよい。第３ウェル領域６７のｐ型不純物濃度は、第１ウェル領域６５（第２ウェル領域６６）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第３ウェル領域６７は、隣り合うゲート構造２５およびソース構造３０から間隔を空けて対応する側端構造３５の壁面を被覆し、活性面８の表層部においてボディ領域２１に電気的に接続されている。むろん、第３ウェル領域６７は、ゲート構造２５および側端構造３５の間の領域において第１ウェル領域６５と一体化していてもよい。複数の第３ウェル領域６７は、第３接続面１０Ｃから露出している。
　複数の第３ウェル領域６７は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第３ウェル領域６７の底部は、複数の第１ウェル領域６５の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第３ウェル領域６７の底部は、複数の第２ウェル領域６６の底部とほぼ等しい深さに形成されている。複数の第３ウェル領域６７は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１Ａは、第１終端領域１５（第２終端領域１６）において複数の終端構造４０に沿う領域に形成されたｐ型の少なくとも１つ（この形態では複数）の第４ウェル領域６８を含む。第４ウェル領域６８は、この形態では、ボディ領域２１よりも高いｐ型不純物濃度を有している。むろん、第４ウェル領域６８のｐ型不純物濃度は、ボディ領域２１よりも低くてもよい。第４ウェル領域６８のｐ型不純物濃度は、第１ウェル領域６５（第２ウェル領域６６）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第４ウェル領域６８は、隣り合う終端構造４０から間隔を空けて対応する終端構造４０の壁面を被覆し、活性面８の表層部においてボディ領域２１に電気的に接続されている。複数の第４ウェル領域６８は、平面視において対応する終端構造４０に沿って帯状に延び、第３接続面１０Ｃおよび第４接続面１０Ｄから露出している。
　複数の第４ウェル領域６８は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第４ウェル領域６８の底部は、複数の第１ウェル領域６５の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第４ウェル領域６８の底部は、複数の第２ウェル領域６６の底部とほぼ等しい深さに形成されていることが好ましい。複数の第４ウェル領域６８は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１Ａは、抵抗領域１７の活性面８の表層部において複数の抵抗構造５０に沿う領域に形成されたｐ型の複数の第５ウェル領域６９を含む。第５ウェル領域６９は、ボディ領域２１のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。むろん、第５ウェル領域６９のｐ型不純物濃度は、ボディ領域２１のｐ型不純物濃度よりも低くてもよい。第５ウェル領域６９のｐ型不純物濃度は、第１ウェル領域６５のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第５ウェル領域６９は、隣り合う第１ダミー構造５５から間隔を空けて対応する抵抗構造５０の壁面を被覆し、活性面８の表層部においてボディ領域２１に電気的に接続されている。複数の第５ウェル領域６９は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。
　複数の第５ウェル領域６９の底部は、複数の第２ウェル領域６６の底部の深さ位置に対して活性面８側に位置している。複数の第５ウェル領域６９の底部は、複数の第１ウェル領域６５の底部とほぼ等しい深さに形成されていることが好ましい。複数の第５ウェル領域６９は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１Ａは、抵抗領域１７の活性面８の表層部において複数の第１ダミー構造５５に沿う領域に形成されたｐ型の複数の第６ウェル領域７０を含む。第６ウェル領域７０は、ボディ領域２１のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。むろん、第６ウェル領域７０のｐ型不純物濃度は、ボディ領域２１のｐ型不純物濃度よりも低くてもよい。第６ウェル領域７０のｐ型不純物濃度は、第５ウェル領域６９（第１ウェル領域６５）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第６ウェル領域７０は、隣り合う抵抗構造５０から間隔を空けて対応する第１ダミー構造５５の壁面を被覆し、活性面８の表層部においてボディ領域２１に電気的に接続されている。複数の第６ウェル領域７０は、抵抗領域１７、第１ダミー領域１８および第２ダミー領域１９において対応する第１ダミー構造５５の壁面を被覆し、第３接続面１０Ｃおよび第４接続面１０Ｄから露出している。
　複数の第６ウェル領域７０は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第６ウェル領域７０の底部は、複数の第５ウェル領域６９（第１ウェル領域６５）の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第６ウェル領域７０は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１Ａは、第１ダミー領域１８（第２ダミー領域１９）の活性面８の表層部において複数の第２ダミー構造６０に沿う領域に形成されたｐ型の複数の第７ウェル領域７１を含む。第７ウェル領域７１は、ボディ領域２１のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。むろん、第７ウェル領域７１のｐ型不純物濃度は、ボディ領域２１のｐ型不純物濃度よりも低くてもよい。第７ウェル領域７１のｐ型不純物濃度は、第５ウェル領域６９（第６ウェル領域７０）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第７ウェル領域７１は、隣り合う抵抗構造５０および第１ダミー構造５５から間隔を空けて対応する第２ダミー構造６０の壁面を被覆し、活性面８の表層部においてボディ領域２１に電気的に接続されている。むろん、第７ウェル領域７１は、抵抗構造５０および第２ダミー構造６０の間の領域において第５ウェル領域６９と一体化していてもよい。複数の第７ウェル領域７１は、第３接続面１０Ｃから露出している。
　複数の第７ウェル領域７１は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第７ウェル領域７１の底部は、複数の第５ウェル領域６９（第１ウェル領域６５）の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第７ウェル領域７１の底部は、複数の第６ウェル領域７０（第２ウェル領域６６）の底部とほぼ等しい深さに形成されている。複数の第７ウェル領域７１は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１Ａは、活性領域１２の活性面８の表層部において複数のソース構造３０に沿う領域に形成されたｐ型の複数のコンタクト領域７２を含む。コンタクト領域７２は、「バックゲート領域」と称されてもよい。コンタクト領域７２は、ボディ領域２１のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。コンタクト領域７２のｐ型不純物濃度は、第１ウェル領域６５（第２ウェル領域６６）のｐ型不純物濃度よりも高い。
　複数のコンタクト領域７２は、複数の第２ウェル領域６６内のみに形成され、第１ウェル領域６５、第３ウェル領域６７、第４ウェル領域６８、第５ウェル領域６９、第６ウェル領域７０、第７ウェル領域７１内には形成されていない。複数のコンタクト領域７２は、対応する第２ウェル領域６６内で対応するソース構造３０の壁面を被覆している。
　複数のコンタクト領域７２は、各ソース構造３０に対して１対多の対応関係で形成されている。複数のコンタクト領域７２は、対応するソース構造３０に沿って間隔を空けて形成されている。複数のコンタクト領域７２は、対応する第２ウェル領域６６内から対応するソース構造３０の壁面に沿ってボディ領域２１の表層部に引き出され、活性面８から露出している。
　複数のコンタクト領域７２は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のコンタクト領域７２は、第２方向Ｙにゲート構造２５に対向し、第２方向Ｙに側端構造３５に対向していない。複数のコンタクト領域７２の第１方向Ｘの長さは、前述の第２幅Ｗ２以上であることが好ましい。複数のコンタクト領域７２の長さは、第１方向Ｘに隣り合う２つのコンタクト領域７２の間の距離よりも大きいことが好ましい。
　１つのソース構造３０に沿う複数のコンタクト領域７２は、他のソース構造３０に沿う複数のコンタクト領域７２に第２方向Ｙに対向している。つまり、複数のコンタクト領域７２は、この形態では、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。
　１つのソース構造３０に沿う複数のコンタクト領域７２は、他のソース構造３０に沿う複数のコンタクト領域７２の間の領域に第２方向Ｙに対向するように第１方向Ｘにずれて配列されていてもよい。つまり、複数のコンタクト領域７２は、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。
　図２９は、外周領域２０の構造を示す断面図である。図２９を参照して、半導体装置１Ａは、外周面９の表層部に形成されたｐ型のアウターウェル領域７３を含む。アウターウェル領域７３は、コンタクト領域７２のｐ型不純物濃度よりも低いｐ型不純物濃度を有している。
　アウターウェル領域７３のｐ型不純物濃度は、ボディ領域２１のｐ型不純物濃度よりも高い。むろん、アウターウェル領域７３のｐ型不純物濃度は、ボディ領域２１よりも低くてもよい。アウターウェル領域７３は、第１ウェル領域６５（第２ウェル領域６６）とほぼ等しいｐ型不純物濃度を有していることが好ましい。
　アウターウェル領域７３は、平面視において外周面９の周縁（第１～第４側面５Ａ～５Ｄ）から活性面８側に間隔を空けて形成され、活性面８に沿って帯状に延びている。アウターウェル領域７３は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。アウターウェル領域７３は、外周面９の表層部から第１～第４接続面１０Ａ～１０Ｄの表層部に向けて延び、第１～第４接続面１０Ａ～１０Ｄを被覆している。
　アウターウェル領域７３は、活性面８の表層部においてボディ領域２１に電気的に接続されている。アウターウェル領域７３は、第３接続面１０Ｃ（第４接続面１０Ｄ）において第２ウェル領域６６、第３ウェル領域６７、第４ウェル領域６８、第６ウェル領域７０および第７ウェル領域７１に接続されている。
　アウターウェル領域７３は、第１半導体領域６の底部から外周面９側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。アウターウェル領域７３の底部は、抵抗構造５０（ゲート構造２５）の底壁よりも第１半導体領域６の底部側に位置している。具体的には、アウターウェル領域７３の底部は、第１ダミー構造５５（ソース構造３０）の底壁よりも第１半導体領域６の底部側に位置している。
　アウターウェル領域７３の底部は、コンタクト領域７２の底部よりも第１半導体領域６の底部側に位置している。アウターウェル領域７３の底部は、第６ウェル領域７０（第２ウェル領域６６）の底部とほぼ等しい深さ位置に形成されていることが好ましい。アウターウェル領域７３は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１Ａは、外周面９の表層部に形成されたｐ型のアウターコンタクト領域７４を含む。アウターコンタクト領域７４は、ボディ領域２１よりも高いｐ型不純物濃度を有している。アウターコンタクト領域７４のｐ型不純物濃度は、アウターウェル領域７３よりも高い。アウターコンタクト領域７４のｐ型不純物濃度は、コンタクト領域７２のｐ型不純物濃度とほぼ等しいことが好ましい。
　アウターコンタクト領域７４は、平面視において活性面８の周縁（第１～第４接続面１０Ａ～１０Ｄ）および外周面９の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けてアウターウェル領域７３の表層部に形成され、活性面８に沿って延びる帯状に形成されている。
　アウターコンタクト領域７４は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。アウターコンタクト領域７４は、アウターウェル領域７３の底部から外周面９側に間隔を空けて形成され、アウターウェル領域７３の一部を挟んで第１半導体領域６に対向している。
　アウターコンタクト領域７４は、抵抗構造５０（ゲート構造２５）の底部よりも第１半導体領域６の底部側に位置している。アウターコンタクト領域７４は、第１ダミー構造５５（ソース構造３０）の底壁よりも第１半導体領域６の底部側に位置している。アウターコンタクト領域７４の底部は、コンタクト領域７２の底部とほぼ等しい深さ位置に形成されていることが好ましい。
　半導体装置１Ａは、外周面９の表層部に形成された少なくとも１つ（好ましくは２個以上２０個以下）のｐ型のフィールド領域７５を含む。半導体装置１Ａは、この形態では、４個のフィールド領域７５を含む。複数のフィールド領域７５は、電気的に浮遊状態に形成され、外周面９においてチップ２内の電界を緩和する。
　フィールド領域７５の個数、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。フィールド領域７５は、アウターコンタクト領域７４よりも低いｐ型不純物濃度を有していてもよい。フィールド領域７５は、アウターウェル領域７３よりも高いｐ型不純物濃度を有していてもよい。フィールド領域７５は、アウターウェル領域７３よりも低いｐ型不純物濃度を有していてもよい。
　複数のフィールド領域７５は、外周面９の周縁およびアウターウェル領域７３の間の領域に形成されている。複数のフィールド領域７５は、アウターウェル領域７３側から外周面９の周縁側に間隔を空けて配列されている。複数のフィールド領域７５は、平面視において活性面８に沿って延びる帯状に形成されている。複数のフィールド領域７５は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。
　複数のフィールド領域７５は、第１半導体領域６の底部から外周面９側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数のフィールド領域７５は、抵抗構造５０（ゲート構造２５）の底部よりも第１半導体領域６の底部側に位置している。複数のフィールド領域７５は、第１ダミー構造５５（ソース構造３０）の底壁よりも第１半導体領域６の底部側に位置している。複数のフィールド領域７５の底部は、第６ウェル領域７０（第２ウェル領域６６）の底部とほぼ等しい深さ位置に形成されていてもよい。
　半導体装置１Ａは、第１主面３を被覆する主面絶縁膜８０を含む。主面絶縁膜８０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。主面絶縁膜８０は、この形態では、酸化シリコン膜からなる単層構造を有している。主面絶縁膜８０は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　主面絶縁膜８０は、活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄを選択的に被覆している。主面絶縁膜８０は、活性面８において第１絶縁膜２７、第２絶縁膜３２、第３絶縁膜３７、第４絶縁膜４２、第５絶縁膜５２、第６絶縁膜５７および第７絶縁膜６２に接続され、第１埋設電極２８、第２埋設電極３３、第３埋設電極３８、第４埋設電極４３、第５埋設電極５３、第６埋設電極５８および第７埋設電極６３を露出させている。
　主面絶縁膜８０は、外周面９においてアウターウェル領域７３、アウターコンタクト領域７４および複数のフィールド領域７５を被覆している。主面絶縁膜８０は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。むろん、主面絶縁膜８０は、外周面９の周縁から内方に間隔を空けて形成され、外周面９の周縁部から第１半導体領域６を露出させていてもよい。
　主面絶縁膜８０は、第１～第４接続面１０Ａ～１０Ｄにおいて第２絶縁膜３２、第３絶縁膜３７、第４絶縁膜４２、第６絶縁膜５７および第７絶縁膜６２に接続され、第２埋設電極３３、第３埋設電極３８、第４埋設電極４３、第６埋設電極５８および第７埋設電極６３を露出させている。
　図１１～図１３および図２６～図２９を参照して、半導体装置１Ａは、第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つを被覆するように外周面９の上に形成されたサイドウォール配線８１を含む。具体的には、サイドウォール配線８１は、主面絶縁膜８０の上に配置されている。サイドウォール配線８１は、活性面８および外周面９の間に形成された段差を緩和する「サイドウォール構造」としても機能する。
　サイドウォール配線８１は、少なくとも第３接続面１０Ｃおよび第４接続面１０Ｄのいずれか一方に沿って延びる帯状に形成されていることが好ましい。サイドウォール配線８１は、この形態では、平面視において活性面８を取り囲むように第１～第４接続面１０Ａ～１０Ｄに沿って延びる環状（具体的には四角環状）に形成されている。サイドウォール配線８１のうち活性面８の四隅を被覆する部分は、外周面９側に向かう湾曲状に形成されている。
　サイドウォール配線８１は、外周面９に沿って膜状に延びる部分、および、第１～第４接続面１０Ａ～１０Ｄに沿って膜状に延びる部分を含む。サイドウォール配線８１のうち外周面９の上に位置する部分は、活性面８に対して外周面９側の領域において外周面９を膜状に被覆していてもよい。つまり、サイドウォール配線８１のうち外周面９の上に位置する部分は、活性台地１１の厚さ（外周深さＤＯ）未満の厚さを有していてもよい。
　サイドウォール配線８１は、外周面９において主面絶縁膜８０を挟んでアウターウェル領域７３に対向している。サイドウォール配線８１は、主面絶縁膜８０を挟んでアウターコンタクト領域７４に対向していてもよい。サイドウォール配線８１は、この形態では、平面視においてフィールド領域７５から活性面８側に間隔を空けて形成されている。
　サイドウォール配線８１は、主面絶縁膜８０を挟んで第１～第４接続面１０Ａ～１０Ｄを被覆している。サイドウォール配線８１は、第１～第４接続面１０Ａ～１０Ｄにおいて主面絶縁膜８０を挟んで第２ウェル領域６６、第３ウェル領域６７、第４ウェル領域６８およびアウターウェル領域７３に対向している。サイドウォール配線８１は、この形態では、主面絶縁膜８０を挟んでボディ領域２１にも対向している。
　サイドウォール配線８１は、第１～第４接続面１０Ａ～１０Ｄにおいて複数のソース構造３０の露出部（第２埋設電極３３）、複数の側端構造３５の露出部（第３埋設電極３８）、複数の終端構造４０の露出部（第４埋設電極４３）、複数の第１ダミー構造５５の露出部（第６埋設電極５８）および複数の第２ダミー構造６０（第７埋設電極６３）を被覆している。
　これにより、サイドウォール配線８１は、複数のソース構造３０、複数の側端構造３５、複数の終端構造４０、複数の第１ダミー構造５５および複数の第２ダミー構造６０に電気的に接続されている。つまり、サイドウォール配線８１は、外周面９側から接続対象にソース電位を付与する。
　サイドウォール配線８１は、第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つから活性面８の縁部の上に乗り上げたオーバラップ部８２を有している。オーバラップ部８２は、平面視において活性面８を膜状に被覆し、活性面８の縁部に沿って延びる帯状に形成されている。オーバラップ部８２は、この形態では、平面視において活性面８の内方部を取り囲む環状（具体的には四角環状）に形成されている。
　オーバラップ部８２は、複数のゲート構造２５および複数の抵抗構造５０から間隔を空けて活性面８の周縁部を被覆している。オーバラップ部８２は、活性面８の周縁部において複数のソース構造３０の露出部（第２埋設電極３３）、複数の側端構造３５の露出部（第３埋設電極３８）、複数の終端構造４０の露出部（第４埋設電極４３）、複数の第１ダミー構造５５の露出部（第６埋設電極５８）および複数の第２ダミー構造６０（第７埋設電極６３）を被覆している。
　これにより、サイドウォール配線８１は、活性面８において複数のソース構造３０、複数の側端構造３５、複数の終端構造４０、複数の第１ダミー構造５５および複数の第２ダミー構造６０に電気的に接続されている。
　サイドウォール配線８１は、この形態では、ｐ型またはｎ型の導電性ポリシリコンを含み、第２埋設電極３３、第３埋設電極３８、第４埋設電極４３、第６埋設電極５８および第７埋設電極６３と一体的に形成されている。むろん、サイドウォール配線８１は、第２埋設電極３３、第３埋設電極３８および第４埋設電極４３とは別体的に形成されていてもよい。
　図５および図９等を再度参照して、半導体装置１Ａは、活性領域１２において複数のゲート構造２５をそれぞれ膜状に被覆する複数のゲート接続電極８３を含む。ゲート接続電極８３は、「接続電極」、「接続電極膜」、「ゲート接続電極膜」等と称されてもよい。ゲート接続電極８３は、ゲート構造２５の一構成要素と見做されてもよい。
　この形態では、複数のゲート接続電極８３が各ゲート構造２５に対して１対多の対応関係で間隔を空けて設けられている。複数のゲート接続電極８３は、この形態では、対応するゲート構造２５の内方部および両端部を選択的に被覆している。複数のゲート接続電極８３は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成されている。
　複数のゲート接続電極８３は、平面視において複数の側端構造３５から第１方向Ｘに間隔を空けて形成され、複数のソース構造３０から第２方向Ｙに間隔を空けて形成されている。複数のゲート接続電極８３は、複数のソース構造３０および複数の側端構造３５を露出させている。複数のゲート接続電極８３は、平面視において第２方向Ｙに複数のソース構造３０と交互に配列され、第２方向Ｙに複数の側端構造３５に対向していない。
　各ゲート接続電極８３は、対応するゲート構造２５を被覆する部分において第１埋設電極２８に接続され、当該第１埋設電極２８の上から主面絶縁膜８０の上に引き出された部分を有している。各ゲート接続電極８３は、この形態では、対応する第１埋設電極２８と一体的に形成されている。つまり、各ゲート接続電極８３は、第１埋設電極２８の一部がゲート構造２５外の領域（主面絶縁膜８０の上）に膜状に引き出された部分を含む。むろん、ゲート接続電極８３は、第１埋設電極２８とは別体的に形成されていてもよい。
　各ゲート接続電極８３は、活性面８に沿って延びる電極面を有している。各ゲート接続電極８３は、この形態では、断面視において活性面８から電極面に向けて先細り形状（四角錐台状）に形成されている。電極面は、第２方向Ｙに関してゲート構造２５よりも幅広に形成されていることが好ましい。つまり、電極面は、法線方向Ｚにゲート構造２５に対向する部分、および、法線方向Ｚにゲート構造２５外の領域（つまり主面絶縁膜８０）に対向する部分を有していることが好ましい。
　各ゲート接続電極８３は、この形態では、ｐ型またはｎ型の導電性ポリシリコンを含む。各ゲート接続電極８３は、電極厚さＴＥを有している。電極厚さＴＥは、前述の第１幅Ｗ１（第２幅Ｗ２）の０．５倍以上であることが好ましい。電極厚さＴＥは、前述の外周深さＤＯ以下であることが好ましい。電極厚さＴＥは、前述の第２深さＤ２以下であることが好ましい。電極厚さＴＥは、第２深さＤ２（外周深さＤＯ）未満であること特に好ましい。
　電極厚さＴＥは、前述の第１深さＤ１以下であることが好ましい。むろん、電極厚さＴＥは、第１深さＤ１よりも大きくてもよい。電極厚さＴＥは、第１深さＤ１未満であることが特に好ましい。電極厚さＴＥは、０．０５μｍ以上２．５μｍ以下であってもよい。電極厚さＴＥは、０．５μｍ以上１．５μｍ以下であることが好ましい。
　図１４～図２８等を再度参照して、半導体装置１Ａは、抵抗領域１７に配置された少なくとも１つ（この形態では複数）の抵抗膜８５を含む。抵抗膜８５は、「抵抗」、「ゲート抵抗膜」等と称されてもよい。複数の抵抗膜８５は、複数の抵抗構造５０と共に抵抗（具体的にはゲート抵抗ＲＧ）の一部を構成する。各抵抗膜８５は、各抵抗構造５０の一構成要素と見做されてもよい。
　抵抗膜８５は、導電性ポリシリコン膜および合金結晶膜のうちの少なくとも１つを含む。合金結晶膜は、金属元素および非金属元素によって構成された合金結晶を含む。合金結晶膜は、ＣｒＳｉ膜、ＣｒＳｉＮ膜、ＣｒＳｉＯ膜、ＴａＮ膜およびＴｉＮ膜のうちの少なくとも１つを含んでいてもよい。抵抗膜８５は、この形態では、ｐ型またはｎ型の導電性ポリシリコンを含む。
　複数の抵抗膜８５は、対応する１つの抵抗構造５０を単一の被覆対象として膜状に被覆し、対応する１つの抵抗構造５０に電気的に接続されている。換言すると、各抵抗膜８５は、各抵抗構造５０に対して１対１の対応関係で設けられている。複数の抵抗膜８５は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに互いに対向している。つまり、複数の抵抗膜８５は、平面視において複数の抵抗構造５０に沿って延びるストライプ状に配列されている。
　複数の抵抗膜８５は、被覆対象外の抵抗構造５０から第２方向Ｙに間隔を空けて配置され、被覆対象外の抵抗構造５０を露出させている。複数の抵抗膜８５は、複数の第１ダミー構造５５から第２方向Ｙに間隔を空けて配置され、複数の第１ダミー構造５５を露出させている。つまり、複数の抵抗膜８５は、平面視において第２方向Ｙに複数の第１ダミー構造５５と交互に配列されている。
　複数の抵抗膜８５は、複数の第２ダミー構造６０から第１方向Ｘに間隔を空けて配置され、複数の第２ダミー構造６０を露出させている。つまり、複数の抵抗膜８５は、平面視において第１方向Ｘに複数の第２ダミー構造６０に対向し、第２方向Ｙに複数の第２ダミー構造６０に対向していない。
　各抵抗膜８５は、抵抗構造５０を部分的に露出させるように抵抗構造５０を選択的に被覆している。各抵抗膜８５は、この形態では、対応する抵抗構造５０の第１方向Ｘの両端部から内方に間隔を空けて対応する抵抗構造５０の内方部を被覆し、対応する抵抗構造５０の両端部を露出させている。むろん、抵抗膜８５は、対応する抵抗構造５０の全域を被覆していてもよい。
　各抵抗膜８５は、対応する抵抗構造５０の第５埋設電極５３を部分的に露出させるように第５埋設電極５３を被覆している。各抵抗膜８５は、対応する第５埋設電極５３に接続され、当該第５埋設電極５３の上から主面絶縁膜８０の上に引き出された部分を有している。
　つまり、各抵抗膜８５は、第２方向Ｙに関して、対応する抵抗構造５０よりも幅広に形成されている。各抵抗膜８５は、抵抗構造５０外の領域において積層方向にボディ領域２１および第５ウェル領域６９に対向している。各抵抗膜８５は、この形態では、積層方向にソース領域２２に対向していない。
　各抵抗膜８５は、この形態では、対応する第５埋設電極５３と同一の導電材料からなり、当該第５埋設電極５３と一体的に形成されている。つまり、各抵抗膜８５は、第５埋設電極５３の一部が抵抗構造５０外の領域（主面絶縁膜８０の上）に膜状に引き出された部分を含む。むろん、各抵抗膜８５は、第５埋設電極５３とは別体的に形成されていてもよい。
　各抵抗膜８５は、活性面８に沿って延びる抵抗面を有している。各抵抗膜８５は、この形態では、断面視において活性面８から抵抗面に向けて先細り形状（四角錐台状）に形成されている。抵抗面は、第２方向Ｙに関して抵抗構造５０よりも幅広に形成されていることが好ましい。つまり、抵抗面は、法線方向Ｚに抵抗構造５０に対向する部分、および、法線方向Ｚに抵抗構造５０外の領域（つまり主面絶縁膜８０）に対向する部分を有していることが好ましい。
　抵抗膜８５は、抵抗厚さＴＲを有している。抵抗厚さＴＲは、達成すべき抵抗値に応じて適宜調整される。抵抗厚さＴＲは、前述の第４幅Ｗ４の０．５倍以上であることが好ましい。抵抗厚さＴＲは、前述の外周深さＤＯ以下であることが好ましい。抵抗厚さＴＲは、前述の第４深さＤ４（第２深さＤ２）以下であることが好ましい。抵抗厚さＴＲは、外周深さＤＯ（第４深さＤ４）未満であることが特に好ましい。
　抵抗厚さＴＲは、前述の第３深さＤ３（第１深さＤ１）以下であることが好ましい。抵抗厚さＴＲは、第３深さＤ３（第１深さＤ１）未満であることが特に好ましい。抵抗厚さＴＲは、前述の電極厚さＴＥとほぼ等しくてもよい。抵抗厚さＴＲは、０．０５μｍ以上２．５μｍ以下であってもよい。抵抗厚さＴＲは、０．５μｍ以上１．５μｍ以下であることが好ましい。
　むろん、抵抗厚さＴＲは、第３深さＤ３（第１深さＤ１）よりも大きくてもよい。抵抗厚さＴＲは、外周深さＤＯ（第４深さＤ４）よりも大きくてもよい。抵抗膜８５が合金結晶膜からなる場合、抵抗厚さＴＲは第４深さＤ４未満であってもよい。この場合、抵抗厚さＴＲは、０．１ｎｍ以上１００ｎｍ以下であってもよい。
　半導体装置１Ａは、主面絶縁膜８０を被覆する絶縁性の層間膜８６を含む。層間膜８６は、「絶縁膜」、「層間絶縁膜」、「中間絶縁膜」等と称されてもよい。層間膜８６は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間膜８６は、酸化シリコン膜を含むことが好ましい。
　層間膜８６は、主面絶縁膜８０を挟んで活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄを選択的に被覆している。層間膜８６は、活性面８において複数のゲート構造２５（第１埋設電極２８）、複数のソース構造３０（第２埋設電極３３）、複数の側端構造３５（第３埋設電極３８）、複数の終端構造４０（第４埋設電極４３）、複数の抵抗構造５０（第５埋設電極５３）、複数の第１ダミー構造５５（第６埋設電極５８）および複数の第２ダミー構造６０（第７埋設電極６３）を被覆している。層間膜８６は、活性面８において複数のゲート接続電極８３および複数の抵抗膜８５を被覆している。
　層間膜８６は、外周面９において主面絶縁膜８０を挟んでアウターウェル領域７３、アウターコンタクト領域７４および複数のフィールド領域７５を被覆している。層間膜８６は、第１～第４接続面１０Ａ～１０Ｄにおいてサイドウォール配線８１を被覆している。層間膜８６は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。むろん、層間膜８６は、外周面９の周縁から内方に間隔を空けて形成され、外周面９の周縁部から第１半導体領域６を露出させていてもよい。
　図４～図１３等を参照して、半導体装置１Ａは、層間膜８６に形成された複数のゲート開口８７を含む。複数のゲート開口８７は、複数のゲート構造２５を選択的に露出させるように層間膜８６を貫通している。具体的には、複数のゲート開口８７は、層間膜８６のうち複数のゲート接続電極８３を被覆する部分にそれぞれ形成され、複数のゲート接続電極８３をそれぞれ露出させている。
　つまり、複数のゲート開口８７は、複数のゲート接続電極８３を介して複数のゲート構造２５の一部をそれぞれ露出させている。複数のゲート開口８７は、複数のゲート接続電極８３に対して１対１の対応関係で設けられている。
　半導体装置１Ａは、層間膜８６に形成された複数のソース開口８８を含む。複数のソース開口８８は、複数のソース構造３０を選択的に露出させるように層間膜８６を貫通している。具体的には、複数のソース開口８８は、対応するソース構造３０、および、当該ソース構造３０の両サイドに位置するソース領域２２およびコンタクト領域７２を露出させている。
　複数のソース開口８８は、対応するソース構造３０に沿って延びる帯状に形成されていてもよい。むろん、複数のソース開口８８は、対応するソース構造３０に対して１対多の対応関係で形成されていてもよい。この場合、複数のソース開口８８は、対応するソース構造３０に沿って間隔を空けて形成されていてもよい。
　半導体装置１Ａは、層間膜８６に形成されたアウター開口８９を含む。アウター開口８９は、アウターコンタクト領域７４およびサイドウォール配線８１を選択的に露出させるように主面絶縁膜８０および層間膜８６を貫通している。アウター開口８９は、平面視において活性面８（活性台地１１）を取り囲むようにアウターコンタクト領域７４およびサイドウォール配線８１に沿って延びる帯状または環状に形成されている。
　図１４～図２８等を参照して、半導体装置１Ａは、層間膜８６に形成された複数の抵抗開口９０を含む。複数の抵抗開口９０は、複数の抵抗構造５０を選択的に露出させるように層間膜８６を貫通している。具体的には、複数の抵抗開口９０は、層間膜８６のうち複数の抵抗膜８５を被覆する部分にそれぞれ形成され、複数の抵抗膜８５をそれぞれ露出させている。
　複数の抵抗開口９０は、各抵抗構造５０に対して１対多の対応関係で設けられ、各抵抗構造５０（この形態では各抵抗膜８５）を複数個所から露出させている。つまり、複数の抵抗開口９０が１つの抵抗構造５０に対応して設けられている。具体的には、複数の抵抗開口９０は、複数の第１抵抗開口９１、複数の第２抵抗開口９２および複数の第３抵抗開口９３を含む。
　複数の第１抵抗開口９１は、この形態では、各抵抗構造５０に対して１対１の対応関係で設けられている。つまり、１つの第１抵抗開口９１が１つの抵抗構造５０に対応して設けられている。複数の第１抵抗開口９１は、複数の抵抗構造５０の両端部から間隔を空けて複数の抵抗構造５０の内方部をそれぞれ露出させている。具体的には、複数の第１抵抗開口９１は、複数の抵抗膜８５の両端部から間隔を空けて複数の抵抗膜８５の内方部をそれぞれ露出させている。
　複数の第１抵抗開口９１は、この形態では、第２方向Ｙに間隔を空けて一列に配列され、第２方向Ｙに互いに対向している。むろん、複数の第１抵抗開口９１は、少なくとも１つの第１抵抗開口９１に第２方向Ｙに対向しないように少なくとも１つの第１抵抗開口９１から第１方向Ｘにずれて配列されていてもよい。複数の第１抵抗開口９１は、この形態では、平面視において第１方向Ｘに延びる帯状に形成されている。
　むろん、複数の第１抵抗開口９１は、四角形状、多角形状、円形状等に形成されていてもよい。複数の第１抵抗開口９１が各抵抗構造５０に対して１対多の対応関係で設けられていてもよい。つまり、複数の第１抵抗開口９１が１つの抵抗構造５０に対応して設けられていてもよい。この場合、複数の第１抵抗開口９１は、対応する１つの抵抗構造５０（抵抗膜８５）の内方部を複数個所から露出させるように第１方向Ｘに間隔を空けて形成される。
　複数の第２抵抗開口９２は、この形態では、各抵抗構造５０に対して１対１の対応関係で設けられている。つまり、１つの第２抵抗開口９２が１つの抵抗構造５０に対応して設けられている。複数の第２抵抗開口９２は、複数の第１抵抗開口９１から第１方向Ｘの一方側に間隔を空けて形成され、複数の抵抗構造５０の一端部側の領域をそれぞれ露出させている。具体的には、複数の第２抵抗開口９２は、複数の抵抗膜８５の一端部側の領域をそれぞれ露出させている。
　複数の第２抵抗開口９２は、この形態では、第２方向Ｙに間隔を空けて一列に配列され、第２方向Ｙに互いに対向している。むろん、複数の第２抵抗開口９２は、少なくとも１つの第２抵抗開口９２に第２方向Ｙに対向しないように少なくとも１つの第２抵抗開口９２から第１方向Ｘにずれて配列されていてもよい。複数の第２抵抗開口９２は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第１方向Ｘに対応する１つの第１抵抗開口９１にそれぞれ対向している。
　むろん、複数の第２抵抗開口９２は、四角形状、多角形状、円形状等に形成されていてもよい。複数の第２抵抗開口９２が各抵抗構造５０に対して１対多の対応関係で設けられていてもよい。つまり、複数の第２抵抗開口９２が１つの抵抗構造５０に対応して設けられていてもよい。この場合、複数の第２抵抗開口９２は、対応する１つの抵抗構造５０（抵抗膜８５）の一端部側の領域を複数個所から露出させるように第１方向Ｘに間隔を空けて形成される。
　複数の第３抵抗開口９３は、この形態では、各抵抗構造５０に対して１対１の対応関係で設けられている。つまり、１つの第３抵抗開口９３が１つの抵抗構造５０に対応して設けられている。複数の第３抵抗開口９３は、複数の第１抵抗開口９１から第１方向Ｘの他方側に間隔を空けて形成され、複数の抵抗構造５０の他端部側の領域をそれぞれ露出させている。具体的には、複数の第３抵抗開口９３は、複数の抵抗膜８５の他端部側の領域をそれぞれ露出させている。
　複数の第３抵抗開口９３は、この形態では、第２方向Ｙに間隔を空けて一列に配列され、第２方向Ｙに互いに対向している。むろん、複数の第３抵抗開口９３は、少なくとも１つの第３抵抗開口９３に第２方向Ｙに対向しないように少なくとも１つの第３抵抗開口９３から第１方向Ｘにずれて配列されていてもよい。複数の第３抵抗開口９３は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第１方向Ｘに対応する１つの第１抵抗開口９１を挟んで対応する１つの第２抵抗開口９２にそれぞれ対向している。
　むろん、複数の第３抵抗開口９３は、四角形状、多角形状、円形状等に形成されていてもよい。複数の第３抵抗開口９３が各抵抗構造５０に対して１対多の対応関係で設けられていてもよい。つまり、複数の第３抵抗開口９３が１つの抵抗構造５０に対応して設けられていてもよい。この場合、複数の第３抵抗開口９３は、対応する１つの抵抗構造５０（抵抗膜８５）の他端部側の領域を複数個所から露出させるように第１方向Ｘに間隔を空けて形成される。
　半導体装置１Ａは、層間膜８６の上に配置されたゲート電極１００を含む。ゲート電極１００は、複数の抵抗構造５０の抵抗値および複数の抵抗膜８５の抵抗値よりも低い抵抗値を有している。ゲート電極１００は、ゲートパッド１０１およびゲート配線１０２を含む。ゲートパッド１０１は「パッド電極」、「ゲートパッド電極」、「制御パッド電極」等と称されてもよい。ゲート配線１０２は「配線電極」、「ゲート配線電極」、「制御配線電極」等と称されてもよい。
　ゲートパッド１０１は、外部からゲート電位が付与される外部端子電極である。ゲートパッド１０１は、層間膜８６の上に配置され、層間膜８６を貫通して複数の抵抗膜８５に電気的に接続されている。つまり、ゲートパッド１０１は、複数の抵抗膜８５を介して複数の抵抗構造５０に電気的に接続されている。ゲートパッド１０１は、複数のゲート構造２５に電気的に接続されるが、複数のゲート構造２５に対する機械的接続部を有さない。ゲートパッド１０１は、複数のソース構造３０に対する電気的接続部および機械的接続部を有さない。
　ゲートパッド１０１は、平面視において活性面８の中央部を第１方向Ｘに横切る仮想ラインに対して第２方向Ｙの一方側の領域に配置されている。ゲートパッド１０１は、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ライン上に位置している。つまり、ゲートパッド１０１は、平面視において第２方向Ｙに第１側面５Ａ（第１接続面１０Ａ）の中央部に対向している。
　ゲートパッド１０１は、この形態では、平面視において抵抗領域１７（複数の抵抗構造５０）に対して第２方向Ｙの他方側（活性領域１２の内方部側）に配置されている。ゲートパッド１０１は、この形態では、平面視において第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６から間隔を空けて活性領域１２の上に配置されている。
　ゲートパッド１０１は、層間膜８６を挟んで複数のゲート構造２５および複数のソース構造３０に部分的に対向している。ゲートパッド１０１は、平面視において複数の側端構造３５の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて配置され、第１方向Ｘに複数の側端構造３５に対向している。ゲートパッド１０１は、この形態では、積層方向に複数の側端構造３５に対向していない。
　ゲートパッド１０１は、平面視において複数のゲート構造２５の第１方向Ｘの両端部の位置から活性面８の内方に間隔を空けて配置されている。ゲートパッド１０１は、層間膜８６を挟んで複数のゲート構造２５の内方部を被覆し、複数のゲート構造２５の両端部を露出させている。ゲートパッド１０１は、層間膜８６を挟んで複数のソース構造３０の内方部を被覆し、複数のソース構造３０の両端部を露出させている。
　ゲートパッド１０１は、平面視において複数の終端構造４０から第２方向Ｙに間隔を空けて配置され、第２方向Ｙに複数の終端構造４０に対向している。ゲートパッド１０１は、この形態では、積層方向に複数の終端構造４０に対向していない。
　ゲートパッド１０１は、層間膜８６を挟んでボディ領域２１、ソース領域２２、複数の第１ウェル領域６５、複数の第２ウェル領域６６および複数のコンタクト領域７２に対向している。ゲートパッド１０１は、この形態では、ゲート接続電極８３から水平方向に間隔を空けて層間膜８６の上に配置され、積層方向にゲート接続電極８３に対向していない。つまり、ゲートパッド１０１は、ゲート構造２５のうちゲート接続電極８３から露出した部分に対向している。
　ゲートパッド１０１は、この形態では、平面視においてゲート構造２５の第１方向Ｘの両サイドに配置された少なくとも２つのゲート接続電極８３の間の領域に第１方向Ｘに対向している。ゲートパッド１０１は、平面視においてゲート構造２５の内方部に配置された少なくとも１つのゲート接続電極８３に第２方向Ｙに対向している。むろん、ゲートパッド１０１は、平面視においてゲート構造２５の内方部に配置されたゲート接続電極８３を第２方向Ｙに横切る仮想ラインに対して第１方向Ｘの一方側または他方側にずれて配置されていてもよい。
　ゲートパッド１０１は、サイドウォール配線８１のオーバラップ部８２から水平方向に間隔を空けて層間膜８６の上に配置され、積層方向にオーバラップ部８２に対向していない。つまり、ゲートパッド１０１は、平面視においてサイドウォール配線８１によって取り囲まれた領域の上に配置されている。
　ゲートパッド１０１の平面積は、活性領域１２の平面積未満であり、抵抗領域１７の平面積よりも大きい。活性面８に占めるゲートパッド１０１の割合は、１％以上２５％以下であることが好ましい。ゲートパッド１０１の割合は、１％以上５％以上、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、および、２０％以上２５％以下のいずれか１つの範囲に属する値であってもよい。ゲートパッド１０１の割合は、１０％以下であることが好ましい。
　ゲートパッド１０１は、パッド本体部１０３（第１部分）および引き出し部１０４（第２部分）を有している。パッド本体部１０３は、ゲートパッド１０１の本体部を形成し、平面視において抵抗領域１７外の領域に配置されている。パッド本体部１０３は、この形態では、平面視において活性領域１２に配置され、層間膜８６を挟んで複数のゲート構造２５および複数のソース構造３０に対向している。
　パッド本体部１０３は、この形態では、第１方向Ｘに複数の抵抗構造５０の長さよりも大きいパッド幅ＷＰを有している。むろん、パッド幅ＷＰは、複数の抵抗構造５０の長さ未満であってもよい。パッド本体部１０３は、この形態では、平面視において四角形状に形成されている。むろん、パッド本体部１０３は、四角形状以外の多角形状、円形状等に形成されていてもよい。
　引き出し部１０４は、パッド本体部１０３の抵抗領域１７側の端部に設けられ、パッド本体部１０３から抵抗領域１７上の領域に向けて引き出されている。これにより、引き出し部１０４は、層間膜８６を挟んで複数の抵抗構造５０および複数の第１ダミー構造５５を被覆している。
　引き出し部１０４は、第１方向Ｘにパッド本体部１０３のパッド幅ＷＰ未満の引き出し幅ＷＤを有し、第２方向Ｙに延びる帯状に形成されている。引き出し部１０４は、第１抵抗開口９１の開口幅よりも大きい引き出し幅ＷＤを有していればよく、引き出し幅ＷＤの値は任意である。
　引き出し部１０４は、この形態では、平面視において複数の抵抗構造５０の両端部から内方に間隔を空けて形成され、複数の抵抗構造５０の中央部を被覆している。引き出し部１０４は、平面視において複数の第２抵抗開口９２および複数の第３抵抗開口９３から間隔を空けて複数の第１抵抗開口９１を被覆している。
　引き出し部１０４は、層間膜８６の上から複数の第１抵抗開口９１に入り込み、複数の第１抵抗開口９１内において複数の抵抗膜８５に機械的および電気的に接続されている。つまり、ゲートパッド１０１は、層間膜８６を貫通して複数の抵抗膜８５の内方部に機械的および電気的に接続されている。
　引き出し部１０４は、活性領域１２を部分的に被覆し、層間膜８６を挟んで少なくとも１つのゲート構造２５、および／または、少なくとも１つのソース構造３０に対向していてもよい。引き出し部１０４は、第１終端領域１５を部分的に被覆し、層間膜８６を挟んで少なくとも１つの終端構造４０に対向していてもよい。
　ゲート配線１０２は、ゲートパッド１０１から間隔を空けて層間膜８６の上に配置されている。ゲート配線１０２は、この形態では、活性面８の周縁から間隔を空けて活性面８の内方部の上に配置され、外周面９の上に配置されていない。
　ゲート配線１０２は、層間膜８６のうち活性面８を被覆する部分の上に配置され、活性領域１２および抵抗領域１７の間の領域に選択的に引き回されている。ゲート配線１０２は、活性領域１２において複数のゲート構造２５に電気的に接続され、抵抗領域１７において複数の抵抗構造５０（複数の抵抗膜８５）に電気的に接続されている。
　ゲート配線１０２は、活性領域１２において複数のゲート構造２５に交差（具体的には直交）するようにライン状に延び、層間膜８６を貫通して複数のゲート構造２５に電気的に接続されている。ゲート配線１０２は、ゲートパッド１０１の直下に位置する複数のゲート構造２５にも電気的に接続されている。
　ゲート配線１０２は、抵抗領域１７において層間膜８６を貫通して複数の抵抗構造５０（複数の抵抗膜８５）に電気的に接続されている。ゲート配線１０２は、複数の抵抗構造５０（複数の抵抗膜８５）を介してゲートパッド１０１に電気的に接続され、ゲートパッド１０１に付与されたゲート電位を複数のゲート構造２５に伝達する。
　ゲート配線１０２は、この形態では、第１抵抗配線１０５、第２抵抗配線１０６、第１ライン配線１０７、第２ライン配線１０８、第３ライン配線１０９および第４ライン配線１１０を含む。
　第１抵抗配線１０５は、複数の抵抗構造５０（複数の抵抗膜８５）に対する電気的接続部として設けられている。第１抵抗配線１０５は、ゲートパッド１０１から第１方向Ｘの一方側に間隔を空けて層間膜８６の上に配置されている。具体的には、第１抵抗配線１０５は、引き出し部１０４から第１方向Ｘの一方側に間隔を空けて配置され、第１方向Ｘに引き出し部１０４に対向している。
　第１抵抗配線１０５は、層間膜８６のうち抵抗領域１７の一端部（複数の抵抗構造５０の一端部）を被覆する部分の上に配置され、層間膜８６を挟んで複数の抵抗構造５０および複数の第１ダミー構造５５を被覆している。第１抵抗配線１０５は、層間膜８６を挟んで複数の第２ダミー構造６０を被覆する部分を有していてもよい。
　第１抵抗配線１０５は、この形態では、ゲート接続電極８３から水平方向に間隔を空けて層間膜８６の上に配置され、積層方向にゲート接続電極８３に対向していない。第１抵抗配線１０５は、サイドウォール配線８１のオーバラップ部８２から水平方向に間隔を空けて層間膜８６の上に配置され、積層方向にオーバラップ部８２に対向していない。
　第１抵抗配線１０５は、活性領域１２を部分的に被覆し、層間膜８６を挟んで少なくとも１つのゲート構造２５、および／または、少なくとも１つのソース構造３０に対向していてもよい。第１抵抗配線１０５は、第１終端領域１５を部分的に被覆し、層間膜８６を挟んで少なくとも１つの終端構造４０に対向していてもよい。
　第１抵抗配線１０５の平面形状は任意である。第１抵抗配線１０５は、この形態では、平面視において四角形状に形成されている。第１抵抗配線１０５は、層間膜８６の上から複数の第２抵抗開口９２に入り込み、複数の第２抵抗開口９２内において複数の抵抗膜８５の一端部に機械的および電気的に接続されている。
　つまり、第１抵抗配線１０５は、複数の抵抗膜８５の一端部を介して複数の抵抗構造５０の一端部に電気的に接続されている。第１抵抗配線１０５は、複数の抵抗膜８５（複数の抵抗構造５０）を介してゲートパッド１０１（引き出し部１０４）に電気的に接続されている。
　第２抵抗配線１０６は、複数の抵抗構造５０（複数の抵抗膜８５）に対する電気的接続部として設けられている。第２抵抗配線１０６は、ゲートパッド１０１から第１方向Ｘの他方側に間隔を空けて層間膜８６の上に配置されている。具体的には、第２抵抗配線１０６は、引き出し部１０４から第１方向Ｘの他方側に間隔を空けて配置され、第１方向Ｘに引き出し部１０４を挟んで第１抵抗配線１０５に対向している。
　第２抵抗配線１０６は、層間膜８６のうち抵抗領域１７の他端部（複数の抵抗構造５０の他端部）を被覆する部分の上に配置され、層間膜８６を挟んで複数の抵抗構造５０および複数の第１ダミー構造５５を被覆している。第２抵抗配線１０６は、層間膜８６を挟んで複数の第２ダミー構造６０を被覆する部分を有していてもよい。
　第２抵抗配線１０６は、この形態では、ゲート接続電極８３から水平方向に間隔を空けて層間膜８６の上に配置され、積層方向にゲート接続電極８３に対向していない。第２抵抗配線１０６は、サイドウォール配線８１のオーバラップ部８２から水平方向に間隔を空けて層間膜８６の上に配置され、積層方向にオーバラップ部８２に対向していない。
　第２抵抗配線１０６は、活性領域１２を部分的に被覆し、層間膜８６を挟んで少なくとも１つのゲート構造２５、および／または、少なくとも１つのソース構造３０に対向していてもよい。第２抵抗配線１０６は、第１終端領域１５を部分的に被覆し、層間膜８６を挟んで少なくとも１つの終端構造４０に対向していてもよい。
　第２抵抗配線１０６の平面形状は任意である。第２抵抗配線１０６は、この形態では、平面視において四角形状に形成されている。第２抵抗配線１０６は、層間膜８６の上から複数の第３抵抗開口９３に入り込み、複数の第３抵抗開口９３内において複数の抵抗膜８５の他端部に機械的および電気的に接続されている。
　つまり、第２抵抗配線１０６は、複数の抵抗膜８５の他端部を介して複数の抵抗構造５０の他端部に電気的に接続されている。第２抵抗配線１０６は、複数の抵抗膜８５（複数の抵抗構造５０）を介してゲートパッド１０１に電気的に接続されている。
　第１ライン配線１０７は、第１抵抗配線１０５から第１方向Ｘの一方側に引き出され、第１抵抗配線１０５を介して複数の抵抗構造５０（複数の抵抗膜８５）の一端部に電気的に接続されている。第１ライン配線１０７は、平面視において抵抗領域１７から第１ダミー領域１８を介して活性領域１２内に引き出され、活性領域１２の周縁に沿ってライン状に延びている。
　第１ライン配線１０７は、第１延部１０７ａおよび第２延部１０７ｂを有している。第１延部１０７ａは、第１抵抗配線１０５から第１ダミー領域１８上の領域に向けて第１方向Ｘにライン状に引き出され、層間膜８６を挟んで複数の第１ダミー構造５５および複数の第２ダミー構造６０に対向している。
　第１延部１０７ａの先端部は、平面視において第３接続面１０Ｃから活性面８の内方に間隔を空けて形成されている。第１延部１０７ａの先端部は、複数の側端構造３５の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて形成されていてもよい。
　第２延部１０７ｂは、第１延部１０７ａの先端部から第２方向Ｙに引き出され、第３側面５Ｃ（第３接続面１０Ｃ）に沿ってライン状に延びている。第２延部１０７ｂは、平面視において第２方向Ｙに複数のゲート構造２５の一端部および複数のソース構造３０の一端部に交差（具体的には直交）している。
　第２延部１０７ｂは、平面視において複数の側端構造３５の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて形成され、積層方向に複数の側端構造３５に対向していない。むろん、第２延部１０７ｂの一部は、活性領域１２から第１側端領域１３に引き出され、複数の側端構造３５に対向していてもよい。第２延部１０７ｂの先端部は、活性領域１２の上に位置していてもよいし、第２終端領域１６の上に位置していてもよい。
　第２延部１０７ｂは、層間膜８６の上から複数のゲート開口８７内に入り込み、複数のゲート開口８７内において複数のゲート構造２５の一端部に電気的に接続されている。具体的には、第２延部１０７ｂは、複数のゲート開口８７内において複数のゲート接続電極８３に接続されている。
　これにより、第１ライン配線１０７は、複数のゲート接続電極８３を介して複数のゲート構造２５の一端部に電気的に接続されている。第１ライン配線１０７（第２延部１０７ｂ）は、この形態では、ゲートパッド１０１の直下に位置する複数のゲート構造２５の一端部にも電気的に接続されている。
　第２ライン配線１０８は、第２抵抗配線１０６から第１方向Ｘの他方側に引き出され、第２抵抗配線１０６を介して複数の抵抗構造５０（複数の抵抗膜８５）の他端部に電気的に接続されている。第２ライン配線１０８は、平面視において抵抗領域１７から第２ダミー領域１９を介して活性領域１２内に引き出され、活性領域１２の周縁に沿ってライン状に延びている。
　第２ライン配線１０８は、第３延部１０８ａおよび第４延部１０８ｂを有している。第３延部１０８ａは、第２抵抗配線１０６から第２ダミー領域１９上の領域に向けて第１方向Ｘにライン状に引き出され、層間膜８６を挟んで複数の第１ダミー構造５５および複数の第２ダミー構造６０に対向している。
　第３延部１０８ａの先端部は、平面視において第４接続面１０Ｄから活性面８の内方に間隔を空けて形成されている。第３延部１０８ａの先端部は、複数の側端構造３５の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて形成されていてもよい。
　第４延部１０８ｂは、第３延部１０８ａの先端部から第２方向Ｙに引き出され、第４側面５Ｄ（第４接続面１０Ｄ）に沿ってライン状に延びている。第４延部１０８ｂは、平面視において第２方向Ｙに複数のゲート構造２５の他端部および複数のソース構造３０の他端部に交差（具体的には直交）している。
　第４延部１０８ｂは、平面視において複数の側端構造３５の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて形成され、積層方向に複数の側端構造３５に対向していない。むろん、第４延部１０８ｂの一部は、活性領域１２から第２側端領域１４に引き出され、複数の側端構造３５に対向していてもよい。第４延部１０８ｂの先端部は、活性領域１２の上に位置していてもよいし、第２終端領域１６の上に位置していてもよい。
　第４延部１０８ｂは、層間膜８６の上から複数のゲート開口８７内に入り込み、複数のゲート開口８７内において複数のゲート構造２５の他端部に電気的に接続されている。具体的には、第４延部１０８ｂは、複数のゲート開口８７内において複数のゲート接続電極８３に接続されている。
　これにより、第２ライン配線１０８は、複数のゲート接続電極８３を介して複数のゲート構造２５の他端部に電気的に接続されている。第２ライン配線１０８（第４延部１０８ｂ）は、この形態では、ゲートパッド１０１の直下に位置する複数のゲート構造２５の一端部にも電気的に接続されている。
　第３ライン配線１０９は、ゲートパッド１０１の周囲にライン状に引き回され、第１抵抗配線１０５および第２抵抗配線１０６に接続されている。第３ライン配線１０９は、第１抵抗配線１０５および第２抵抗配線１０６を介して複数の抵抗構造５０（複数の抵抗膜８５）に電気的に接続されている。
　具体的には、第３ライン配線１０９は、第１ライン部１０９ａ、第２ライン部１０９ｂおよび第３ライン部１０９ｃを含む。第１ライン部１０９ａは、ゲートパッド１０１に対して第１方向Ｘの一方側（第３側面５Ｃ側）において第１抵抗配線１０５から第２方向Ｙに延びるライン状に引き出されている。
　第１ライン部１０９ａは、平面視において複数のゲート構造２５の内方部および複数のソース構造３０の内方部に交差（具体的には直交）している。第１ライン部１０９ａは、層間膜８６の上から複数のゲート開口８７内に入り込み、複数のゲート開口８７内において複数のゲート構造２５の内方部に電気的に接続されている。
　具体的には、第１ライン部１０９ａは、複数のゲート開口８７内において複数のゲート接続電極８３に接続され、複数のゲート接続電極８３を介して複数のゲート構造２５の内方部に電気的に接続されている。第１ライン部１０９ａは、この形態では、ゲートパッド１０１の直下に位置する複数のゲート構造２５のうちゲートパッド１０１から露出した部分にも電気的に接続されている。
　第２ライン部１０９ｂは、ゲートパッド１０１に対して第１方向Ｘの他方側（第４側面５Ｄ側）において第２抵抗配線１０６から第２方向Ｙに延びるライン状に引き出されている。第２ライン部１０９ｂは、平面視において複数のゲート構造２５の内方部および複数のソース構造３０の内方部に交差（具体的には直交）している。第２ライン部１０９ｂは、層間膜８６の上から複数のゲート開口８７内に入り込み、複数のゲート開口８７内において複数のゲート構造２５の内方部に電気的に接続されている。
　具体的には、第２ライン部１０９ｂは、複数のゲート開口８７内において複数のゲート接続電極８３に接続され、複数のゲート接続電極８３を介して複数のゲート構造２５の内方部に電気的に接続されている。第２ライン部１０９ｂは、この形態では、ゲートパッド１０１の直下に位置する複数のゲート構造２５のうちゲートパッド１０１から露出した部分にも電気的に接続されている。
　第３ライン部１０９ｃは、ゲートパッド１０１に対して第２方向Ｙの他方側（第２側面５Ｂ側）において第１方向Ｘに延びるライン状に形成され、第１ライン部１０９ａおよび第２ライン部１０９ｂに接続されている。つまり、第３ライン部１０９ｃ（第３ライン配線１０９）は、第１抵抗配線１０５および第２抵抗配線１０６を電気的に接続させている。第３ライン部１０９ｃは、積層方向に複数のゲート構造２５および複数のソース構造３０に対向している。
　第４ライン配線１１０は、ゲートパッド１０１に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に配置され、ゲートパッド１０１および第２接続面１０Ｂの間の領域を第２方向Ｙに沿ってライン状に延びている。具体的には、第４ライン配線１１０は、第３ライン配線１０９（第３ライン部１０９ｃ）から活性領域１２の内方部に向けて引き出され、第１抵抗配線１０５、第２抵抗配線１０６および第３ライン配線１０９を介して複数の抵抗構造５０（複数の抵抗膜８５）に電気的に接続されている。
　第４ライン配線１１０は、平面視において複数のゲート構造２５の内方部および複数のソース構造３０の内方部に交差（具体的には直交）している。第４ライン配線１１０は、層間膜８６の上から複数のゲート開口８７内に入り込み、複数のゲート開口８７内において複数のゲート構造２５の内方部に電気的に接続されている。具体的には、第４ライン配線１１０は、複数のゲート開口８７内において複数のゲート接続電極８３に接続され、複数のゲート接続電極８３を介して複数のゲート構造２５の内方部に電気的に接続されている。
　図１４および図１５を参照して、ゲート電極１００は、この形態では、ゲートパッド１０１から間隔を空けて層間膜８６の上に配置されたゲートサブパッド１１１を含む。ゲートサブパッド１１１は、「サブパッド電極」等と称されてもよい。ゲートサブパッド１１１の有無は任意であり、必要に応じて省略されてもよい。
　ゲートサブパッド１１１は、製造工程中にゲート抵抗ＲＧを測定するための電気テスト用のパッド（ダミーパッド）であり、複数の抵抗構造５０（複数の抵抗膜８５）を介してゲートパッド１０１に電気的に接続されている。電気テストでは、ゲートパッド１０１およびゲートサブパッド１１１の間にテスト信号が付与される。
　たとえば、ゲート電位がゲートパッド１０１およびゲートサブパッド１１１のいずれか一方に付与され、グランド電位が他方に付与されてもよい。つまり、ゲートサブパッド１１１は、ゲートパッド１０１とは異なる電位が付与される端子である。ゲートサブパッド１１１は、製造工程後においては開放端子であり、ボンディングワイヤ等の導電接合部材の接続対象から外される。
　たとえば、半導体装置１Ａが半導体パッケージに搭載される場合、ゲートサブパッド１１１の全域は絶縁体（たとえば複数のフィラーおよびマトリクス樹脂を含む封止樹脂）によって直接的にまたは間接的に被覆され、他の構造物から電気的に絶縁される。むろん、ゲートサブパッド１１１は、ボンディングワイヤ等を介して半導体パッケージのリード端子に電気的に接続され、半導体パッケージへの搭載後においてもテスト信号が入力されるように構成されてもよい。
　ゲートサブパッド１１１の配置箇所は任意である。ゲートサブパッド１１１は、平面視において活性面８の中央部を第１方向Ｘに横切る仮想ラインに対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に配置されている。ゲートサブパッド１１１は、この形態では、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ラインに対して第１方向Ｘの一方側または他方側にずれて配置されている。
　ゲートサブパッド１１１は、活性領域１２、第１側端領域１３、第２側端領域１４、第１終端領域１５、第２終端領域１６、第１ダミー領域１８、第２ダミー領域１９および外周領域２０のうちの少なくとも１つの領域の上に配置されていてもよい。ゲートサブパッド１１１は、この形態では、平面視において第１側端領域１３、第２側端領域１４、第１終端領域１５、第２終端領域１６、抵抗領域１７、第１ダミー領域１８および第２ダミー領域１９から間隔を空けて活性領域１２の上に配置されている。
　ゲートサブパッド１１１は、この形態では、ゲートパッド１０１から第１方向Ｘの一方側（第３接続面１０Ｃ側）に間隔を空けて配置され、第１方向Ｘにゲートパッド１０１に対向している。ゲートサブパッド１１１は、ゲートパッド１０１の平面積未満の平面積を有している。ゲートサブパッド１１１は、第２方向Ｙに関して、ゲートパッド１０１よりも幅狭に形成され、ゲート配線１０２（第１抵抗配線１０５）よりも幅広に形成されている。
　ゲートサブパッド１１１は、層間膜８６を挟んで複数のゲート構造２５および複数のソース構造３０に部分的に対向している。ゲートサブパッド１１１は、平面視において複数の側端構造３５の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて配置され、第１方向Ｘに複数の側端構造３５に対向している。ゲートサブパッド１１１は、積層方向に複数の側端構造３５に対向していない。
　ゲートサブパッド１１１は、平面視において複数のゲート構造２５の第１方向Ｘの両端部の位置から活性面８の内方に間隔を空けて配置されている。ゲートサブパッド１１１は、層間膜８６を挟んで複数のゲート構造２５の内方部を被覆し、複数のゲート構造２５の両端部を露出させている。ゲートサブパッド１１１は、層間膜８６を挟んで複数のソース構造３０の内方部を被覆し、複数のソース構造３０の両端部を露出させている。
　ゲートサブパッド１１１は、層間膜８６を挟んでボディ領域２１、ソース領域２２、複数の第１ウェル領域６５、複数の第２ウェル領域６６および複数のコンタクト領域７２に対向している。ゲートサブパッド１１１は、この形態では、ゲート接続電極８３から水平方向に間隔を空けて層間膜８６の上に配置され、積層方向にゲート接続電極８３に対向していない。つまり、ゲートサブパッド１１１は、ゲート構造２５のうちゲート接続電極８３から露出した部分に対向している。
　ゲートサブパッド１１１は、サイドウォール配線８１のオーバラップ部８２から水平方向に間隔を空けて層間膜８６の上に配置され、積層方向にオーバラップ部８２に対向していない。つまり、ゲートサブパッド１１１は、平面視においてサイドウォール配線８１によって取り囲まれた領域の上に配置されている。
　ゲートサブパッド１１１は、この形態では、ゲート配線１０２に接続されている。つまり、ゲートサブパッド１１１は、ゲート配線１０２と同電位に固定され、ゲート配線１０２を介して複数の抵抗構造５０（複数の抵抗膜８５）に電気的に接続されている。ゲート配線１０２の配線抵抗を鑑みると、ゲートサブパッド１１１はゲート配線１０２のうちの抵抗領域１７の近傍に位置する部分に接続されることが好ましい。
　たとえば、ゲートサブパッド１１１は、第１抵抗配線１０５、第２抵抗配線１０６、第１ライン配線１０７の第１延部１０７ａ、第２ライン配線１０８の第３延部１０８ａ、第３ライン配線１０９の第１ライン部１０９ａ、第３ライン配線１０９の第２ライン部１０９ｂ等に接続されることが好ましい。ゲートサブパッド１１１は、この形態では、第３ライン配線１０９（第１ライン部１０９ａ）に接続されている。
　ゲート電極１００は、抵抗膜８５の厚さよりも大きい厚さを有していることが好ましい。ゲート電極１００の厚さは、層間膜８６の厚さよりも大きいことが好ましい。ゲート電極１００の厚さは、０．５μｍ以上１０μｍ以下であってもよい。ゲート電極１００の厚さは、１μｍ以上５μｍ以下であることが好ましい。
　ゲート電極１００は、この形態では、層間膜８６側からこの順に積層された第１電極膜１１２および第２電極膜１１３を含む積層構造を有している。第１電極膜１１２は、バリア電極として形成されている。第１電極膜１１２は、Ｔｉ膜、ＴｉＮ膜およびＷ膜のうちの少なくとも１つを含む。第１電極膜１１２は、この形態では、Ｔｉ膜を含む。
　第２電極膜１１３は、第１電極膜１１２の厚さよりも大きい厚さを有し、ゲート電極１００の本体を形成している。第２電極膜１１３は、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜およびＣｕ合金膜のうちの少なくとも１種を含む。第２電極膜１１３は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。第２電極膜１１３は、この形態では、Ａｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む。
　ゲートパッド１０１の第１電極膜１１２は、パッド本体部１０３において層間膜８６を膜状に被覆し、引き出し部１０４において層間膜８６の上から複数の第１抵抗開口９１内に入り込んでいる。ゲートパッド１０１の第１電極膜１１２は、複数の第１抵抗開口９１の開口壁面を膜状に被覆し、複数の抵抗膜８５を膜状に被覆している。
　ゲートパッド１０１の第２電極膜１１３は、パッド本体部１０３において第１電極膜１１２を膜状に被覆し、第１電極膜１１２を挟んで層間膜８６に対向している。ゲートパッド１０１の第２電極膜１１３は、引き出し部１０４において第１電極膜１１２を膜状に被覆し、複数の第１抵抗開口９１を埋め戻している。ゲートパッド１０１の第２電極膜１１３は、複数の第１抵抗開口９１内において第１電極膜１１２を介して抵抗膜８５に電気的に接続されている。
　ゲート配線１０２の第１電極膜１１２は、層間膜８６を膜状に被覆し、層間膜８６の上から複数のゲート開口８７、複数の第２抵抗開口９２および複数の第３抵抗開口９３に入り込んでいる。ゲート配線１０２の第１電極膜１１２は、複数のゲート開口８７の開口壁面を膜状に被覆し、複数のゲート接続電極８３を膜状に被覆している。ゲート配線１０２の第１電極膜１１２は、複数の第２抵抗開口９２の開口壁面および複数の第３抵抗開口９３の開口壁面を膜状に被覆し、複数の抵抗膜８５を膜状に被覆している。
　ゲート配線１０２の第２電極膜１１３は、ゲート配線１０２の第１電極膜１１２を挟んで複数のゲート開口８７、複数の第２抵抗開口９２および複数の第３抵抗開口９３を埋め戻し、層間膜８６の上において第１電極膜１１２を膜状に被覆している。ゲート配線１０２の第２電極膜１１３は、第１電極膜１１２を介して複数のゲート接続電極８３および複数の抵抗膜８５に電気的に接続されている。
　半導体装置１Ａは、ゲート電極１００から間隔を空けて層間膜８６の上に配置されたソース電極１２０を含む。ソース電極１２０は、抵抗膜８５の抵抗値よりも低い抵抗値を有している。ソース電極１２０は、この形態では、少なくとも１つ（この形態では複数）のソースパッド１２１およびソース配線１２２を含む。ソースパッド１２１は「低電位パッド電極」、「ソースパッド電極」等と称されてもよい。ソース配線１２２は「低電位配線電極」、「ソース配線電極」等と称されてもよい。
　ソースパッド１２１は、第１ソースパッド１２１Ａおよび第２ソースパッド１２１Ｂを含む。第１ソースパッド１２１Ａは、層間膜８６のうち活性領域１２を被覆する部分の上において、第１方向Ｘの一方側の領域に配置されている。具体的には、第１ソースパッド１２１Ａは、第１ライン配線１０７、第３ライン配線１０９および第４ライン配線１１０によって区画された領域に配置されている。
　第１ソースパッド１２１Ａは、抵抗領域１７の平面積よりも大きく、活性領域１２の平面積よりも小さい平面積を有している。第１ソースパッド１２１Ａの平面積は、ゲートパッド１０１の平面積よりも大きい。活性面８（第１主面３）に占める第１ソースパッド１２１Ａの割合は、２５％以上５０％以下であることが好ましい。
　第１ソースパッド１２１Ａは、平面視において第１側端領域１３から間隔を空けて活性領域１２の上に配置されている。つまり、第１ソースパッド１２１Ａは、平面視において複数の側端構造３５の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて配置され、第１方向Ｘに複数の側端構造３５に対向している。第１ソースパッド１２１Ａは、積層方向に複数の側端構造３５に対向していない。
　第１ソースパッド１２１Ａは、層間膜８６を挟んで複数のゲート構造２５および複数のソース構造３０に部分的に対向している。第１ソースパッド１２１Ａは、平面視において複数のゲート構造２５の第１方向Ｘの両端部の位置から活性面８の内方に間隔を空けて配置されている。
　第１ソースパッド１２１Ａは、層間膜８６を挟んで複数のゲート構造２５の内方部を被覆し、複数のゲート構造２５の両端部を露出させている。第１ソースパッド１２１Ａは、層間膜８６を挟んで複数のソース構造３０の内方部を被覆し、複数のソース構造３０の両端部を露出させている。
　第１ソースパッド１２１Ａは、層間膜８６の上から複数のソース開口８８に入り込み、複数のソース開口８８内において複数のソース構造３０、ソース領域２２および複数のコンタクト領域７２に電気的に接続されている。
　第１ソースパッド１２１Ａは、この形態では、第１パッド部１２１ａおよび第２パッド部１２１ｂを含む。第１パッド部１２１ａには、外部からメインソース用のソース電位が付与されてもよい。第２パッド部１２１ｂには、外部からソースセンス用のソース電位が付与されてもよい。むろん、第２パッド部１２１ｂには、メインソース用のソース電位が付与されてもよい。
　第１パッド部１２１ａは、ゲートパッド１０１に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に位置し、第２方向Ｙにゲートパッド１０１に対向している。第２パッド部１２１ｂは、ゲートパッド１０１に対して第１方向Ｘの一方側（第３側面５Ｃ側）の領域に位置し、第１方向Ｘにゲートパッド１０１に対向している。
　具体的には、第２パッド部１２１ｂは、ゲート配線１０２の一部（第３ライン配線１０９）を挟んで第１方向Ｘにゲートパッド１０１に対向している。第２パッド部１２１ｂは、平面視において第１方向Ｘに少なくとも１つの抵抗構造５０（少なくとも１つの抵抗膜８５）に対向していてもよい。
　第２パッド部１２１ｂは、この形態では、平面視においてゲートサブパッド１１１を挟んでゲートパッド１０１に対向している。第２パッド部１２１ｂのうちゲートサブパッド１１１に沿う部分は、平面視においてゲートサブパッド１１１に沿って四角形状に窪んでいる。
　第２パッド部１２１ｂは、活性領域１２から第１ダミー領域１８に引き出され、少なくとも１つの第１ダミー構造５５を被覆していてもよい。むろん、第２パッド部１２１ｂは、少なくとも１つの第２ダミー構造６０を被覆していてもよい。
　第２パッド部１２１ｂは、この形態では、少なくとも１つ（この形態では複数）のソース開口８８を介して、ゲートパッド１０１の直下に配置された少なくとも１つ（この形態では複数）のソース構造３０のうちゲートパッド１０１から露出した部分に接続されている。第２パッド部１２１ｂは、ゲートパッド１０１の直下に配置された複数のソース構造３０に沿うソース領域２２およびコンタクト領域７２にも接続されている。
　第２ソースパッド１２１Ｂは、層間膜８６のうち活性領域１２を被覆する部分の上において、第１方向Ｘの他方側の領域に配置されている。具体的には、第２ソースパッド１２１Ｂは、第２ライン配線１０８、第３ライン配線１０９および第４ライン配線１１０によって区画された領域に配置され、第１方向Ｘに第１ソースパッド１２１Ａに対向している。
　第２ソースパッド１２１Ｂは、抵抗領域１７の平面積よりも大きく、活性領域１２の平面積よりも小さい平面積を有している。第２ソースパッド１２１Ｂの平面積は、ゲートパッド１０１の平面積よりも大きい。活性面８（第１主面３）に占める第２ソースパッド１２１Ｂの割合は、２５％以上５０％以下であることが好ましい。
　第２ソースパッド１２１Ｂは、平面視において第２側端領域１４から間隔を空けて活性領域１２の上に配置されている。つまり、第２ソースパッド１２１Ｂは、平面視において複数の側端構造３５の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて配置され、第１方向Ｘに複数の側端構造３５に対向している。第２ソースパッド１２１Ｂは、積層方向に複数の側端構造３５に対向していない。
　第２ソースパッド１２１Ｂは、層間膜８６を挟んで複数のゲート構造２５および複数のソース構造３０に部分的に対向している。第２ソースパッド１２１Ｂは、平面視において複数のゲート構造２５の第１方向Ｘの両端部の位置から活性面８の内方に間隔を空けて配置されている。
　第２ソースパッド１２１Ｂは、層間膜８６を挟んで複数のゲート構造２５の内方部を被覆し、複数のゲート構造２５の両端部を露出させている。第２ソースパッド１２１Ｂは、層間膜８６を挟んで複数のソース構造３０の内方部を被覆し、複数のソース構造３０の両端部を露出させている。
　第２ソースパッド１２１Ｂは、層間膜８６の上から複数のソース開口８８に入り込み、複数のソース開口８８内において複数のソース構造３０、ソース領域２２および複数のコンタクト領域７２に電気的に接続されている。
　第２ソースパッド１２１Ｂは、この形態では、第３パッド部１２１ｃおよび第４パッド部１２１ｄを含む。第３パッド部１２１ｃには、外部からメインソース用のソース電位が付与されてもよい。第４パッド部１２１ｄには、外部からソースセンス用のソース電位が付与されてもよい。むろん、第４パッド部１２１ｄには、メインソース用のソース電位が付与されてもよい。
　第３パッド部１２１ｃは、ゲートパッド１０１に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に位置し、第１方向Ｘに第１パッド部１２１ａに対向し、第２方向Ｙにゲートパッド１０１に対向している。第４パッド部１２１ｄは、ゲートパッド１０１に対して第１方向Ｘの他方側（第４側面５Ｄ側）の領域に位置し、第１方向Ｘにゲートパッド１０１を挟んで第２パッド部１２１ｂに対向している。
　具体的には、第４パッド部１２１ｄは、ゲート配線１０２の一部（第３ライン配線１０９）を挟んで第１方向Ｘにゲートパッド１０１に対向している。第４パッド部１２１ｄは、平面視において第１方向Ｘに少なくとも１つの抵抗構造５０（少なくとも１つの抵抗膜８５）に対向していてもよい。
　第４パッド部１２１ｄは、活性領域１２から第２ダミー領域１９に引き出され、少なくとも１つの第１ダミー構造５５を被覆していてもよい。むろん、第４パッド部１２１ｄは、少なくとも１つの第２ダミー構造６０を被覆していてもよい。
　第４パッド部１２１ｄは、この形態では、少なくとも１つ（この形態では複数）のソース開口８８を介して、ゲートパッド１０１の直下に配置された少なくとも１つ（この形態では複数）のソース構造３０のうちゲートパッド１０１から露出した部分に接続されている。第２ソースパッド１２１Ｂは、ゲートパッド１０１の直下に配置された複数のソース構造３０に沿うソース領域２２およびコンタクト領域７２にも接続されている。
　ソース配線１２２は、ソースパッド１２１に付与されたソース電位を他の領域に伝達する。ソース配線１２２は、この形態では、ゲート配線１０２よりも外周領域２０側に位置するようにソースパッド１２１から層間膜８６の上に引き出されている。ソース配線１２２は、活性面８側から第１～第４接続面１０Ａ～１０Ｄを通過して外周面９側に引き出されている。
　ソース配線１２２は、第１～第４接続面１０Ａ～１０Ｄに沿って延びる帯状に形成され、層間膜８６を挟んでサイドウォール配線８１に対向している。ソース配線１２２は、この形態では、第１～第４接続面１０Ａ～１０Ｄに沿って延びる環状（具体的には四角環状）に形成されている。
　ソース配線１２２は、活性面８において第１側端領域１３、第２側端領域１４、第１終端領域１５、第２終端領域１６、第１ダミー領域１８および第２ダミー領域１９を被覆し、活性領域１２を取り囲んでいる。つまり、ソース配線１２２は、抵抗膜８５、ゲートパッド１０１、ゲート配線１０２、複数のソースパッド１２１を取り囲んでいる。ソース配線１２２は、抵抗膜８５よりも外周面９側に配置され、第２方向Ｙに抵抗膜８５に対向する部分を有している。
　ソース配線１２２は、外周領域２０において層間膜８６の上からアウター開口８９に入り込み、アウター開口８９内においてアウターコンタクト領域７４およびサイドウォール配線８１に電気的に接続されている。ソースパッド１２１に付与されたソース電位は、ソース配線１２２を介してサイドウォール配線８１に伝達される。サイドウォール配線８１に付与されたソース電位は、外周領域２０から複数のソース構造３０、複数の側端構造３５、複数の終端構造４０、複数の第１ダミー構造５５および複数の第２ダミー構造６０に伝達される。
　ソース電極１２０は、抵抗膜８５の厚さよりも大きい厚さを有していることが好ましい。ソース電極１２０の厚さは、層間膜８６の厚さよりも大きいことが好ましい。ソース電極１２０の厚さは、ゲート電極１００の厚さとほぼ等しいことが好ましい。ソース電極１２０の厚さは、０．５μｍ以上１０μｍ以下であってもよい。ソース電極１２０の厚さは、１μｍ以上５μｍ以下であることが好ましい。
　ソース電極１２０は、この形態では、層間膜８６側からこの順に積層された第１電極膜１２３および第２電極膜１２４を含む積層構造を有している。第１電極膜１２３は、バリア電極として形成されている。第１電極膜１２３は、Ｔｉ膜、ＴｉＮ膜およびＷ膜のうちの少なくとも１つを含む。第１電極膜１２３は、この形態では、Ｔｉ膜を含む。第１電極膜１２３は、ゲート電極１００の第１電極膜１１２とほぼ等しい厚さを有していることが好ましい。
　第２電極膜１２４は、第１電極膜１２３の厚さよりも大きい厚さを有し、ソース電極１２０の本体を形成している。第２電極膜１２４は、ゲート電極１００の第２電極膜１１３とほぼ等しい厚さを有していることが好ましい。第２電極膜１２４は、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜およびＣｕ合金膜のうちの少なくとも１種を含む。
　第２電極膜１２４は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。第２電極膜１２４は、この形態では、Ａｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む。
　半導体装置１Ａは、ゲート電極１００、ソース電極１２０および層間膜８６を選択的に被覆するパッド絶縁膜１３０を含む。ゲート電極１００に関して、パッド絶縁膜１３０は、ゲートパッド１０１の周縁部、ゲートサブパッド１１１の周縁部およびゲート配線１０２の全域を被覆している。
　パッド絶縁膜１３０は、この形態では、ゲートパッド１０１の引き出し部１０４を被覆している。つまり、パッド絶縁膜１３０は、ゲートパッド１０１のうちの複数の抵抗構造５０（複数の抵抗膜８５）に対する接続部（つまり引き出し部１０４）を被覆している。パッド絶縁膜１３０は、第１抵抗配線１０５および第２抵抗配線１０６を被覆している。つまり、パッド絶縁膜１３０は、ゲート配線１０２のうちの複数の抵抗構造５０（複数の抵抗膜８５）に対する接続部（つまり第１抵抗配線１０５および第２抵抗配線１０６）を被覆している。
　パッド絶縁膜１３０は、層間膜８６のうちゲートパッド１０１（引き出し部１０４）およびゲート配線１０２（第１抵抗配線１０５および第２抵抗配線１０６）の間の領域から露出した間隙部を被覆し、当該間隙部を挟んで複数の抵抗構造５０（複数の抵抗膜８５）を被覆している。パッド絶縁膜１３０は、平面視において複数の抵抗構造５０（複数の抵抗膜８５）の全域を被覆していることが好ましい。
　パッド絶縁膜１３０は、ゲートパッド１０１の内方部を露出させるゲートパッド開口１３１、および、ゲートサブパッド１１１の内方部を露出させるゲートサブパッド開口１３２を有している。
　ゲートパッド開口１３１は、平面視において四角形状に形成され、ゲートパッド１０１のパッド本体部１０３を露出させている。ゲートパッド開口１３１は、平面視において四角形状以外の多角形状、円形状等に形成されていてもよい。ゲートサブパッド開口１３２は、平面視において四角形状に形成され、ゲートパッド開口１３１の平面積未満の平面積を有している。ゲートサブパッド開口１３２は、平面視において四角形状以外の多角形状、円形状等に形成されていてもよい。
　ソース電極１２０に関して、パッド絶縁膜１３０は、第１ソースパッド１２１Ａの周縁部、第２ソースパッド１２１Ｂの周縁部およびソース配線１２２の全域を被覆している。パッド絶縁膜１３０は、第１パッド部１２１ａを露出させる第１ソースパッド開口１３３、第２パッド部１２１ｂを露出させる第２ソースパッド開口１３４、第３パッド部１２１ｃを露出させる第３ソースパッド開口１３５、および、第４パッド部１２１ｄを露出させる第４ソースパッド開口１３６を含む。
　第２ソースパッド開口１３４は第１ソースパッド開口１３３から間隔を空けて第２パッド部１２１ｂを露出させ、第４ソースパッド開口１３６は、第３ソースパッド開口１３５から間隔を空けて第４パッド部１２１ｄを露出させている。
　第１～第４ソースパッド開口１３３～１３６は、ゲートサブパッド開口１３２の平面積よりも大きい平面積を有していることが好ましい。第１～第４ソースパッド開口１３３～１３６の平面積は、ゲートパッド開口１３１の平面積よりも大きいことが好ましい。むろん、第２ソースパッド開口１３４の平面積および第４ソースパッド開口１３６の平面積は、ゲートパッド開口１３１の平面積よりも小さくてもよい。
　第２ソースパッド開口１３４の平面積は、第１ソースパッド開口１３３の平面積未満であることが好ましい。第３ソースパッド開口１３５の平面積は、第２ソースパッド開口１３４の平面積よりも大きいことが好ましい。第３ソースパッド開口１３５の平面積は、第１ソースパッド開口１３３の平面積とほぼ等しいことが好ましい。
　第４ソースパッド開口１３６の平面積は、第３ソースパッド開口１３５の平面積未満であることが好ましい。第４ソースパッド開口１３６の平面積は、第２ソースパッド開口１３４の平面積とほぼ等しいことが好ましい。第１～第４ソースパッド開口１３３～１３６は、平面視において四角形状に形成されている。第１～第４ソースパッド開口１３３～１３６は、平面視において四角形状以外の多角形状、円形状等に形成されていてもよい。
　この形態では、第２ソースパッド開口１３４が第１ソースパッド開口１３３から間隔を空けて形成された例が示された。しかし、第２ソースパッド開口１３４は、第１ソースパッド開口１３３に接続され、第１ソースパッド開口１３３と１つのパッド開口を形成していてもよい。同様に、第４ソースパッド開口１３６は、第３ソースパッド開口１３５に接続され、第３ソースパッド開口１３５と１つのパッド開口を形成していてもよい。
　パッド絶縁膜１３０は、外周領域２０において層間膜８６を挟んでアウターウェル領域７３、アウターコンタクト領域７４および複数のフィールド領域７５を被覆している。パッド絶縁膜１３０は、第１～第４接続面１０Ａ～１０Ｄにおいて層間膜８６およびソース配線１２２を挟んでサイドウォール配線８１を被覆している。
　パッド絶縁膜１３０は、外周領域２０においてチップ２の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、チップ２の周縁との間でダイシングストリート１３７を区画している。ダイシングストリート１３７は、平面視においてチップ２の周縁に沿って延びる帯状に形成されている。ダイシングストリート１３７は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。ダイシングストリート１３７は、この形態では、層間膜８６を露出させている。
　むろん、主面絶縁膜８０および層間膜８６が外周面９を露出させている場合、ダイシングストリート１３７は、外周面９を露出させていてもよい。ダイシングストリート１３７は、１μｍ以上２００μｍ以下の幅を有していてもよい。ダイシングストリート１３７の幅は、ダイシングストリート１３７の延在方向に直交する方向の幅である。ダイシングストリート１３７の幅は、５μｍ以上５０μｍ以下であることが好ましい。
　パッド絶縁膜１３０は、ゲート電極１００の厚さおよびソース電極１２０の厚さよりも大きい厚さを有していることが好ましい。パッド絶縁膜１３０の厚さは、ゲート電極１００の厚さおよびソース電極１２０の厚さの総厚さよりも大きいことが好ましい。パッド絶縁膜１３０の厚さは、チップ２の厚さ未満であることが好ましい。パッド絶縁膜１３０の厚さは、３μｍ以上３５μｍ以下であってもよい。パッド絶縁膜１３０の厚さは、２５μｍ以下であることが好ましい。
　パッド絶縁膜１３０は、この形態では、チップ２側（層間膜８６側）からこの順に積層された無機絶縁膜１４１および有機絶縁膜１４２を含む積層構造を有している。パッド絶縁膜１３０は、無機絶縁膜１４１および有機絶縁膜１４２のうちの少なくとも１つを含んでいればよく、必ずしも無機絶縁膜１４１および有機絶縁膜１４２を同時に含む必要はない。
　無機絶縁膜１４１は、ゲート電極１００、ソース電極１２０および層間膜８６を選択的に被覆し、ゲートパッド開口１３１の一部、ゲートサブパッド開口１３２の一部、第１ソースパッド開口１３３の一部、第２ソースパッド開口１３４の一部、第３ソースパッド開口１３５の一部、第４ソースパッド開口１３６の一部およびダイシングストリート１３７の一部を区画している。
　無機絶縁膜１４１は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。無機絶縁膜１４１は、層間膜８６とは異なる絶縁材料を含むことが好ましい。無機絶縁膜１４１は、窒化シリコン膜を含むことが好ましい。無機絶縁膜１４１は、層間膜８６の厚さ未満の厚さを有していることが好ましい。無機絶縁膜１４１の厚さは、０．１μｍ以上５μｍ以下であってもよい。
　有機絶縁膜１４２は、無機絶縁膜１４１を選択的に被覆し、ゲートパッド開口１３１の一部、ゲートサブパッド開口１３２の一部、第１ソースパッド開口１３３の一部、第２ソースパッド開口１３４の一部、第３ソースパッド開口１３５の一部、第４ソースパッド開口１３６の一部およびダイシングストリート１３７の一部を区画している。
　有機絶縁膜１４２は、ゲートパッド開口１３１の壁面において無機絶縁膜１４１を露出させていてもよい。有機絶縁膜１４２は、ゲートサブパッド開口１３２の壁面において無機絶縁膜１４１を露出させていてもよい。有機絶縁膜１４２は、第１ソースパッド開口１３３の壁面において無機絶縁膜１４１を露出させていてもよい。有機絶縁膜１４２は、第２ソースパッド開口１３４の壁面において無機絶縁膜１４１を露出させていてもよい。
　有機絶縁膜１４２は、第３ソースパッド開口１３５の壁面において無機絶縁膜１４１を露出させていてもよい。有機絶縁膜１４２は、第４ソースパッド開口１３６の壁面において無機絶縁膜１４１を露出させていてもよい。有機絶縁膜１４２は、ダイシングストリート１３７の壁面において無機絶縁膜１４１を露出させていてもよい。むろん、有機絶縁膜１４２は、無機絶縁膜１４１を露出させないように無機絶縁膜１４１の全域を被覆していてもよい。
　有機絶縁膜１４２は、熱硬化性樹脂以外の樹脂膜からなることが好ましい。有機絶縁膜１４２は、透光性樹脂または透明樹脂からなっていてもよい。有機絶縁膜１４２は、ネガティブタイプまたはポジティブタイプの感光性樹脂膜からなっていてもよい。有機絶縁膜１４２は、ポリイミド膜、ポリアミド膜またはポリベンゾオキサゾール膜からなることが好ましい。
　有機絶縁膜１４２は、無機絶縁膜１４１の厚さよりも大きい厚さを有していることが好ましい。有機絶縁膜１４２の厚さは、層間膜８６の厚さよりも大きいことが好ましい。有機絶縁膜１４２の厚さは、ゲート電極１００の厚さおよびソース電極１２０の厚さよりも大きいことが特に好ましい。有機絶縁膜１４２の厚さは、３μｍ以上３０μｍ以下であってもよい。有機絶縁膜１４２の厚さは、２０μｍ以下であることが好ましい。
　半導体装置１Ａは、第２主面４を被覆するドレイン電極１４５を含む。ドレイン電極１４５は「ドレインパッド」、「ドレインパッド電極」、「高電位パッド電極」等と称されてもよい。ドレイン電極１４５は、第２主面４から露出した第２半導体領域７とオーミック接触を形成している。ドレイン電極１４５は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。ドレイン電極１４５は、チップ２の周縁部を部分的に露出させるように第２主面４を被覆していてもよい。
　ソース電極１２０およびドレイン電極１４５の間（第１主面３および第２主面４の間）に印加可能なブレークダウン電圧は、５００Ｖ以上であってもよい。ブレークダウン電圧は、６００Ｖ以上であってもよい。ブレークダウン電圧は、１０００Ｖ以上であってもよい。ブレークダウン電圧は、３０００Ｖ以上であってもよい。ブレークダウン電圧は、５０００Ｖ以下であってもよい。むろん、ブレークダウン電圧は、３０００Ｖ以下であってもよい。
　図３０は、ゲート抵抗ＲＧの電気的構成を示す回路図である。図３０に示されるように、ゲート配線１０２は、ゲート抵抗ＲＧを介してゲートパッド１０１に電気的に接続されている。ゲート抵抗ＲＧは、第１並列抵抗回路ＲＣ１および第２並列抵抗回路ＲＣ２の並列回路によって構成されている。
　第１並列抵抗回路ＲＣ１は、ゲートパッド１０１および第１抵抗配線１０５の間に電気的に介在され、並列接続された複数の第１抵抗要素Ｒ１によって構成されている。複数の第１抵抗要素Ｒ１は、ゲートパッド１０１および第１抵抗配線１０５の間の領域において、複数の抵抗構造５０（各抵抗膜８５）のうち第１抵抗開口９１および第２抵抗開口９２の間に位置する部分によって形成される。つまり、複数の第１抵抗要素Ｒ１は、複数の抵抗構造５０の一部および複数の抵抗膜８５の一部を含む積層構造をそれぞれ有している。
　複数の第１抵抗要素Ｒ１は、互いに等しい抵抗値を有していてもよいし、互いに異なる抵抗値を有していてもよい。各第１抵抗要素Ｒ１の抵抗値は、第１抵抗開口９１および第２抵抗開口９２の間の距離を調節することによっても調整可能である。
　第２並列抵抗回路ＲＣ２は、ゲートパッド１０１および第１抵抗配線１０５の間に電気的に介在され、並列接続された複数の第２抵抗要素Ｒ２によって構成されている。複数の第２抵抗要素Ｒ２は、ゲートパッド１０１および第１抵抗配線１０５の間の領域において、複数の抵抗構造５０（各抵抗膜８５）のうち第１抵抗開口９１および第３抵抗開口９３の間に位置する部分によって形成される。つまり、複数の第２抵抗要素Ｒ２は、複数の抵抗構造５０の一部および複数の抵抗膜８５の一部を含む積層構造をそれぞれ有している。
　複数の第２抵抗要素Ｒ２は、互いに等しい抵抗値を有していてもよいし、互いに異なる抵抗値を有していてもよい。複数の第２抵抗要素Ｒ２は、複数の第１抵抗要素Ｒ１と等しい抵抗値を有していてもよいし、複数の第１抵抗要素Ｒ１とは異なる抵抗値を有していてもよい。各第２抵抗要素Ｒ２の抵抗値は、第１抵抗開口９１および第３抵抗開口９３の間の距離を調節することによっても調整可能である。
　ゲート抵抗ＲＧの抵抗値は、第１並列抵抗回路ＲＣ１および第２並列抵抗回路ＲＣ２の合成抵抗によって定まる。第１並列抵抗回路ＲＣ１の抵抗値は、複数の第１抵抗要素Ｒ１の合成抵抗によって定まる。第２並列抵抗回路ＲＣ２の抵抗値は、複数の第２抵抗要素Ｒ２の合成抵抗によって定まる。
　ゲート抵抗ＲＧは、必ずしも第１並列抵抗回路ＲＣ１および第２並列抵抗回路ＲＣ２の双方を同時に有している必要はなく、第１並列抵抗回路ＲＣ１および第２並列抵抗回路ＲＣ２のいずれか一方のみによって構成されていてもよい。このような形態は、第２抵抗開口９２および第３抵抗開口９３の有無や、第１抵抗配線１０５および第２抵抗配線１０６の有無をレイアウトレベルで調節することによって実現される。
　たとえば、ゲート抵抗ＲＧが第２並列抵抗回路ＲＣ２のみからなる場合には、第２抵抗開口９２および第１抵抗配線１０５のいずれか一方または双方を取り除き、ゲート配線１０２を複数の抵抗構造５０（複数の抵抗膜８５）の一端部から電気的に切り離せばよい。第２抵抗開口９２のみを取り除いた場合、第１抵抗配線１０５はダミー配線となる。
　同様に、ゲート抵抗ＲＧが第１並列抵抗回路ＲＣ１のみからなる場合には、第３抵抗開口９３および第２抵抗配線１０６のいずれか一方または双方を取り除き、ゲート配線１０２を複数の抵抗構造５０（複数の抵抗膜８５）の他端部から電気的に切り離せばよい。第３抵抗開口９３のみを取り除いた場合、第２抵抗配線１０６はダミー配線となる。
　ゲート抵抗ＲＧは、スイッチング動作時におけるスイッチング速度を遅延させて、サージ電流を抑制する。つまり、ゲート抵抗ＲＧは、サージ電流に起因するノイズを抑制する。ゲート抵抗ＲＧは、第１主面３（活性面８）に形成されているため、半導体装置１Ａに外付け接続されない。したがって、回路基板に実装される部品点数が削減される。
　ゲート抵抗ＲＧはチップ２の厚さ方向に組み込まれた複数の抵抗構造５０を含むため、第１主面３に対するゲート抵抗ＲＧの専有面積は限定的になる。したがって、ゲート抵抗ＲＧの導入に起因する活性領域１２の面積の縮小は抑制される。特に、ゲート抵抗ＲＧは活性領域１２および第１終端領域１５の間の領域に配置されているため、活性領域１２の面積の縮小が適切に抑制される。
　抵抗領域１７に配置された複数の抵抗構造５０は、活性領域１２に配置された複数のゲート構造２５と同様の構成を有し、ゲート電位によって制御される。抵抗領域１７に配置された複数の第１ダミー構造５５は、活性領域１２に配置された複数のソース構造３０と同様の構成を有し、ソース電位によって制御される。したがって、抵抗領域１７内の電界分布は、活性領域１２内の電界分布と同様になる。これにより、抵抗領域１７のレイアウトに起因する耐圧低下が抑制される。
　第１ダミー領域１８（第２ダミー領域１９）に配置された複数の第１ダミー構造５５および複数の第２ダミー構造６０は、活性領域１２および第１側端領域１３（第２側端領域１４）に配置された複数のソース構造３０および複数の側端構造３５と同様の構成を有し、ソース電位によって制御される。
　したがって、第１ダミー領域１８内の電界分布は、活性領域１２および第１側端領域１３内の電界分布と同様になる。これにより、第１ダミー領域１８（第２ダミー領域１９）のレイアウトに起因する耐圧低下が抑制される。第１ダミー領域１８（第２ダミー領域１９）は、活性領域１２および第１終端領域１５の間の領域における電界分布の偏りも抑制する。
　ゲートパッド１０１（ゲートサブパッド１１１）の直下に位置する複数のゲート構造２５は、ゲートパッド１０１の直下外に位置する複数のゲート構造２５と同様の構成を有し、ゲート電位によって制御される。ゲートパッド１０１の直下に位置する複数のソース構造３０は、ゲートパッド１０１の直下外に位置する複数のソース構造３０と同様の構成を有し、ソース電位によって制御される。
　したがって、チップ２内部におけるゲートパッド１０１（ゲートサブパッド１１１）の直下の電界分布は、チップ２内部におけるゲートパッド１０１の直下外の領域の電界分布と同様になる。したがって、ゲートパッド１０１のレイアウトに起因する耐圧低下が抑制される。
　以上、半導体装置１Ａは、チップ２、トレンチ電極型の抵抗構造５０および抵抗膜８５を含む。チップ２は、第１主面３を有している。抵抗構造５０は、第１主面３に形成されている。抵抗膜８５は、抵抗構造５０を単一の被覆対象として被覆し、抵抗構造５０に電気的に接続されている。
　この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１Ａを提供できる。特に、この構成によれば、抵抗膜８５が抵抗構造５０に対して１対１の対応関係で設けられるため、抵抗膜８５を抵抗構造５０以外の構造物から電気的に切り離すことができる。これにより、抵抗膜８５から電気的に切り離して他の構造物を設計できる。よって、抵抗膜８５の電気的特性が他の構造物に起因して変動することが抑制され、他の構造物の電気的特性が抵抗膜８５に起因して変動することが抑制される。
　別視点において、半導体装置１Ａは、チップ２、トレンチ電極型の抵抗構造５０、トレンチ電極型の第１ダミー構造５５（電極構造）を含む。チップ２は、第１主面３を有している。抵抗構造５０は、第１主面３に形成されている。第１ダミー構造５５は、抵抗構造５０とは異なる電位が付与される構造物であり、抵抗構造５０に隣り合うように第１主面３に形成されている。
　この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１Ａを提供できる。たとえば、抵抗構造５０よりも深い第１ダミー構造５５を形成し、当該第１ダミー構造５５を別の抵抗構造５０として利用することも考えられる。この場合、第１ダミー構造５５は抵抗構造５０として機能することから、第１ダミー構造５５に対しては抵抗構造５０に対する信頼性と同レベルの信頼性が要求される。
　一般的に、比較的深いトレンチ構造のプロセス難易度は、比較的浅いトレンチ構造のプロセス難易度よりも高い。そのため、比較的深い第１ダミー構造５５に対して生じ得るプロセス誤差は、比較的浅い抵抗構造５０に生じ得るプロセス誤差よりも大きい。抵抗構造５０に生じ得るプロセス誤差としては、第５トレンチ５１の深さや第５絶縁膜５２の膜厚等に生じ得るプロセス誤差が例示される。第１ダミー構造５５に生じ得るプロセス誤差としては、第６トレンチ５６の深さや第６絶縁膜５７の膜厚等に生じ得るプロセス誤差が例示される。
　したがって、第１ダミー構造５５を別の抵抗構造５０として利用した場合、第１ダミー構造５５の電気的特性がプロセス誤差に起因して抵抗構造５０の電気的特性よりも劣る可能性が生じる。このような問題は、第１ダミー構造５５に対して厳密なプロセス条件を課すことによって解消できるかもしれない。しかし、このような設計変更は、プロセス難易度をさらに高めるため、コスト負担の増大につながる。
　この点、別視点に係る構成によれば、第１ダミー構造５５が抵抗構造５０から電気的に切り離されている。これにより、第１ダミー構造５５から切り離して抵抗構造５０を設計でき、抵抗構造５０から切り離して第１ダミー構造５５を設計できる。よって、第１ダミー構造５５に起因する抵抗構造５０の信頼性の低下を抑制でき、抵抗構造５０に起因する第１ダミー構造５５の信頼性の低下を抑制できる。
　別視点において、半導体装置１Ａは、チップ２、トレンチ電極型の抵抗構造５０、トレンチ電極型の第１ダミー構造５５（第１電極構造）およびトレンチ電極型の第２ダミー構造６０（第２電極構造）を含む。チップ２は、第１主面３を有している。抵抗構造５０は、第１主面３に形成されている。
　第１ダミー構造５５は、抵抗構造５０とは異なる電位が付与される構造物であり、抵抗構造５０から一方方向（第２方向Ｙ）に間隔を空けて第１主面３に形成されている。第２ダミー構造６０は、抵抗構造５０とは異なる電位が付与される構造物であり、抵抗構造５０から一方方向（第２方向Ｙ）に直行する直行方向（第１方向Ｘ）に間隔を空けて第１主面３に形成されている。
　この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１Ａを提供できる。特に、この構成によれば、第１ダミー構造５５および第２ダミー構造６０が抵抗構造５０から電気的に切り離されている。これにより、第１ダミー構造５５および第２ダミー構造６０から切り離して抵抗構造５０を設計でき、抵抗構造５０から切り離して第１ダミー構造５５および第２ダミー構造６０を設計できる。第１ダミー構造５５および第２ダミー構造６０に起因する抵抗構造５０の信頼性の低下を抑制でき、抵抗構造５０に起因する第１ダミー構造５５および第２ダミー構造６０の信頼性の低下を抑制できる。
　別視点において、半導体装置１Ａは、チップ２、活性台地１１（メサ部）および抵抗膜８５を含む。チップ２は、第１主面３を有している。活性台地１１は、活性面８（第１面部）、外周面９（第２面部）および第１～第４接続面１０Ａ～１０Ｄ（接続面部）によって第１主面３に区画されている。活性面８は、第１主面３の内方に位置している。外周面９は、活性面８外において厚さ方向に窪んでいる。第１～第４接続面１０Ａ～１０Ｄは、活性面８および外周面９を接続している。抵抗膜８５は、活性面８の上に配置されている。
　この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１Ａを提供できる。特に、この構成によれば、活性面８の上に抵抗膜８５が配置されているため、外周面９側の電気的特性やレイアウトが抵抗膜８５によって制限されることを抑制できる。
　別視点において、半導体装置１Ａは、チップ２、活性台地１１（メサ部）およびトレンチ電極型の抵抗構造５０を含む。チップ２は、第１主面３を有している。活性台地１１は、活性面８（第１面部）、外周面９（第２面部）および第１～第４接続面１０Ａ～１０Ｄ（接続面部）によって第１主面３に区画されている。活性面８は、第１主面３の内方に位置している。外周面９は、活性面８外において厚さ方向に窪んでいる。第１～第４接続面１０Ａ～１０Ｄは、活性面８および外周面９を接続している。抵抗構造５０は、活性面８に形成されている。
　この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１Ａを提供できる。特に、この構成によれば、活性面８に抵抗構造５０が形成されているため、外周面９側の電気的特性やレイアウトが抵抗構造５０によって制限されることを抑制できる。
　半導体装置１Ａに係るレイアウトは、とりわけ、ＳｉＣ単結晶を含むチップ２が採用される場合において有効である。半導体装置１Ａに係るレイアウトは、ＳｉＣ半導体装置（ワイドバンドギャップ半導体装置）における抵抗に付随したデザインに対して種々の観点から電気的特性の向上に寄与する種々の着想を提供する。以下、抵抗領域１７等の他のレイアウト例が示される。
　図３１は、第２レイアウト例に係る抵抗領域１７を示す拡大平面図である。図３２は、抵抗領域１７の内方部のレイアウト例を示す拡大平面図である。図３３は、図３２に示すXXXIII-XXXIII線に沿う断面図である。図３４は、図３２に示すXXXIV-XXXIV線に沿う断面図である。図３５は、図３２に示すXXXV-XXXV線に沿う断面図である。
　前述の第１レイアウト例に係る抵抗領域１７では、１つの抵抗構造５０に対して１対１の対応関係で１つの抵抗膜８５が設けられていた。これに対して、第２レイアウト例に係る抵抗領域１７では、１つの抵抗構造５０に対して１対多の対応関係で複数の抵抗膜８５が設けられている。
　具体的には、複数の抵抗膜８５は、複数の第１抵抗膜１５１、複数の第２抵抗膜１５２および複数の第３抵抗膜１５３を含む。複数の第１抵抗膜１５１は、対応する１つの抵抗構造５０の内方側の領域を単一の被覆対象として膜状に被覆している。換言すると、各第１抵抗膜１５１は、各抵抗構造５０の内方部に対して１対１の対応関係で設けられ、対応する１つの抵抗構造５０に電気的に接続されている。
　複数の第１抵抗膜１５１は、対応する抵抗構造５０の両端部から内方に間隔を空けて対応する抵抗構造５０の内方部を被覆している。複数の第１抵抗膜１５１は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに互いに対向している。つまり、複数の第１抵抗膜１５１は、平面視において複数の抵抗構造５０に沿って延びるストライプ状に配列されている。
　複数の第１抵抗膜１５１は、被覆対象外の抵抗構造５０から第２方向Ｙに間隔を空けて配置され、被覆対象外の抵抗構造５０を露出させている。複数の第１抵抗膜１５１は、複数の第１ダミー構造５５から第２方向Ｙに間隔を空けて配置され、複数の第１ダミー構造５５を露出させている。つまり、複数の第１抵抗膜１５１は、平面視において第２方向Ｙに複数の第１ダミー構造５５と交互に配列されている。
　複数の第１抵抗膜１５１は、複数の第２ダミー構造６０から第１方向Ｘに間隔を空けて配置され、複数の第２ダミー構造６０を露出させている。つまり、複数の第１抵抗膜１５１は、平面視において第１方向Ｘに複数の第２ダミー構造６０に対向し、平面視において第２方向Ｙに複数の第２ダミー構造６０に対向していない。
　複数の第２抵抗膜１５２は、複数の第１抵抗膜１５１から第１方向Ｘの一方側に間隔を空けて対応する１つの抵抗構造５０の一端側の領域を単一の被覆対象として膜状に被覆している。換言すると、各第２抵抗膜１５２は、各抵抗構造５０の一端部に対して１対１の対応関係で設けられ、対応する１つの抵抗構造５０に電気的に接続されている。
　複数の第２抵抗膜１５２は、複数の第１抵抗膜１５１との間の領域から対応する第５埋設電極５３の一部を露出させている。複数の第２抵抗膜１５２は、この形態では、複数の抵抗構造５０の一端部から複数の第１抵抗膜１５１側に間隔を空けて形成され、複数の抵抗構造５０の一端部との間の領域から対応する第５埋設電極５３の一部を露出させている。むろん、複数の第２抵抗膜１５２は、対応する抵抗構造５０の一端部を被覆していてもよい。
　複数の第２抵抗膜１５２は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに互いに対向している。つまり、複数の第２抵抗膜１５２は、平面視において複数の抵抗構造５０に沿って延びるストライプ状に配列されている。
　複数の第２抵抗膜１５２は、被覆対象外の抵抗構造５０から第２方向Ｙに間隔を空けて配置され、被覆対象外の抵抗構造５０を露出させている。複数の第２抵抗膜１５２は、複数の第２ダミー構造６０から第２方向Ｙに間隔を空けて配置され、複数の第２ダミー構造６０を露出させている。つまり、複数の第２抵抗膜１５２は、平面視において第２方向Ｙに複数の第１ダミー構造５５と交互に配列されている。
　複数の第２抵抗膜１５２は、複数の第２ダミー構造６０から第１方向Ｘに間隔を空けて配置され、複数の第２ダミー構造６０を露出させている。つまり、複数の第２抵抗膜１５２は、平面視において第１方向Ｘに複数の第２ダミー構造６０に対向し、平面視において第２方向Ｙに複数の第２ダミー構造６０に対向していない。
　複数の第３抵抗膜１５３は、複数の第１抵抗膜１５１から第１方向Ｘの他方側に間隔を空けて対応する１つの抵抗構造５０の他端側の領域を単一の被覆対象として膜状に被覆している。換言すると、各第３抵抗膜１５３は、各抵抗構造５０の他端部に対して１対１の対応関係で設けられ、対応する１つの抵抗構造５０に電気的に接続されている。
　複数の第３抵抗膜１５３は、複数の第１抵抗膜１５１との間の領域から対応する第５埋設電極５３の一部を露出させている。複数の第３抵抗膜１５３は、この形態では、複数の抵抗構造５０の他端部から複数の第１抵抗膜１５１側に間隔を空けて形成され、複数の抵抗構造５０の他端部との間の領域から対応する第５埋設電極５３の一部を露出させている。むろん、複数の第３抵抗膜１５３は、対応する抵抗構造５０の他端部を被覆していてもよい。
　複数の第３抵抗膜１５３は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに互いに対向している。つまり、複数の第３抵抗膜１５３は、平面視において複数の抵抗構造５０に沿って延びるストライプ状に配列されている。複数の第３抵抗膜１５３は、第１方向Ｘに複数の第１抵抗膜１５１を挟んで複数の第２抵抗膜１５２に対向している。
　複数の第３抵抗膜１５３は、被覆対象外の抵抗構造５０から第２方向Ｙに間隔を空けて配置され、被覆対象外の抵抗構造５０を露出させている。複数の第３抵抗膜１５３は、複数の第２ダミー構造６０から第２方向Ｙに間隔を空けて配置され、複数の第２ダミー構造６０を露出させている。つまり、複数の第３抵抗膜１５３は、平面視において第２方向Ｙに複数の第１ダミー構造５５と交互に配列されている。
　複数の第３抵抗膜１５３は、複数の第２ダミー構造６０から第１方向Ｘに間隔を空けて配置され、複数の第２ダミー構造６０を露出させている。つまり、複数の第３抵抗膜１５３は、平面視において第１方向Ｘに複数の第２ダミー構造６０に対向し、平面視において第２方向Ｙに複数の第２ダミー構造６０に対向していない。
　複数の抵抗膜８５（第１～第３抵抗膜１５１～１５３）は、第１レイアウト例の場合と同様、対応する抵抗構造５０を被覆する部分において第５埋設電極５３に接続され、当該第５埋設電極５３の上から主面絶縁膜８０の上に引き出された部分を有している。つまり、複数の抵抗膜８５は、第２方向Ｙに関して、対応する抵抗構造５０よりも幅広に形成されている。
　複数の抵抗膜８５（第１～第３抵抗膜１５１～１５３）は、対応する第５埋設電極５３と同一の導電材料からなり、当該第５埋設電極５３と一体的に形成されている。つまり、複数の抵抗膜８５は、第５埋設電極５３の一部が抵抗構造５０外の領域（主面絶縁膜８０の上）に膜状に引き出された部分を含む。むろん、複数の抵抗膜８５は、第５埋設電極５３とは別体的に形成されていてもよい。その他、複数の抵抗膜８５（第１～第３抵抗膜１５１～１５３）に係る他の説明は、第１レイアウト例に係る抵抗膜８５の説明が適用される。
　前述の複数の第１抵抗開口９１は、この形態では、１対１の対応関係で複数の第１抵抗膜１５１をそれぞれ露出させている。複数の第２抵抗開口９２は、この形態では、１対１の対応関係で複数の第２抵抗膜１５２をそれぞれ露出させている。複数の第３抵抗開口９３は、この形態では、１対１の対応関係で複数の第３抵抗膜１５３をそれぞれ露出させている。その他の構成は、第１レイアウト例の場合と同様である。
　第２レイアウト例に係るゲート抵抗ＲＧは、第１レイアウト例の場合と同様、第１並列抵抗回路ＲＣ１および第２並列抵抗回路ＲＣ２の並列回路によって構成される（図３０も併せて参照）。
　第２レイアウト例の場合、各第１抵抗要素Ｒ１は、第５埋設電極５３のうち第１抵抗膜１５１および第２抵抗膜１５２の間の領域に位置する部分によって形成される。この構成によれば、各第１抵抗要素Ｒ１の抵抗値は、複数の抵抗膜８５の膜厚に生じるプロセス誤差を受け難い。したがって、各第１抵抗要素Ｒ１の信頼性が向上される。
　同様に、各第２抵抗要素Ｒ２は、第５埋設電極５３のうち第１抵抗膜１５１および第３抵抗膜１５３の間の領域に位置する部分によって形成される。この構成によれば、各第２抵抗要素Ｒ２の抵抗値は、複数の抵抗膜８５の膜厚に生じるプロセス誤差を受け難い。したがって、各第２抵抗要素Ｒ２の信頼性が向上される。
　図３６は、第３レイアウト例に係る抵抗領域１７を示す拡大平面図である。前述の第１レイアウト例に係る抵抗領域１７では、第１並列抵抗回路ＲＣ１および第２並列抵抗回路ＲＣ２を含むゲート抵抗ＲＧが構成されていた。これに対して、第３レイアウト例に係る抵抗領域１７では、３つ以上の並列抵抗回路を含むゲート抵抗ＲＧが構成されている。
　複数の抵抗構造５０および複数の抵抗膜８５のレイアウトは、第１レイアウト例の場合と同様である。前述の複数の抵抗開口９０は、この形態では、複数の第１抵抗開口１５５および複数の第２抵抗開口１５６を含む。複数の第１抵抗開口１５５は、各抵抗構造５０に対して１対多の対応関係で設けられている。つまり、複数の第１抵抗開口１５５が１つの抵抗構造５０に対応して設けられている。
　１つの抵抗構造５０に関して、複数の第１抵抗開口１５５は、第１方向Ｘに間隔を空けて配列され、１つの抵抗膜８５を複数個所から露出させている。複数の抵抗構造５０（抵抗膜８５）に関して、複数の第１抵抗開口１５５は、第２方向Ｙに間隔を空けて一列に配列されている。
　つまり、複数の第１抵抗開口１５５は、全体として、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に形成され、対応する抵抗膜８５の一部をそれぞれ露出させている。各第１抵抗開口１５５の平面形状は任意である。各第１抵抗開口１５５は、平面視において第１方向Ｘに延びる帯状に形成されていてもよい。むろん、各第１抵抗開口１５５は、平面視において四角形状、多角形状、円形状等に形成されていてもよい。
　複数の第２抵抗開口１５６は、複数の第１抵抗開口１５５から間隔を空けて各抵抗構造５０に対して１対多の対応関係で設けられている。つまり、複数の第２抵抗開口１５６が１つの抵抗構造５０に対応して設けられている。
　１つの抵抗構造５０に関して、複数の第２抵抗開口１５６は、第１方向Ｘに複数の第１抵抗開口１５５と交互に配列され、１つの抵抗膜８５を複数個所から露出させている。複数の抵抗構造５０（抵抗膜８５）に関して、複数の第２抵抗開口１５６は、第２方向Ｙに間隔を空けて一列に配列されている。
　つまり、複数の第２抵抗開口１５６は、全体として、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に形成され、対応する抵抗膜８５の一部をそれぞれ露出させている。各第２抵抗開口１５６の平面形状は任意である。各第２抵抗開口１５６は、平面視において第１方向Ｘに延びる帯状に形成されていてもよい。むろん、各第２抵抗開口１５６は、平面視において四角形状、多角形状、円形状等に形成されていてもよい。
　ゲートパッド１０１は、この形態では、パッド本体部１０３および複数の引き出し部１０４を有している。複数の引き出し部１０４は、パッド本体部１０３の抵抗領域１７側の端部において第１方向Ｘに間隔を空けて配列され、パッド本体部１０３から抵抗領域１７上の領域に向けて帯状に引き出され、層間膜８６を挟んで複数の抵抗構造５０を被覆している。
　ゲートパッド１０１は、この形態では、パッド本体部１０３の両端部から引き出された２つの最外の引き出し部１０４、および、パッド本体部１０３の内方部において最外の引き出し部１０４から第１方向Ｘに間隔を空けて引き出された複数の引き出し部１０４を含む。むろん、２つの最外の引き出し部１０４のいずれか一方または双方は、パッド本体部１０３の端部から第１方向Ｘに間隔を空けて形成されていてもよい。
　複数の引き出し部１０４は、パッド本体部１０３のパッド幅ＷＰ未満の引き出し幅ＷＤをそれぞれ有し、第２方向Ｙに延びる帯状に形成されている。複数の引き出し部１０４は、第１抵抗開口１５５の開口幅よりも大きい引き出し幅ＷＤを有していればよく、引き出し幅ＷＤの値は任意である。
　複数の引き出し部１０４は、平面視において複数の第２抵抗開口１５６から間隔を空けて複数の第１抵抗開口１５５を被覆している。複数の引き出し部１０４は、層間膜８６の上から複数の第１抵抗開口１５５に入り込み、複数の第１抵抗開口１５５内において複数の抵抗膜８５に機械的および電気的に接続されている。
　ゲート配線１０２は、この形態では、第１抵抗配線１０５および第２抵抗配線１０６に代えて接続配線部１６０を有している。接続配線部１６０は、平面視においてゲートパッド１０１（複数の引き出し部１０４）に対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に配置され、第２方向Ｙにゲートパッド１０１に対向している。
　つまり、接続配線部１６０は、平面視において抵抗領域１７に対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に配置され、第２方向Ｙに抵抗領域１７に対向する部分を有している。接続配線部１６０は、この形態では、層間膜８６のうち第１終端領域１５を被覆する部分の上に配置され、層間膜８６を挟んで複数の終端構造４０に対向している。
　接続配線部１６０は、配線本体部１６１および複数の引き出し配線部１６２を有している。配線本体部１６１は、平面視において抵抗領域１７（複数の抵抗構造５０）外の領域に配置されている。配線本体部１６１は、この形態では、第１終端領域１５の上に配置され、積層方向に複数の終端構造４０に対向している。
　複数の引き出し配線部１６２は、配線本体部１６１の抵抗領域１７側の端部において第１方向Ｘに間隔を空けて配列され、複数の第１方向Ｘに配線本体部１６１から抵抗領域１７上の領域に向けて引き出されている。これにより、複数の引き出し配線部１６２は、層間膜８６を挟んで複数の抵抗構造５０を被覆している。複数の引き出し配線部１６２は、抵抗領域１７上の領域において第１方向Ｘにゲートパッド１０１の複数の引き出し部１０４と交互に配列されるように引き出されている。
　複数の引き出し配線部１６２は、パッド本体部１０３のパッド幅ＷＰ未満の引き出し幅ＷＤ２をそれぞれ有し、第２方向Ｙに延びる帯状に形成されている。複数の引き出し配線部１６２は、第２抵抗開口１５６の開口幅よりも大きく、隣り合う２つの引き出し部１０４の間の距離よりも小さい引き出し幅ＷＤ２を有していればよく、引き出し幅ＷＤ２の値は任意である。
　複数の引き出し配線部１６２は、層間膜８６の上から複数の第２抵抗開口１５６に入り込み、複数の第２抵抗開口１５６内において複数の抵抗膜８５に機械的および電気的に接続されている。層間膜８６においてゲートパッド１０１およびゲート配線１０２の間の領域には、複数の引き出し部１０４および複数の引き出し配線部１６２によってジグザグ状の間隙部が区画されている。
　パッド絶縁膜１３０は、この形態では、ゲートパッド１０１の複数の引き出し部１０４を被覆し、ゲートパッド１０１のパッド本体部１０３を露出させるゲートパッド開口１３１を有している。つまり、パッド絶縁膜１３０は、複数の引き出し部１０４および層間膜８６を挟んで複数の抵抗構造５０（複数の抵抗膜８５）を被覆している。
　パッド絶縁膜１３０は、ゲート配線１０２の複数の引き出し配線部１６２を被覆し、複数の引き出し配線部１６２および層間膜８６を挟んで複数の抵抗構造５０（複数の抵抗膜８５）を被覆している。パッド絶縁膜１３０は、層間膜８６のうち複数の引き出し部１０４および複数の引き出し配線部１６２の間の領域から露出したジグザグ状の間隙部を被覆し、当該ジグザグ状の間隙部を挟んで複数の抵抗構造５０（複数の抵抗膜８５）を被覆している。パッド絶縁膜１３０は、平面視において複数の抵抗構造５０（複数の抵抗膜８５）の全域を被覆していることが好ましい。
　図３７は、ゲート抵抗ＲＧの電気的構成を示す回路図である。図３７を参照して、ゲート抵抗ＲＧは、この形態では、複数（この形態では８個）の並列抵抗回路ＲＣの並列回路によって構成されている。複数の並列抵抗回路ＲＣは、互いに隣り合う引き出し部１０４および引き出し配線部１６２の間の領域（regions）にそれぞれ電気的に介在され、並列接続された複数（この形態では４つ）の抵抗要素Ｒによってそれぞれ構成されている。
　複数の抵抗要素Ｒは、互いに隣り合う引き出し部１０４および引き出し配線部１６２の間の領域において、複数の抵抗構造５０（各抵抗膜８５）のうち第１抵抗開口１５５および第２抵抗開口１５６の間に位置する部分によってそれぞれ形成される。複数の抵抗要素Ｒは、互いに等しい抵抗値を有していてもよいし、互いに異なる抵抗値を有していてもよい。各抵抗要素Ｒの抵抗値は、隣り合う第１抵抗開口１５５および第２抵抗開口１５６の間の距離を調節することによっても調整可能である。
　ゲート抵抗ＲＧの抵抗値は、複数の並列抵抗回路ＲＣの合成抵抗によって定まる。各並列抵抗回路ＲＣの抵抗値は、複数（この形態では４つ）の抵抗要素Ｒの合成抵抗によって定まる。
　ゲート抵抗ＲＧの抵抗値（合成抵抗）は、並列抵抗回路ＲＣの合成抵抗や並列抵抗回路ＲＣの個数を変更することによって調節可能である。並列抵抗回路ＲＣの抵抗値（合成抵抗）は、抵抗要素Ｒの抵抗値や抵抗要素Ｒの個数を変更することによって調節可能である。このようなゲート抵抗ＲＧは、比較的小さい抵抗値を実現する場合や、比較的小さい値の範囲において抵抗値を精密に調節する場合において有効である。
　並列抵抗回路ＲＣの個数は、１つ以上であればよい。つまり、ゲート抵抗ＲＧは、単一の並列抵抗回路ＲＣによって構成されていてもよい。この場合、単一の並列抵抗回路ＲＣは、１つの引き出し部１０４および１つの引き出し配線部１６２によって構成される。むろん、並列抵抗回路ＲＣは、単一の抵抗要素Ｒによって構成されもよい。
　図３８は、第４レイアウト例に係る抵抗領域１７を示す拡大平面図である。第４レイアウト例に係る抵抗領域１７は、第３レイアウト例に係る抵抗領域１７を変形させたレイアウトを有している。第３レイアウト例に係る抵抗領域１７では、全ての引き出し部１０４が複数の抵抗構造５０（抵抗膜８５）に電気的に接続され、全ての引き出し配線部１６２が複数の抵抗構造５０（抵抗膜８５）に電気的に接続されていた。
　これに対して、第４レイアウト例に係る抵抗領域１７では、複数の第１抵抗開口１５５の一部および複数の第２抵抗開口１５６の一部のいずれか一方または双方（この形態では双方）が選択的に間引かれている。
　すなわち、複数の引き出し部１０４のうちの一部の引き出し部１０４は、複数の第１抵抗開口１５５の一部または全部（この形態では全部）から間隔を空けて層間膜８６を被覆し、複数の抵抗構造５０（抵抗膜８５）の一部または全部（この形態では全部）から電気的に切り離されている。つまり、複数の引き出し部１０４は、複数の抵抗構造５０の一部または全部から電気的に切り離されたダミー引き出し部１０４Ｄを含む。
　同様に、複数の引き出し配線部１６２のうちの一部の引き出し配線部１６２は、複数の第２抵抗開口１５６の一部または全部（この形態では全部）から間隔を空けて層間膜８６を被覆し、複数の抵抗構造５０（抵抗膜８５）の一部または全部（この形態では全部）から電気的に切り離されている。つまり、複数の引き出し配線部１６２は、複数の抵抗構造５０の一部または全部から電気的に切り離されたダミー引き出し配線部１６２Ｄを含む。
　このような構成は、複数の抵抗開口９０の形成工程時に使用されるレジストマスクのレイアウトを変更することによって形成される。この一方、ゲート電極１００等の形成工程に使用されるレジストマスクのレイアウトを変更する必要はない。したがって、第４レイアウト例に係る抵抗領域１７によれば、並列抵抗回路ＲＣの個数を容易に調節できる。
　むろん、第１抵抗開口１５５の個数を調節することによって、並列抵抗回路ＲＣを構成する抵抗要素Ｒの個数が調節されてもよい。また、第２抵抗開口１５６の個数を調節することによって、並列抵抗回路ＲＣを構成する抵抗要素Ｒの個数が調節されてもよい。
　図３９は、第５レイアウト例に係る抵抗領域１７を示す拡大平面図である。第５レイアウト例に係る抵抗領域１７は、第３レイアウト例に係る抵抗領域１７に第２レイアウト例に係る抵抗領域１７の技術的思想を組み合わせたレイアウトを有している。つまり、第５レイアウト例に係る抵抗領域１７では、１つの抵抗構造５０に対して１対多の対応関係で複数の抵抗膜８５が形成されている。
　複数の抵抗膜８５は、この形態では、複数の第１抵抗膜１６５および複数の第２抵抗膜１６６を含む。複数の第１抵抗膜１６５は、各抵抗構造５０に対して１対多の対応関係で設けられ、対応する１つの抵抗構造５０を単一の被覆対象として膜状にそれぞれ被覆している。
　１つの抵抗構造５０に関して、複数の第１抵抗膜１６５は、第５埋設電極５３を部分的に露出させるように第１方向Ｘに間隔を空けて配列され、１つの第５埋設電極５３を複数個所で被覆している。複数の抵抗構造５０に関して、複数の第１抵抗膜１６５は、第２方向Ｙに間隔を空けて一列に配列されている。つまり、複数の第１抵抗膜１６５は、全体として、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に形成され、対応する第５埋設電極５３の一部をそれぞれ被覆している。
　複数の第１抵抗膜１６５は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに互いに対向している。つまり、複数の第１抵抗膜１６５は、平面視において複数の抵抗構造５０に沿って延びるストライプ状に配列されている。
　複数の第１抵抗膜１６５は、被覆対象外の抵抗構造５０から第２方向Ｙに間隔を空けて配置され、被覆対象外の抵抗構造５０を露出させている。複数の第１抵抗膜１６５は、複数の第１ダミー構造５５から第２方向Ｙに間隔を空けて配置され、複数の第１ダミー構造５５を露出させている。つまり、複数の第１抵抗膜１６５は、平面視において第２方向Ｙに複数の第１ダミー構造５５と交互に配列されている。
　複数の第１抵抗膜１６５は、複数の第２ダミー構造６０から第１方向Ｘに間隔を空けて配置され、複数の第２ダミー構造６０を露出させている。つまり、複数の第１抵抗膜１６５は、平面視において第１方向Ｘに複数の第２ダミー構造６０に対向し、平面視において第２方向Ｙに複数の第２ダミー構造６０に対向していない。
　複数の第２抵抗膜１６６は、複数の第１抵抗膜１６５から間隔を空けて各抵抗構造５０に対して１対多の対応関係で設けられ、対応する１つの抵抗構造５０を単一の被覆対象として膜状にそれぞれ被覆している。つまり、複数の第２抵抗膜１６６が１つの抵抗構造５０に対応して設けられている。
　１つの抵抗構造５０に関して、複数の第２抵抗膜１６６は、第５埋設電極５３を部分的に露出させるように第１方向Ｘに複数の第１抵抗膜１６５と交互に配列され、１つの第５埋設電極５３を複数個所で被覆している。複数の抵抗構造５０に関して、複数の第２抵抗膜１６６は、第２方向Ｙに間隔を空けて一列に配列されている。まり、複数の第２抵抗膜１６６は、全体として、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に形成され、対応する第５埋設電極５３の一部をそれぞれ被覆している。
　複数の第２抵抗膜１６６は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに互いに対向している。つまり、複数の第２抵抗膜１６６は、平面視において複数の抵抗構造５０に沿って延びるストライプ状に配列されている。
　複数の第２抵抗膜１６６は、被覆対象外の抵抗構造５０から第２方向Ｙに間隔を空けて配置され、被覆対象外の抵抗構造５０を露出させている。複数の第２抵抗膜１６６は、複数の第１ダミー構造５５から第２方向Ｙに間隔を空けて配置され、複数の第１ダミー構造５５を露出させている。つまり、複数の第２抵抗膜１６６は、平面視において第２方向Ｙに複数の第１ダミー構造５５と交互に配列されている。
　複数の第２抵抗膜１６６は、複数の第２ダミー構造６０から第１方向Ｘに間隔を空けて配置され、複数の第２ダミー構造６０を露出させている。つまり、複数の第２抵抗膜１６６は、平面視において第１方向Ｘに複数の第２ダミー構造６０に対向し、平面視において第２方向Ｙに複数の第２ダミー構造６０に対向していない。
　前述の複数の第１抵抗開口１５５は、この形態では、１対１の対応関係で複数の第１抵抗膜１６５をそれぞれ露出させている。複数の第２抵抗開口１５６は、この形態では、１対１の対応関係で複数の第２抵抗膜１６６をそれぞれ露出させている。
　第５レイアウト例に係るゲート抵抗ＲＧは、第３レイアウト例の場合と同様、複数の並列抵抗回路ＲＣによって構成される（図３７も併せて参照）。第５レイアウト例の場合、各抵抗要素Ｒは、第５埋設電極５３のうち互いに隣り合う第１抵抗膜１６５および第２抵抗膜１６６の間の領域に位置する部分によって形成される。この構成によれば、各抵抗要素Ｒの抵抗値は、複数の抵抗膜８５の膜厚に生じるプロセス誤差を受け難い。したがって、各抵抗要素Ｒの信頼性が向上される。
　図４０は、第２形態に係る半導体装置１Ｂの第１主面３のレイアウト例を示す平面図である。図４１は、第１レイアウト例に係るサブ抵抗領域１７０を第１レイアウト例に係る抵抗領域１７と共に示す拡大平面図である。図４２は、抵抗領域１７の周縁部のレイアウト例を示す拡大平面図である。図４３は、第１側端領域１３のレイアウト例を示す拡大平面図である。図４４は、図４２に示すXLIV-XLIV線に沿う断面図である。
　半導体装置１Ｂは、第１形態に係る半導体装置１Ａの場合と同様、第１主面３において活性領域１２、第１側端領域１３、第２側端領域１４、第１終端領域１５、第２終端領域１６、抵抗領域１７、第１ダミー領域１８および第２ダミー領域１９を含む。これらの領域内の構成は、第１形態の場合と同様であるため、これらの説明は省略される。
　半導体装置１Ｂは、第１主面３においてサブ抵抗領域１７０、第１サブ活性領域１７１および第２サブ活性領域１７２をさらに含む。サブ抵抗領域１７０は、活性領域１２および抵抗領域１７の間の領域に設けられ、第２方向Ｙに活性領域１２および抵抗領域１７に対向している。
　サブ抵抗領域１７０は、第１方向Ｘに関して活性領域１２の両端部から内方に間隔を空けて設けられている。したがって、サブ抵抗領域１７０は、第２方向Ｙに第１側端領域１３および第２側端領域１４に対向していない。サブ抵抗領域１７０は、この形態では、平面視において第１方向Ｘに延びる帯状に設定されている。サブ抵抗領域１７０は、この形態では、抵抗領域１７の平面積未満の平面積を有している。むろん、活性領域１２の平面積は、抵抗領域１７の平面積以上であってもよい。
　第１サブ活性領域１７１は、サブ抵抗領域１７０に対して第１方向Ｘの一方側に設けられている。第１サブ活性領域１７１は、平面視において第１方向Ｘに延びる帯状に設定されている。第１サブ活性領域１７１は、第１方向Ｘに第１側端領域１３およびサブ抵抗領域１７０に対向し、第２方向Ｙに活性領域１２および第１ダミー領域１８に対向している。つまり、第１サブ活性領域１７１は、活性領域１２、第１側端領域１３、第１ダミー領域１８およびサブ抵抗領域１７０によって区画された領域内に設けられている。
　第２サブ活性領域１７２は、サブ抵抗領域１７０に対して第１方向Ｘの他方側に設けられ、第１方向Ｘにサブ抵抗領域１７０を挟んで第１サブ活性領域１７１に対向している。第２サブ活性領域１７２は、この形態では、平面視において第１方向Ｘに延びる帯状に設定されている。第２サブ活性領域１７２は、第１方向Ｘに第１側端領域１３およびサブ抵抗領域１７０に対向し、第２方向Ｙに活性領域１２および第１ダミー領域１８に対向している。つまり、第２サブ活性領域１７２は、活性領域１２、第２側端領域１４、第２ダミー領域１９およびサブ抵抗領域１７０によって区画された領域内に設けられている。
　半導体装置１Ｂは、サブ抵抗領域１７０において第１主面３（活性面８）に形成されたトレンチ電極型の少なくとも１つ（この形態では複数）の抵抗構造５０を含む。以下、抵抗領域１７側の抵抗構造５０と区別するため、サブ抵抗領域１７０側の抵抗構造５０が「サブ抵抗構造１７５」と称される。各サブ抵抗構造１７５は、抵抗構造５０と同様、第２方向Ｙに第３幅Ｗ３を有し、法線方向Ｚに第３深さＤ３を有している。各サブ抵抗構造１７５は、抵抗構造５０と同様、第５トレンチ５１、第５絶縁膜５２および第５埋設電極５３を含む。
　複数のサブ抵抗構造１７５は、サブ抵抗領域１７０において活性面８の周縁（第３接続面１０Ｃおよび第４接続面１０Ｄ）から内方に間隔を空けて配置され、活性面８の内方部にサブ抵抗領域１７０を区画している。
　複数のサブ抵抗構造１７５は、平面視において活性面８の中央部を第１方向Ｘに横切る仮想ラインに対して第２方向Ｙの一方側の領域に配置されている。複数のサブ抵抗構造１７５は、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ライン上に位置している。つまり、複数のサブ抵抗構造１７５は、平面視において第２方向Ｙに第１側面５Ａ（第１接続面１０Ａ）の中央部に対向している。
　複数のサブ抵抗構造１７５は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。つまり、複数のサブ抵抗構造１７５は、平面視において第１方向Ｘに延びるストライプ状に配列されている。複数のサブ抵抗構造１７５は、第１方向Ｘの一方側の一端部および第１方向Ｘの他方側の他端部を有している。
　複数のサブ抵抗構造１７５は、第１方向Ｘに関して複数のゲート構造２５の長さよりも小さい長さ、複数のゲート構造２５の第１方向Ｘの端部の位置に対して活性面８の内方に間隔を空けて形成されている。つまり、複数のサブ抵抗構造１７５は、第２方向Ｙに複数のゲート構造２５の内方部に対向し、第２方向Ｙに複数のゲート構造２５の両端部に対向していない。複数のサブ抵抗構造１７５の長さは、複数の抵抗構造５０の長さとほぼ等しくてもよい。
　複数のサブ抵抗構造１７５は、第１半導体領域６に至るようにボディ領域２１を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。前述のソース領域２２はサブ抵抗領域１７０においてボディ領域２１の表層部に形成されていてもよい。この場合、複数のサブ抵抗構造１７５は、ボディ領域２１およびソース領域２２の双方を貫通していてもよい。
　複数のサブ抵抗構造１７５は、第２方向Ｙに関して、複数の抵抗構造５０（ゲート構造２５）のトレンチピッチとほぼ等しいトレンチピッチで配列されている。ゲート構造２５およびサブ抵抗構造１７５の間のトレンチピッチは、複数のゲート構造２５のトレンチピッチとほぼ等しいことが好ましい。抵抗構造５０およびサブ抵抗構造１７５の間のトレンチピッチは、複数のゲート構造２５のトレンチピッチとほぼ等しいことが好ましい。
　半導体装置１Ｂは、サブ抵抗領域１７０において第１主面３（活性面８）に形成されたトレンチ電極型の少なくとも１つ（この形態では複数）のソース構造３０を含む。以下、活性領域１２側のソース構造３０と区別するため、サブ抵抗領域１７０側のソース構造３０が「サブソース構造１８０」と称される。
　各サブソース構造１８０は、ソース構造３０と同様、第２方向Ｙに第２幅Ｗ２を有し、法線方向Ｚに第２深さＤ２を有している。各サブソース構造１８０は、サブ抵抗構造１７５から第２方向Ｙに第１間隔Ｉ１を空けて配置されている。各サブソース構造１８０は、第２トレンチ３１、第２絶縁膜３２および第２埋設電極３３を含む。
　複数のサブソース構造１８０は、サブ抵抗領域１７０において第２方向Ｙに複数のサブ抵抗構造１７５に隣り合うように活性面８に形成されている。具体的には、複数のサブソース構造１８０は、隣り合う一対（pairs）のサブ抵抗構造１７５の間の領域（regions）にそれぞれ配置され、第２方向Ｙに複数のサブ抵抗構造１７５に対向している。つまり、複数のサブソース構造１８０は、第２方向Ｙに複数のサブ抵抗構造１７５と交互に配列されている。
　複数のサブソース構造１８０は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のサブソース構造１８０は、この形態では、サブ抵抗領域１７０から第１サブ活性領域１７１および第２サブ活性領域１７２のいずれか一方または双方（この形態では双方）に引き出されている。複数のサブソース構造１８０は、第１サブ活性領域１７１（第２サブ活性領域１７２）において第２方向Ｙに複数のゲート構造２５、複数のソース構造３０および複数の第１ダミー構造５５および複数の第２ダミー構造６０に対向している。
　複数のサブソース構造１８０は、第１サブ活性領域１７１から第１側端領域１３に引き出され、第２サブ活性領域１７２から第２側端領域１４に引き出されている。複数のサブソース構造１８０は、第１側端領域１３および第２側端領域１４において複数のソース構造３０および複数の側端構造３５に対向する部分を有している。
　つまり、複数のサブソース構造１８０は、第１側端領域１３（第２側端領域１４）において第２方向Ｙに隣り合う一対（pairs）の側端構造３５の間の領域（regions）にそれぞれ配置され、第２方向Ｙに複数の側端構造３５に対向している。複数のサブソース構造１８０は、第１側端領域１３（第２側端領域１４）において第２方向Ｙに複数の側端構造３５と交互に配列されている。
　複数のサブソース構造１８０は、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方から露出している。複数のサブソース構造１８０は、この形態では、第３接続面１０Ｃおよび第４接続面１０Ｄの双方を貫通し、第３接続面１０Ｃおよび第４接続面１０Ｄの双方から露出している。前述のサイドウォール配線８１は、第３接続面１０Ｃおよび第４接続面１０Ｄにおいてサブソース構造１８０に電気的に接続されている。
　複数のサブソース構造１８０は、サブ抵抗領域１７０において第１半導体領域６に至るようにボディ領域２１を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。複数のサブソース構造１８０は、活性領域１２において第１半導体領域６に至るようにボディ領域２１およびソース領域２２を貫通している。
　複数のサブソース構造１８０は、第１側端領域１３（第２側端領域１４）において第１半導体領域６に至るようにボディ領域２１を貫通している。前述のソース領域２２がサブ抵抗領域１７０に形成されている場合、複数のサブ抵抗構造１７５はボディ領域２１およびソース領域２２の双方を貫通していてもよい。
　半導体装置１Ｂは、第１サブ活性領域１７１において活性面８に形成された少なくとも１つ（この形態では複数）のゲート構造２５を含む。数のゲート構造２５は、第２サブ活性領域１７２にも形成されている。第２サブ活性領域１７２側の構成は、第１サブ活性領域１７１側の構成と同様である。第２サブ活性領域１７２側の説明については、第１サブ活性領域１７１側の説明が適用される。以下、活性領域１２側のゲート構造２５と区別するため、第１サブ活性領域１７１側のゲート構造２５が「サブゲート構造１８５」と称される。
　各サブゲート構造１８５は、ゲート構造２５と同様、第２方向Ｙに第１幅Ｗ１を有し、法線方向Ｚに第１深さＤ１を有している。各サブゲート構造１８５は、サブソース構造１８０から第２方向Ｙに第１間隔Ｉ１を空けて配置されている。各サブゲート構造１８５は、第１トレンチ２６、第１絶縁膜２７および第１埋設電極２８を含む。
　複数のサブゲート構造１８５は、第１サブ活性領域１７１において活性面８の周縁（第３接続面１０Ｃ）および複数のサブ抵抗構造１７５の間の領域にそれぞれ配置され、第１方向Ｘに複数のサブ抵抗構造１７５に１対１の対応関係で対向している。複数のサブゲート構造１８５は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第１側端領域１３から第１方向Ｘに間隔を空けて形成されている。
　つまり、複数のサブゲート構造１８５は、複数のゲート構造２５の第１方向Ｘの端部の位置に対して複数のサブ抵抗構造１７５側の領域に配置され、第２方向Ｙに第２方向Ｙに複数のゲート構造２５、複数のソース構造３０、複数の終端構造４０。複数の第１ダミー構造５５および複数の第２ダミー構造６０に対向している。
　複数のサブゲート構造１８５は、第１方向Ｘに複数のサブ抵抗構造１７５から前述の第２間隔Ｉ２（第６間隔Ｉ６）を空けて形成され、第１方向Ｘに複数の第１側端領域１３から前述の第２間隔Ｉ２（第６間隔Ｉ６）を空けて形成されている。
　複数のサブゲート構造１８５は、第２方向Ｙに隣り合う一対（pairs）のサブソース構造１８０の間の領域（regions）にそれぞれ配置され、第２方向Ｙに複数のサブソース構造１８０に対向している。つまり、複数のサブゲート構造１８５は、第２方向Ｙに複数のサブソース構造１８０と交互に配列されている。
　複数のサブゲート構造１８５は、複数のサブ抵抗構造１７５と共に複数のサブメサ部ＭＳを区画している。複数のサブメサ部ＭＳは、第１方向Ｘに関して、複数の側端メサ部ＭＥよりも活性面８の内方部側に位置している。複数のサブメサ部ＭＳは、第２方向Ｙに一列に配列されている。
　複数のサブメサ部ＭＳは、この形態では、第２方向Ｙに複数のダミーメサ部ＭＤに対向している。むろん、複数のサブメサ部ＭＳは、第２方向Ｙに少なくとも１つまた全部のダミーメサ部ＭＤに対向しないように、少なくとも１つまた全部のダミーメサ部ＭＤから第１方向Ｘの一方側および／または他方側にずれて配列されていてもよい。
　むろん、複数のサブメサ部ＭＳは、第２方向Ｙに少なくとも１つのサブメサ部ＭＳに対向しないように第１方向Ｘに互いにずれて配列されていてもよい。複数のサブメサ部ＭＳは、第２方向Ｙに複数のゲート構造２５、複数のソース構造３０、複数の終端構造４０および複数の第１ダミー構造５５に対向している。
　複数のサブゲート構造１８５は、第１半導体領域６に至るようにボディ領域２１およびソース領域２２を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。複数のサブゲート構造１８５は、ゲート電位に応答してボディ領域２１内におけるチャネルの反転および非反転を制御する。
　前述の複数のゲート接続電極８３は、複数のゲート構造２５および複数のサブゲート構造１８５を選択的に被覆している。複数のゲート接続電極８３は、この形態では、活性面８の周縁側において複数のサブゲート構造１８５の端部を被覆している。むろん、複数のゲート接続電極８３は、活性面８の内方側において複数のサブゲート構造１８５の端部を被覆していてもよい。
　半導体装置１Ｂは、この形態では、対応する１つのサブ抵抗構造１７５を単一の被覆対象として膜状に被覆する少なくとも１つ（この形態では複数）の抵抗膜８５を含む。以下、抵抗領域１７側の抵抗膜８５と区別するため、サブ抵抗領域１７０側の抵抗膜８５が「サブ抵抗膜１９０」と称される。各サブ抵抗膜１９０は、各サブ抵抗構造１７５に対して１対１の対応関係で設けられ、対応する１つのサブ抵抗構造１７５に電気的に接続されている。各サブ抵抗膜１９０は、各サブ抵抗構造１７５の一構成要素と見做されてもよい。
　複数のサブ抵抗膜１９０は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに互いに対向している。つまり、複数のサブ抵抗膜１９０は、平面視において複数のサブ抵抗構造１７５に沿って延びるストライプ状に配列されている。複数のサブ抵抗膜１９０は、第２方向Ｙに複数の抵抗膜８５に対向し、複数の抵抗膜８５に対して平行に延びている。
　複数のサブ抵抗膜１９０は、被覆対象外のサブ抵抗構造１７５から第２方向Ｙに間隔を空けて配置され、被覆対象外のサブ抵抗構造１７５を露出させている。複数のサブ抵抗膜１９０は、複数のサブソース構造１８０から第２方向Ｙに間隔を空けて配置され、複数のサブソース構造１８０を露出させている。つまり、複数のサブ抵抗膜１９０は、平面視において第２方向Ｙに複数のサブソース構造１８０と交互に配列されている。
　複数のサブ抵抗膜１９０は、複数のサブゲート構造１８５から第１方向Ｘに間隔を空けて配置され、複数のサブゲート構造１８５を露出させている。つまり、複数のサブ抵抗膜１９０は、平面視において第１方向Ｘに複数のサブゲート構造１８５に対向し、平面視において第２方向Ｙに複数のサブゲート構造１８５に対向していない。
　各サブ抵抗膜１９０は、サブ抵抗構造１７５を部分的に露出させるようにサブ抵抗構造１７５を選択的に被覆している。各サブ抵抗膜１９０は、この形態では、対応するサブ抵抗構造１７５の第１方向Ｘの両端部から内方に間隔を空けて対応するサブ抵抗構造１７５の内方部を被覆し、対応するサブ抵抗構造１７５の両端部を露出させている。むろん、サブ抵抗膜１９０は、対応するサブ抵抗構造１７５の全域を被覆していてもよい。
　各サブ抵抗膜１９０は、この形態では、サブ抵抗構造１７５の第５埋設電極５３を部分的に露出させるように当該第５埋設電極５３を選択的に被覆している。各サブ抵抗膜１９０は、対応するサブ抵抗構造１７５を被覆する部分において第５埋設電極５３に接続され、当該第５埋設電極５３の上から主面絶縁膜８０の上に引き出された部分を有している。
　つまり、各サブ抵抗膜１９０は、第２方向Ｙに関して、対応するサブ抵抗構造１７５よりも幅広に形成されている。各サブ抵抗膜１９０は、サブ抵抗構造１７５外の領域において積層方向にボディ領域２１および第５ウェル領域６９に対向している。前述のソース領域２２がサブ抵抗領域１７０に形成されている場合、各サブ抵抗膜１９０は積層方向にソース領域２２の双方を貫通していてもよい。
　各サブ抵抗膜１９０は、この形態では、対応する第５埋設電極５３と同一の導電材料からなり、当該第５埋設電極５３と一体的に形成されている。つまり、各サブ抵抗膜１９０は、第５埋設電極５３の一部がサブ抵抗構造１７５外の領域（主面絶縁膜８０の上）に膜状に引き出された部分を含む。むろん、各サブ抵抗膜１９０は、第５埋設電極５３とは別体的に形成されていてもよい。
　前述の複数の抵抗開口９０は、複数の第１抵抗開口９１、複数の第２抵抗開口９２および複数の第３抵抗開口９３を含む。複数の第１抵抗開口９１は、複数の抵抗構造５０の内方部に加えて、複数のサブ抵抗構造１７５の内方部をそれぞれ露出させている。複数の第２抵抗開口９２は、複数の抵抗構造５０の一端部に加えて、複数のサブ抵抗構造１７５の一端部をそれぞれ露出させている。複数の第３抵抗開口９３は、複数の抵抗構造５０の他端部に加えて、複数のサブ抵抗構造１７５の他端部をそれぞれ露出させている。
　前述のゲートパッド１０１は、第１サブ活性領域１７１および第２サブ活性領域１７２から間隔を空けて活性領域１２の上に配置されている。つまり、ゲートパッド１０１は、複数のサブゲート構造１８５から間隔を空けて配置されている。ゲートパッド１０１は、複数のサブゲート構造１８５に電気的に接続されるが、複数のサブゲート構造１８５に対する機械的接続部を有さない。
　ゲートパッド１０１のパッド本体部１０３は、この形態では、平面視において抵抗領域１７およびサブ抵抗領域１７０外の領域に配置されている。パッド本体部１０３は、この形態では、平面視において活性領域１２に配置され、第２方向Ｙにサブ抵抗領域１７０を挟んで抵抗領域１７に対向している。
　パッド本体部１０３は、層間膜８６を挟んで複数のゲート構造２５および複数のソース構造３０に部分的に対向している。パッド本体部１０３は、第１サブ活性領域１７１および第２サブ活性領域１７２から間隔を空けて活性領域１２の上に配置され、積層方向に複数のサブゲート構造１８５に対向していない。
　ゲートパッド１０１の引き出し部１０４は、この形態では、パッド本体部１０３のサブ抵抗領域１７０側の端部に設けられ、パッド本体部１０３からサブ抵抗領域１７０上の領域を横切って抵抗領域１７上の領域に引き出されている。これにより、引き出し部１０４は、層間膜８６を挟んで複数の抵抗構造５０、複数の第１ダミー構造５５、複数のサブ抵抗構造１７５および複数のサブソース構造１８０を被覆している。
　引き出し部１０４は、第１サブ活性領域１７１および第２サブ活性領域１７２から間隔を空けて形成され、積層方向に複数のサブゲート構造１８５に対向していない。引き出し部１０４は、この形態では、平面視において複数の抵抗構造５０の両端部から内方に間隔を空けて形成され、複数の抵抗構造５０の中央部を被覆している。引き出し部１０４は、平面視において複数の第２抵抗開口９２および複数の第３抵抗開口９３から間隔を空けて複数の第１抵抗開口９１を被覆している。
　引き出し部１０４は、層間膜８６の上から複数の第１抵抗開口９１に入り込み、複数の第１抵抗開口９１内において複数の抵抗膜８５および複数のサブ抵抗膜１９０に機械的および電気的に接続されている。つまり、ゲートパッド１０１は、層間膜８６を貫通して複数の抵抗膜８５の内方部および複数のサブ抵抗膜１９０の内方部に機械的および電気的に接続されている。
　前述のゲート配線１０２は、第１抵抗配線１０５、第２抵抗配線１０６、第１ライン配線１０７、第２ライン配線１０８、第３ライン配線１０９および第４ライン配線１１０を含む。
　第１抵抗配線１０５は、この形態では、層間膜８６のうち抵抗領域１７の一端部（複数の抵抗構造５０の一端部）およびサブ抵抗領域１７０の一端部（複数のサブ抵抗構造１７５の一端部）を被覆する部分の上に配置されている。第１抵抗配線１０５は、層間膜８６を挟んで複数の抵抗構造５０、複数の第１ダミー構造５５、複数のサブ抵抗構造１７５および複数のサブソース構造１８０を被覆している。
　第１抵抗配線１０５は、層間膜８６を挟んで複数の第２ダミー構造６０および複数のサブゲート構造１８５を被覆する部分を有していてもよい。第１抵抗配線１０５は、層間膜８６の上から複数の第２抵抗開口９２に入り込み、複数の第２抵抗開口９２内において複数の抵抗膜８５の一端部および複数のサブ抵抗膜１９０の一端部に機械的および電気的に接続されている。
　つまり、第１抵抗配線１０５は、複数の抵抗膜８５の一端部を介して複数の抵抗構造５０の一端部に電気的に接続され、複数のサブ抵抗膜１９０の一端部を介して複数のサブ抵抗構造１７５の一端部に電気的に接続されている。第１抵抗配線１０５は、複数の抵抗膜８５（複数の抵抗構造５０）および複数のサブ抵抗膜１９０（複数のサブ抵抗構造１７５）を介してゲートパッド１０１に電気的に接続されている。
　第２抵抗配線１０６は、この形態では、層間膜８６のうち抵抗領域１７の他端部（複数の抵抗構造５０の他端部）およびサブ抵抗領域１７０の他端部（複数のサブ抵抗構造１７５の他端部）を被覆する部分の上に配置されている。第２抵抗配線１０６は、層間膜８６を挟んで複数の抵抗構造５０、複数の第１ダミー構造５５、複数のサブ抵抗構造１７５および複数のサブソース構造１８０を被覆している。
　第２抵抗配線１０６は、層間膜８６を挟んで複数の第２ダミー構造６０および複数のサブゲート構造１８５を被覆する部分を有していてもよい。第２抵抗配線１０６は、層間膜８６の上から複数の第３抵抗開口９３に入り込み、複数の第３抵抗開口９３内において複数の抵抗膜８５の他端部および複数のサブ抵抗膜１９０の他端部に機械的および電気的に接続されている。
　つまり、第２抵抗配線１０６は、複数の抵抗膜８５の他端部を介して複数の抵抗構造５０の他端部に電気的に接続され、複数のサブ抵抗膜１９０の他端部を介して複数のサブ抵抗構造１７５の他端部に電気的に接続されている。第２抵抗配線１０６は、複数の抵抗膜８５（複数の抵抗構造５０）および複数のサブ抵抗膜１９０（複数のサブ抵抗構造１７５）を介してゲートパッド１０１に電気的に接続されている。
　第１ライン配線１０７の第２延部１０７ｂは、この形態では、平面視において第２方向Ｙに複数のゲート構造２５の一端部、複数のソース構造３０の一端部、複数のサブソース構造１８０の一端部および複数のサブゲート構造１８５の一端部に交差（具体的には直交）している。
　第２延部１０７ｂは、層間膜８６の上から複数のゲート開口８７内に入り込み、複数のゲート開口８７内において複数のゲート構造２５の一端部および複数のサブゲート構造１８５の一端部に電気的に接続されている。具体的には、第２延部１０７ｂは、複数のゲート開口８７内において複数のゲート接続電極８３に接続されている。これにより、第１ライン配線１０７は、複数のゲート接続電極８３を介して複数のゲート構造２５の一端部および複数のサブゲート構造１８５の一端部に電気的に接続されている。
　第２ライン配線１０８の第４延部１０８ｂは、この形態では、平面視において第２方向Ｙに複数のゲート構造２５の他端部、複数のソース構造３０の他端部、複数のサブソース構造１８０の他端部および複数のサブゲート構造１８５の他端部に交差（具体的には直交）している。
　第４延部１０８ｂは、層間膜８６の上から複数のゲート開口８７内に入り込み、複数のゲート開口８７内において複数のゲート構造２５の他端部および複数のサブゲート構造１８５の他端部に電気的に接続されている。具体的には、第４延部１０８ｂは、複数のゲート開口８７内において複数のゲート接続電極８３に接続されている。これにより、第２ライン配線１０８は、複数のゲート接続電極８３を介して複数のゲート構造２５の他端部および複数のサブゲート構造１８５の他端部に電気的に接続されている。
　前述の第１ソースパッド１２１Ａ（第２パッド部１２１ｂ）は、この形態では、複数のサブソース構造１８０および複数のサブゲート構造１８５を被覆している。第１ソースパッド１２１Ａは、層間膜８６の上から複数のソース開口８８に入り込み、複数のソース開口８８において複数のサブソース構造１８０、ソース領域２２および複数のコンタクト領域７２に電気的に接続されている。
　前述の第２ソースパッド１２１Ｂ（第４パッド部１２１ｄ）は、この形態では、複数のサブソース構造１８０および複数のサブゲート構造１８５を被覆している。第２ソースパッド１２１Ｂは、層間膜８６の上から複数のソース開口８８に入り込み、複数のソース開口８８において複数のサブソース構造１８０、ソース領域２２および複数のコンタクト領域７２に電気的に接続されている。
　以上、半導体装置１Ｂは、チップ２、トレンチ電極型の抵抗構造５０およびトレンチ電極型のサブゲート構造１８５（ゲート構造２５）を含む。チップ２は、第１主面３を有している。抵抗構造５０は、第１主面３に形成されている。サブゲート構造１８５（ゲート構造２５）は、抵抗構造５０に隣り合うように第１主面３に形成されている。この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１Ｂを提供できる。特に、この構成によれば、抵抗構造５０の側方の領域にチャネルを形成できるため、活性領域１２を拡張する上で有効である。
　別視点、半導体装置１Ｂは、チップ２、トレンチ電極型のサブゲート構造１８５（ゲート構造２５）およびサブ抵抗膜１９０（抵抗膜８５）を含む。チップ２は、第１主面３を有している。サブゲート構造１８５は、第１主面３に形成されている。サブ抵抗膜１９０は、サブゲート構造１８５に隣り合うようにサブゲート構造１８５から間隔を空けて第１主面３の上に配置されている。この構成によれば、抵抗に付随する新規なレイアウトを有する半導体装置１Ｂを提供できる。特に、この構成によれば、サブ抵抗膜１９０の側方の領域にチャネルを形成できるため、活性領域１２を拡張する上で有効である。
　図４５は、第２レイアウト例に係るサブ抵抗領域１７０を第２レイアウト例に係る抵抗領域１７と共に示す拡大平面図である。第２レイアウト例に係るサブ抵抗領域１７０は、第２レイアウト例に係る抵抗領域１７と同様の構成を有している。
　つまり、サブ抵抗領域１７０に係る複数の抵抗膜８５（サブ抵抗膜１９０）は、抵抗領域１７に係る複数の抵抗膜８５と同様、複数の第１抵抗膜１５１、複数の第２抵抗膜１５２および複数の第３抵抗膜１５３を含む。サブ抵抗領域１７０側の複数の第１抵抗膜１５１、複数の第２抵抗膜１５２および複数の第３抵抗膜１５３の説明については、抵抗領域１７側の複数の第１抵抗膜１５１、複数の第２抵抗膜１５２および複数の第３抵抗膜１５３の説明が適用される。
　図４６は、第３レイアウト例に係るサブ抵抗領域１７０を第３レイアウト例に係る抵抗領域１７と共に示す拡大平面図である。第３レイアウト例に係るサブ抵抗領域１７０は、第３レイアウト例に係る抵抗領域１７と同様の構成を有している。
　つまり、サブ抵抗領域１７０に係る複数の抵抗開口９０は、抵抗領域１７に係る複数の抵抗開口９０と同様、複数の第１抵抗開口１５５および複数の第２抵抗開口１５６を含む。サブ抵抗領域１７０側の複数の第１抵抗開口１５５および複数の第２抵抗開口１５６の説明については、抵抗領域１７側の複数の第１抵抗開口１５５および複数の第２抵抗開口１５６の説明が適用される。
　複数の引き出し部１０４は、この形態では、複数の第１抵抗開口１５５内において複数の抵抗膜８５および複数のサブ抵抗膜１９０に機械的および電気的に接続されている。複数の引き出し配線部１６２は、この形態では、複数の第２抵抗開口１５６内において複数の抵抗膜８５および複数のサブ抵抗膜１９０に機械的および電気的に接続されている。
　図４７は、第４レイアウト例に係るサブ抵抗領域１７０を第４レイアウト例に係る抵抗領域１７と共に示す拡大平面図である。第４レイアウト例に係るサブ抵抗領域１７０は、第４レイアウト例に係る抵抗領域１７と同様のレイアウトと同様の構成を有している。
　つまり、第４レイアウト例に係るサブ抵抗領域１７０では、複数の第１抵抗開口１５５の一部および複数の第２抵抗開口１５６の一部のいずれか一方または双方が選択的に間引かれている。
　複数の引き出し部１０４のうちの一部の引き出し部１０４（ダミー引き出し部１０４Ｄ）は、複数の第１抵抗開口１５５から間隔を空けて層間膜８６を被覆し、複数のサブ抵抗構造１７５（抵抗膜８５）から電気的に切り離されている。同様に、複数の引き出し配線部１６２のうちの一部の引き出し配線部１６２（ダミー引き出し配線部１６２Ｄ）は、複数の第２抵抗開口１５６から間隔を空けて層間膜８６を被覆し、複数のサブ抵抗構造１７５（抵抗膜８５）から電気的に切り離されている。
　図４８は、第５レイアウト例に係るサブ抵抗領域１７０を第５レイアウト例に係る抵抗領域１７と共に示す拡大平面図である。第５レイアウト例に係るサブ抵抗領域１７０は、第５レイアウト例に係る抵抗領域１７と同様のレイアウトと同様の構成を有している。
　つまり、サブ抵抗領域１７０に係る複数の抵抗膜８５は、複数の第１抵抗膜１６５および複数の第２抵抗膜１６６を含む。サブ抵抗領域１７０側の複数の第１抵抗膜１６５および複数の第２抵抗膜１６６の説明については、抵抗領域１７側の複数の第１抵抗膜１６５および複数の第２抵抗膜１６６の説明が適用される。
　以下、チップ２の他の形態例が示される。図４９は、チップ２の他の形態例を示す断面図である。図４９を参照して、半導体装置１Ａ、１Ｂは、チップ２の内部において第１半導体領域６よりも薄い第２半導体領域７を含んでいてもよい。つまり、チップ２は、半導体基板よりも厚いエピタキシャル層を含んでいてもよい。
　第１半導体領域６は、１μｍ以上５０μｍ以下（好ましくは５μｍ以上２５μｍ以下）の厚さを有していてもよい。第２半導体領域７は、０．１μｍ以上５０μｍ未満の厚さを有していてもよい。第２半導体領域７の厚さは、５μｍ以上（好ましくは１０μｍ以上）であってもよい。
　図５０は、チップ２の他の形態例を示す断面図である。図５０を参照して、半導体装置１Ａ、１Ｂは、チップ２の内部において第２半導体領域７を有さず、第１半導体領域６のみを含んでいてもよい。
　この場合、第１半導体領域６は、チップ２の第１主面３、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。つまり、チップ２は、この形態では、半導体基板を有さず、エピタキシャル層からなる単層構造を有している。第１半導体領域６は、１μｍ以上５０μｍ以下（好ましくは５μｍ以上２５μｍ以下）の厚さを有していてもよい。
　前述の形態はさらに他の形態で実施できる。たとえば、前述の形態では、抵抗膜８５を有するレイアウトが示された。しかし、抵抗膜８５を有さないレイアウトが採用されてもよい。この場合、ゲートパッド１０１は抵抗構造５０に直接接続され、ゲート配線１０２は抵抗構造５０に直接接続される。
　前述の形態では、抵抗領域１７が、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ライン上に位置する形態が示された。しかし、抵抗領域１７は、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ラインに対して第１方向Ｘの一方側または他方側にずれて配置されていてもよい。
　つまり、複数の抵抗構造５０（複数の抵抗膜８５）は、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ラインに対して第１方向Ｘの一方側または他方側にずれて配置されていてもよい。ゲートパッド１０１は、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ラインに対して第１方向Ｘの一方側または他方側にずれて配置されていてもよい。
　この場合、抵抗領域１７（複数の抵抗構造５０）は、平面視において活性面８の任意の角部に配置されていてもよい。ゲートパッド１０１は、平面視において活性面８の任意の角部に配置されていてもよい。
　前述の形態では、ゲート配線１０２が第１～第４ライン配線１０７～１１０を含む例が示された。しかし、ゲート配線１０２は、第１～第４ライン配線１０７～１１０の全てを同時に含む必要はなく、第１～第４ライン配線１０７～１１０のうちの少なくとも１つを含んでいればよい。
　たとえば、第４ライン配線１１０を有さないゲート配線１０２が採用されてもよい。この場合、第１ソースパッド１２１Ａおよび第２ソースパッド１２１Ｂは、一体的に形成されていてもよい。これらの場合、第３ライン配線１０９を有さないゲート配線１０２が採用されてもよい。
　前述の形態では、ゲートパッド１０１が層間膜８６を貫通して（抵抗開口９０を介して）抵抗膜８５に接続された例が示された。たとえば、このような接続形態の他の例として、ゲートパッド１０１は、層間膜８６（抵抗開口９０）に埋設されたビア電極を介して抵抗膜８５に接続されていてもよい。
　前述の形態では、ゲート配線１０２が層間膜８６を貫通して（抵抗開口９０を介して）抵抗膜８５に接続された例が示された。たとえば、このような接続形態の他の例として、ゲート配線１０２は、層間膜８６（抵抗開口９０）に埋設されたビア電極を介して抵抗膜８５に接続されていてもよい。同様に、ゲート配線１０２は、層間膜８６（ゲート開口８７）に埋設されたビア電極を介してゲート構造２５（ゲート接続電極８３）に接続されていてもよい。
　前述の形態では、ソースパッド１２１が層間膜８６を貫通して（ソース開口８８を介して）ソース構造３０に接続された例が示された。たとえば、このような接続形態の他の例として、ソースパッド１２１は、層間膜８６（ソース開口８８）に埋設されたビア電極を介してソース構造３０に接続されていてもよい。
　たとえば、これらの接続例において、ビア電極は、バリア電極膜（たとえばＴｉ系金属膜）を介して層間膜８６（抵抗開口９０）に埋設されたビア本体電極（たとえばＷ系金属）を含んでいてもよい。
　前述の形態では、「ｎ型」の半導体領域の導電型が「ｐ型」に反転され、「ｐ型」の半導体領域の導電型が「ｎ型」に反転された構造が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の形態では、ｎ型の第２半導体領域７が示された。しかし、ｐ型の第２半導体領域７が採用されてもよい。この場合、ＭＩＳＦＥＴ構造に代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）構造が形成される。この場合、前述の説明において、ＭＩＳＦＥＴ構造の「ソース」がＩＧＢＴ構造の「エミッタ」に置き換えられ、ＭＩＳＦＥＴ構造の「ドレイン」がＩＧＢＴ構造の「コレクタ」に置き換えられる。ｐ型の第２半導体領域７はイオン注入法によってチップ２の第２主面４の表層部に導入されたｐ型不純物を含む不純物領域であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の各形態における対応構成要素等を表すが、各項目（Clause）の範囲を前述の各形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「ワイドバンドギャップ半導体装置」、「ＳｉＣ半導体装置」、「半導体スイッチング装置」、「ＭＩＳＦＥＴ装置」、「ＩＧＢＴ装置」等に置き換えられてもよい。
　［Ａ１］主面（３）を有するチップ（２）と、前記主面（３）に形成されたトレンチ電極型の抵抗構造（５０）と、前記抵抗構造（５０）を単一の被覆対象として被覆し、前記抵抗構造（５０）に電気的に接続された抵抗膜（８５）と、を含む、半導体装置（１Ａ、１Ｂ）。
　［Ａ２］前記抵抗膜（８５）は、前記抵抗構造（５０）の一部を被覆し、前記抵抗構造（５０）の一部を露出させている、Ａ１に記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ３］前記抵抗構造（５０）は、平面視で一方方向に帯状に延び、前記抵抗膜（８５）は、平面視で前記一方方向に帯状に延びている、Ａ１またはＡ２に記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ４］前記抵抗膜（８５）は、前記抵抗構造（５０）の内方部を被覆し、前記抵抗構造（５０）の前記一方方向の端部を露出させている、Ａ３に記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ５］複数の前記抵抗構造（５０）が、前記主面（３）に間隔を空けて形成され、複数の前記抵抗膜（８５）が、対応する１つの前記抵抗構造（５０）を単一の前記被覆対象としてそれぞれ被覆し、対応する１つの前記抵抗構造（５０）にそれぞれ電気的に接続されている、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ６］１つの前記抵抗膜（８５）が、１対１の対応関係で１つの前記抵抗構造（５０）を被覆している、Ａ１～Ａ５のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ７］複数の前記抵抗膜（８５）が、１対多の対応関係で１つの前記抵抗構造（５０）を被覆している、Ａ１～Ａ５のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ８］前記抵抗構造（５０）は、前記主面（３）に形成されたトレンチ（５１）、前記トレンチ（５１）の壁面を被覆する絶縁膜（５２）、および、前記絶縁膜（５２）を介して前記トレンチ（５１）に埋設された埋設電極（５３）を含み、前記抵抗膜（８５）は、前記埋設電極（５３）に接続されている、Ａ１～Ａ７のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ９］前記抵抗膜（８５）は、前記埋設電極（５３）と一体的に形成されている、Ａ８に記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１０］前記主面（３）を被覆し、前記絶縁膜（５２）に接続された主面絶縁膜（８０）をさらに含み、前記抵抗膜（８５）は、前記埋設電極（５３）の上から前記主面絶縁膜（８０）の上に引き出された部分を有している、Ａ８またはＡ９に記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１１］前記主面（３）の上に配置され、前記抵抗膜（８５）に電気的に接続されたパッド電極（１０１）と、前記パッド電極（１０１）から間隔を空けて前記主面（３）の上に配置され、前記抵抗膜（８５）に電気的に接続されるように前記主面（３）の上に配置された配線電極（１０２）と、をさらに含む、Ａ１～Ａ１０のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１２］前記パッド電極（１０１）および前記抵抗膜（８５）の接続部を被覆し、前記パッド電極（１０１）の内方部を露出させるパッド開口（１３１）を有するパッド絶縁膜（１３０）をさらに含む、Ａ１１に記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１３］前記抵抗構造（５０）に隣り合うように前記主面（３）に形成され、前記抵抗構造（５０）とは異なる電位が付与されるトレンチ電極型の電極構造（５５）をさらに含み、前記抵抗膜（８５）は、前記電極構造（５５）から間隔を空けて前記抵抗構造（５０）を被覆している、Ａ１～Ａ１２のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１４］前記抵抗構造（５０）は、平面視で第１方向（Ｘ）に帯状に延び、前記電極構造（５５）は、平面視で前記抵抗構造（５０）から前記第１方向（Ｘ）に直交する第２方向（Ｙ）に間隔を空けて前記主面（３）に形成され、前記第１方向（Ｘ）に帯状に延びている、Ａ１３に記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１５］前記抵抗構造（５０）は、前記第１方向（Ｘ）に第１長さを有し、前記電極構造（５５）は、前記第１方向（Ｘ）に前記第１長さよりも大きい第２長さを有している、Ａ１４に記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１６］前記抵抗構造（５０）は、第１深さ（Ｄ３）を有し、前記電極構造（５５）は、前記第１深さ（Ｄ３）よりも大きい第２深さ（Ｄ４）を有している、Ａ１３～Ａ１５のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１７］前記主面（３）の表層部に形成された第１導電型（ｎ型）の半導体領域（６）と、前記半導体領域（６）の表層部に形成された第２導電型（ｐ型）の不純物領域（２１）と、をさらに含み、前記抵抗構造（５０）は、前記半導体領域（６）に至るように前記不純物領域（２１）を貫通している、Ａ１～Ａ１６のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１８］前記主面（３）の内方に位置する第１面部（８）、前記第１面部（８）外において厚さ方向に窪んだ第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画されたメサ部（１１）をさらに含み、前記抵抗構造（５０）は、前記第１面部（８）に形成されている、Ａ１～Ａ１７のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１９］前記チップ（２）は、ワイドバンドギャップ半導体チップである、Ａ１～Ａ１８のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ２０］前記チップ（２）は、ＳｉＣチップである、Ａ１９に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ１］主面（３）を有するチップ（２）と、前記主面（３）に形成されたトレンチ電極型の抵抗構造（５０）と、前記抵抗構造（５０）に隣り合うように前記主面（３）に形成され、前記抵抗構造（５０）とは異なる電位が付与されるトレンチ電極型の電極構造（５５、６０）と、を含む、半導体装置（１Ａ、１Ｂ）。
　［Ｂ２］前記電極構造（５５、６０）には、ソース電位が付与される、Ｂ１に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ３］前記抵抗構造（５０）は、第１深さ（Ｄ３）を有し、前記電極構造（５５、６０）は、前記第１深さ（Ｄ３）以上の第２深さ（Ｄ４）を有している、Ｂ１またはＢ２に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ４］前記抵抗構造（５０）は、平面視で第１方向（Ｘ）に帯状に延び、前記電極構造（５５）は、平面視で前記抵抗構造（５０）から前記第１方向（Ｘ）に直交する第２方向（Ｙ）に間隔を空けて前記主面（３）に形成され、前記第１方向（Ｘ）に帯状に延びている、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ５］前記抵抗構造（５０）は、前記第１方向（Ｘ）に第１長さを有し、前記電極構造（５５）は、前記第１方向（Ｘ）に前記第１長さよりも大きい第２長さを有している、Ｂ４に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ６］前記主面（３）の内方に位置する第１面部（８）、前記第１面部（８）外において厚さ方向に窪んだ第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画されたメサ部（１１）をさらに含み、前記抵抗構造（５０）は、前記第１面部（８）に形成され、前記電極構造（５５）は、前記第１面部（８）に形成されている、Ｂ４またはＢ５に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ７］前記抵抗構造（５０）は、前記接続面部（１０Ａ～１０Ｄ）から間隔を空けて前記第１面部（８）に形成され、前記電極構造（５５）は、前記接続面部（１０Ａ～１０Ｄ）を貫通するように前記第１面部（８）に形成されている、Ｂ６に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ８］前記接続面部（１０Ａ～１０Ｄ）を被覆するように前記第２面部（９）の上に配置されたサイドウォール構造（８１）をさらに含む、Ｂ６またはＢ７に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ９］前記サイドウォール構造（８１）は、前記電極構造（５５、６０）に電気的に接続された配線からなる、Ｂ８に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ１０］前記抵抗構造（５０）は、平面視で第１方向（Ｘ）に帯状に延び、前記電極構造（６０）は、平面視で前記抵抗構造（５０）から前記第１方向（Ｘ）に間隔を空けて前記主面（３）に形成され、前記第１方向（Ｘ）に帯状に延びている、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ１１］前記主面（３）の内方に位置する第１面部（８）、前記第１面部（８）外において厚さ方向に窪んだ第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画されたメサ部（１１）をさらに含み、前記抵抗構造（５０）は、前記接続面部（１０Ａ～１０Ｄ）から間隔を空けて前記第１面部（８）に形成され、前記電極構造（６０）は、前記第１面部（８）において前記抵抗構造（５０）および前記接続面部（１０Ａ～１０Ｄ）の間の領域に形成されている、Ｂ１０に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ１２］前記電極構造（６０）は、前記接続面部（１０Ａ～１０Ｄ）を貫通している、Ｂ１１に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ１３］前記接続面部（１０Ａ～１０Ｄ）を被覆するように前記第２面部（９）の上に配置されたサイドウォール構造（８１）をさらに含む、Ｂ１１またはＢ１２に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ１４］前記サイドウォール構造（８１）は、前記電極構造（６０）に電気的に接続された配線からなる、Ｂ１３に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ１５］前記電極構造（５５、６０）から間隔を空けて前記抵抗構造（５０）を被覆する抵抗膜（８５）をさらに含む、Ｂ１～Ｂ１４のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ１６］前記主面（３）の上に配置され、前記抵抗構造（５０）に電気的に接続されたパッド電極（１０１）と、前記主面（３）の上に配置され、前記抵抗構造（５０）に電気的に接続された配線電極（１０２）と、をさらに含む、Ｂ１～Ｂ１５のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ１７］前記配線電極（１０２）は、平面視で前記抵抗構造（５０）および前記電極構造（５５、６０）の双方に対向している、Ｂ１６に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ１８］前記主面（３）に設定された活性領域（１２）と、前記主面（３）に設定された抵抗領域（１７）と、前記活性領域（１２）の前記主面（３）に形成されたトレンチ電極型のゲート構造（２５）と、をさらに含み、前記抵抗構造（５０）は、前記抵抗領域（１７）の前記主面（３）に形成され、前記配線電極（１０２）は、前記活性領域（１２）において前記ゲート構造（２５）に電気的に接続され、前記抵抗領域（１７）において前記抵抗構造（５０）に電気的に接続されている、Ｂ１６またはＢ１７に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ１９］前記ゲート構造（２５）に隣り合うように前記活性領域（１２）の前記主面（３）に形成されたトレンチ電極型のソース構造（３０）をさらに含む、Ｂ１８に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ２０］前記チップ（２）は、ワイドバンドギャップ半導体チップである、Ｂ１～Ｂ１９のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ１］主面（３）を有するチップ（２）と、前記主面（３）に形成されたトレンチ電極型の抵抗構造（５０）と、前記抵抗構造（５０）から一方方向（Ｙ）に間隔を空けて前記主面（３）に形成され、前記抵抗構造（５０）とは異なる電位が付与されるトレンチ電極型の第１電極構造（５５）と、前記抵抗構造（５０）から前記一方方向（Ｙ）に直交する直交方向（Ｘ）に間隔を空けて前記主面（３）に形成され、前記抵抗構造（５０）とは異なる電位が付与されるトレンチ電極型の第２電極構造（６０）と、を含む、半導体装置（１Ａ、１Ｂ）。
　［Ｃ２］前記第２電極構造（６０）は、前記直交方向（Ｘ）に前記抵抗構造（５０）に対向し、前記一方方向（Ｙ）に前記第１電極構造（５５）に対向している、Ｃ１に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ３］前記第１電極構造（５５）には、ソース電位が付与され、前記第２電極構造（６０）には、前記ソース電位が付与される、Ｃ１またはＣ２に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ４］前記抵抗構造（５０）は、第１深さ（Ｄ３）を有し、前記第１電極構造（５５）は、前記第１深さ（Ｄ３）以上の第２深さ（Ｄ４）を有し、前記第２電極構造（６０）は、前記第１深さ（Ｄ３）以上の第３深さ（Ｄ４）を有している、Ｃ１～Ｃ３のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ５］前記抵抗構造（５０）は、前記直交方向（Ｘ）に帯状に延び、前記第１電極構造（５５）は、前記直交方向（Ｘ）に帯状に延び、前記第２電極構造（６０）は、前記直交方向（Ｘ）に帯状に延びている、Ｃ１～Ｃ４のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ６］前記抵抗構造（５０）は、前記直交方向（Ｘ）に第１長さを有し、前記第１電極構造（５５）は、前記直交方向（Ｘ）に前記第１長さよりも大きい第２長さを有している、Ｃ５に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ７］前記主面（３）の内方に位置する第１面部（８）、前記第１面部（８）外において厚さ方向に窪んだ第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画されたメサ部（１１）をさらに含み、前記抵抗構造（５０）は、前記第１面部（８）に形成され、前記第１電極構造（５５）は、前記第１面部（８）に形成され、前記第２電極構造（６０）は、前記第１面部（８）に形成されている、Ｃ１～Ｃ６のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ８］前記抵抗構造（５０）は、前記接続面部（１０Ａ～１０Ｄ）から間隔を空けて前記第１面部（８）に形成され、前記第２電極構造（６０）は、前記第１面部（８）において前記抵抗構造（５０）および前記接続面部（１０Ａ～１０Ｄ）の間の領域に形成されている、Ｃ７に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ９］前記第１電極構造（５５）は、前記接続面部（１０Ａ～１０Ｄ）を貫通するように前記第１面部（８）に形成されている、Ｃ７またはＣ８に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ１０］前記第２電極構造（６０）は、前記接続面部（１０Ａ～１０Ｄ）を貫通するように前記第１面部（８）に形成されている、Ｃ７～Ｃ９のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ１１］前記接続面部（１０Ａ～１０Ｄ）を被覆するように前記第２面部（９）の上に配置されたサイドウォール構造（８１）をさらに含む、Ｃ７～Ｃ１０のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ１２］前記サイドウォール構造（８１）は、前記第２電極構造（６０）に電気的に接続された配線からなる、Ｃ１１に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ１３］前記抵抗構造（５０）を被覆する抵抗膜（８５）をさらに含む、Ｃ１～Ｃ１２のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ１４］前記抵抗膜（８５）は、前記第１電極構造（５５）および前記第２電極構造（６０）のいずれか一方または双方から間隔を空けて前記抵抗構造（５０）を被覆している、Ｃ１３に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ１５］前記主面（３）の上に配置され、前記抵抗構造（５０）に電気的に接続されたパッド電極（１０１）と、前記主面（３）の上に配置され、前記抵抗構造（５０）に電気的に接続された配線電極（１０２）と、をさらに含む、Ｃ１～Ｃ１４のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ１６］前記パッド電極（１０１）は、平面視で前記抵抗構造（５０）および前記第１電極構造（５５）に対向し、前記配線電極（１０２）は、平面視で前記抵抗構造（５０）および前記第１電極構造（５５）に対向している、Ｃ１５に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ１７］前記パッド電極（１０１）は、平面視で前記第２電極構造（６０）から間隔を空けて配置され、前記配線電極（１０２）は、平面視で前記第２電極構造（６０）に対向している、Ｃ１５またはＣ１６に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ１８］前記主面（３）に設定された活性領域（１２）と、前記主面（３）に設定された抵抗領域（１７）と、前記活性領域（１２）の前記主面（３）に形成されたトレンチ電極型のゲート構造（２５）と、をさらに含み、前記抵抗構造（５０）は、前記抵抗領域（１７）の前記主面（３）に形成され、前記第１電極構造（５５）は、前記抵抗領域（１７）の前記主面（３）に形成されている、Ｃ１～Ｃ１７のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ１９］前記活性領域（１２）において前記ゲート構造（２５）に隣り合うように前記主面（３）に形成されたトレンチ電極型のソース構造（３０）をさらに含む、Ｃ１８に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｃ２０］前記チップ（２）は、ワイドバンドギャップ半導体チップである、Ｃ１～Ｃ１９のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ１］主面（３）を有するチップ（２）と、前記主面（３）の内方に位置する第１面部（８）、前記第１面部（８）外において厚さ方向に窪んだ第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画されたメサ部（１１）と、前記第１面部（８）の上に配置された抵抗膜（８５）と、を含む、半導体装置（１Ａ、１Ｂ）。
　［Ｄ２］前記抵抗膜（８５）は、前記接続面部（１０Ａ～１０Ｄ）から間隔を空けて前記第１面部（８）の上に配置されている、Ｄ１に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ３］前記第１面部（８）に形成されたトレンチ電極型の抵抗構造（５０）をさらに含み、前記抵抗膜（８５）は、前記抵抗構造（５０）を被覆している、Ｄ１またはＤ２に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ４］前記抵抗構造（５０）に隣り合うように前記第１面部（８）に形成され、前記抵抗構造（５０）とは異なる電位が付与されるトレンチ電極型の電極構造（５５）をさらに含む、Ｄ３に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ５］前記主面（３）の上に配置され、前記抵抗膜（８５）に電気的に接続されたパッド電極（１０１）と、前記主面（３）の上に配置され、前記抵抗膜（８５）に電気的に接続された配線電極（１０２）と、をさらに含む、Ｄ１～Ｄ４いずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ６］前記抵抗膜（８５）を被覆する層間膜（８６）をさらに含み、前記パッド電極（１０１）は、前記層間膜（８６）の上に配置され、前記配線電極（１０２）は、前記層間膜（８６）の上に配置されている、Ｄ５に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ７］前記パッド電極（１０１）を選択的に被覆し、前記パッド電極（１０１）を部分的に露出させるパッド開口（１３１）を有するパッド絶縁膜（１３０）をさらに含む、Ｄ５またはＤ６に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ８］前記接続面部（１０Ａ～１０Ｄ）を被覆するように前記第２面部（９）の上に配置されたサイドウォール構造（８１）をさらに含む、Ｄ１～Ｄ７のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ９］前記チップ（２）は、ワイドバンドギャップ半導体チップである、Ｄ１～Ｄ８のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ１０］前記チップ（２）は、ＳｉＣチップである、Ｄ９に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ１１］主面（３）を有するチップ（２）と、前記主面（３）の内方に位置する第１面部（８）、前記第１面部（８）外において厚さ方向に窪んだ第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画されたメサ部（１１）と、前記第１面部（８）に形成されたトレンチ電極型の抵抗構造（５０）と、を含む、半導体装置（１Ａ、１Ｂ）。
　［Ｄ１２］前記抵抗構造（５０）は、前記接続面部（１０Ａ～１０Ｄ）から間隔を空けて前記第１面部（８）に形成されている、Ｄ１１に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ１３］前記抵抗構造（５０）を被覆する抵抗膜（８５）をさらに含む、Ｄ１１またはＤ１２に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ１４］前記抵抗構造（５０）に隣り合うように前記第１面部（８）に形成され、前記抵抗構造（５０）とは異なる電位が付与される電極構造（５５、６０）をさらに含む、Ｄ１１～Ｄ１３のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ１５］前記主面（３）の上に配置され、前記抵抗構造（５０）に電気的に接続されたパッド電極（１０１）と、前記主面（３）の上に配置され、前記抵抗構造（５０）に電気的に接続された配線電極（１０２）と、をさらに含む、Ｄ１１～Ｄ１４いずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ１６］前記抵抗構造（５０）を被覆する層間膜（８６）をさらに含み、前記パッド電極（１０１）は、前記層間膜（８６）の上に配置され、前記配線電極（１０２）は、前記層間膜（８６）の上に配置されている、Ｄ１５に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ１７］前記パッド電極（１０１）を選択的に被覆し、前記パッド電極（１０１）を部分的に露出させるパッド開口（１３１）を有するパッド絶縁膜（１３０）をさらに含む、Ｄ１５またはＤ１６に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ１８］前記接続面部（１０Ａ～１０Ｄ）を被覆するように前記第２面部（９）の上に配置されたサイドウォール構造（８１）をさらに含む、Ｄ１１～Ｄ１７のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ１９］前記チップ（２）は、ワイドバンドギャップ半導体チップである、Ｄ１１～Ｄ１８のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｄ２０］前記チップ（２）は、ＳｉＣチップである、Ｄ１９に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｅ１］主面（３）を有するチップ（２）と、前記主面（３）に形成されたトレンチ電極型の抵抗構造（５０、１７５）と、前記抵抗構造（５０、１７５）に隣り合うように前記主面（３）に形成されたトレンチ電極型のゲート構造（２５、１８５）と、を含む、半導体装置（１Ｂ）。
　［Ｅ２］前記ゲート構造（２５、１８５）は、前記抵抗構造（５０、１７５）の深さ（Ｄ３）とほぼ等しい深さ（Ｄ１）を有している、Ｅ１に記載の半導体装置（１Ｂ）。
　［Ｅ３］前記ゲート構造（２５、１８５）は、前記抵抗構造（５０、１７５）の幅（Ｗ３）とほぼ等しい幅（Ｗ１）を有している、Ｅ１またはＥ２に記載の半導体装置（１Ｂ）。
　［Ｅ４］前記抵抗構造（５０、１７５）は、平面視で一方方向（Ｘ）に延びる帯状に形成され、前記ゲート構造（２５、１８５）は、平面視で前記一方方向（Ｘ）に延びる帯状に形成されている、Ｅ１～Ｅ３のいずれか一つに記載の半導体装置（１Ｂ）。
　［Ｅ５］前記ゲート構造（２５、１８５）は、前記抵抗構造（５０、１７５）から前記一方方向（Ｘ）に間隔を空けて形成され、前記一方方向（Ｘ）に前記抵抗構造（５０、１７５）に対向している、Ｅ４に記載の半導体装置（１Ｂ）。
　［Ｅ６］前記抵抗構造（５０、１７５）を被覆する少なくとも１つの抵抗膜（８５）をさらに含む、Ｅ１～Ｅ５のいずれか一つに記載の半導体装置（１Ｂ）。
　［Ｅ７］前記抵抗膜（８５）は、前記ゲート構造（２５、１８５）から間隔を空けて前記抵抗構造（５０、１７５）を被覆している、Ｅ６に記載の半導体装置（１Ｂ）。
　［Ｅ８］前記抵抗構造（５０、１７５）に電気的に接続されるように前記主面（３）の上に配置されたパッド電極（１０１）をさらに含む、Ｅ１～Ｅ７のいずれか一つに記載の半導体装置（１Ｂ）。
　［Ｅ９］前記パッド電極（１０１）は、前記ゲート構造（２５、１８５）から前記主面（３）に沿う水平方向に間隔を空けて配置され、前記ゲート構造（２５、１８５）に対する電気的接続部を有さない、Ｅ８に記載の半導体装置（１Ｂ）。
　［Ｅ１０］前記主面（３）の上に配置され、前記抵抗構造（５０、１７５）に電気的に接続された配線電極（１０２）をさらに含む、Ｅ１～Ｅ９のいずれか一つに記載の半導体装置（１Ｂ）。
　［Ｅ１１］前記配線電極（１０２）は、前記抵抗構造（５０、１７５）上の領域から前記ゲート構造（２５、１８５）上の領域に引き回され、前記ゲート構造（２５、１８５）に電気的に接続されている、Ｅ１０に記載の半導体装置（１Ｂ）。
　［Ｅ１２］前記抵抗構造（５０、１７５）に隣り合うように前記主面（３）に形成されたトレンチゲート型のソース構造（３０、１８０）をさらに含む、Ｅ１～Ｅ１１のいずれか一つに記載の半導体装置（１Ｂ）。
　［Ｅ１３］前記ゲート構造（２５、１８５）は、平面視で前記抵抗構造（５０、１７５）から第１方向（Ｘ）に間隔を空けて前記主面（３）に形成され、前記ソース構造（３０、１８０）は、前記抵抗構造（５０、１７５）から前記第１方向（Ｘ）に直交する第２方向（Ｙ）に間隔を空けて前記主面（３）に形成されている、Ｅ１２に記載の半導体装置（１Ｂ）。
　［Ｅ１４］前記ソース構造（３０、１８０）は、前記第２方向（Ｙ）に前記抵抗構造（５０、１７５）および前記ゲート構造（２５、１８５）に対向している、Ｅ１２またはＥ１３に記載の半導体装置（１Ｂ）。
　［Ｅ１５］前記抵抗構造（５０、１７５）から前記主面（３）に沿う水平方向に間隔を空けて前記主面（３）の上に配置され、前記ソース構造（３０、１８０）に電気的に接続されたソースパッド電極（１２１）をさらに含む、Ｅ１２～Ｅ１４のいずれか一つに記載の半導体装置（１Ｂ）。
　［Ｅ１６］前記主面（３）の内方に位置する第１面部（８）、前記第１面部（８）外において厚さ方向に窪んだ第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画されたメサ部（１１）をさらに含み、前記抵抗構造（５０、１７５）は、前記第１面部（８）に形成され、前記ゲート構造（２５、１８５）は、前記第１面部（８）に形成されている、Ｅ１～Ｅ１５のいずれか一つに記載の半導体装置（１Ｂ）。
　［Ｅ１７］主面（３）を有するチップ（２）と、前記主面（３）に形成されたトレンチ電極型のゲート構造（２５、１８５）と、前記ゲート構造（２５、１８５）に隣り合うように前記ゲート構造（２５、１８５）から間隔を空けて前記主面（３）の上に配置された抵抗膜（８５、１９０）と、を含む、半導体装置（１Ｂ）。
　［Ｅ１８］前記ゲート構造（２５、１８５）は、第１方向（Ｘ）に帯状に延び、前記抵抗膜（８５、１９０）は、前記ゲート構造（２５、１８５）から前記第１方向（Ｘ）に間隔を空けて配置され、前記第１方向（Ｘ）に帯状に延びている、Ｅ１７に記載の半導体装置（１Ｂ）。
　［Ｅ１９］前記抵抗膜（８５、１９０）は、前記ゲート構造（２５、１８５）に電気的に接続されている一方で前記ゲート構造（２５、１８５）に対する機械接続部を有さない、Ｅ１７またはＥ１８に記載の半導体装置（１Ｂ）。
　［Ｅ２０］前記主面（３）の上で前記抵抗膜（８５、１９０）に電気的に接続されたパッド電極（１０１）と、前記主面（３）の上で前記抵抗膜（８５、１９０）および前記ゲート構造（２５、１８５）に電気的に接続された配線電極（１０２）と、をさらに含む、Ｅ１７～Ｅ１９のいずれか一つに記載の半導体装置（１Ｂ）。
　上記項目に係る要素や特徴等は、それらの間で適宜組み合わせ可能である。以上、具体的な形態が詳細に説明されたが、これらは技術的内容を明示する具体例に過ぎない。この明細書から抽出される種々の技術的思想は、明細書内の説明順序や形態例の順序等に制限されずにそれらの間で適宜組み合わせ可能である。
１Ａ　　半導体装置
１Ｂ　　半導体装置
２　　　チップ
３　　　第１主面
６　　　第１半導体領域
８　　　活性面（第１面部）
９　　　外周面（第２面部）
１０Ａ　第１接続面（接続面部）
１０Ｂ　第２接続面（接続面部）
１０Ｃ　第３接続面（接続面部）
１０Ｄ　第４接続面（接続面部）
１１　　活性台地（メサ部）
１２　　活性領域
１７　　抵抗領域
２１　　ボディ領域（不純物領域）
２５　　ゲート構造
３０　　ソース構造
５０　　抵抗構造
５１　　第５トレンチ
５２　　第５絶縁膜
５３　　第５埋設電極
５５　　第１ダミー構造（電極構造）
６０　　第２ダミー構造（電極構造）
８０　　主面絶縁膜
８１　　サイドウォール配線（サイドウォール構造）
８５　　抵抗膜
８６　　層間膜
１０１　ゲートパッド（パッド電極）
１０２　ゲート配線（配線電極）
１２１　ソースパッド（パッド電極）
１３０　パッド絶縁膜
１３１　ゲートパッド開口
１７５　サブ抵抗構造（抵抗構造）
１８０　サブソース構造（ソース構造）
１８５　サブゲート構造（ゲート構造）
１９０　サブ抵抗膜（抵抗膜）
Ｄ１　　第１深さ
Ｄ２　　第２深さ
Ｄ３　　第３深さ
Ｄ４　　第４深さ
Ｗ１　　第１幅
Ｗ２　　第２幅
Ｗ３　　第３幅
Ｗ４　　第４幅
Ｘ　　　第１方向
Ｙ　　　第２方向
Ｚ　　　法線方向

Claims (20)

  1. 　主面を有するチップと、
    　前記主面に形成されたトレンチ電極型の抵抗構造と、
    　前記抵抗構造を単一の被覆対象として被覆し、前記抵抗構造に電気的に接続された抵抗膜と、を含む、半導体装置。
  2. 　前記抵抗膜は、前記抵抗構造の一部を被覆し、前記抵抗構造の一部を露出させている、請求項１に記載の半導体装置。
  3. 　前記抵抗構造は、平面視で一方方向に帯状に延び、
    　前記抵抗膜は、平面視で前記一方方向に帯状に延びている、請求項１または２に記載の半導体装置。
  4. 　前記抵抗膜は、前記抵抗構造の内方部を被覆し、前記抵抗構造の前記一方方向の端部を露出させている、請求項３に記載の半導体装置。
  5. 　複数の前記抵抗構造が、前記主面に間隔を空けて形成され、
    　複数の前記抵抗膜が、対応する１つの前記抵抗構造を単一の前記被覆対象としてそれぞれ被覆し、対応する１つの前記抵抗構造にそれぞれ電気的に接続されている、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　１つの前記抵抗膜が、１対１の対応関係で１つの前記抵抗構造を被覆している、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　複数の前記抵抗膜が、１対多の対応関係で１つの前記抵抗構造を被覆している、請求項１～５のいずれか一項に記載の半導体装置。
  8. 　前記抵抗構造は、前記主面に形成されたトレンチ、前記トレンチの壁面を被覆する絶縁膜、および、前記絶縁膜を介して前記トレンチに埋設された埋設電極を含み、
    　前記抵抗膜は、前記埋設電極に接続されている、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記抵抗膜は、前記埋設電極と一体的に形成されている、請求項８に記載の半導体装置。
  10. 　前記主面を被覆し、前記絶縁膜に接続された主面絶縁膜をさらに含み、
    　前記抵抗膜は、前記埋設電極の上から前記主面絶縁膜の上に引き出された部分を有している、請求項８または９に記載の半導体装置。
  11. 　前記チップは、ワイドバンドギャップ半導体チップである、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 　前記抵抗膜を被覆する層間膜と、
    　前記層間膜の上に配置され、前記抵抗膜に電気的に接続されたパッド電極と、
    　前記層間膜の上に配置され、前記抵抗膜に電気的に接続された配線電極と、をさらに含む、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記抵抗構造に隣り合うように前記主面に形成され、前記抵抗構造とは異なる電位が付与されるトレンチ電極型の電極構造をさらに含み、
    　前記抵抗膜は、前記電極構造から間隔を空けて前記抵抗構造を被覆している、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記抵抗構造は、平面視で第１方向に帯状に延び、
    　前記電極構造は、平面視で前記抵抗構造から前記第１方向に直交する第２方向に間隔を空けて前記主面に形成され、前記第１方向に帯状に延びている、請求項１３に記載の半導体装置。
  15. 　前記抵抗構造は、前記第１方向に第１長さを有し、
    　前記電極構造は、前記第１方向に前記第１長さよりも大きい第２長さを有している、請求項１４に記載の半導体装置。
  16. 　前記抵抗構造は、第１深さを有し、
    　前記電極構造は、前記第１深さよりも大きい第２深さを有している、請求項１３～１５のいずれか一項に記載の半導体装置。
  17. 　主面を有するチップと、
    　前記主面に形成されたトレンチ電極型の抵抗構造と、
    　前記抵抗構造に隣り合うように前記主面に形成され、前記抵抗構造とは異なる電位が付与されるトレンチ電極型の電極構造と、を含む、半導体装置。
  18. 　前記電極構造から間隔を空けて前記抵抗構造を被覆する抵抗膜をさらに含む、請求項１７に記載の半導体装置。
  19. 　主面を有するチップと、
    　前記主面の内方に位置する第１面部、前記第１面部外において厚さ方向に窪んだ第２面部、ならびに、前記第１面部および前記第２面部を接続する接続面部によって前記主面に区画されたメサ部と、
    　前記第１面部に形成されたトレンチ電極型の抵抗構造と、を含む、半導体装置。
  20. 　前記第１面部の上において前記抵抗構造を被覆する抵抗膜をさらに含む、請求項１９に記載の半導体装置。
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