CN116438630A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN116438630A
CN116438630A CN202180075809.9A CN202180075809A CN116438630A CN 116438630 A CN116438630 A CN 116438630A CN 202180075809 A CN202180075809 A CN 202180075809A CN 116438630 A CN116438630 A CN 116438630A
Authority
CN
China
Prior art keywords
film
semiconductor device
inorganic
inorganic film
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180075809.9A
Other languages
English (en)
Inventor
中野佑纪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of CN116438630A publication Critical patent/CN116438630A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/298—Semiconductor material, e.g. amorphous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

半导体装置包括：芯片，其具有一方侧的第一主面以及另一方侧的第二主面，且包含设定于上述第一主面的内方部的活性面、以及设定于上述第一主面的周缘部的外侧面；功能设备，其形成于上述活性面侧；突出构造，其包含无机物，且突出设置于上述外侧面侧；以及有机膜，其包覆上述突出构造。

Description

半导体装置
技术领域
本申请与2020年11月27日向日本国专利局提出的特愿2020－196698号对应，本申请的全部公开内容在此通过引用而录入。本发明涉及半导体装置。
背景技术
专利文献1公开了包含半导体基板、层间绝缘层、电极、无机保护层以及有机保护层的半导体装置。层间绝缘层包覆半导体基板。电极包覆半导体基板以及层间绝缘层。无机保护层包覆电极以及层间绝缘层。有机保护层包覆无机保护层、电极以及层间绝缘层。
现有技术文献
专利文献
专利文献1：美国专利申请公开第2019/0080976号说明书
发明内容
发明所要解决的课题
本发明的一个实施方式提供一种能够提高可靠性的半导体装置。
用于解决课题的方案
本发明的一个实施方式提供一种半导体装置，包括：芯片，其具有一方侧的第一主面以及另一方侧的第二主面，且包含设定于上述第一主面的内方部的活性面、以及设定于上述第一主面的周缘部的外侧面；功能设备，其形成于上述活性面侧；突出构造，其包含无机物，且突出设置于上述外侧面侧；以及有机膜，其包覆上述突出构造。
上述的或者其它的目的、特征以及效果通过参照附图进行以下叙述的实施方式的说明将会变得清楚。
附图说明
图1是表示本发明的第一实施方式的SiC半导体装置的俯视图。
图2是表示上述SiC半导体装置的内部构造的俯视图。
图3是沿图2所示的III-III线的剖视图。
图4是表示第一实施例的第一突出构造的放大剖视图。
图5A是表示第二实施例的第一突出构造的放大剖视图。
图5B是表示第三实施例的第一突出构造的放大剖视图。
图5C是表示第四实施例的第一突出构造的放大剖视图。
图6与图4对应，是与第一实施例的第二突出构造一起示出本发明的第二实施方式的SiC半导体装置的放大剖视图。
图7A是表示第二实施例的第二突出构造的放大剖视图。
图7B是表示第三实施例的第二突出构造的放大剖视图。
图7C是表示第四实施例的第二突出构造的放大剖视图。
图7D是表示第五实施例的第二突出构造的放大剖视图。
图8与图4对应，是与第一实施例的第三突出构造一起示出本发明的第三实施方式的SiC半导体装置的放大剖视图。
图9A是表示第二实施例的第三突出构造的放大剖视图。
图9B是表示第三实施例的第三突出构造的放大剖视图。
图9C是表示第四实施例的第三突出构造的放大剖视图。
图9D是表示第五实施例的第三突出构造的放大剖视图。
图9E是表示第六实施例的第三突出构造的放大剖视图。
图9F是表示第七实施例的第三突出构造的放大剖视图。
图9G是表示第八实施例的第三突出构造的放大剖视图。
图9H是表示第九实施例的第三突出构造的放大剖视图。
图9I是表示第十实施例的第三突出构造的放大剖视图。
图9J是表示第十一实施例的第三突出构造的放大剖视图。
图9K是表示第十二实施例的第三突出构造的放大剖视图。
图10与图4对应，是与第一实施例的第四突出构造一起示出本发明的第四实施方式的SiC半导体装置的放大剖视图。
图11A是表示第二实施例的第四突出构造的放大剖视图。
图11B是表示第三实施例的第四突出构造的放大剖视图。
图11C是表示第四实施例的第四突出构造的放大剖视图。
图12与图4对应，是与第一实施例的第五突出构造一起示出本发明的第五实施方式的SiC半导体装置的放大剖视图。
图13A是表示第二实施例的第五突出构造的放大剖视图。
图13B是表示第三实施例的第五突出构造的放大剖视图。
图13C是表示第四实施例的第五突出构造的放大剖视图。
图14是用于说明在第一～第五实施方式中作为功能设备应用了SiC－MISFET的情况的实施例的俯视图。
图15是沿图14所示的XV-XV线的剖视图。
图16A是与第三突出构造一起示出沿图15所示的XVI-XVI线的剖面构造的剖视图。
图16B是与第五突出构造一起示出沿图15所示的XVI-XVI线的剖面构造的剖视图。
具体实施方式
图1是表示本发明的第一实施方式的SiC半导体装置1的俯视图。图2是表示SiC半导体装置1的内部构造的俯视图。图3是表示沿图2所示的III-III线的剖视图。图4是表示第一实施例的第一突出构造20A的放大剖视图。
参照图1～图4，在该方式(this embodiment)中，SiC半导体装置1是包含由六方晶的SiC(碳化硅)单晶构成的SiC芯片2(芯片/半导体芯片)的电子部件。六方晶的SiC单晶具有包含2H(Hexagonal)－SiC单晶、4H－SiC单晶、6H－SiC单晶等的多个种类的多晶。在该方式中，示出SiC芯片2由4H－SiC单晶构成的例子，但并不是将其它多晶除外。
SiC芯片2形成为长方体形状。在该方式中，SiC芯片2具有包含SiC基板3(半导体基板)以及SiC外延层4(外延层)的层叠构造。SiC外延层4具有与SiC基板3的杂质浓度不同的杂质浓度。SiC外延层4优选具有小于SiC基板3的杂质浓度的杂质浓度。
SiC基板3的厚度也可以为5μm以上且300μm以下。SiC基板3的厚度优选为50μm以上且250μm以下。SiC外延层4优选具有小于SiC基板3的厚度的厚度。SiC外延层4的厚度优选为1μm以上且50μm以下。SiC外延层4的厚度优选为5μ以上且20μm以下。
SiC芯片2具有一方侧的第一主面5、另一方侧的第二主面6、以及将第一主面5及第二主面6连接的第一～第四侧面7A～7D。第一主面5由SiC外延层4形成，第二主面6由SiC基板3形成，第一～第四侧面7A～7D由SiC基板3以及SiC外延层4形成。第一主面5是形成有功能设备的设备面，第二主面6是未形成功能设备的非设备面。
第一主面5以及第二主面6在从它们的法线方向Z观察的俯视(以下简称为“俯视”。)中形成为四边形状。第一主面5以及第二主面6也可以在俯视时形成为正方形状或者长方形状。第一主面5以及第二主面6分别面向SiC单晶的c面。优选第一主面5由SiC单晶的硅面形成，第二主面6由SiC单晶的碳面形成。
第一主面5以及第二主面6也可以具有相对于c面以预定的角度向预定的偏离方向倾斜的偏离角。偏离方向优选为SiC单晶的a轴方向([11－20]方向)。偏离角优选为超过0°且10°以下。偏离角优选为5°以下。偏离角特别优选为2°以上且4.5°以下。
第一侧面7A以及第二侧面7B在沿第一主面5的第一方向X上延伸，且在与第一方向X交叉(具体而言为正交)的第二方向Y上对置。第三侧面7C以及第四侧面7D在第二方向Y上延伸，且在第一方向X上对置。在该方式中，第一方向X是SiC单晶的m轴方向([1－100]方向)，第二方向Y是SiC单晶的a轴方向([11－20]方向)。也就是，第一侧面7A以及第二侧面7B由SiC单晶的a面形成，第三侧面7C以及第四侧面7D由SiC单晶的m面形成。第一～第四侧面7A～7D分别形成第一主面5的周缘以及第二主面6的周缘。
第一主面5具有活性面8(active surface)、外侧面9(outside surface)以及第一～第四连接面10A～10D(connecting surface)。活性面8、外侧面9以及第一～第四连接面10A～10D在第一主面5划分出活性台地11(active mesa)。也可以将活性面8称为“第一面”、将外侧面9称为“第二面”或者“周缘面(peripheral surface)”、将活性台地11称为“台地”。
活性面8从第一主面5的周缘(第一～第四侧面7A～7D)向内方空出间隔地形成。活性面8具有在第一方向X以及第二方向Y上延伸的平坦面，且使SiC外延层4露出。也就是，活性面8具有与第一主面5对应的偏离角。活性面8形成为在俯视时具有与第一主面5的周缘平行的四边的四边形状。在该方式中，活性面8的角部形成为朝向第一主面5的周缘的弯曲状。因此，在该方式中，活性面8在俯视时形成为四个角弯曲的四边形状。
外侧面9位于活性面8外，从活性面8向SiC芯片2的厚度方向(第二主面6侧)凹陷。具体而言，外侧面9以小于SiC外延层4的厚度的深度凹陷。也就是，外侧面9相对于活性面8位于第二主面6侧，且使SiC外延层4露出。外侧面9形成为在俯视时沿活性面8延伸的带状。具体而言，外侧面9形成为在俯视时包围活性面8的环状(具体而言为四边环状)。
外侧面9具有在第一方向X以及第二方向Y上延伸的平坦面，相对于活性面8大致平行地形成。也就是，外侧面9具有与第一主面5对应的偏离角。外侧面9与第一～第四侧面7A～7D连通。外侧面9从活性面8向SiC芯片2的厚度方向(第二主面6侧)以凹陷深度DO凹陷。凹陷深度DO也可以为0.1μm以上且10μm以下。凹陷深度DO优选为5μm以下。凹陷深度DO特别优选为2.5μm以下。
第一～第四连接面10A～10D在法线方向Z上延伸，将活性面8以及外侧面9连接。第一连接面10A位于第一侧面7A侧，第二连接面10B位于第二侧面7B侧，第三连接面10C位于第三侧面7C侧，第四连接面10D位于第四侧面7D侧。第一连接面10A以及第二连接面10B在第一方向X上延伸，且在第二方向Y上对置。第三连接面10C以及第四连接面10D在第二方向Y上延伸，且在第一方向X上对置。第一连接面10A以及第二连接面10B面向SiC单晶的a面，第三连接面10C以及第四连接面10D面向SiC单晶的m面。第一～第四连接面10A～10D使SiC外延层4露出。
第一～第四连接面10A～10D也可以相对于活性面8以及外侧面9大致垂直地形成。在该情况下，在第一主面5划分出棱柱状的活性台地11。第一～第四连接面10A～10D也可以从活性面8朝向外侧面9向斜下倾斜。在该情况下，在第一主面5划分出四角锤台状的活性台地11。
第一～第四连接面10A～10D的倾斜角度也可以为90°以上且135°以下。第一～第四连接面10A～10D的倾斜角度是第一～第四连接面10A～10D在SiC芯片2内与活性面8之间所成的角度。第一～第四连接面10A～10D的倾斜角度优选为95°以下。
这样，SiC半导体装置1包含在第一主面5中形成于SiC外延层4的活性台地11。活性台地11仅形成于SiC外延层4，而不形成于SiC基板3。
虽然省略了具体的图示，但SiC半导体装置1包含形成于活性面8侧的功能设备。在图3中，形成有功能设备的部位由交叉影线示出。功能设备在活性面8侧利用SiC芯片2的内外来形成。功能设备也可以包含半导体开关设备、半导体整流设备以及无源设备中的至少一个。
半导体开关设备也可以包含MISFET(Metal Insulator Semiconductor FieldEffect Transistor)、BJT(Bipolar Junction Transistor)、IGBT(Insulated GateBipolar Junction Transistor)以及JFET(Junction Field Effect Transistor)中的至少一个。半导体整流设备也可以包含pn接合二极管、pin接合二极管、齐纳二极管、SBD(Schottky Barrier Diode)以及FRD(Fast Recovery Diode)中的至少一个。无源设备也可以包含电阻、电容器、电感器以及熔丝中的至少一个。
功能设备也可以包含半导体开关设备、半导体整流设备以及无源设备中的至少两个组合而成的电路网。电路网也可以是LSI(Large Scale Integration)、SSI(Small ScaleIntegration)、MSI(Medium Scale Integration)、VLSI(Very Large ScaleIntegration)、ULSI(Ultra-Very Large Scale Integration)等集成电路。形成于SiC芯片2(活性面8)的功能设备典型地是MISFET以及SBD的任一方或者双方。
SiC半导体装置1包含包覆第一主面5的主面绝缘膜12。主面绝缘膜12包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少一个。主面绝缘膜12优选具有由氧化硅膜构成的单层构造。主面绝缘膜12特别优选包含由SiC芯片2的氧化物构成的氧化硅膜。主面绝缘膜12的厚度也可以为10nm以上且500nm以下。
主面绝缘膜12以膜状包覆活性面8、外侧面9以及第一～第四连接面10A～10D。具体而言，主面绝缘膜12具有SiC芯片2侧的一方面、以及一方面的相反侧的另一方面。主面绝缘膜12以一方面以及另一方面双方沿活性面8、外侧面9以及第一～第四连接面10A～10D延伸的方式形成为膜状。主面绝缘膜12具有从外侧面9的周缘(第一～第四侧面7A～7D)向内方空出间隔地形成且使外侧面9的周缘部(SiC芯片2)露出的周端壁。
SiC半导体装置1包含以包覆第一～第四连接面10A～10D中的至少一个(在该方式中为全部)的方式形成于主面绝缘膜12之上(on)的侧壁构造13。侧壁构造13优选至少在外表面不具有氮化膜(氮化物)。作为氮化膜(氮化物)，例示出了氮化硅膜(氮化硅)、氮氧化硅膜(氮氧化硅)等。
侧壁构造13优选由氮化物以外的无机物构成。侧壁构造13特别优选由多晶硅膜构成。侧壁构造13既可以由包含杂质的导电性多晶硅膜构成、也可以由不含有杂质的无添加杂质多晶硅膜构成。侧壁构造13也可以由添加了n型杂质的n型多晶硅膜、以及/或者添加了p型杂质的p型多晶硅膜构成。
侧壁构造13形成为在俯视时沿第一～第四连接面10A～10D延伸的带状。在该方式中，侧壁构造13形成为在俯视时包围活性面8的环状(具体而言为四边环状)，且包覆第一～第四连接面10A～10D。侧壁构造13中包覆活性面8的四个角(第一～第四连接面10A～10D的角部)的部分形成为朝向第一主面5的周缘的弯曲状。在该方式中，侧壁构造13在俯视时形成为四个角弯曲的四边环状。
侧壁构造13包含沿外侧面9以膜状延伸的部分、以及沿第一～第四连接面10A～10D以膜状延伸的部分。侧壁构造13中沿外侧面9以膜状延伸的部分相对于活性面8在外侧面9侧的区域包覆外侧面9。侧壁构造13中沿外侧面9以膜状延伸的部分也可以具有小于活性台地11的厚度(凹陷深度DO)的厚度。侧壁构造13中沿第一～第四连接面10A～10D以膜状延伸的部分也可以具有从活性面8朝向外侧面9而向斜下倾斜的外表面。
侧壁构造13的外表面也可以形成为向远离第一～第四连接面10A～10D的方向突出的弯曲状。侧壁构造13的外表面也可以形成为朝向第一～第四连接面10A～10D侧凹陷的弯曲状。侧壁构造13也可以具有从第一～第四连接面10A～10D中的至少一个跃上活性面8的缘部之上的重叠部。在该情况下，重叠部隔着主面绝缘膜12而与活性面8的周缘部对置。
参照图4，SiC半导体装置1包含突出设置于外侧面9侧的至少一个(在该方式中为一个)的第一实施例的第一突出构造20A(突出构造)。第一突出构造20A包含无机物(无机膜)。在该方式中，第一突出构造20A由以SiC芯片2为起点朝向与第二主面6相反的一侧突出的突出部(突起部)构成，在外侧面9之上形成凹凸构造(uneven structure)。第一突出构造20A在外侧面9的面方向上与活性台地11对置。
在该方式中，第一突出构造20A具有超过活性台地11的厚度的厚度，包含位于比活性面8靠下方的部分、以及位于比活性面8靠上方的部分。也就是，在设定了在剖视时从活性面8沿水平(第一方向X或者第二方向Y)延伸的直线的情况下，第一突出构造20A的上端部(前端部)沿法线方向Z横穿该直线。第一突出构造20A由与功能设备电分离的装饰构造构成。装饰构造是指不作为功能设备动作的构造物(以下相同)。“装饰构造”也可以称为“配件图案”。第一突出构造20A以电浮动状态形成。
第一突出构造20A优选至少在外表面不具有氮化膜(氮化物)。第一突出构造20A优选由氮化物以外的无机物构成。在该方式中，第一突出构造20A包含由SiC芯片2的一部分构成的台面部21。具体而言，台面部21由SiC外延层4的一部分构成。台面部21在外侧面9形成朝向与第二主面6相反的一侧以台地状突出的突出部。台面部21形成第一突出构造20A的主体。
台面部21在俯视时从活性面8的周缘(第一～第四连接面10A～10D)以及外侧面9的周缘(第一～第四侧面7A～7D)空出间隔地形成于活性面8的周缘以及外侧面9的周缘之间的区域。具体而言，台面部21从侧壁构造13空出间隔地形成。
台面部21优选配置在比活性面8的周缘更接近外侧面9的周缘的位置。外侧面9的周缘以及台面部21之间的距离优选小于活性面8的周缘以及台面部21之间的距离。台面部21形成为在俯视时沿活性面8延伸的带状。在该方式中，台面部21形成为在俯视时包围活性面8的环状(具体而言为四边环状)。台面部21(第一突出构造20A)可以在俯视时形成为有接头状，也可以形成为无接头状。
台面部21具有顶面22、活性面8侧的第一壁面23、以及外侧面9的周缘侧的第二壁面24。顶面22位于与活性面8大致相同的平面上，相对于活性面8以及外侧面9平行地延伸。在其它方式中，顶面22也可以相对于活性面8位于外侧面9侧。也就是，在设定了在剖视时从活性面8沿水平(第一方向X或者第二方向Y)延伸的直线的情况下，顶面22也可以从该直线向外侧面9侧空出间隔地形成。
顶面22具有与活性面8(外侧面9)对应的偏离角。第一壁面23以及第二壁面24形成第一突出构造20A的第一边以及第二边。第一壁面23具有在俯视时与活性面8平行的四边。第二壁面24具有在俯视时与第一壁面23平行的四边。第一壁面23以及第二壁面24的平面形状分别是任意的，不必与活性面8平行地形成，也可以曲折。
第一壁面23以及第二壁面24也可以相对于顶面22大致垂直地形成。在该情况下，在剖视时，在第一主面5划分出棱柱状的台面部21。第一壁面23以及第二壁面24也可以从顶面22朝向外侧面9向斜下倾斜。在该情况下，在剖视时，在第一主面5划分出台形状的台面部21。
第一壁面23以及第二壁面24的倾斜角度也可以为90°以上且135°以下。第一壁面23以及第二壁面24的倾斜角度是第一壁面23以及第二壁面24在台面部21内与顶面22之间所成的角度。第一壁面23以及第二壁面24的倾斜角度优选为95°以下。
第一突出构造20A包含包覆台面部21的台面绝缘膜25。台面绝缘膜25优选由氮化物以外的无机物构成。台面绝缘膜25优选包含氧化硅膜。台面绝缘膜25特别优选包含由台面部21的氧化物构成的氧化硅膜。台面绝缘膜25以膜状包覆台面部21的顶面22、第一壁面23以及第二壁面24。
具体而言，台面绝缘膜25具有SiC芯片2侧的一方面、以及一方面的相反侧的另一方面。台面绝缘膜25以一方面以及另一方面双方沿顶面22、第一壁面23以及第二壁面24延伸的方式形成为膜状。台面绝缘膜25优选包覆台面部21的顶面22的整个区域、第一壁面23的整个区域以及第二壁面24的整个区域。台面绝缘膜25从外部对台面部21进行电绝缘。台面绝缘膜25在台面部21的基部与主面绝缘膜12相连。台面绝缘膜25可以被视为主面绝缘膜12的一部分。
第一突出构造20A包含选择性地包覆台面部21的第一无机膜26。第一无机膜26由氮化物以外的无机物构成。第一无机膜26优选由对有机物的贴紧力比较大的无机物构成。第一无机膜26特别优选由多晶硅膜构成。第一无机膜26既可以由含有杂质的导电性多晶硅膜构成、也可以由不含有杂质的无添加杂质多晶硅膜构成。第一无机膜26也可以由添加了n型杂质的n型多晶硅膜、以及/或者添加了p型杂质的p型多晶硅膜构成。第一无机膜26优选由与侧壁构造13相同的材料构成。
第一无机膜26具有第一厚度T1。第一厚度T1优选小于活性台地11(台面部21)的厚度(凹陷深度DO)。第一厚度T1优选超过主面绝缘膜12的厚度。第一厚度T1优选为与侧壁构造13中沿外侧面9以膜状延伸的部分的厚度大致相等。第一厚度T1也可以为10nm以上且1000nm以下。
第一无机膜26以包覆台面部21的第一壁面23以及第二壁面24中的至少一方的方式形成于主面绝缘膜12以及台面绝缘膜25之上。在该方式中，第一无机膜26包含包覆第一壁面23的第一包覆膜27、以及包覆第二壁面24的第二包覆膜28，使顶面22选择性地露出。第一包覆膜27以及第二包覆膜28分别具有与侧壁构造13相同的形态。第一包覆膜27也可以称为“第一台面侧侧壁构造”，第二包覆膜28也可以称为“第二台面侧侧壁构造”。
第一包覆膜27在俯视时从活性面8(侧壁构造13)空出间隔地形成，形成为沿第一壁面23延伸的带状。在该方式中，第一包覆膜27形成为在俯视时沿第一壁面23延伸的环状(具体而言为四边环状)。第一包覆膜27也可以包覆第一壁面23的大致整个区域。
第一包覆膜27也可以以使第一壁面23的上壁部露出的方式从台面部21的顶面22向基部侧空出间隔地包覆第一壁面23。第一包覆膜27包含沿外侧面9以膜状延伸的部分、以及沿第一壁面23以膜状延伸的部分。第一包覆膜27中沿外侧面9以膜状延伸的部分相对于顶面22在外侧面9侧的区域包覆外侧面9。
第二包覆膜28在俯视时从外侧面9的周缘(第一～第四侧面7A～7D)空出间隔地形成，形成为沿第二壁面24延伸的带状。在该方式中，第二包覆膜28形成为在俯视时沿第二壁面24延伸的环状(具体而言为四边环状)。第二包覆膜28也可以包覆第二壁面24的大致整个区域。
第二包覆膜28也可以以使第二壁面24的上壁部露出的方式从台面部21的顶面22向基部侧空出间隔地包覆第二壁面24。第二包覆膜28包含沿外侧面9以膜状延伸的部分、以及沿第二壁面24以膜状延伸的部分。第二包覆膜28中沿外侧面9以膜状延伸的部分相对于顶面22在外侧面9侧的区域包覆外侧面9。
第一突出构造20A包含第二无机膜29。第二无机膜29也可以称为“层间绝缘膜”或者“中间绝缘膜”。第二无机膜29由与第一无机膜26不同的氮化物以外的无机物构成。第二无机膜29也可以由对有机物的贴紧力比第一无机膜26小的无机绝缘体构成。第二无机膜29既可以具有包含多个无机膜的层叠构造、也可以具有由单一的无机膜构成的单层构造。第二无机膜29优选包含氧化硅膜。第二无机膜29既可以具有由单一的氧化硅膜构成的单层构造、也可以具有由多个氧化硅膜构成的层叠构造。
在第二无机膜29包含多个氧化硅膜的情况下，多个氧化硅膜的性质是任意的。第二无机膜29也可以包含NSG膜(Nondoped Silicate Glass film)、PSG膜(PhosphorusSilicate Glass film)以及BPSG膜(Boron Phosphorus Silicate Glass film)中的至少一个。NSG膜由无添加杂质的氧化硅膜构成。PSG膜由添加了磷的氧化硅膜构成。BPSG膜由添加了硼以及磷的氧化硅膜构成。
NSG膜的厚度也可以为10nm以上且500nm以下。PSG膜的厚度也可以为10nm以上且500nm以下。BPSG膜的厚度也可以为10nm以上且500nm以下。第二无机膜29也可以包含从SiC芯片2侧依次层叠的NSG膜以及PSG膜。第二无机膜29具有第二厚度T2(总厚度)。第二厚度T2优选为10nm以上且1500nm以下。第二厚度T2优选超过主面绝缘膜12的厚度。第二厚度T2优选超过第一无机膜26的第一厚度T1(T1＜T2)。
第二无机膜29在外侧面9之上包覆主面绝缘膜12。第二无机膜29具有SiC芯片2侧的一方面、以及一方面的相反侧的另一方面。第二无机膜29以一方面以及另一方面双方沿主面绝缘膜12的外表面以及第一无机膜26的外表面延伸的方式形成。在该方式中，第二无机膜29从台面部21的第一壁面23以及第二壁面24的两侧跃上第一包覆膜27以及第二包覆膜28之上，选择性地包覆台面部21的顶面22。具体而言，第二无机膜29选择性地包覆在台面绝缘膜25包覆顶面22的部分。
第二无机膜29与台面部21、台面绝缘膜25以及第一无机膜26(第一包覆膜27以及第二包覆膜28)一起形成一个第一突出构造20A。第二无机膜29也可以以使第一包覆膜27局部地露出的方式局部地包覆第一包覆膜27。第二无机膜29也可以包覆第一包覆膜27的整个区域。第二无机膜29也可以以使第二包覆膜28局部地露出的方式局部地包覆第二包覆膜28。第二无机膜29也可以包覆第二包覆膜28的整个区域。
在该方式中，第二无机膜29具有使在台面绝缘膜25包覆顶面22的部分选择性地露出的至少一个的开口30。在剖视时，开口30的开口面积优选为在顶面22中由第二无机膜29包覆的部分的面积以上。当然，开口30的开口面积也可以小于包覆部的面积。开口30使顶面22的至少一部分露出即可，其平面形状是任意的。
开口30也可以在俯视时形成为多角形状(例如四边形状)或者圆形状。开口30也可以形成为在俯视时沿台面部21延伸的线状或者环状。当然，开口30也可以形成为在任意的方向上延伸的线状(例如之字状)。另外，多个开口30也可以沿台面部21空出间隔地形成。
第二无机膜29从台面部21侧朝向外侧面9的周缘(第一～第四侧面7A～7D)侧被引出，在外侧面9的周缘以及台面部21之间的区域中以膜状包覆主面绝缘膜12。第二无机膜29具有从外侧面9的周缘向内方空出间隔地形成且使外侧面9的周缘部(SiC芯片2)露出的周端壁。第二无机膜29的周端壁与主面绝缘膜12的周端壁一起划分出使外侧面9的周缘部(SiC芯片2)露出的切槽开口31。
第二无机膜29从台面部21侧朝向活性面8侧被引出，在活性面8以及第一无机膜26之间的区域中以膜状包覆主面绝缘膜12。第二无机膜29从主面绝缘膜12之上跃上侧壁构造13之上。第二无机膜29以膜状包覆侧壁构造13的整个区域，横穿第一～第四连接面10A～10D而被引出至活性面8之上。第二无机膜29隔着主面绝缘膜12包覆活性面8。
第二无机膜29具有包覆活性面8的部分、以及包覆台面部21的顶面22的部分。第二无机膜29中包覆台面部21的顶面22的部分与第二无机膜29中包覆活性面8的部分位于同一平面上。这样，第二无机膜29在外侧面9中形成第一突出构造20A的一部分的同时，包覆活性面8、外侧面9以及第一～第四连接面10A～10D(侧壁构造13)。
SiC半导体装置1包含形成于主面绝缘膜12之上且与功能设备电连接的第一主面电极32。在图1～图3中，示出了一个第一主面电极32配置于活性面8之上而未配置于外侧面9之上的例子。第一主面电极32在俯视时配置于比第一突出构造20A靠活性面8侧的区域即可，第一主面电极32的平面形状以及个数是任意的。
第一主面电极32优选不包覆第一突出构造20A。第一主面电极32优选在第二无机膜29(外侧面9)之上不形成于第一突出构造20A以及外侧面9的周缘之间的区域。也就是，优选在俯视时在SiC芯片2的周缘以及第一突出构造20A之间的区域不形成金属膜。第一主面电极32贯通主面绝缘膜12以及第二无机膜29而与功能设备电连接。
第一主面电极32优选具有包含从SiC芯片2侧依次层叠的势垒金属膜以及主电极膜的层叠构造。势垒金属膜优选由Ti系金属膜构成。势垒金属膜也可以具有包含Ti膜以及TiN膜中的至少一种的单层构造或者层叠构造。主电极膜优选由Cu系金属膜或者Al系金属膜构成。主电极膜也可以包含纯Cu膜(纯度为99％以上的Cu膜)、纯Al膜(纯度为99％以上的al膜)、AlCu合金膜、AlSi合金膜、以及AlSiCu合金膜中的至少一种。
SiC半导体装置1不具有包覆第一突出构造20A(台面部21)的氮化膜。SiC半导体装置1不具有包覆第一突出构造20A(台面部21)以及活性面8之间的区域的氮化膜。SiC半导体装置1不具有包覆第一突出构造20A(台面部21)以及外侧面9的周缘之间的区域的氮化膜。SiC半导体装置1不具有包覆第一主面电极32的氮化膜。
SiC半导体装置1包含在外侧面9侧包覆第一突出构造20A的有机膜33。有机膜33也可以称为“保护膜”或者“有机绝缘膜”。有机膜33具有比第一无机膜26的硬度以及第二无机膜29的硬度低的硬度。换言之，有机膜33具有比第一无机膜26的弹性率以及第二无机膜29的弹性率小的弹性率，作为针对外力的缓冲材料(保护膜)发挥功能。有机膜33保护SiC芯片2、第一主面电极32等免受外力的影响。
有机膜33优选包含感光性树脂。感光性树脂也可以是负型或者正型。有机膜33也可以包含聚酰亚胺膜、聚酰胺膜以及聚苯并噁唑膜中的至少一个。有机膜33优选具有超过活性台地11的厚度的厚度。有机膜33的厚度特别优选超过第一主面电极32的厚度。有机膜33的厚度也可以为1μm以上且50μm以下。有机膜33的厚度优选为5μm以上且20μm以下。
有机膜33直接包覆第一突出构造20A。因此，在第一突出构造20A以及有机膜33之间不夹设氮化膜。另外，在台面部21(SiC芯片2)以及有机膜33之间不夹设氮化膜。在台面部21以及有机膜33之间仅夹设氮化膜以外的无机物。有机膜33在第一突出构造20A中直接包覆第二无机膜29，隔着第二无机膜29包覆第一无机膜26。具体而言，有机膜33从台面部21的第一壁面23以及第二壁面24的两侧跃上第二无机膜29之上，隔着第二无机膜29包覆第一包覆膜27的整个区域以及第二包覆膜28的整个区域。
有机膜33从第二无机膜29之上进入到开口30，在开口30内直接包覆台面绝缘膜25。有机膜33在开口30内隔着台面绝缘膜25包覆台面部21的顶面22。有机膜33与第一突出构造20A卡合(engage)的同时，与开口30卡合。这样，有机膜33在俯视时直接包覆第一突出构造20A的整个区域。
有机膜33从第一突出构造20A侧朝向外侧面9的周缘(第一～第四侧面7A～7D)侧被引出，在外侧面9的周缘以及第一无机膜26之间的区域中包覆第二无机膜29。有机膜33具有从外侧面9的周缘向内方空出间隔地形成的周端壁。
也就是，有机膜33的周端壁位于台面部21以及外侧面9的周缘之间的区域，划分出使外侧面9的周缘部(第一主面5的周缘部)露出的切割道34。有机膜33的周端壁也可以从第二无机膜29的周端壁(切槽开口31)向活性面8侧空出间隔地形成。也就是，切割道34除了外侧面9的周缘部以外还使第二无机膜29露出。当然，有机膜33也可以包覆切槽开口31以及外侧面9的周缘部。
有机膜33从第一突出构造20A侧朝向活性面8侧被引出，在活性面8以及第一突出构造20A之间的区域中包覆第二无机膜29。有机膜33隔着第二无机膜29包覆侧壁构造13，横穿第一～第四连接面10A～10D而被引出至活性面8之上。有机膜33优选包覆侧壁构造13的整个区域。
有机膜33在活性面8之上直接包覆第一主面电极32的周缘部。也就是，在第一主面电极32以及有机膜33之间不夹设氮化膜。有机膜33优选遍及整周地包覆第一主面电极32的周缘部。有机膜33具有使第一主面电极32的内方部露出的至少一个焊盘开口35。这样，有机膜33填埋活性面8以及外侧面9之间的台阶，包覆活性面8(第一主面电极32的周缘部)、外侧面9(第一突出构造20A)以及第一～第四连接面10A～10D(侧壁构造13)。
SiC半导体装置1包含形成于第二主面6之上的第二主面电极36。第二主面电极36包覆第二主面6的整个区域，且与第一～第四侧面7A～7D相连。第二主面电极36与SiC芯片2(SiC基板3)电连接。具体而言，第二主面电极36与SiC芯片2(SiC基板3)形成欧姆接触。第二主面电极36也可以包含Ti膜、Ni膜、Pd膜、Au膜以及Ag膜中的至少一个。作为一例，第二主面电极36也可以包含从第二主面6侧依次层叠的Ti膜、Ni膜、Pd膜以及Au膜。
第一突出构造20A不限于图4等所示的形态，能具有各种形态。以下，参照图5A～图5C，示出了第一突出构造20A的其它实施例。图5A是表示第二实施例的第一突出构造20A的放大剖视图。以下，对与图4等所示的构造对应的构造标注相同的参照符号，并省略它们的说明。
参照图5A，第二无机膜29具有使第一无机膜26的第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)局部地露出的开口30。有机膜33在开口30内直接包覆第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)。
图5B是表示第三实施例的第一突出构造20A的放大剖视图。以下，对与图4等所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图5B，第二无机膜29具有使第一无机膜26的第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)的整个区域露出的开口30。开口30在第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)之间形成间隙37。
也就是，在该方式中，第一突出构造20A包含形成于第一无机膜26以及第二无机膜29之间的间隙37。间隙37的宽度是任意的，但也可以是0.1μm以上且50μm以下。有机膜33在开口30内直接包覆第一无机膜26。有机膜33进入到间隙37，在该间隙37内直接包覆第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)。
图5C是表示第四实施例的第一突出构造20A的放大剖视图。以下，对与图4等所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图5C，在该方式中，第二无机膜29包覆台面部21的顶面22的整个区域，不具有开口30。有机膜33隔着第二无机膜29而与台面部21的整个区域以及第一无机膜26的整个区域对置。
SiC半导体装置1也可以同时包括第一～第四实施例的第一突出构造20A中的至少两个。SiC半导体装置1也可以包含第一突出构造20A，该第一突出构造20A同时包含第一～第四实施例的第一突出构造20A的特征中的至少两个特征。
以上，SiC半导体装置1包含SiC芯片2(芯片)、功能设备、第一突出构造20A(突出构造)以及有机膜33。SiC芯片2具有一方侧的第一主面5以及另一方侧的第二主面6。第一主面5包含设定于内方部的活性面8、以及设定于周缘部的外侧面9。功能设备形成于活性面8侧。第一突出构造20A包含无机物，且突出设置于外侧面9侧。也就是，第一突出构造20A以向与第二主面6相反的一侧突出的方式形成于外侧面9侧。有机膜33包覆第一突出构造20A。
半导体装置根据用途而在各种环境下使用，因此要求适合于各种使用环境条件的耐久性。尤其是设想基材中包含SiC的SiC半导体装置在SiC的物性(电的特性)上搭载在混合动力车、电动汽车、燃料电池汽车等以马达为驱动源的车辆等的情况。因此，与基材中包含Si(硅)的Si半导体装置相比，SiC半导体装置要求适合于严酷的使用环境条件的优异的耐久性。
SiC半导体装置的耐久性例如根据高温高湿偏压实验来评价。在高温高湿偏压实验中，在暴露于高温高湿环境下的状态下，对SiC半导体装置的电的特性进行了评价。在高温环境下，热膨胀引起的来自外部的应力施加于有机膜33，存在有机膜33从SiC芯片2剥离的可能性。在高湿环境下，水分(湿气)侵入到有机膜33的剥离部，存在SiC半导体装置的电的特性变动(下降)的可能性。这些现象导致SiC半导体装置的可靠性下降。
就这方面而言，根据SiC半导体装置1，能够通过第一突出构造20A来提高有机膜33对SiC芯片2的贴紧力。由此，能够抑制有机膜33从SiC芯片2剥离。因而，能够提供一种能够提高可靠性的SiC半导体装置1。
第一突出构造20A优选以电浮动状态形成。也就是，第一突出构造20A优选由与功能设备电分离的装饰构造构成。根据该构造，能够抑制第一突出构造20A引起的功能设备的电的特性的变动。
优选在第一突出构造20A以及有机膜33之间不夹设氮化膜。优选在外侧面9以及有机膜33之间不夹设氮化膜。第一突出构造20A优选不具有氮化膜。根据上述的构造，能够防止以氮化膜的剥离为起点的有机膜33的剥离。
第一突出构造20A优选由无机物构成。优选在俯视时在SiC芯片2的周缘以及突出构造之间的区域不形成金属膜。第一突出构造20A优选在俯视时从SiC芯片2的周缘以及活性面8空出间隔地形成。
第一突出构造20A也可以具有活性面8侧的第一边(第一壁面23)、以及外侧面9的周缘侧的第二边(第二壁面24)。有机膜33优选以在俯视时包覆第一边以及第二边双方的方式包覆第一突出构造20A。有机膜33优选在俯视时包覆第一突出构造20A的整个区域。
第一突出构造20A也可以形成为在俯视时沿活性面8延伸的带状。第一突出构造20A也可以在俯视时包围活性面8。第一突出构造20A也可以在俯视时形成为环状。有机膜33也可以在俯视时包覆活性面8的一部分。
SiC半导体装置1也可以包含在俯视时包覆活性面8的第一主面电极32。有机膜33也可以包覆第一主面电极32的一部分。在高温环境下，在第一主面电极32产生热膨胀引起的应力。在形成有包覆第一主面电极32的氮化膜的情况下，存在氮化膜因第一主面电极32的应力而从第一主面电极32剥离的可能性。在高湿环境下，存在第一主面电极32等因侵入到氮化膜的剥离部的水分(湿气)而劣化的可能性。
因此，优选在第一主面电极32以及有机膜33之间不夹设氮化膜。根据该构造，能够削减包覆第一主面电极32的构造物的剥离起点。也就是，能够防止在第一主面电极32之上以氮化膜的剥离为起点的有机膜33的剥离。
第一主面电极32的应力集中在第一主面电极32的边缘部(周缘部)附近。因此，在形成有包覆第一主面电极32的边缘部附近的氮化膜的情况下，容易产生氮化膜的剥离。因此，在具有包覆第一主面电极32的边缘部的有机膜33的构造中，特别优选在第一主面电极32的周缘部以及有机膜33之间不夹设氮化膜。
第一主面5也可以包含活性面8、相对于活性面8向第二主面6侧凹陷的外侧面9、以及将活性面8及外侧面9连接的第一～第四连接面10A～10D。也就是，SiC半导体装置1也可以具有在第一主面5中由活性面8、外侧面9以及第一～第四连接面10A～10D划分出的活性台地11。在该情况下，第一突出构造20A优选在外侧面9的面方向上与活性台地11对置。
并且，在该情况下，有机膜33优选填埋活性面8以及外侧面9之间的台阶并包覆活性面8以及外侧面9。根据该构造，能够通过活性台地11以及第一突出构造20A来提高有机膜33相对于SiC芯片2的贴紧力。SiC半导体装置1也可以包含包覆第一～第四连接面10A～10D的侧壁构造13。在该情况下，有机膜33优选包覆侧壁构造13。
第一突出构造20A优选包含台面部21，该台面部21由SiC芯片2的一部分构成，以朝向与第二主面6相反的一侧突出的方式形成于外侧面9。第一突出构造20A优选包含在外侧面9之上包覆台面部21的至少一部分的第一无机膜26。第一突出构造20A优选包含在外侧面9之上包覆第一无机膜26的至少一部分的第二无机膜29。
在该情况下，有机膜33优选在外侧面9之上至少包覆第二无机膜29。根据该构造，能够通过包含台面部21、第一无机膜26以及第二无机膜29的第一突出构造20A来提高有机膜33相对于SiC芯片2的贴紧力。由此，能够抑制有机膜33从SiC芯片2剥离。因而，能够提供一种能够提高可靠性的SiC半导体装置1。
第二无机膜29优选包含与第一无机膜26不同的无机物。第一无机膜26以及第二无机膜29优选分别以电浮动状态形成。第一无机膜26以及第二无机膜29优选分别包含氮化物以外的无机物。优选在第二无机膜29以及有机膜33之间不夹设氮化膜。优选在第一无机膜26以及有机膜33之间不夹设氮化膜。
优选在台面部21以及有机膜33之间不夹设氮化膜。优选在外侧面9中且在活性面8以及台面部21之间的区域之上不形成氮化膜。优选在俯视时在SiC芯片2的周缘以及台面部21之间的区域不形成金属膜。
台面部21优选在俯视时从SiC芯片2的周缘以及活性面8空出间隔地形成。台面部21优选具有活性面8侧的第一边(第一壁面23)、以及外侧面9的周缘侧的第二边(第二壁面24)。在该情况下，有机膜33优选以在俯视时包覆第一边以及第二边双方的方式包覆台面部21。有机膜33优选在俯视时包覆台面部21的整个区域。
台面部21也可以形成为在俯视时沿活性面8延伸的带状。台面部21也可以在俯视时包围活性面8。台面部21也可以在俯视时形成为环状。有机膜33也可以在俯视时包覆活性面8的一部分。
SiC半导体装置1也可以包含在俯视时包覆活性面8的第一主面电极32。在该情况下，有机膜33也可以在活性面8侧包覆第一主面电极32的一部分。在该情况下，优选在第一主面电极32以及有机膜33之间不夹设氮化膜。
第一突出构造20A也可以包含包覆台面部21的台面绝缘膜25。在该情况下，第一无机膜26优选包覆台面绝缘膜25。台面绝缘膜25优选由氧化硅膜构成。优选在台面部21以及台面绝缘膜25之间不夹设氮化膜。台面部21优选在外侧面9的面方向上与活性台地11对置。台面部21优选具有位于与活性面8相同的平面上的顶面22。
第一无机膜26也可以包含多晶硅膜，第二无机膜29也可以包含氧化硅膜。第一无机膜26优选包含从外表面露出的多晶硅膜。有机膜33优选直接包覆第一无机膜26以及第二无机膜29。有机膜33相对于第一无机膜26的贴紧力优选比有机膜33相对于第二无机膜29的贴紧力大。
SiC芯片2也可以包含SiC基板3以及SiC外延层4。在该情况下，台面部21也可以由SiC外延层4的一部分构成。SiC外延层4也可以具有与SiC基板3不同的杂质浓度。
第二无机膜29也可以具有在俯视时至少与台面部21的顶面22一部分重叠的开口30(参照图4～图5B)。在该情况下，第二无机膜29也可以包覆第一无机膜26的整个区域(参照图4)。第二无机膜29也可以使第一无机膜26的至少一部露出(参照图5A以及图5B)。第二无机膜29也可以使第一无机膜26的整个区域露出(参照图5B)。
在该情况下，第二无机膜29也可以以在与第一无机膜26之间形成有间隙37的方式从第一无机膜26空出间隔地形成于外侧面9之上(参照图5B)。在该情况下，有机膜33也可以在外侧面9之上填埋间隙37并包覆台面部21、第一无机膜26以及第二无机膜29(参照图5B)。当然，第二无机膜29也可以包覆台面部21的整个区域(参照图5C)。
图6与图4对应，是与第一实施例的第二突出构造20B一起示出本发明的第二实施方式的SiC半导体装置41的放大剖视图。以下，对于与对SiC半导体装置1叙述的构造对应的构造标注相同的参照符号，并省略它们的说明。
参照图6，SiC半导体装置41包含突出设置于外侧面9侧的至少一个(在该方式中为一个)的第一实施例的第二突出构造20B(突出构造)来代替第一突出构造20A。第二突出构造20B与第一突出构造20A相同，包含台面部21、台面绝缘膜25、第一无机膜26以及第二无机膜29。在该方式中，第一无机膜26除了第一包覆膜27以及第二包覆膜28以外，还包含在台面绝缘膜25之上以膜状包覆台面部21的顶面22的顶面包覆部42。顶面包覆部42包覆顶面22的整个区域，且与第一包覆膜27以及第二包覆膜28相连。
也就是，第一无机膜26以膜状包覆台面部21的顶面22、第一壁面23以及第二壁面24。具体而言，第一无机膜26具有SiC芯片2侧的一方面、以及一方面的相反侧的另一方面。第一无机膜26以一方面以及另一方面双方沿顶面22、第一壁面23以及第二壁面24以膜状延伸的方式，包覆顶面22、第一壁面23以及第二壁面24。第一无机膜26优选以膜状包覆台面部21的整个区域。
第二无机膜29以一方面以及另一方面双方沿第一无机膜26的外表面(第一包覆膜27、第二包覆膜28以及顶面包覆部42)延伸的方式形成为膜状。在该方式中，第二无机膜29从台面部21的第一壁面23以及第二壁面24的两侧跃上第一包覆膜27以及第二包覆膜28之上，选择性地包覆顶面包覆部42。
在该方式中，第二无机膜29具有使顶面包覆部42选择性地露出的至少一个开口30。在剖视时，开口30的开口面积优选为在顶面包覆部42中由第二无机膜29包覆的部分的面积以上。当然，开口30的开口面积也可以小于包覆部的面积。对开口30的形状等的说明由于如上那样，因此省略。
在该方式中，有机膜33包含直接包覆第一无机膜26的部分、以及隔着第二无机膜29包覆第一无机膜26的部分。具体而言，有机膜33从台面部21的第一壁面23以及第二壁面24的两侧跃上第二无机膜29之上，隔着第二无机膜29包覆第一包覆膜27以及第二包覆膜28的整个区域。
有机膜33从第二无机膜29之上进入到开口30，在开口30内直接包覆第一无机膜26的顶面包覆部42。有机膜33在开口30内隔着顶面包覆部42以及台面绝缘膜25包覆台面部21的顶面22。这样，有机膜33在俯视时直接包覆第二突出构造20B的整个区域。有机膜33与第二突出构造20B卡合(engage)的同时，与开口30卡合。并且，有机膜33在开口30内与顶面包覆部42相接。
第二突出构造20B并不限于图6所示的形态，能具有各种形态。以下，参照图7A～图7D，示出第二突出构造20B的其它实施例。图7A是表示第二实施例的第二突出构造20B的放大剖视图。以下，对与图6所示的构造对应的构造标注相同的参照符号，并省略它们的说明。
参照图7A，第一无机膜26的顶面包覆部42也可以具有在剖视时沿第一方向X以及第二方向Y的任一方或者双方交替地形成的至少一个去除部42a以及至少一个包覆部42b。去除部42a由以使台面绝缘膜25选择性地露出的方式将第一无机膜26局部地除去而成的开口或者切槽部构成。包覆部42b由在第一无机膜26中选择性地包覆台面绝缘膜25的部分构成。
顶面包覆部42只要具有由去除部42a以及包覆部42b形成的凹凸构造即可，去除部42a以及包覆部42b的位置、大小、平面形状等分别是任意的。顶面包覆部42能够在形状上与至少一个去除部42a以及至少一个包覆部42b对应地采用各种形态。
例如，在顶面包覆部42具有至少一个去除部42a的情况下，至少一个去除部42a也可以形成为在俯视时在第一方向X以及/或者第二方向Y上延伸的带状、环状或者之字状(曲折状)。在顶面包覆部42具有多个去除部42a的情况下，多个去除部42a也可以在第一方向X以及/或者第二方向Y上空出间隔地形成为点状或者条纹状(多个带状)。
同样，在顶面包覆部42具有至少一个包覆部42b的情况下，至少一个包覆部42b也可以形成为在俯视时在第一方向X以及/或者第二方向Y上延伸的带状、环状或者之字状(曲折状)。在顶面包覆部42具有多个包覆部42b的情况下，多个包覆部42b也可以在第一方向X以及/或者第二方向Y上空出间隔地形成为点状或者条纹状(多个带状)。
有机膜33在开口30内从顶面包覆部42的包覆部42b之上进入到去除部42a，在该去除部42a内直接包覆台面绝缘膜25以及顶面包覆部42。在该方式中，对去除部42a使台面绝缘膜25露出的例子进行了说明。但是，去除部42a也可以贯通台面绝缘膜25使SiC芯片2(SiC外延层4)露出。在该情况下，有机膜33在去除部42a内直接包覆SiC芯片2、台面绝缘膜25以及顶面包覆部42。
图7B是表示第三实施例的第二突出构造20B的放大剖视图。以下，对与图6所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图7B，第二无机膜29具有除了顶面包覆部42以外还使第一无机膜26的第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)局部地露出的开口30。有机膜33在开口30内除了顶面包覆部42以外还直接包覆第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)。
图7C是表示第四实施例的第二突出构造20B的放大剖视图。以下，对与图6所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图7C，第二无机膜29具有除了顶面包覆部42以外还使第一无机膜26的第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)的整个区域露出的开口30。开口30在与第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)之间形成间隙37。
也就是，在该方式中，第二突出构造20B包含形成于第一无机膜26以及第二无机膜29之间的间隙37。间隙37的宽度是任意的，也可以为0.1μm以上且50μm以下。在该方式中，有机膜33在开口30内除了顶面包覆部42以外还直接包覆第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)。有机膜33进入到间隙37，在该间隙37内直接包覆第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)。
图7D是表示第五实施例的第二突出构造20B的放大剖视图。以下，对与图6所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图7D，在该方式中，第二无机膜29包覆第一无机膜26的顶面包覆部42的整个区域，不具有开口30。在该方式中，第二无机膜29包覆第一无机膜26的整个区域。有机膜33隔着第二无机膜29而与台面部21的整个区域以及第一无机膜26的整个区域对置。
SiC半导体装置41也可以同时包含第一～第五实施例的第二突出构造20B中的至少两个。SiC半导体装置41也可以包含第二突出构造20B，该第二突出构造20B同时包含第一～第五实施例的第二突出构造20B的特征中的至少两个特征。
以上，SiC半导体装置41包含SiC芯片2(芯片)、功能设备、第二突出构造20B(突出构造)以及有机膜33。SiC芯片2具有一方侧的第一主面5以及另一方侧的第二主面6。第一主面5包含设定于内方部的活性面8、以及设定于周缘部的外侧面9。功能设备形成于活性面8侧。第二突出构造20B包含无机物，且突出设置于外侧面9侧。也就是，第二突出构造20B以向与第二主面6相反的一侧突出的方式形成于外侧面9侧。有机膜33包覆第二突出构造20B。
根据该构造，能够通过第二突出构造20B来提高有机膜33相对于SiC芯片2的贴紧力。由此，能够抑制有机膜33从SiC芯片2剥离。因而，能够提供能够提高可靠性的SiC半导体装置41。
第二突出构造20B优选包含台面部21，该台面部21由SiC芯片2的一部分构成，以朝向与第二主面6相反的一侧突出的方式形成于外侧面9。台面部21优选具有顶面22、活性面8侧的第一壁面23、以及外侧面9的周缘侧的第二壁面24。第二突出构造20B优选包含第一无机膜26，该第一无机膜26以膜状包覆顶面22、第一壁面23以及第二壁面24。第二突出构造20B优选包含第二无机膜29，该第二无机膜29包覆第一无机膜26的至少一部分，与台面部21以及第一无机膜26一起形成突出构造。
在该情况下，有机膜33优选包覆第二突出构造20B。根据该构造，能够通过包含台面部21、第一无机膜26以及第二无机膜29的第二突出构造20B来提高有机膜33相对于SiC芯片2的贴紧力。由此，能够抑制有机膜33从SiC芯片2剥离。因而，能够提供一种能够提高可靠性的SiC半导体装置41。
第一无机膜26优选包含包覆顶面22的顶面包覆部42、包覆第一壁面23的第一包覆膜27、以及包覆第二壁面24的第二包覆膜28。第二无机膜29优选以至少使顶面包覆部42的一部分露出的方式包覆第一包覆膜27以及第二包覆膜28的任一方或者双方(参照图6～图7C)。有机膜33优选与顶面包覆部42相接。
第二无机膜29也可以包覆第一包覆膜27的整个区域以及第二包覆膜28的整个区域，使顶面包覆部42选择性地露出(参照图6以及图7A)。第二无机膜29也可以使顶面包覆部42的至少一部分、第一包覆膜27的至少一部分以及第二包覆膜28的至少一部分露出(参照图7B以及图7C)。第二无机膜29也可以使第一无机膜26的整个区域露出(参照图7C)。
在该情况下，第二无机膜29也可以以在与第一无机膜26之间形成有间隙37的方式从第一无机膜26空出间隔地形成于外侧面9之上(参照图7C)。在该情况下，有机膜33也可以在外侧面9之上填埋间隙37并包覆台面部21、第一无机膜26以及第二无机膜29(参照图7C)。当然，第二无机膜29也可以包覆第一无机膜26的整个区域(参照图7D)。
图8与图4对应，是与第一实施例的第三突出构造20C一起示出本发明的第三实施方式的SiC半导体装置51的放大剖视图。以下，对于与对SiC半导体装置1叙述的构造对应的构造标注相同的参照符号，并省略它们的说明。
参照图8，SiC半导体装置51包含突出设置于外侧面9侧的至少一个(在该方式中为一个)第一实施例的第三突出构造20C(突出构造)来代替第一突出构造20A。第三突出构造20C与第一突出构造20A相同，包含台面部21、台面绝缘膜25、第一无机膜26以及第二无机膜29。
在该方式中，第三突出构造20C包含形成于台面部21的顶面22的至少一个(在该方式中在剖视时为三个)沟槽构造52。多个沟槽构造52(the trench structures)由在顶面22中与功能设备电分离的装饰构造构成。多个沟槽构造52以电浮动状态形成。
沟槽构造52的个数是任意的，根据台面部21的宽度来适当调整。第三突出构造20C在剖视时包含单一的沟槽构造52。第三突出构造20C优选在剖视时包含两个以上的沟槽构造52。第三突出构造20C特别优选剖视以及在俯视时包含两个以上的沟槽构造52。
多个沟槽构造52在剖视时在与台面部21延伸的方向正交的方向上空出间隔地形成。多个沟槽构造52的平面形状是任意的。多个沟槽构造52在俯视时分别形成为在台面部21延伸的方向上延伸的带状。也就是，多个沟槽构造52也可以在俯视时形成为条纹状(多个带状)。多个沟槽构造52也可以在俯视时分别形成为沿台面部21延伸的环状。多个沟槽构造52也可以在台面部21延伸的方向、以及与台面部21延伸的方向正交的方向上空出间隔地形成为点状。
多个沟槽构造52分别包含侧壁以及底壁。多个沟槽构造52也可以分别形成为具有大致恒定的开口宽度的垂直形状。多个沟槽构造52也可以形成为具有朝向底壁变窄的开口宽度的尖细形状。多个沟槽构造52的底壁优选分别形成为朝向第二主面6的弯曲形状。当然，多个沟槽构造52的底壁也可以分别具有与活性面8平行的平坦面。
多个沟槽构造52分别从SiC外延层4的底部(SiC基板3)向顶面22侧空出间隔地形成，隔着SiC外延层4的一部分而分别与SiC基板3对置。在该方式中，多个沟槽构造52分别形成于外侧面9以及顶面22之间的厚度位置。
多个沟槽构造52分别具有沟槽宽度WT。沟槽宽度WT是与台面部21延伸的方向正交的方向的沟槽构造52的宽度。沟槽宽度WT也可以为0.1μm以上且3μm以下。沟槽宽度WT优选为0.5μm以上且1.5μm以下。
多个沟槽构造52分别具有沟槽深度DT。沟槽深度DT也可以为0.1μm以上且10μm以下。沟槽深度DT优选为5μm以下。沟槽深度DT特别优选为2.5μm以下。沟槽深度DT优选具有以外侧面9的凹陷深度DO为基准的±10％以内的范围的值。沟槽深度DT特别优选与凹陷深度DO大致相等(DT≈DO)。也就是，沟槽构造52的底壁优选与外侧面9位于大致同一平面上。
多个沟槽构造52空出第一间隔I1地排列。第一间隔I1是彼此相邻的两个沟槽构造52之间的距离。第一间隔I1也可以为0.1μm以上且2.5μm以下。第一间隔I1优选为0.5μm以上且1.5μm以下。第一间隔I1优选为小于沟槽宽度WT(I1＜WT)。当然，第一间隔I1也可以为沟槽宽度WT以上。
多个沟槽构造52分别包含沟槽53以及埋设物54。以下，对一个沟槽构造52进行叙述。沟槽53从顶面22朝向第二主面6下挖而成。沟槽53形成沟槽构造52的壁面(侧壁以及底壁)。沟槽53的开口边缘部从顶面22朝向沟槽53向斜下倾斜。开口边缘部是顶面22以及沟槽53的侧壁的连接部。开口边缘部也可以向斜下倾斜为朝向台面部21外的弯曲状。
埋设物54由氮化物以外的无机物构成。在该方式中，埋设物54包含绝缘膜55以及无机埋设物56。绝缘膜55由氮化物以外的无机物构成。绝缘膜55优选包含氧化硅膜。绝缘膜55特别优选包含由台面部21的氧化物构成的氧化硅膜。绝缘膜55以膜状形成于沟槽53的内壁，在沟槽53内划分出凹槽空间。
无机埋设物56由氮化物以外的无机物构成。无机埋设物56优选由多晶硅构成。无机埋设物56既可以由含有杂质的导电性多晶硅构成、也可以由不含有杂质的无添加杂质多晶硅构成。无机埋设物56也可以由添加了n型杂质的n型多晶硅、以及/或者添加了p型杂质的p型多晶硅构成。无机埋设物56优选由与侧壁构造13相同的材料构成。
无机埋设物56隔着绝缘膜55埋设于沟槽53。无机埋设物56具有从沟槽53露出的端部。无机埋设物56的端部也可以朝向沟槽53的底壁侧凹陷。在该方式中，无机埋设物56的端部位于比沟槽53的深度方向中间部靠开口侧。也就是，无机埋设物56以从沟槽53的底壁横穿沟槽53的深度方向中间部的方式埋入于沟槽53。
无机埋设物56也可以以在沟槽53内使绝缘膜55露出的方式，从台面绝缘膜25向沟槽53的底壁侧空出间隔地埋入于沟槽53。在该情况下，无机埋设物56也可以从沟槽53的开口侧向底壁侧空出间隔地埋入于沟槽53。无机埋设物56在与顶面22之间形成凹凸构造。由此，多个沟槽构造52在顶面22形成沟槽53、绝缘膜55以及无机埋设物56引起的凹凸构造。
台面绝缘膜25在顶面22与多个沟槽构造52的绝缘膜55相连。台面绝缘膜25以及绝缘膜55也可以被视为由主面绝缘膜12的一部分构成。第一无机膜26与第一实施方式的情况相同，包含第一包覆膜27以及第二包覆膜28。也就是，第一无机膜26使多个沟槽构造52中的至少一个或者全部从顶面22露出。
在该方式中，第二无机膜29具有使多个沟槽构造52中的至少一个或者全部选择性地露出的至少一个开口30。在该方式中，开口30在剖视时使全部的沟槽构造52露出。开口30优选在俯视时使全部的沟槽构造52露出。在剖视时开口30的开口面积优选为在顶面22中由第二无机膜29包覆的部分的面积以上。当然，开口30的开口面积也可以小于包覆部的面积。开口30只要使多个沟槽构造52的一部分露出即可，其平面形状是任意的。对开口30的形状等的说明由于如上那样，因此省略。
SiC半导体装置51不具有包覆多个沟槽构造52的氮化膜。有机膜33以在俯视时隐藏多个沟槽构造52的方式包覆台面部21。在该方式中，有机膜33包含直接包覆第一无机膜26的部分、隔着第二无机膜29包覆第一无机膜26的部分、以及直接包覆多个沟槽构造52的部分。具体而言，有机膜33从台面部21的第一壁面23以及第二壁面24的两侧跃上第二无机膜29之上，隔着第二无机膜29包覆第一包覆膜27以及第二包覆膜28的整个区域。
有机膜33从第二无机膜29之上进入到开口30，在开口30内直接包覆多个沟槽构造52。具体而言，有机膜33直接包覆多个沟槽构造52的绝缘膜55以及无机埋设物56。也就是，在有机膜33以及多个沟槽构造52之间不夹设氮化膜。这样，有机膜33在俯视时直接包覆第三突出构造20C的整个区域。有机膜33与第三突出构造20C卡合(engage)的同时，与开口30卡合。并且，有机膜33在开口30内与多个沟槽构造52相接。
第三突出构造20C并不限于图8所示的形态，能具有各种形态。以下，参照图9A～图9K，示出第三突出构造20C的其它实施例。图9A是表示第二实施例的第三突出构造20C的放大剖视图。以下，对与图8所示的构造对应的构造标注相同的参照符号，并省略它们的说明。
参照图9A，无机埋设物56以使绝缘膜55从沟槽53的内壁(侧壁)露出的方式埋设于沟槽53的底壁侧。无机埋设物56的端部也可以位于比沟槽53的深度方向中间部靠底壁侧。无机埋设物56在与顶面22之间形成沿沟槽53的内壁的凹凸构造。也就是，多个沟槽构造52在顶面22形成由沟槽53、绝缘膜55以及无机埋设物56引起的凹凸构造。
在该方式中，有机膜33在开口30内从顶面22之上进入到至少一个(在该方式中为多个)沟槽53内。也就是，有机膜33具有隔着绝缘膜55埋设于多个沟槽53的部分。有机膜33在多个沟槽53内与绝缘膜55以及无机埋设物56相接。
图9B是表示第三实施例的第三突出构造20C的放大剖视图。以下，对与图8所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图9B，在该方式中，多个沟槽构造52分别包含沟槽53以及绝缘膜55，不具有无机埋设物56。
在该方式中，有机膜33在开口30内从顶面22之上进入到至少一个(在该方式中为多个)沟槽53内。也就是，有机膜33具有隔着绝缘膜55埋设于多个沟槽53的部分。有机膜33在多个沟槽53内与绝缘膜55相接。有机膜33在多个沟槽53内不与无机埋设物56相接。
图9C是表示第四实施例的第三突出构造20C的放大剖视图。以下，对与图8所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图9C，绝缘膜55以使沟槽53的开口侧的壁面露出的方式包覆沟槽53的底壁侧的壁面。也就是，绝缘膜55在沟槽53的底壁侧划分出凹槽空间。绝缘膜55优选使沟槽深度DT的1/3以上(优选为1/2以上)的部分从沟槽53的开口侧露出。也就是，绝缘膜55也可以位于比沟槽53的深度方向中间部靠底壁侧。
无机埋设物56以使沟槽53的开口侧的壁面露出的方式隔着绝缘膜55埋入于沟槽53的底壁侧。无机埋设物56的端部也可以位于(突出)比绝缘膜55的端部靠沟槽53的开口侧。也就是，无机埋设物56也可以在与沟槽53的壁面以及绝缘膜55之间划分出凹陷部。无机埋设物56的端部也可以位于比沟槽53的深度方向中间部靠底壁侧。
在该方式中，台面绝缘膜25具有使台面部21的顶面22露出的台面开口57。台面开口57使多个沟槽构造52(沟槽53)露出。在该方式中，第二无机膜29的开口30与台面开口57连通，使多个沟槽构造52(沟槽53)露出。
在该方式中，有机膜33在开口30内从顶面22之上进入到至少一个(在该方式中为多个)沟槽53内。也就是，有机膜33具有埋设于多个沟槽53的部分。有机膜33在多个沟槽53内与SiC芯片2(SiC外延层4)、绝缘膜55以及无机埋设物56相接。
图9D是表示第五实施例的第三突出构造20C的放大剖视图。以下，对与图8所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图9D，在该方式中，多个沟槽构造52分别仅包含沟槽53，不具有绝缘膜55以及无机埋设物56。
在该方式中，台面绝缘膜25具有使台面部21的顶面22露出的台面开口57。台面开口57使多个沟槽构造52(沟槽53)露出。在该方式中，第二无机膜29的开口30与台面开口57连通，使多个沟槽构造52露出。在该方式中，有机膜33在开口30内从顶面22之上进入到至少一个(在该方式中为多个)的沟槽53内。也就是，有机膜33具有埋设于多个沟槽53的部分。有机膜33在多个沟槽53内仅与SiC芯片2(SiC外延层4)相接。
图9E是表示第六实施例的第三突出构造20C的放大剖视图。以下，对与图8所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图9E，第二无机膜29具有除了多个沟槽构造52(台面部21的顶面22)以外还使第一无机膜26的第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)局部地露出的开口30。有机膜33在开口30内除了多个沟槽构造52(台面部21的顶面22)以外还直接包覆第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)。
图9F是表示第七实施例的第三突出构造20C的放大剖视图。以下，对与图8所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图9F，第二无机膜29具有除了多个沟槽构造52(台面部21的顶面22)以外还使第一无机膜26的第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)的整个区域露出的开口30。开口30在与第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)之间形成间隙37。
也就是，在该方式中，第三突出构造20C包含形成于第一无机膜26以及第二无机膜29之间的间隙37。间隙37的宽度是任意的，但也可以为0.1μm以上且50μm以下。在该方式中，有机膜33在开口30内除了多个沟槽构造52(台面部21的顶面22)以外还直接包覆第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)。有机膜33进入到间隙37，在该间隙37内直接包覆第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)。
图9G是表示第八实施例的第三突出构造20C的放大剖视图。以下，对与图8所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图9G，在该方式中，第二无机膜29包覆台面部21的顶面22的整个区域，不具有开口30。也就是，第二无机膜29包覆多个沟槽构造52的整个区域。
第二无机膜29也可以在包覆多个沟槽构造52的部分具有朝向多个沟槽构造52凹陷的多个凹陷部58。换言之，第二无机膜29也可以在包覆台面部21的顶面22的部分具有多个凹陷部58引起的凹凸构造。有机膜33隔着第二无机膜29而与台面部21的整个区域以及第一无机膜26的整个区域对置。有机膜33填埋第二无机膜29的多个凹陷部58。有机膜33在填埋多个凹陷部58的部分隔着第二无机膜29而与多个沟槽构造52对置。
图9H是表示第九实施例的第三突出构造20C的放大剖视图。以下，对与图8所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图9H，无机埋设物56以使绝缘膜55从沟槽53的内壁(侧壁)露出的方式埋设于沟槽53的底壁侧。无机埋设物56的端部也可以位于比沟槽53的深度方向中间部靠底壁侧。无机埋设物56在与顶面22之间形成沿沟槽53的内壁的凹凸构造。也就是，多个沟槽构造52在顶面22形成由沟槽53、绝缘膜55以及无机埋设物56引起的凹凸构造。
在该方式中，第二无机膜29包覆台面部21的顶面22的整个区域，不具有开口30。也就是，第二无机膜29包覆多个沟槽构造52的整个区域。第二无机膜29从顶面22之上进入到至少一个(在该方式中为多个)的沟槽53内。也就是，第二无机膜29具有隔着绝缘膜55埋设于多个沟槽53的部分。第二无机膜29在多个沟槽53内与绝缘膜55以及无机埋设物56相接。
第二无机膜29也可以在包覆多个沟槽构造52的部分具有朝向多个沟槽构造52凹陷的多个凹陷部58。换言之，第二无机膜29也可以在包覆台面部21的顶面22的部分具有多个凹陷部58引起的凹凸构造。有机膜33隔着第二无机膜29而与台面部21的整个区域以及第一无机膜26的整个区域对置。有机膜33填埋第二无机膜29的多个凹陷部58。有机膜33在填埋多个凹陷部58的部分隔着第二无机膜29而与多个沟槽构造52对置。
图9I是表示第十实施例的第三突出构造20C的放大剖视图。以下，对与图8所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图9I，在该方式中，多个沟槽构造52分别包含沟槽53以及绝缘膜55，不具有无机埋设物56。
在该方式中，第二无机膜29包覆台面部21的顶面22的整个区域，不具有开口30。也就是，第二无机膜29包覆多个沟槽构造52的整个区域。第二无机膜29从顶面22之上进入到至少一个(在该方式中为多个)的沟槽53内。也就是，第二无机膜29具有隔着绝缘膜55埋设于多个沟槽53的部分。第二无机膜29在多个沟槽53内与绝缘膜55相接。
第二无机膜29也可以在包覆多个沟槽构造52的部分具有朝向多个沟槽构造52凹陷的多个凹陷部58。换言之，第二无机膜29也可以在包覆台面部21的顶面22的部分具有多个凹陷部58引起的凹凸构造。有机膜33隔着第二无机膜29而与台面部21的整个区域以及第一无机膜26的整个区域对置。有机膜33填埋第二无机膜29的多个凹陷部58。有机膜33在填埋多个凹陷部58的部分隔着第二无机膜29而与多个沟槽构造52对置。
图9J是表示第十一实施例的第三突出构造20C的放大剖视图。以下，对与图8所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图9J，绝缘膜55以使沟槽53的开口侧的壁面露出的方式包覆沟槽53的底壁侧的壁面。也就是，绝缘膜55在沟槽53的底壁侧划分出凹槽空间。绝缘膜55也可以使沟槽深度DT的1/3以上(优选为1/2以上)的部分从沟槽53的开口侧露出。也就是，绝缘膜55也可以位于比沟槽53的深度方向中间部靠底壁侧。
无机埋设物56以使沟槽53的开口侧的壁面露出的方式隔着绝缘膜55埋入于沟槽53的底壁侧。无机埋设物56的端部也可以位于比绝缘膜55的端部靠沟槽53的开口侧。也就是，无机埋设物56也可以在与沟槽53的壁面以及绝缘膜55之间划分出凹陷部。无机埋设物56的端部也可以位于比沟槽53的深度方向中间部靠底壁侧。
在该方式中，台面绝缘膜25具有使台面部21的顶面22露出的台面开口57。台面开口57使多个沟槽构造52(沟槽53)露出。在该方式中，第二无机膜29包覆台面部21的顶面22的整个区域，不具有开口30。也就是，第二无机膜29包覆多个沟槽构造52的整个区域。第二无机膜29从顶面22之上进入到至少一个(在该方式中为多个)的沟槽53内。也就是，第二无机膜29具有埋设于多个沟槽53的部分。第二无机膜29在多个沟槽53内与SiC芯片2(SiC外延层4)、绝缘膜55以及无机埋设物56相接。
第二无机膜29也可以在包覆多个沟槽构造52的部分具有朝向多个沟槽构造52凹陷的多个凹陷部58。换言之，第二无机膜29也可以在包覆台面部21的顶面22的部分具有多个凹陷部58引起的凹凸构造。有机膜33隔着第二无机膜29而与台面部21的整个区域以及第一无机膜26的整个区域对置。有机膜33填埋第二无机膜29的多个凹陷部58。有机膜33在填埋多个凹陷部58的部分隔着第二无机膜29而与多个沟槽构造52对置。
图9K是表示第十二实施例的第三突出构造20C的放大剖视图。以下，对与图8所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图9K，在该方式中，多个沟槽构造52分别仅包含沟槽53，不具有绝缘膜55以及无机埋设物56。
在该方式中，台面绝缘膜25具有使台面部21的顶面22露出的台面开口57。台面开口57使多个沟槽构造52(沟槽53)露出。在该方式中，第二无机膜29包覆台面部21的顶面22的整个区域，不具有开口30。也就是，第二无机膜29包覆多个沟槽构造52的整个区域。第二无机膜29从顶面22之上进入到至少一个(在该方式中为多个)的沟槽53内。也就是，第二无机膜29具有埋设于多个沟槽53的部分。第二无机膜29在多个沟槽53内与SiC芯片2(SiC外延层4)相接。
第二无机膜29也可以在包覆多个沟槽构造52的部分具有朝向多个沟槽构造52凹陷的多个凹陷部58。换言之，第二无机膜29也可以在包覆台面部21的顶面22的部分具有多个凹陷部58引起的凹凸构造。有机膜33隔着第二无机膜29而与台面部21的整个区域以及第一无机膜26的整个区域对置。有机膜33填埋第二无机膜29的多个凹陷部58。有机膜33在填埋多个凹陷部58的部分隔着第二无机膜29而与多个沟槽构造52对置。
SiC半导体装置51也可以同时包含第一～第十二实施例的第三突出构造20C中的至少两个。SiC半导体装置51也可以包含第三突出构造20C，该第三突出构造20C同时包含第一～第十二实施例的第三突出构造20C的特征中的至少两个特征。
以上，SiC半导体装置51包含SiC芯片2(芯片)、功能设备、第三突出构造20C(突出构造)以及有机膜33。SiC芯片2具有一方侧的第一主面5以及另一方侧的第二主面6。第一主面5包含设定于内方部的活性面8、以及设定于周缘部的外侧面9。功能设备形成于活性面8侧。第三突出构造20C包含无机物，突出设置于外侧面9侧。也就是，第三突出构造20C以向与第二主面6相反的一侧突出的方式形成于外侧面9侧。有机膜33包覆第三突出构造20C。
根据该构造，能够通过第三突出构造20C来提高有机膜33相对于SiC芯片2的贴紧力。由此，能够抑制有机膜33从SiC芯片2剥离。因而，能够提供一种能够提高可靠性的SiC半导体装置51。
第三突出构造20C由SiC芯片2的一部分构成，以朝向与第二主面6相反的一侧突出的方式形成于外侧面9，优选包含具有顶面22的台面部21。第三突出构造20C优选包含形成于台面部21的顶面22的沟槽53。第三突出构造20C优选包含第一无机膜26，该第一无机膜26在外侧面9之上包覆台面部21的至少一部分。第三突出构造20C优选包含第二无机膜29，该第二无机膜29在外侧面9之上包覆第一无机膜26的至少一部分，与台面部21以及第一无机膜26一起形成突出构造。
在该情况下，有机膜33优选在俯视时以隐藏沟槽53的方式包覆台面部21。根据该构造，能够利用因沟槽53而形成于台面部21的顶面22的凹凸构造来提高有机膜33相对于SiC芯片2的贴紧力。由此，能够抑制有机膜33从SiC芯片2剥离。因而，能够提供一种能够提高可靠性的SiC半导体装置51。
SiC半导体装置51也可以包含沟槽构造52，该沟槽构造52包含沟槽53、以及埋设于沟槽53的埋设物54。根据该构造，能够利用因沟槽构造52而形成于台面部21的顶面22的凹凸构造来提高有机膜33相对于SiC芯片2的贴紧力。
埋设物54也可以包含包覆沟槽53的壁面的绝缘膜55、以及隔着绝缘膜55埋入于沟槽53的无机埋设物56(参照图8、图9A、图9C、图9E～图9H以及图9J)。无机埋设物56也可以以在沟槽53内使绝缘膜55露出的方式，从沟槽53的开口侧向底壁侧空出间隔地埋入于沟槽53。
绝缘膜55优选由氧化膜构成，无机埋设物56优选由多晶硅构成。第一无机膜26优选使沟槽构造52露出，第二无机膜29优选使沟槽构造52露出。在该情况下，有机膜33优选与埋设物54相接。有机膜33优选与无机埋设物56相接。
无机埋设物56也可以以从沟槽53的底壁横穿沟槽53的深度方向中间部的方式埋入于沟槽53(参照图8、图9A、图9E～图9G)。无机埋设物56也可以埋入于比沟槽53的深度方向中间部靠底壁侧(参照图9C、图9H以及图9J)。上述的情况下，无机埋设物56优选在沟槽53内以使绝缘膜55露出的方式，从沟槽53的开口侧向底壁侧空出间隔地埋入于沟槽53。另外，有机膜33也可以包含位于沟槽53内的部分(参照图8、图9A、图9C、图9E以及图9F)，第二无机膜29也可以包含位于沟槽53内的部分(参照图9G、图9H以及图9J)。
SiC半导体装置51包含沟槽53、以及包覆沟槽53的壁面的绝缘膜55，也可以包含不具有无机埋设物56的沟槽构造52(参照图9B以及图9I)。在该情况下，有机膜33也可以包含位于沟槽53内的部分(参照图9B)，第二无机膜29也可以包含位于沟槽53内的部分(参照图9I)。
SiC半导体装置51也可以包含仅由沟槽53构成的沟槽构造52(参照图9D以及图9K)。在该情况下，有机膜33也可以包含位于沟槽53内的部分(参照图9D)，第二无机膜29也可以包含位于沟槽53内的部分(参照图9K)。
SiC半导体装置51也可以包含沟槽构造52，该沟槽构造52包含沟槽53、以使沟槽53的开口侧的壁面露出的方式包覆沟槽53的底壁侧的壁面的绝缘膜55、以及以使沟槽53的开口侧的壁面露出的方式隔着绝缘膜55埋入于沟槽53的底壁侧的无机埋设物56(参照图9C以及图9J)。在该情况下，有机膜33也可以包含位于沟槽53内的部分(参照图9C)，第二无机膜29也可以包含位于沟槽53内的部分(参照图9J)。
第一无机膜26优选包含包覆台面部21的第一壁面23的第一包覆膜27、以及包覆台面部21的第二壁面24的第二包覆膜28。第二无机膜29也可以具有在俯视时至少与台面部21的顶面22的一部分重叠的开口30(参照图8～图9F)。在该情况下，第二无机膜29也可以包覆第一包覆膜27的整个区域以及第二包覆膜28的整个区域(参照图8～图9D)。第二无机膜29也可以使第一包覆膜27的至少一部分以及第二包覆膜28的至少一部分露出(参照图9E以及图9F)。第二无机膜29也可以使第一包覆膜27的整个区域以及第二包覆膜28的整个区域露出(参照图9F)。
在该情况下，第二无机膜29也可以以在与第一包覆膜27以及第二包覆膜28之间形成有间隙37的方式，从第一包覆膜27以及第二包覆膜28空出间隔地形成于外侧面9之上(参照图9F)。在该情况下，有机膜33也可以在外侧面9之上填埋间隙37并包覆台面部21、第一无机膜26以及第二无机膜29(参照图9F)。当然，第二无机膜29也可以包覆台面部21的整个区域(参照图9G)。
图10与图4对应，是与第一实施例的第四突出构造20D一起示出本发明的第四实施方式的SiC半导体装置61的放大剖视图。SiC半导体装置61具有使第三实施方式的SiC半导体装置51变形后的形态。以下，对与对SiC半导体装置51叙述的构造对应的构造标注相同的参照符号，并省略它们的说明。
参照图10，SiC半导体装置61包含突出设置于外侧面9侧的至少一个(在该方式中为一个)第一实施例的第四突出构造20D，来代替第三突出构造20C。第四突出构造20D与第三突出构造20C相同，包含台面部21、台面绝缘膜25、第一无机膜26以及第二无机膜29。在该方式中，第一无机膜26除了第一包覆膜27以及第二包覆膜28以外，还包含在台面绝缘膜25之上以膜状包覆台面部21的顶面22的顶面包覆部42。顶面包覆部42包覆顶面22的整个区域，与第一包覆膜27以及第二包覆膜28相连。
也就是，第一无机膜26以膜状包覆台面部21的顶面22、第一壁面23以及第二壁面24。具体而言，第一无机膜26具有SiC芯片2侧的一方面、以及一方面的相反侧的另一方面。第一无机膜26以一方面以及另一方面双方沿顶面22、第一壁面23以及第二壁面24以膜状延伸的方式，包覆顶面22、第一壁面23以及第二壁面24。第一无机膜26优选以膜状包覆台面部21的整个区域。
顶面包覆部42与多个沟槽构造52的无机埋设物56相连。在该方式中，第一无机膜26兼作多个沟槽构造52的无机埋设物56。也就是，第一无机膜26包含从台面部21的顶面22之上进入到沟槽53的部分作为无机埋设物56。第一无机膜26在包覆多个沟槽构造52的部分具有朝向多个沟槽构造52凹陷的多个凹陷部62。换言之，第一无机膜26也可以在包覆台面部21的顶面22的部分具有多个凹陷部62引起的凹凸构造。
第二无机膜29以一方面以及另一方面双方沿第一无机膜26的外表面(第一包覆膜27、第二包覆膜28以及顶面包覆部42)延伸的方式形成。在该方式中，第二无机膜29从台面部21的第一壁面23以及第二壁面24的两侧跃上第一包覆膜27以及第二包覆膜28之上，选择性地包覆顶面包覆部42。
在该方式中，第二无机膜29具有使顶面包覆部42选择性地露出的至少一个开口30。在剖视时，开口30的开口面积优选为在顶面包覆部42中由第二无机膜29包覆的部分的面积以上。当然，开口30的开口面积也可以小于包覆部的面积。对开口30的形状等的说明由于如上那样，因此省略。
在该方式中，有机膜33包含直接包覆第一无机膜26的部分、以及隔着第二无机膜29包覆第一无机膜26的部分。具体而言，有机膜33从台面部21的第一壁面23以及第二壁面24的两侧跃上第二无机膜29之上，隔着第二无机膜29包覆第一包覆膜27以及第二包覆膜28的整个区域。
有机膜33从第二无机膜29之上进入到开口30，在开口30内直接包覆第一无机膜26的顶面包覆部42。有机膜33在开口30内隔着顶面包覆部42以及台面绝缘膜25包覆台面部21的顶面22。有机膜33填埋顶面包覆部42的多个凹陷部62。
有机膜33在填埋多个凹陷部62的部分隔着第一无机膜26而与多个沟槽构造52对置。这样，有机膜33在俯视时直接包覆第四突出构造20D的整个区域。有机膜33与第四突出构造20D卡合(engage)的同时，与开口30卡合。并且，有机膜33在开口30内与顶面包覆部42相接。
第四突出构造20D并不限于图10所示的形态，能具有各种形态。以下，参照图11A～图11C，示出第四突出构造20D的其它实施例。
图11A是表示第二实施例的第四突出构造20D的放大剖视图。以下，对与图10所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图11A，第二无机膜29具有除了顶面包覆部42以外还使第一无机膜26的第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)局部地露出的开口30。有机膜33在开口30内除了顶面包覆部42以外还直接包覆第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)。
图11B是表示第三实施例的第四突出构造20D的放大剖视图。以下，对与图10所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图11B，第二无机膜29具有除了顶面包覆部42以外还使第一无机膜26的第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)的整个区域露出的开口30。开口30在与第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)之间形成间隙37。
也就是，在该方式中，第四突出构造20D包含形成于第一无机膜26以及第二无机膜29之间的间隙37。间隙37的宽度是任意的，但也可以为0.1μm以上且50μm以下。在该方式中，有机膜33在开口30内除了顶面包覆部42以外还直接包覆第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)。有机膜33进入到间隙37，在该间隙37内直接包覆第一包覆膜27以及第二包覆膜28的任一方或者双方(在该方式中为双方)。
图11C是表示第五实施例的第四突出构造20D的放大剖视图。以下，对与图10所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图11C，在该方式中，第二无机膜29包覆第一无机膜26的整个区域，不具有开口30。
第二无机膜29也可以在包覆第一无机膜26的凹陷部62的部分具有朝向多个沟槽构造52凹陷的多个凹陷部58。换言之，第二无机膜29也可以在包覆台面部21的顶面22的部分具有多个凹陷部58引起的凹凸构造。有机膜33隔着第二无机膜29而与台面部21的整个区域以及第一无机膜26的整个区域对置。
SiC半导体装置61也可以同时包含第一～第四实施例的第四突出构造20D中的至少两个。SiC半导体装置61也可以包含第四突出构造20D，该第四突出构造20D同时包含第一～第四实施例的第四突出构造20D的特征中的至少两个特征。
以上，SiC半导体装置61包含SiC芯片2(芯片)、功能设备、第四突出构造20D(突出构造)以及有机膜33。SiC芯片2具有一方侧的第一主面5以及另一方侧的第二主面6。第一主面5包含设定于内方部的活性面8、以及设定于周缘部的外侧面9。功能设备形成于活性面8侧。第四突出构造20D包含无机物，且突出设置于外侧面9侧。也就是，第四突出构造20D以向与第二主面6相反的一侧突出的方式形成于外侧面9侧。有机膜33包覆第四突出构造20D。
根据该构造，能够通过第四突出构造20D来提高有机膜33相对于SiC芯片2的贴紧力。由此，能够抑制有机膜33从SiC芯片2剥离。因而，能够提供一种能够提高可靠性的SiC半导体装置61。
第四突出构造20D由SiC芯片2的一部分构成，以朝向与第二主面6相反的一侧突出的方式形成于外侧面9，优选包含具有顶面22的台面部21。第四突出构造20D优选包含沟槽构造52，该沟槽构造52包含形成于顶面22的沟槽53、包覆沟槽53的内壁的绝缘膜55、以及隔着绝缘膜55埋入于沟槽53的无机埋设物56。第四突出构造20D优选包含第一无机膜26，该第一无机膜26包覆台面部21的顶面22。第四突出构造20D优选包含第二无机膜29，该第二无机膜29包覆第一无机膜26的至少一部分，与台面部21以及第一无机膜26一起形成突出构造。
在该情况下，有机膜33优选包覆台面部21。根据该构造，能够利用台面部21以及沟槽构造52引起的凹凸构造来提高有机膜33相对于SiC芯片2的贴紧力。由此，能够抑制有机膜33从SiC芯片2剥离。因而，能够提供一种能够提高可靠性的SiC半导体装置61。
第一无机膜26由与无机埋设物56相同的材料，优选与无机埋设物56一体地形成。换言之，无机埋设物56优选由第一无机膜26的一部分构成。也就是，第一无机膜26优选包含从顶面22之上进入到沟槽53的部分作为无机埋设物56。绝缘膜55优选由氧化膜构成，无机埋设物56优选由多晶硅构成，第一无机膜26优选由多晶硅构成。
台面部21可以具有活性面8侧的第一壁面23、以及外侧面9的周缘侧的第二壁面24。在该情况下，第一无机膜26优选包含包覆顶面22的顶面包覆部42、包覆第一壁面23的第一包覆膜27、以及包覆第二壁面24的第二包覆膜28。第二无机膜29以至少使顶面包覆部42的一部分露出的方式包覆第一包覆膜27以及第二包覆膜28(参照图10～图11B)。在该情况下，有机膜33优选与顶面包覆部42相接。
第二无机膜29包覆第一包覆膜27的整个区域以及第二包覆膜28的整个区域，也可以使顶面包覆部42选择性地露出(参照图10)。第二无机膜29也可以使顶面包覆部42的至少一部分、第一包覆膜27的至少一部分以及第二包覆膜28的至少一部分露出(参照图10～图11B)。第二无机膜29也可以使第一无机膜26的整个区域露出(参照图11B)。
在该情况下，第二无机膜29也可以以在与第一无机膜26之间形成有间隙37的方式从第一无机膜26空出间隔地形成于外侧面9之上(参照图11B)。在该情况下，有机膜33也可以在外侧面9之上填埋间隙37并包覆台面部21、第一无机膜26以及第二无机膜29(参照图11B)。当然，第二无机膜29也可以包覆第一无机膜26的整个区域(参照图11C)。
图12与图4对应，是与第一实施例的第五突出构造20E一起示出本发明的第五实施方式的SiC半导体装置71的放大剖视图。以下，对于与对SiC半导体装置1叙述的构造对应的构造标注相同的参照符号，并省略它们的说明。
参照图12，SiC半导体装置71包含突出设置于外侧面9侧的至少一个(在该方式中为一个)的第一实施例的第五突出构造20E(突出构造)，来代替第一突出构造20A。具体而言，第五突出构造20E包含无机物(膜状的无机物)，且形成于主面绝缘膜12之上。在该方式中，第五突出构造20E由以主面绝缘膜12为起点朝向与第二主面6相反的一侧突出的突出部(突起部)构成，在外侧面9之上形成凹凸构造。
第五突出构造20E具有小于活性台地11的厚度的厚度，且形成于比活性面8靠外侧面9侧。也就是，在设定了在剖视时从活性面8沿水平(第一方向X或者第二方向Y)延伸的直线的情况下，第五突出构造20E的上端部(前端部)从该直线向SiC芯片2侧空出间隔地形成。第五突出构造20E在外侧面9的面方向上与活性台地11(第一～第四连接面10A～10D的至少一个)对置。第五突出构造20E由与功能设备电分离的装饰构造构成。
第五突出构造20E优选至少在外表面不具有氮化膜(氮化物)。第五突出构造20E优选由氮化物以外的无机物构成。第五突出构造20E与第一～第四突出构造20A～20E不同，不具有台面部21以及台面绝缘膜25，包含第一无机膜26以及第二无机膜29。第一无机膜26由氮化物以外的无机物构成。第二无机膜29由与第一无机膜26不同的氮化物以外的无机物构成。
第一无机膜26也可以与第一实施方式的第一无机膜26以同一材料以及同一厚度(第一厚度T1)构成。第一无机膜26以膜状形成于主面绝缘膜12之上，在主面绝缘膜12之上形成朝向与第二主面6相反的一侧突出的突出部。也就是，第一无机膜26形成第五突出构造20E的主体。第一无机膜26在俯视时从活性面8的周缘(第一～第四连接面10A～10D)以及外侧面9的周缘(第一～第四侧面7A～7D)空出间隔地形成于活性面8的周缘以及外侧面9的周缘之间的区域。具体而言，第一无机膜26从侧壁构造13空出间隔地形成。
第一无机膜26形成为在俯视时沿活性面8(第一～第四连接面10A～10D)延伸的带状。在该方式中，第一无机膜26形成为在俯视时包围活性面8的环状(具体而言为四边环状)。第一无机膜26(第五突出构造20E)也可以在俯视时形成为有接头状，也可以形成为无接头状。第一无机膜26具有活性面8侧的第一边、以及外侧面9的周缘侧的第二边。
第一无机膜26的第一边以及第二边形成第五突出构造20E的第一边以及第二边。第一边具有在俯视时与活性面8平行的四边。第二边具有在俯视时与第一边平行的四边。第一边以及第二边的平面形状分别是任意的，不必与活性面8平行地形成，也可以曲折。
第二无机膜29也可以与第一实施方式的第二无机膜29以同一材料以及同一厚度(第二厚度T2)构成。第二无机膜29具有SiC芯片2侧的一方面、以及一方面的相反侧的另一方面。第二无机膜29以一方面以及另一方面双方沿主面绝缘膜12的外表面以及第一无机膜26的外表面延伸的方式形成。
在该方式中，第二无机膜29从第一边以及第二边的两侧跃上第一无机膜26的周缘部之上，包覆第一无机膜26的第一边侧的周缘部以及第二边侧的周缘部。第二无机膜29中包覆第一无机膜26的部分位于比活性面8靠外侧面9侧。第二无机膜29与第一无机膜26一起形成一个第五突出构造20E。第二无机膜29也可以以使第一边局部地露出的方式，局部地包覆第一边。第二无机膜29也可以遍及整周地包覆第一边。另外，第二无机膜29也可以以使第二边局部地露出的方式，局部地包覆第二边。第二无机膜29也可以遍及整周地包覆第二边。
在该方式中，第二无机膜29具有使第一无机膜26选择性地露出的至少一个开口30。在剖视时开口30的开口面积优选为在第一无机膜26中由第二无机膜29包覆的部分的面积以上。当然，开口30的开口面积也可以小于包覆部的面积。开口30只要使第一无机膜26的至少一部分露出即可，其平面形状是任意的。对开口30的形状等的说明由于如上那样，因此省略。
第二无机膜29从第一无机膜26侧朝向外侧面9的周缘被引出，在外侧面9的周缘以及第一无机膜26之间的区域中以膜状包覆主面绝缘膜12。第二无机膜29具有从外侧面9的周缘(第一～第四侧面7A～7D)向内方空出间隔地形成且使外侧面9的周缘部露出的周端壁。第二无机膜29的周端壁与主面绝缘膜12的周端壁一起划分出使外侧面9的周缘部露出的切槽开口31。
第二无机膜29从第一无机膜26侧朝向活性面8侧被引出，在活性面8以及第一无机膜26之间的区域中以膜状包覆主面绝缘膜12。第二无机膜29从主面绝缘膜12之上被引出至侧壁构造13之上。第二无机膜29以膜状包覆侧壁构造13的整个区域，横穿第一～第四连接面10A～10D而从活性面8之上被引出至外侧面9之上。第二无机膜29隔着主面绝缘膜12包覆活性面8的整个区域。
这样，第二无机膜29具有包覆活性面8的部分、以及包覆第一无机膜26的部分。第二无机膜29中包覆第一无机膜26的部分位于比第二无机膜29中包覆活性面8的部分靠第二主面6侧。第二无机膜29在外侧面9形成第五突出构造20E的一部分的同时，包覆活性面8、外侧面9以及第一～第四连接面10A～10D(侧壁构造13)。
在该方式中，SiC半导体装置71不具有包覆第五突出构造20E的氮化膜。SiC半导体装置71不具有包覆第五突出构造20E以及活性面8之间的区域的氮化膜。SiC半导体装置71不具有包覆第五突出构造20E以及外侧面9的周缘之间的区域的氮化膜。SiC半导体装置71不具有包覆第一主面电极32的氮化膜。
SiC半导体装置71包含在外侧面9侧包覆第五突出构造20E的有机膜33。有机膜33也可以与第一实施方式的有机膜33以同一材料以及同一厚度构成。有机膜33在外侧面9侧直接包覆第五突出构造20E。因此，在第五突出构造20E以及有机膜33之间不夹设氮化膜。在外侧面9以及有机膜33之间不夹设氮化膜。在外侧面9以及有机膜33之间仅夹设氮化膜以外的无机物。
有机膜33从第一无机膜26的第一边以及第二边的两侧跃上第二无机膜29，并包覆第一无机膜26。具体而言，有机膜33从第二无机膜29之上进入到开口30，在开口30内包覆第一无机膜26。有机膜33直接包覆第一无机膜26以及第二无机膜29。在该方式中，有机膜33直接包覆第五突出构造20E的整个区域。有机膜33与第五突出构造20E卡合(engage)的同时，与开口30卡合。
有机膜33从第五突出构造20E侧朝向外侧面9的周缘被引出，在外侧面9的周缘以及第一无机膜26之间的区域中包覆第二无机膜29。有机膜33具有从外侧面9的周缘(第一～第四侧面7A～7D)向内方空出间隔地形成且使外侧面9的周缘部露出的周端壁。有机膜33的周端壁划分出使外侧面9的周缘部露出的切割道34。有机膜33的周端壁也可以从第二无机膜29的周端壁(切槽开口31)向活性面8侧空出间隔地形成。也就是，切割道34除了外侧面9的周缘部以外还使第二无机膜29露出。
有机膜33从第五突出构造20E侧朝向活性面8侧被引出，在活性面8以及第五突出构造20E之间的区域中包覆第二无机膜29。有机膜33从第二无机膜29之上被引出至侧壁构造13之上。有机膜33隔着第二无机膜29包覆侧壁构造13的整个区域，横穿第一～第四连接面10A～10D而从活性面8之上被引出至外侧面9之上。
有机膜33在活性面8之上包覆第一主面电极32的周缘部。有机膜33优选遍及整周地包覆第一主面电极32的周缘部。也就是，有机膜33以填埋活性面8以及外侧面9之间的台阶的方式包覆活性面8(第一主面电极32的周缘部)、外侧面9(第五突出构造20E)以及第一～第四连接面10A～10D(侧壁构造13)。
第五突出构造20E不限于图12所示的形态，能采用各种形态。以下，参照图13A～图13C，示出第五突出构造20E的其它实施例。图13A是表示第二实施例的第五突出构造20E的放大剖视图。以下，对与图12所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图13A，第二无机膜29也可以具有使第一无机膜26的第一边以及第二边的任一方或者双方露出的开口30。开口30也可以在与第一无机膜26的第一边以及第二边的任一方或者双方之间形成间隙37。
也就是，在该方式中，第五突出构造20E包含形成于第一无机膜26以及第二无机膜29之间的间隙37。间隙37的宽度是任意的，但也可以为0.1μm以上且50μm以下。开口30从第一无机膜26空出间隔地形成，也可以使第一无机膜26的整个区域露出。在该方式中，有机膜33在开口30内直接包覆第一无机膜26。有机膜33进入到间隙37，在该间隙37内直接包覆第一无机膜26的第一边以及第二边的任一方或者双方。
图13B是表示第三实施例的第五突出构造20E的放大剖视图。以下，对与图12所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图13B，第一无机膜26也可以具有沿第一方向X以及第二方向Y的任一方或者双方交替地形成的至少一个去除部42a以及至少一个包覆部42b。去除部42a由以使主面绝缘膜12选择性地露出的方式局部地除去第一无机膜26而成的开口或者切槽部构成。包覆部42b由在第一无机膜26选择性地包覆主面绝缘膜12的部分构成。
第一无机膜26只要具有由去除部42a以及包覆部42b形成的凹凸构造即可，去除部42a以及包覆部42b的位置、大小、平面形状等分别是任意的。第一无机膜26能够在形状上与至少一个去除部42a以及至少一个包覆部42b相应地采用各种形态。
例如，在第一无机膜26具有至少一个去除部42a的情况下，至少一个去除部42a也可以形成为在俯视时在第一方向X以及/或者第二方向Y上延伸的带状、环状或者之字状(曲折状)。在第一无机膜26具有多个去除部42a的情况下，多个去除部42a也可以在第一方向X以及/或者第二方向Y上空出间隔地形成为点状或者条纹状(多个带状)。
同样，在第一无机膜26具有至少一个包覆部42b的情况下，至少一个包覆部42b也可以形成为在俯视时在第一方向X以及/或者第二方向Y上延伸的带状、环状或者之字状(曲折状)。在第一无机膜26具有多个包覆部42b的情况下，多个包覆部42b也可以在第一方向X以及/或者第二方向Y上空出间隔地形成为点状或者条纹状(多个带状)。
在该方式中，有机膜33在第二无机膜29的开口30内直接包覆第一无机膜26。具体而言，有机膜33在开口30内从包覆部42b之上进入到去除部42a，在该去除部42a内直接包覆主面绝缘膜12以及第一无机膜26。在该方式中，对去除部42a使主面绝缘膜12露出的例子进行了说明。但是，去除部42a也可以贯通主面绝缘膜12而使SiC芯片2(SiC外延层4)露出。在该情况下，有机膜33在去除部42a内直接包覆SiC芯片2、主面绝缘膜12以及第一无机膜26。
图13C是表示第四实施例的第五突出构造20E的放大剖视图。以下，对与图12所示的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图13C，在该方式中，第二无机膜29包覆第一无机膜26的整个区域，不具有开口30。有机膜33隔着第二无机膜29而与第一无机膜26的整个区域对置。也可以采用具有这种形态的第五突出构造20E。
SiC半导体装置71也可以同时包含第一～第四实施例的第五突出构造20E中的至少两个。SiC半导体装置71也可以包含第五突出构造20E，该第五突出构造20E同时包含第一～第四实施例的第五突出构造20E的特征中的至少两个特征。
以上，SiC半导体装置71包含SiC芯片2(芯片)、功能设备、第五突出构造20E(突出构造)以及有机膜33。SiC芯片2具有一方侧的第一主面5以及另一方侧的第二主面6。第一主面5包含设定于内方部的活性面8、以及设定于周缘部的外侧面9。功能设备形成于活性面8侧。第五突出构造20E包含无机物，突出设置于外侧面9侧。也就是，第五突出构造20E以向与第二主面6相反的一侧突出的方式形成于外侧面9侧。有机膜33包覆第五突出构造20E。
根据该构造，能够通过第五突出构造20E来提供有机膜33相对于SiC芯片2的贴紧力。由此，能够抑制有机膜33从SiC芯片2剥离。因而，能够提供一种能够提高可靠性的SiC半导体装置71。
第五突出构造20E优选包含突出设置于外侧面9之上的第一无机膜26。第五突出构造20E也可以包含第二无机膜29，该第二无机膜29在外侧面9之上包覆第一无机膜26的至少一部分，与第一无机膜26一起形成突出构造(参照图12～图13C)。
在该情况下，有机膜33优选在外侧面9之上包覆至少第二无机膜29。根据该构造，能够通过包含第一无机膜26以及第二无机膜29的第五突出构造20E来提高有机膜33相对于SiC芯片2的贴紧力。由此，能够抑制有机膜33从SiC芯片2剥离。因而，能够提供一种能够提高可靠性的SiC半导体装置71。
第二无机膜29也可以具有在俯视时与第一无机膜26的至少一部分重叠的开口30(参照图12～图13C)。也就是，第二无机膜29也可以使第一无机膜26的至少一部分露出。有机膜33优选直接包覆第一无机膜26。
第二无机膜29也可以使第一无机膜26的整个区域露出(参照图13B)。在该情况下，第二无机膜29也可以以在与第一无机膜26之间形成有间隙37的方式，从第一无机膜26空出间隔地形成于外侧面9之上。在该情况下，有机膜33也可以在外侧面9之上填埋间隙37并包覆第一无机膜26以及第二无机膜29。当然，第二无机膜29也可以包覆台面部21的整个区域(参照图13C)。
图14是用于说明在第一～第五实施方式中作为功能设备应用了SiC－MISFET的情况的实施例的俯视图。图15是沿图14所示的XV-XV线的剖视图。以下，将包含SiC－MISFET的SiC半导体装置称为“SiC半导体装置SD”。应用第一～第五实施方式的SiC半导体装置1、41、51、61、71的任一个作为“SiC半导体装置SD”。以下，对与在第一～第五实施方式中叙述的构造对应的构造标注相同的参照符号，并省略它们的说明。
参照图14以及图15，SiC半导体装置SD包含作为功能设备的一例的SiC－MISFET。SiC半导体装置SD包含形成于第二主面6的表层部的n型(第一导电型)的第一半导体区域81。第一半导体区域81形成SiC－MISFET的极漏。第一半导体区域81也可以称为极漏区域。第一半导体区域81在厚度方向上具有大致恒定的n型杂质浓度。第一半导体区域81形成于第二主面6的表层部的整个区域，具有第二主面6以及第一～第四侧面7A～7D的一部分。在该方式中，第一半导体区域81由n型的SiC基板3形成。
SiC半导体装置SD包含形成于第一主面5的表层部的n型的第二半导体区域82。第二半导体区域82与第一半导体区域81电连接，与第一半导体区域81一起形成SiC－MISFET的极漏。第二半导体区域82也可以称为漂移区域。第二半导体区域82具有小于第一半导体区域81的n型杂质浓度的n型杂质浓度。第二半导体区域82形成于第一主面5的表层部的整个区域，具有第一主面5以及第一～第四侧面7A～7D的一部分。在该方式中，第二半导体区域82由n型的SiC外延层4形成。
SiC半导体装置SD包含形成于活性面8的表层部的p型(第二导电型)的主体区域83。主体区域83形成SiC－MISFET的主体二极管的一部分。主体区域83也可以形成于活性面8的表层部的整个区域。
SiC半导体装置SD包含形成于主体区域83的表层部的n型的源极区域84。源极区域84形成SiC－MISFET的源极。源极区域84也可以形成于主体区域83的表层部的整个区域。源极区域84具有超过第二半导体区域82的n型杂质浓度的n型杂质浓度。源极区域84在主体区域83内与第二半导体区域82形成SiC－MISFET的通道。
SiC半导体装置SD包含多个沟槽栅极构造85，该多个沟槽栅极构造85以横穿主体区域83以及源极区域84而到达第二半导体区域82的方式形成于活性面8。多个沟槽栅极构造85形成SiC－MISFET的栅极，控制通道的通断。也就是，SiC－MISFET由沟槽栅极型构成。
多个沟槽栅极构造85也可以分别形成为在俯视时在第一方向X上延伸的带状(长方形状)，且在第二方向Y上空出间隔地形成。各沟槽栅极构造85从第二半导体区域82的底部向活性面8侧空出间隔地形成，隔着第二半导体区域82的一部分而与第一半导体区域81对置。
多个沟槽栅极构造85分别具有栅极宽度WG。栅极宽度WG是与沟槽栅极构造85延伸的方向正交的方向的宽度。栅极宽度WG也可以为0.1μm以上且3μm以下。栅极宽度WG优选为0.5μm以上且1.5μm以下。栅极宽度WG优选具有沟槽构造52的沟槽宽度WT的值的±10％以内的范围的值。栅极宽度WG优选与沟槽宽度WT大致相等(WG≈WT)。
多个沟槽栅极构造85分别具有第一深度D1。第一深度D1优选为小于凹陷深度DO(D1＜DO)。也就是，第一深度D1优选为小于沟槽构造52的沟槽深度DT(D1＜DT)。
各沟槽栅极构造85包含栅极沟槽86、栅极绝缘膜87以及栅极电极88。栅极沟槽86形成于活性面8，形成沟槽栅极构造85的侧壁以及底壁。栅极绝缘膜87以膜状形成于栅极沟槽86的内壁，包覆第二半导体区域82、主体区域83以及源极区域84。栅极电极88隔着栅极绝缘膜87埋设于栅极沟槽86。栅极电极88隔着栅极绝缘膜87而与第二半导体区域82、主体区域83以及源极区域84对置。对栅极电极88赋予栅极电位。
SiC半导体装置SD包含多个沟槽源极构造89，该多个沟槽源极构造89以横穿主体区域83以及源极区域84而到达第二半导体区域82的方式形成于活性面8。多个沟槽源极构造89分别形成于在活性面8中接近的两个沟槽栅极构造85之间的区域。多个沟槽源极构造89也可以分别形成为在俯视时在第一方向X上延伸的带状。各沟槽源极构造89从第二半导体区域82的底部向活性面8侧空出间隔地形成，隔着第二半导体区域82的一部分而与第一半导体区域81对置。
多个沟槽源极构造89分别具有源极宽度WS。源极宽度WS是与沟槽源极构造89延伸的方向正交的方向的宽度。源极宽度WS也可以为0.1μm以上且3μm以下。源极宽度WS优选为0.5μm以上且1.5μm以下。源极宽度WS优选具有沟槽构造52的沟槽宽度WT的值的±10％以内的范围的值。源极宽度WS优选与沟槽宽度WT大致相等(WS≈WT)。
各沟槽源极构造89具有超过沟槽栅极构造85的第一深度D1的第二深度D2(D1＜D2)。第二深度D2优选为第一深度D1的1.5倍以上且3倍以下。各沟槽源极构造89的底壁相对于各沟槽栅极构造85的底壁位于第二半导体区域82的底部侧。第二深度D2优选具有沟槽构造52的沟槽深度DT的值的±10％以内的范围的值。第二深度D2优选与沟槽深度DT大致相等(D2≈DT)。当然，各沟槽源极构造89也可以具有与第一深度D1大致相等的第二深度D2(D1≈D2)。
多个沟槽源极构造89从多个沟槽栅极构造85空出第二间隔I2地排列。第二间隔I2是彼此相邻的沟槽栅极构造85以及沟槽源极构造89之间的距离。第二间隔I2也可以为0.1μm以上且2.5μm以下。第二间隔I2优选为0.5μm以上且1.5μm以下。
第二间隔I2优选为小于栅极宽度WG(源极宽度WS)(I2＜WG、WS)。当然，第二间隔I2也可以为栅极宽度WG(源极宽度WS)以上。第二间隔I2优选具有沟槽构造52的第一间隔I1的值的±10％以内的范围的值。第二间隔I2优选为与第一间隔I1大致相等(I1≈I2)。
各沟槽源极构造89包含源极沟槽90、源极绝缘膜91以及源极电极92。源极沟槽90形成于活性面8，形成沟槽源极构造89的侧壁以及底壁。源极绝缘膜91以膜状形成于源极沟槽90的内壁，包覆第二半导体区域82、主体区域83以及源极区域84。源极电极92隔着源极绝缘膜91埋设于源极沟槽90。对源极电极92赋予源极电位。
SiC半导体装置SD包含多个p型的阱区域93，该多个p型的阱区域93在活性面8的表层部中分别形成于沿多个沟槽源极构造89的区域。多个阱区域93的p型杂质浓度优选超过主体区域83的p型杂质浓度。多个阱区域93分别包覆以一对一的对应关系对应的沟槽源极构造89。各阱区域93也可以形成为沿对应的沟槽源极构造89延伸的带状。各阱区域93包覆各沟槽源极构造89的侧壁以及底壁，且与主体区域83电连接。
SiC半导体装置SD包含多个p型的栅极阱区域94，该多个p型的栅极阱区域94在活性面8的表层部中分别形成于沿多个沟槽栅极构造85的区域。多个栅极阱区域94的p型杂质浓度优选与阱区域93的p型杂质浓度大致相等。多个栅极阱区域94也可以包覆以一对一的对应关系对应的沟槽栅极构造85。
各栅极阱区域94可以形成为沿对应的沟槽栅极构造85延伸的带状。各栅极阱区域94包覆各沟槽栅极构造85的侧壁以及底壁，且与主体区域83电连接。多个栅极阱区域94的底部相对于多个阱区域93的底部位于沟槽栅极构造85的底壁侧。
图16A是与第三突出构造20C一起示出沿图15所示的XVI-XVI线的剖面构造的剖视图。在此，对在外侧面9侧形成有第三突出构造20C的例子进行了说明，但也可以形成有第一突出构造20A、第二突出构造20B以及第四突出构造20D中的至少一个来代替第三突出构造20C。另外，也可以包含同时包含第一突出构造20A、第二突出构造20B以及第四突出构造20D的特征中的至少两个的特征的突出构造来代替第三突出构造20C。
参照图16A，SiC半导体装置SD也可以包含p型的浮动主体区域95，该p型的浮动主体区域95以电浮动状态形成于台面部21的顶面22的表层部。浮动主体区域95具有与主体区域83的p型杂质浓度相等的p型杂质浓度。浮动主体区域95形成于顶面22的表层部的整个区域，从台面部21的第一壁面23以及第二壁面24露出。
SiC半导体装置SD也可以包含n型的浮动源极区域96，该n型的浮动源极区域96以电浮动状态形成于浮动主体区域95的表层部。浮动源极区域96具有与源极区域84的n型杂质浓度相等的n型杂质浓度。浮动源极区域96形成于浮动主体区域95的表层部的整个区域，从台面部21的第一壁面23以及第二壁面24露出。浮动源极区域96在顶面22的表层部中与浮动主体区域95一起形成一个浮动杂质区域。上述的沟槽构造52以贯通浮动主体区域95以及浮动源极区域96的方式形成于顶面22。
SiC半导体装置SD也可以包含多个p型的浮动阱区域97，该多个p型的浮动阱区域97在台面部21的顶面22的表层部中以电浮动状态分别形成于沿多个沟槽构造52的区域。在不具备沟槽构造52的第一～第二突出构造20A～20B的情况下，也可以去除浮动阱区域97。
多个浮动阱区域97具有与阱区域93的p型杂质浓度相等的p型杂质浓度。多个浮动阱区域97分别包覆以一对一的对应关系对应的沟槽构造52。多个浮动阱区域97也可以分别形成为沿对应的沟槽源极构造89延伸的带状。各浮动阱区域97包覆各沟槽源极构造89的侧壁以及底壁，且与浮动主体区域95连接。
SiC半导体装置SD也可以包含多个p型的第二浮动阱区域98，该多个p型的第二浮动阱区域98在台面部21内以电浮动状态分别形成于沿第一壁面23以及第二壁面24的任一方或者双方的区域。在该方式中，SiC半导体装置SD包含形成于第一壁面23的表层部以及第二壁面24的表层部的多个第二浮动阱区域98。
多个第二浮动阱区域98具有与阱区域93的p型杂质浓度相等的p型杂质浓度。多个第二浮动阱区域98也可以包覆第一壁面23的整个区域以及第二壁面24的整个区域。第二浮动阱区域98也可以在外侧面9的表层部中经由第一壁面23以及外侧面9的角部被引出至活性面8侧。第二浮动阱区域98也可以在外侧面9的表层部中经由第二壁面24以及外侧面9的角部被引出至外侧面9的周缘部侧。各第二浮动阱区域98包覆各沟槽源极构造89的侧壁以及底壁，且与浮动主体区域95连接。
在图16A中，对SiC半导体装置SD包含浮动主体区域95、浮动源极区域96、浮动阱区域97以及第二浮动阱区域98的例子进行了说明。但是，SiC半导体装置SD并非必须同时包含浮动主体区域95、浮动源极区域96、浮动阱区域97以及第二浮动阱区域98的全部。SiC半导体装置SD也可以具有浮动主体区域95、浮动源极区域96、浮动阱区域97以及第二浮动阱区域98中的至少一个。当然，也可以采用不具有浮动主体区域95、浮动源极区域96、浮动阱区域97以及第二浮动阱区域98的全部的SiC半导体装置SD。
再次参照图14以及图15，SiC半导体装置SD包含形成于外侧面9的表层部的p型的外部接触区域99。外部接触区域99也可以称为“阳极区域”。外部接触区域99优选具有超过主体区域83的p型杂质浓度的p型杂质浓度。
外部接触区域99在俯视时从活性面8的周缘(第一～第四连接面10A～10D)以及外侧面9的周缘(第一～第四侧面7A～7D)空出间隔地形成于活性面8的周缘以及外侧面9的周缘之间的区域。具体而言，外部接触区域99在俯视时从活性面8以及台面部21(第三突出构造20C)空出间隔地形成于活性面8以及台面部21之间的区域。外部接触区域99形成为在俯视时沿台面部21延伸的带状。外部接触区域99优选形成为在俯视时包围活性面8的环状(具体而言为四边环状)。
外部接触区域99从第二半导体区域82的底部向外侧面9空出间隔地形成。外部接触区域99的整体相对于多个沟槽栅极构造85的底壁位于第二半导体区域82的底部侧。外部接触区域99的底部相对于沟槽构造52的底壁以及多个沟槽源极构造89的底壁位于第二半导体区域82的底部侧。外部接触区域99在与第二半导体区域82之间形成pn接合部。由此，形成以外部接触区域99为阳极、以第二半导体区域82为阴极的pn接合二极管。
SiC半导体装置SD包含形成于外侧面9的表层部的p型的外部阱区域100。外部阱区域100具有小于外部接触区域99的p型杂质浓度的p型杂质浓度。外部阱区域100的p型杂质浓度优选与阱区域93的p型杂质浓度大致相等。外部阱区域100在俯视时形成于活性面8的周缘(第一～第四连接面10A～10D)以及外部接触区域99之间的区域。
外部阱区域100形成为在俯视时沿活性面8延伸的带状。外部阱区域100也可以形成为在俯视时包围活性面8的环状(具体而言为四边环状)。外部阱区域100与外部接触区域99电连接。外部阱区域100也可以从外侧面9朝向第一～第四连接面10A～10D延伸，在SiC芯片2内包覆第一～第四连接面10A～10D。外部阱区域100也可以在第一～第四连接面10A～10D的表层部中与主体区域83以及阱区域93电连接。
外部阱区域100形成为比外部接触区域99深。外部阱区域100从第二半导体区域82的底部向外侧面9空出间隔地形成。外部阱区域100相对于多个沟槽栅极构造85的底壁位于第二半导体区域82的底部侧。外部阱区域100的底部相对于沟槽构造52的底壁以及沟槽源极构造89的底壁位于第二半导体区域82的底部侧。
外部阱区域100与外部接触区域99一起在与第二半导体区域82之间形成pn接合部。外部阱区域100在沿第一～第四连接面10A～10D的部分与第二半导体区域82形成pn接合部。也就是，在SiC芯片2内在沿第一～第四连接面10A～10D的部分形成有pn接合部。
SiC半导体装置SD包含在外侧面9的表层部中形成于外部接触区域99以及外侧面9的周缘(第一～第四侧面7A～7D)之间的区域的至少一个(优选为两个以上且二十个以下)的p型的场区域101。在该方式中，SiC半导体装置SD包含四个场区域101。
多个场区域101在俯视时形成于外部接触区域99以及台面部21(第三突出构造20C)之间的区域。多个场区域101从外部接触区域99侧朝向台面部21侧空出间隔地形成。场区域101的至少一个也可以在俯视时与第三突出构造20C的第一包覆膜27重叠。
场区域101在外侧面9中缓和SiC芯片2内的电场。场区域101的个数、宽度、深度、p型杂质浓度等是任意的，能根据应该缓和的电场取得各种值。各场区域101也可以形成为在俯视时沿活性面8延伸的带状。各场区域101也可以形成为在俯视时包围活性面8的环状(具体而言为四边环状)。各场区域101也可以称为FLR(Field Limiting Ring)区域。
最内的场区域101也可以与外部接触区域99连接。最内的场区域101也可以与外部接触区域99一起，与第二半导体区域82形成pn接合部。最内的场区域101以外的场区域101也可以以电浮动状态形成。各场区域101形成为比外部接触区域99更深。
各场区域101从第二半导体区域82的底部向外侧面9空出间隔地形成。各场区域101相对于多个沟槽栅极构造85的底壁位于第二半导体区域82的底部侧。各场区域101的底部相对于沟槽构造52的底壁以及沟槽源极构造89的底壁位于第二半导体区域82的底部侧。
SiC半导体装置SD包含包覆活性面8的上述的主面绝缘膜12。主面绝缘膜12与栅极绝缘膜87以及源极绝缘膜91相连，使栅极电极88以及源极电极92露出。SiC半导体装置SD包含形成于主面绝缘膜12之上的上述的第二无机膜29。第二无机膜29在主面绝缘膜12之上选择性地包覆活性面8。第二无机膜29具有分别使多个沟槽栅极构造85、多个沟槽源极构造89以及外部接触区域99选择性地露出的多个接触开口102。
SiC半导体装置SD包含在活性面8之上形成于第二无机膜29之上的上述的第一主面电极32。第一主面电极32包含栅极主面电极111、源极主面电极112、栅极配线电极113以及源极配线电极114。栅极主面电极111也可以称为栅极焊盘电极。源极主面电极112也可以称为源极焊盘电极。栅极配线电极113也可以称为栅极指电极。源极配线电极114也可以称为源极指电极。
在该方式中，栅极主面电极111在活性面8的周缘部配置于接近第一连接面10A的中央部的区域。栅极主面电极111在俯视时形成为具有与第一主面5(活性面8)平行的四边的四边形状。栅极主面电极111与多个沟槽栅极构造85(栅极电极88)电连接，将从外部输入的栅极电位(栅极信号)传递至多个沟槽栅极构造85。
源极主面电极112从栅极主面电极111空出间隔地配置在活性面8之上。在该方式中，源极主面电极112在俯视时形成为具有与活性面8平行的四边的四边形状。具体而言，源极主面电极112以在俯视时在沿第一连接面10A的边与栅极主面电极111一致的方式，形成为具有朝向活性面8的内方凹陷的凹部的多边形状。
源极主面电极112从第二无机膜29之上进入到多个接触开口102，且与多个沟槽源极构造89、多个源极区域84以及多个阱区域93电连接。源极主面电极112将从外部输入的源极电位传递至多个沟槽源极构造89、多个源极区域84以及多个阱区域93。
栅极配线电极113从栅极主面电极111被引出至第二无机膜29之上。栅极配线电极113形成于在俯视时由活性面8的周缘(第一～第四连接面10A～10D)包围的区域内。栅极配线电极113形成为在俯视时沿活性面8的周缘延伸的带状，从多个方向与源极主面电极112对置。
栅极配线电极113在俯视时与沟槽栅极构造85的端部交叉(具体而言为正交)。栅极配线电极113从第二无机膜29之上进入到多个接触开口102，且与多个沟槽栅极构造85(栅极电极88)电连接。栅极配线电极113将施加于栅极主面电极111的栅极电位传递至多个沟槽栅极构造85。
源极配线电极114从源极主面电极112被引出至第二无机膜29之上。源极配线电极114形成为在俯视时沿活性面8的周缘(第一～第四连接面10A～10D)延伸的带状，从多个方向与源极主面电极112对置。在该方式中，源极配线电极114形成为在俯视时一并包围栅极主面电极111、源极主面电极112以及栅极配线电极113的环状(具体而言为四边环状)。
在该方式中，源极配线电极114隔着第二无机膜29包覆侧壁构造13，从活性面8侧引绕到外侧面9侧。源极配线电极114在外侧面9之上包覆外部接触区域99。源极配线电极114优选遍及整周地包覆侧壁构造13的整个区域以及外部接触区域99的整个区域。源极配线电极114从第二无机膜29之上进入到接触开口102，且与外部接触区域99电连接。源极配线电极114将施加于源极主面电极112的源极电位传递至多个外部接触区域99。
SiC半导体装置SD包含选择性地包覆第二无机膜29以及第一主面电极32的上述的有机膜33。有机膜33具有多个焊盘开口35。多个焊盘开口35包含栅极焊盘开口115以及源极焊盘开口116。栅极焊盘开口115使栅极主面电极111的内方部露出。源极焊盘开口116使源极主面电极112的内方部露出。
SiC半导体装置SD包含包覆第二主面6的上述的第二主面电极36。第二主面电极36也可以称为极漏电极。第二主面电极36包覆第二主面6的整个区域，且与第二主面6的周缘(第一～第四侧面7A～7D)相连。第二主面电极36与第一半导体区域81(第二主面6)形成欧姆接触。
图16B是与第五突出构造20E一起示出沿图15所示的XVI-XVI线的剖面构造的剖视图。以下，对与在图14～图16A中叙述的构造对应的构造标注相同的参照符号，并省略它们的说明。参照图16B，SiC半导体装置SD具有第五突出构造20E来代替第一～第四突出构造20D。与图16A的情况相同，SiC半导体装置SD在外侧面9侧包含外部接触区域99、外部阱区域100以及至少一个(在该方式中为多个)场区域101。
多个场区域101在俯视时从活性面8以及第五突出构造20E空出间隔地形成于活性面8以及第五突出构造20E之间的区域。至少一个的场区域101也可以在俯视时与第一无机膜26重叠。在采用了第五突出构造20E的情况下，不形成浮动主体区域95、浮动源极区域96、浮动阱区域97以及第二浮动阱区域98。
在SiC半导体装置SD中，侧壁构造13也可以是与沟槽源极构造89(源极电极92)电连接的侧壁配线。在该情况下，沟槽源极构造89也可以贯通第一～第四连接面10A～10D中的至少一个。在该情况下，侧壁构造13也可以在第一～第四连接面10A～10D中与沟槽源极构造89连接。并且，在该情况下，源极电极92也可以与侧壁构造13形成为一体。
在SiC半导体装置SD中，也可以采用不具有沟槽源极构造89的SiC－MISFET。另外，在SiC半导体装置SD中，也可以采用平面栅极型的SiC－MISFET。
本发明还能够以其它方式来实施。
例如，第一～第五突出构造20A～20E也可以在它们之间以任意的方式组合。也就是，也可以采用同时包含第一～第五突出构造20A～20E中的至少两个的SiC半导体装置。另外，也可以采用包含突出构造的SiC半导体装置，该突出构造同时包含第一～第五突出构造20A～20E的特征中的至少两个特征。
在上述的各实施方式中，对单一的第一～第五突出构造20A～20E形成于外侧面9侧的例子进行了说明。但是，也可以在上述的各实施方式中形成有多个第一～第五突出构造20A～20E。多个第一～第五突出构造20A～20E也可以从活性面8侧向外侧面9侧空出间隔地形成，也可以以在俯视时包围活性面8的方式沿活性面8空出间隔地形成。
在上述的各实施方式中，开口30也可以贯通台面绝缘膜25而使台面部21的顶面22(SiC芯片2)露出。在该情况下，有机膜33在开口30内直接包覆台面部21的顶面22。
在上述的各实施方式中，也可以采用SiC－SBD作为功能设备。在该情况下，第一主面电极32作为在与SiC芯片2(SiC外延层4)之间形成肖特基接合的阴极电极而形成。另外，第二主面电极36作为在与SiC芯片2(SiC基板3)之间形成欧姆接触的阳极电极而形成。
在上述的各实施方式中，对外侧面9向SiC芯片2的厚度方向(第二主面6侧)凹陷的例子进行了说明。但是，也可以形成与活性面8位于同一平面上的外侧面9。
在上述的各实施方式中，对第一方向X是SiC单晶的m轴方向、第二方向Y是SiC单晶的a轴方向的例子进行了说明，但也可以是第一方向X是SiC单晶的a轴方向、第二方向Y是SiC单晶的m轴方向。也就是，也可以是第一侧面7A以及第二侧面7B由SiC单晶的m面形成、第三侧面7C以及第四侧面7D由SiC单晶的a面形成。在该情况下，偏离方向也可以是SiC单晶的a轴方向。该情况的具体的结构通过在上述的说明以及附图中将第一方向X的m轴方向置换成a轴方向、将第二方向Y的a轴方向置换成m轴方向来得到。
在上述的各实施方式中，也可以采用由SiC以外的WBG(Wide Band Gap)半导体构成的WBG半导体芯片来代替SiC芯片2。WBG半导体是具有超过Si(硅)的宽带隙的宽带隙的半导体。作为WBG半导体，例示了GaAs(砷化镓)、GaN(氮化镓)、金钢石等。当然，在上述的各实施方式中，也可以采用Si芯片来代替SiC芯片2。
在上述的各实施方式中，对第一导电型为n型、第二导电型为p型的例子进行了说明，但也可以是第一导电型为p型、第二导电型为n型。该情况的具体的结构通过在上述的说明以及附图中将n型区域置换成p型区域、将p型区域置换成n型区域来得到。
以下，示出了从该说明书以及附图提取出的特征的例子。以下所示的[A1]～[A32]、[B1]～[B29]、[C1]～[C30]、[D1]～[D40]、[E1]～[E33]、以及[F1]～[F29]提供一种能够提高可靠性的半导体装置。以下，数字表示上述的实施方式中的对应构成要素等，但并非意在将各项目的范围限定于实施方式。
[A1]一种半导体装置1、41、51、61、71，包括：
芯片2，其具有一方侧的第一主面5以及另一方侧的第二主面6，且包含设定于上述第一主面5的内方部的活性面8、以及设定于上述第一主面5的周缘部的外侧面9；
功能设备，其形成于上述活性面8侧；
突出构造20A、20B、20C、20D、20E(以下简称为“20A～20E”。)，其包含无机物，且突出设置于上述外侧面9侧；以及
有机膜33，其包覆上述突出构造20A～20E。
[A2]根据A1所记载的半导体装置1、41、51、61、71，
上述突出构造20A～20E以电浮动状态形成。
[A3]根据A1或A2所记载的半导体装置1、41、51、61、71，
在上述突出构造20A～20E以及上述有机膜33之间不夹设氮化膜。
[A4]根据A1～A3任一项中所记载的半导体装置1、41、51、61、71，
在上述外侧面9以及上述有机膜33之间不夹设氮化膜。
[A5]根据A1～A4任一项中所记载的半导体装置1、41、51、61、71，
上述突出构造20A～20E不具有氮化膜。
[A6]根据A1～A5任一项中所记载的半导体装置1、41、51、61、71，
上述突出构造20A～20E由无机物构成。
[A7]根据A1～A6任一项中所记载的半导体装置1、41、51、61、71，
在俯视时，在上述芯片2的周缘以及上述突出构造20A～20E之间的区域不形成金属膜。
[A8]根据A1～A7任一项中所记载的半导体装置1、41、51、61、71，
上述突出构造20A～20E在俯视时从上述芯片2的周缘以及上述活性面8空出间隔地形成。
[A9]根据A1～A8任一项中所记载的半导体装置1、41、51、61、71，
上述突出构造20A～20E具有上述活性面8侧的第一边以及上述芯片2的周缘侧的第二边，上述有机膜33以在俯视时包覆上述第一边以及上述第二边双方的方式包覆上述突出构造20A～20E。
[A10]根据A1～A9任一项中所记载的半导体装置1、41、51、61、71，
上述有机膜33在俯视时包覆上述突出构造20A～20E的整个区域。
[A11]根据A1～A10任一项中所记载的半导体装置1、41、51、61、71，
上述突出构造20A～20E形成为在俯视时沿上述活性面8延伸的带状。
[A12]根据A1～A11任一项中所记载的半导体装置1、41、51、61、71，
上述突出构造20A～20E在俯视时包围上述活性面8。
[A13]根据A1～A12任一项中所记载的半导体装置1、41、51、61、71，
上述突出构造20A～20E在俯视时形成为无接头状。
[A14]根据A1～A13任一项中所记载的半导体装置1、41、51、61、71，
上述有机膜33在俯视时包覆上述活性面8的一部分。
[A15]根据A1～A14任一项中所记载的半导体装置1、41、51、61、71，
还包含在俯视时包覆上述活性面8的主面电极32，上述有机膜33包覆上述主面电极32的一部分。
[A16]根据A15所记载的半导体装置1、41、51、61、71，
在上述主面电极32以及上述有机膜33之间不夹设氮化膜。
[A17]根据A1～A16任一项中所记载的半导体装置1、41、51、61、71，
上述第一主面5包含上述活性面8、相对于上述活性面8向上述第二主面6侧凹陷的上述外侧面9、以及将上述活性面8及上述外侧面9连接的连接面10A～10D，且具有由上述活性面8、上述外侧面9以及上述连接面10A～10D划分出的台地11，上述突出构造20A～20E在上述外侧面9的面方向上与上述台地11对置。
[A18]根据A1～A17任一项中所记载的半导体装置1、41、51、61、71，
上述突出构造20A～20E包含多晶硅以及氧化硅中的至少一方。
[A19]根据A1～A18任一项中所记载的半导体装置1、41、51、61、71，
上述功能设备包含形成于上述活性面8的肖特基势垒二极管。
[A20]根据A1～A19任一项中所记载的半导体装置1、41、51、61、71，
上述功能设备包含形成于上述活性面8的绝缘栅极型的晶体管。
[A21]根据A1～A20任一项中所记载的半导体装置1、41、51、61、71，
上述芯片2由SiC芯片2构成。
[A22]根据A21所记载的半导体装置1、41、51、61、71，
上述SiC芯片2包含SiC基板3以及SiC外延层4。
[A23]根据A22所记载的半导体装置1、41、51、61、71，
上述SiC外延层4具有与上述SiC基板3不同的杂质浓度。
[A24]根据A1～A23任一项中所记载的半导体装置1、41、51、61、71，
由SiC半导体装置1、41、51、61、71构成。
[A25]一种半导体装置1、41、51、61、71，包括：
芯片2，其具有一方侧的第一主面5以及另一方侧的第二主面6；
台地11，其由设定于上述第一主面5的内方部的活性面8、设定于上述第一主面5的周缘部且相对于上述活性面8向上述第二主面6侧凹陷的外侧面9、以及将上述活性面8及上述外侧面9连接的连接面10A～10D在上述第一主面5上划分而成；
功能设备，其形成于上述活性面8侧；
突出构造20A～20E，其包含无机物，突出设置于上述外侧面9侧，在上述外侧面9的面方向上与上述台地11对置；以及
有机膜33，其包覆上述突出构造20A～20E。
[A26]根据A25所记载的半导体装置1、41、51、61、71，
上述芯片2包含半导体基板3以及外延层4，且包含由上述外延层4形成的上述第一主面5、以及由上述半导体基板3形成的上述第二主面6，上述台地11形成于上述外延层4。
[A27]根据A26所记载的半导体装置1、41、51、61、71，
上述台地11仅形成于上述外延层4。
[A28]根据A25～A27任一项中所记载的半导体装置1、41、51、61、71，
在上述台地11以及上述突出构造20A～20E之间的区域不形成氮化膜。
[A29]根据A25～A28任一项中所记载的半导体装置1、41、51、61、71，
在上述突出构造20A～20E以及上述第一主面5的周缘部之间不形成氮化膜。
[A30]根据A25～A29任一项中所记载的半导体装置1、41、51、61、71，
不形成包覆上述突出构造20A～20E的氮化膜。
[A31]根据A25～A30任一项中所记载的半导体装置1、41、51、61、71，
还包含在俯视时包覆上述活性面8的主面电极32，上述有机膜33包覆上述主面电极32的一部分。
[A32]根据A31所记载的半导体装置1、41、51、61、71，
在上述主面电极32以及上述有机膜33之间不夹设氮化膜。
[B1]一种半导体装置1，包括：
芯片2，其具有一方侧的第一主面5以及另一方侧的第二主面6，且包含设定于上述第一主面5的内方部的活性面8、以及设定于上述第一主面5的周缘部的外侧面9；
功能设备，其形成于上述活性面8侧；
台面部21，其由上述芯片2的一部分构成，以朝向与上述第二主面6相反的一侧突出的方式形成于上述外侧面9；
第一无机膜26，其包覆上述台面部21的至少一部分；
第二无机膜29，其包覆上述第一无机膜26的至少一部分，与上述台面部21以及上述第一无机膜26一起形成突出构造20A；以及
有机膜33，其至少包覆上述第二无机膜29。
[B2]一种半导体装置1，包括：
芯片2，其具有一方侧的第一主面5以及另一方侧的第二主面6，其包含设定于上述第一主面5的内方部的活性面8、以及设定于上述第一主面5的周缘部的外侧面9；
功能设备，其形成于上述活性面8侧；
台面部21，其由上述芯片2的一部分构成，以朝向与上述第二主面6相反的一侧突出的方式形成于上述外侧面9；
第一无机膜26，其包覆上述台面部21的至少一部分；
第二无机膜29，其以在与上述第一无机膜26之间形成有间隙37的方式从上述第一无机膜26空出间隔地形成于上述外侧面9之上，且与上述台面部21以及上述第一无机膜26一起形成突出构造20A；以及
有机膜33，其填埋上述间隙37并包覆上述台面部21、上述第一无机膜26以及上述第二无机膜29。
[B3]根据B1或B2所记载的半导体装置1，
上述第二无机膜29包含与上述第一无机膜26不同的无机物。
[B4]根据B1～B3任一项中所记载的半导体装置1，
上述第一无机膜26以电浮动状态形成，上述第二无机膜29以电浮动状态形成。
[B5]根据B1～B4任一项中所记载的半导体装置1，
上述第一无机膜26包含氮化物以外的无机物，上述第二无机膜29包含氮化物以外的无机物。
[B6]根据B1～B5任一项中所记载的半导体装置1，
在上述第二无机膜29以及上述有机膜33之间不夹设氮化膜。
[B7]根据B1～B6任一项中所记载的半导体装置1，
在上述第一无机膜26以及上述有机膜33之间不夹设氮化膜。
[B8]根据B1～B7任一项中所记载的半导体装置1，
在上述台面部21以及上述有机膜33之间不夹设氮化膜。
[B9]根据B1～B8任一项中所记载的半导体装置1，
在上述活性面8以及上述台面部21之间的区域之上不形成氮化膜。
[B10]根据B1～B9任一项中所记载的半导体装置1，
在俯视时在上述芯片2的周缘以及上述台面部21之间的区域不形成金属膜。
[B11]根据B1～B10任一项中所记载的半导体装置1，
上述台面部21在俯视时从上述芯片2的周缘以及上述活性面8空出间隔地形成。
[B12]根据B1～B11任一项中所记载的半导体装置1，
上述台面部21具有上述活性面8侧的第一边、以及上述芯片2的周缘侧的第二边，上述有机膜33以在俯视时包覆上述第一边以及上述第二边双方的方式包覆上述台面部21。
[B13]根据B1～B12任一项中所记载的半导体装置1，
上述有机膜33在俯视时包覆上述台面部21的整个区域。
[B14]根据B1～B13任一项中所记载的半导体装置1，
上述台面部21在俯视时形成为沿上述活性面8延伸的带状。
[B15]根据B1～B14任一项中所记载的半导体装置1，
上述台面部21在俯视时包围上述活性面8。
[B16]根据B1～B15任一项中所记载的半导体装置1，
上述台面部21在俯视时形成为无接头状。
[B17]根据B1～B16任一项中所记载的半导体装置1，
上述有机膜33在俯视时包覆上述活性面8的一部分。
[B18]根据B1～B17任一项中所记载的半导体装置1，
还包含在俯视时包覆上述活性面8的主面电极32，上述有机膜33包覆上述主面电极32的一部分。
[B19]根据B18所记载的半导体装置1，
在上述主面电极32以及上述有机膜33之间不夹设氮化膜。
[B20]根据B1～B19任一项中所记载的半导体装置1，
还包含包覆上述台面部21的台面绝缘膜25，上述第一无机膜26包覆上述台面绝缘膜25。
[B21]根据B1～B20任一项中所记载的半导体装置1，
上述第一主面5包含上述活性面8、相对于上述活性面8向上述第二主面6侧凹陷的上述外侧面9、以及将上述活性面8以及上述外侧面9连接的连接面10A～10D，且具有由上述活性面8、上述外侧面9以及上述连接面10A～10D划分出的台地11，上述台面部21在上述外侧面9的面方向上与上述台地11对置。
[B22]根据B21所记载的半导体装置1，
上述台面部21具有与上述活性面8位于同一平面上的顶面22。
[B23]根据B1～B22任一项中所记载的半导体装置1，
上述第一无机膜26包含多晶硅膜，上述第二无机膜29包含氧化硅膜。
[B24]根据B1～B23任一项中所记载的半导体装置1，
上述功能设备包含形成于上述活性面8的肖特基势垒二极管。
[B25]根据B1～B24任一项中所记载的半导体装置1，
上述功能设备包含形成于上述活性面8的绝缘栅极型的晶体管。
[B26]根据B1～B25任一项中所记载的半导体装置1，
上述芯片2由SiC芯片2构成。
[B27]根据B26所记载的半导体装置1，
上述SiC芯片2包含SiC基板3以及SiC外延层4，上述台面部21由上述SiC外延层4的一部分构成。
[B28]根据B27所记载的半导体装置1，
上述SiC外延层4具有与上述SiC基板3不同的杂质浓度。
[B29]根据B1～B28任一项中所记载的半导体装置1，
由SiC半导体装置1构成。
[C1]一种半导体装置41，包括：
芯片2，其具有一方侧的第一主面5以及另一方侧的第二主面6，且包含设定于上述第一主面5的内方部的活性面8、以及设定于上述第一主面5的周缘部的外侧面9；
功能设备，其形成于上述活性面8侧；
台面部21，其由上述芯片2的一部分构成，以朝向与上述第二主面6相反的一侧突出的方式形成于上述外侧面9，且具有顶面22、上述活性面8侧的第一壁面23、以及上述外侧面9的周缘侧的第二壁面24；
第一无机膜26，其以膜状包覆上述顶面22、上述第一壁面23以及上述第二壁面24；
第二无机膜29，其包覆上述第一无机膜26的至少一部分，与上述台面部21以及上述第一无机膜26一起形成突出构造20B；以及
有机膜33，其至少包覆上述第二无机膜29。
[C2]根据C1所记载的半导体装置41，
上述第一无机膜26包含包覆上述顶面22的顶面包覆部42、包覆上述第一壁面23的第一包覆部27、以及包覆上述第二壁面24的第二包覆部28，上述第二无机膜29以使上述顶面包覆部42的至少一部分露出的方式包覆上述第一包覆部27以及上述第二包覆部28，上述有机膜33与上述顶面包覆部42相接。
[C3]一种半导体装置41，包括：
芯片2，其具有一方侧的第一主面5以及另一方侧的第二主面6，且包含设定于上述第一主面5的内方部的活性面8、以及设定于上述第一主面5的周缘部的外侧面9；
功能设备，其形成于上述活性面8侧；
台面部21，其由上述芯片2的一部分构成，以朝向与上述第二主面6相反的一侧突出的方式形成于上述外侧面9，且具有顶面22、上述活性面8侧的第一壁面23、以及上述外侧面9的周缘侧的第二壁面24；
第一无机膜26，其以膜状包覆上述顶面22、上述第一壁面23以及上述第二壁面24；
第二无机膜29，其以在与上述第一无机膜26之间形成有间隙37的方式从上述第一无机膜26空出间隔地形成于上述外侧面9之上，与上述台面部21以及上述第一无机膜26一起形成突出构造20B；以及
有机膜33，其填埋上述间隙37并包覆上述台面部21、上述第一无机膜26以及上述第二无机膜29。
[C4]根据C1～C3任一项中所记载的半导体装置41，
上述第二无机膜29包含与上述第一无机膜26不同的无机物。
[C5]根据C1～C4任一项中所记载的半导体装置41，
上述第一无机膜26以电浮动状态形成，上述第二无机膜29以电浮动状态形成。
[C6]根据C1～C5任一项中所记载的半导体装置41，
上述第一无机膜26包含氮化物以外的无机物，上述第二无机膜29包含氮化物以外的无机物。
[C7]根据C1～C6任一项中所记载的半导体装置41，
在上述第二无机膜29以及上述有机膜33之间不夹设氮化膜。
[C8]根据C1～C7任一项中所记载的半导体装置41，
在上述第一无机膜26以及上述有机膜33之间不夹设氮化膜。
[C9]根据C1～C8任一项中所记载的半导体装置41，
在上述台面部21以及上述有机膜33之间不夹设氮化膜。
[C10]根据C1～C9任一项中所记载的半导体装置41，
在上述活性面8以及上述台面部21之间的区域之上不形成氮化膜。
[C11]根据C1～C10任一项中所记载的半导体装置41，
在俯视时在上述芯片2的周缘以及上述台面部21之间的区域不形成金属膜。
[C12]根据C1～C11任一项中所记载的半导体装置41，
上述台面部21在俯视时从上述芯片2的周缘以及上述活性面8空出间隔地形成。
[C13]根据C1～C12任一项中所记载的半导体装置41，
上述有机膜33以在俯视时包覆上述顶面22、上述第一壁面23以及上述第二壁面24的方式包覆上述台面部21。
[C14]根据C1～C13任一项中所记载的半导体装置41，
上述有机膜33在俯视时包覆上述台面部21的整个区域。
[C15]根据C1～C14任一项中所记载的半导体装置41，
上述台面部21在俯视时形成为沿上述活性面8延伸的带状。
[C16]根据C1～C15任一项中所记载的半导体装置41，
上述台面部21在俯视时包围上述活性面8。
[C17]根据C1～C16任一项中所记载的半导体装置41，
上述台面部21在俯视时形成为无接头状。
[C18]根据C1～C17任一项中所记载的半导体装置41，
上述有机膜33在俯视时包覆上述活性面8的一部分。
[C19]根据C1～C18任一项中所记载的半导体装置41，
还包含在俯视时包覆上述活性面8的主面电极32，上述有机膜33包覆上述主面电极32的一部分。
[C20]根据C19所记载的半导体装置41，
在上述主面电极32以及上述有机膜33之间不夹设氮化膜。
[C21]根据C1～C20任一项中所记载的半导体装置41，
还包含包覆上述台面部21的台面绝缘膜25，上述第一无机膜26包覆上述台面绝缘膜25。
[C22]根据C1～C21任一项中所记载的半导体装置41，
上述第一主面5包含上述活性面8、相对于上述活性面8向上述第二主面6侧凹陷的上述外侧面9、以及将上述活性面8以及上述外侧面9连接的连接面10A～10D，且具有由上述活性面8、上述外侧面9以及上述连接面10A～10D划分出的台地11，上述台面部21在上述外侧面9的面方向上与上述台地11对置。
[C23]根据C22所记载的半导体装置41，
上述顶面22与上述活性面8位于同一平面上。
[C24]根据C1～C23任一项中所记载的半导体装置41，
上述第一无机膜26包含多晶硅膜，上述第二无机膜29包含氧化硅膜。
[C25]根据C1～C24任一项中所记载的半导体装置41，
上述功能设备包含形成于上述活性面8的肖特基势垒二极管。
[C26]根据C1～C25任一项中所记载的半导体装置41，
上述功能设备包含形成于上述活性面8的绝缘栅极型的晶体管。
[C27]根据C1～C26任一项中所记载的半导体装置41，
上述芯片2由SiC芯片2构成。
[C28]根据C27所记载的半导体装置41，
上述SiC芯片2包含SiC基板3以及SiC外延层4，上述台面部21由上述SiC外延层4的一部分构成。
[C29]根据C28所记载的半导体装置41，
上述SiC外延层4具有与上述SiC基板3不同的杂质浓度。
[C30]根据C1～C29任一项中所记载的半导体装置41，
由SiC半导体装置41构成。
[D1]一种半导体装置51，包括：
芯片2，其具有一方侧的第一主面5以及另一方侧的第二主面6，且包含设定于上述第一主面5的内方部的活性面8、以及设定于上述第一主面5的周缘部的外侧面9；
功能设备，其形成于上述活性面8侧；
台面部21，其由上述芯片2的一部分构成，以朝向与上述第二主面6相反的一侧突出的方式形成于上述外侧面9，且具有顶面22；
沟槽53，其形成于上述顶面22；
第一无机膜26，其包覆上述台面部21的至少一部分；
第二无机膜29，其包覆上述第一无机膜26的至少一部分，与上述台面部21以及上述第一无机膜26一起形成突出构造20C；以及
有机膜33，其以在俯视时隐藏上述沟槽53的方式包覆上述台面部21。
[D2]一种半导体装置51，包括：
芯片2，其具有一方侧的第一主面5以及另一方侧的第二主面6，且包含设定于上述第一主面5的内方部的活性面8、以及设定于上述第一主面5的周缘部的外侧面9；
功能设备，其形成于上述活性面8侧；
台面部21，其由上述芯片2的一部分构成，以朝向与上述第二主面6相反的一侧突出的方式形成于上述外侧面9，且具有顶面22；
沟槽53，其形成于上述顶面22；
第一无机膜26，其包覆上述台面部21的至少一部分；
第二无机膜29，其以在与上述第一无机膜26之间形成有间隙37的方式从上述第一无机膜26空出间隔地形成于上述外侧面9之上，与上述台面部21以及上述第一无机膜26一起形成突出构造20C；以及
有机膜33，其填埋上述间隙37并包覆上述台面部21、上述第一无机膜26以及上述第二无机膜29，而且在俯视时隐藏上述沟槽53。
[D3]根据D1或D2所记载的半导体装置51，
还包含沟槽构造52，该沟槽构造52包含上述沟槽53、以及埋设于上述沟槽53的埋设物54。
[D4]根据D3所记载的半导体装置51，
上述埋设物54包含包覆上述沟槽53的壁面的绝缘膜55、以及隔着上述绝缘膜55埋入于上述沟槽53的无机埋设物56。
[D5]根据D4所记载的半导体装置51，
上述无机埋设物56以在上述沟槽53内使上述绝缘膜55露出的方式从上述沟槽53的开口侧向底壁侧空出间隔地埋入于上述沟槽53。
[D6]根据D4或D5所记载的半导体装置51，
上述绝缘膜55由氧化膜构成，上述无机埋设物56由多晶硅构成。
[D7]根据D3～D6任一项中所记载的半导体装置51，
上述第一无机膜26使上述沟槽构造52露出，上述第二无机膜29使上述沟槽构造52露出，上述有机膜33与上述埋设物54相接。
[D8]根据D1或D2所记载的半导体装置51，
还包含沟槽构造52，该沟槽构造52包含上述沟槽53、以及包覆上述沟槽53的壁面的绝缘膜55。
[D9]根据D8所记载的半导体装置51，
上述绝缘膜55由氧化膜构成。
[D10]根据D8或D9所记载的半导体装置51，
上述第一无机膜26使上述沟槽构造52露出，上述第二无机膜29使上述沟槽构造52露出，上述有机膜33从上述顶面22之上进入到上述沟槽53内。
[D11]根据D1或D2所记载的半导体装置51，
还包含沟槽构造52，该沟槽构造52包含上述沟槽53、以使上述沟槽53的开口侧的壁面露出的方式包覆上述沟槽53的底壁侧的壁面的绝缘膜55、以及以使上述沟槽53的开口侧的壁面露出的方式隔着上述绝缘膜55埋入于上述沟槽53的底壁侧的无机埋设物56。
[D12]根据D11所记载的半导体装置51，
上述绝缘膜55由氧化膜构成，上述无机埋设物56由多晶硅构成。
[D13]根据D11或D12所记载的半导体装置51，
上述第一无机膜26使上述沟槽构造52露出，上述第二无机膜29使上述沟槽构造52露出，上述有机膜33从上述顶面22之上进入到上述沟槽53内。
[D14]
根据D1～D13任一项中所记载的半导体装置51，
上述第二无机膜29包含与上述第一无机膜26不同的无机物。
[D15]根据D1～D14任一项中所记载的半导体装置51，
上述第一无机膜26以电浮动状态形成，上述第二无机膜29以电浮动状态形成。
[D16]根据D1～D15任一项中所记载的半导体装置51，
上述第一无机膜26包含氮化物以外的无机物，上述第二无机膜29包含氮化物以外的无机物。
[D17]根据D1～D16任一项中所记载的半导体装置51，
在上述第二无机膜29以及上述有机膜33之间不夹设氮化膜。
[D18]根据D1～D17任一项中所记载的半导体装置51，
在上述第一无机膜26以及上述有机膜33之间不夹设氮化膜。
[D19]根据D1～D18任一项中所记载的半导体装置51，
在上述台面部21以及上述有机膜33之间不夹设氮化膜。
[D20]根据D1～D19任一项中所记载的半导体装置51，
在上述活性面8以及上述台面部21之间的区域之上不形成氮化膜。
[D21]根据D1～D20任一项中所记载的半导体装置51，
在俯视时在上述芯片2的周缘以及上述台面部21之间的区域不形成金属膜。
[D22]根据D1～D21任一项中所记载的半导体装置51，
上述台面部21在俯视时从上述芯片2的周缘以及上述活性面8空出间隔地形成。
[D23]根据D1～D22任一项中所记载的半导体装置51，
上述台面部21具有上述活性面8侧的第一边、以及上述芯片2的周缘侧的第二边，上述有机膜33以在俯视时包覆上述第一边以及上述第二边双方的方式包覆上述台面部21。
[D24]根据D1～D23任一项中所记载的半导体装置51，
上述有机膜33在俯视时包覆上述台面部21的整个区域。
[D25]根据D1～D24任一项中所记载的半导体装置51，
上述台面部21在俯视时形成为沿上述活性面8延伸的带状。
[D26]根据D1～D25任一项中所记载的半导体装置51，
上述台面部21在俯视时包围上述活性面8。
[D27]根据D1～D26任一项中所记载的半导体装置51，
上述台面部21在俯视时形成为无接头状。
[D28]根据D1～D27任一项中所记载的半导体装置51，
上述有机膜33在俯视时包覆上述活性面8的一部分。
[D29]根据D1～D28任一项中所记载的半导体装置51，
还包含在俯视时包覆上述活性面8的主面电极32，上述有机膜33包覆上述主面电极32的一部分。
[D30]根据D29所记载的半导体装置51，
在上述主面电极32以及上述有机膜33之间不夹设氮化膜。
[D31]根据D1～D30任一项中所记载的半导体装置51，
还包含包覆上述台面部21的台面绝缘膜25，上述第一无机膜26包覆上述台面绝缘膜25。
[D32]根据D1～D31任一项中所记载的半导体装置51，
上述第一主面5包含上述活性面8、相对于上述活性面8向上述第二主面6侧凹陷的上述外侧面9、以及将上述活性面8以及上述外侧面9连接的连接面10A～10D，且具有由上述活性面8、上述外侧面9以及上述连接面10A～10D划分出的台地11，上述台面部21在上述外侧面9的面方向上与上述台地11对置。
[D33]根据D32所记载的半导体装置51，
上述顶面22与上述活性面8位于同一平面上。
[D34]根据D1～D33任一项中所记载的半导体装置51，
上述第一无机膜26包含多晶硅膜，上述第二无机膜29包含氧化硅膜。
[D35]根据D1～D34任一项中所记载的半导体装置51，
上述功能设备包含形成于上述活性面8的肖特基势垒二极管。
[D36]根据D1～D35任一项中所记载的半导体装置51，
上述功能设备包含形成于上述活性面8的绝缘栅极型的晶体管。
[D37]根据D1～D36任一项中所记载的半导体装置51，
上述芯片2由SiC芯片2构成。
[D38]根据D37所记载的半导体装置51，
上述SiC芯片2包含SiC基板3以及SiC外延层4，上述台面部21由上述SiC外延层4的一部分构成。
[D39]根据D38所记载的半导体装置51，
上述SiC外延层4具有与上述SiC基板3不同的杂质浓度。
[D40]根据D1～D39任一项中所记载的半导体装置51，
由SiC半导体装置51构成。
[E1]一种半导体装置61，包括：
芯片2，其具有一方侧的第一主面5以及另一方侧的第二主面6，且包含设定于上述第一主面5的内方部的活性面8、以及设定于上述第一主面5的周缘部的外侧面9；
功能设备，其形成于上述活性面8侧；
台面部21，其由上述芯片2的一部分构成，以朝向与上述第二主面6相反的一侧突出的方式形成于上述外侧面9，且具有顶面22；
沟槽构造52，其包含形成于上述顶面22的沟槽53、包覆上述沟槽53的内壁的绝缘膜55、以及隔着上述绝缘膜55埋入于上述沟槽53的无机埋设物56；
第一无机膜26，其以隐藏上述沟槽构造的方式包覆上述顶面22；
第二无机膜29，其包覆上述第一无机膜26的至少一部分，与上述台面部21以及上述第一无机膜26一起形成突出构造20D；以及
有机膜33，其以在俯视时隐藏上述沟槽构造52的方式包覆上述台面部21。
[E2]一种半导体装置61，包括：
芯片2，其具有一方侧的第一主面5以及另一方侧的第二主面6，且包含设定于上述第一主面5的内方部的活性面8、以及设定于上述第一主面5的周缘部的外侧面9；
功能设备，其形成于上述活性面8侧；
台面部21，其由上述芯片2的一部分构成，以朝向与上述第二主面6相反的一侧突出的方式形成于上述外侧面9，且具有顶面22；
沟槽构造52，其包含形成于上述顶面22的沟槽53、包覆上述沟槽53的内壁的绝缘膜55、以及隔着上述绝缘膜55埋入于上述沟槽53的无机埋设物56；
第一无机膜26，其包覆上述顶面22；
第二无机膜29，其以在与上述第一无机膜26之间形成有间隙37的方式从上述第一无机膜26空出间隔地形成于上述外侧面9之上，与上述台面部21以及上述第一无机膜26一起形成突出构造20D；以及
有机膜33，其填埋上述间隙37并包覆上述台面部21、上述第一无机膜26以及上述第二无机膜29，而且在俯视时隐藏上述沟槽构造52。
[E3]根据E1或E2所记载的半导体装置61，
上述第一无机膜26由与上述无机埋设物56相同的材料构成，且与上述无机埋设物56一体地形成。
[E4]根据E1～E3任一项中所记载的半导体装置61，
上述台面部21具有上述活性面8侧的第一壁面23、以及上述外侧面9的周缘侧的第二壁面24，上述第一无机膜26以膜状包覆上述顶面22、上述第一壁面23以及上述第二壁面24。
[E5]根据E1～E4任一项中所记载的半导体装置61，
上述绝缘膜55由氧化膜构成，上述无机埋设物56由多晶硅构成，上述第一无机膜26由多晶硅构成。
[E6]根据E1～E5任一项中所记载的半导体装置61，
上述有机膜33与上述第一无机膜26相接。
[E7]根据E1～E6任一项中所记载的半导体装置61，
上述第二无机膜29包含与上述第一无机膜26不同的无机物。
[E8]根据E1～E7任一项中所记载的半导体装置61，
上述第一无机膜26以电浮动状态形成，上述第二无机膜29以电浮动状态形成。
[E9]根据E1～E8任一项中所记载的半导体装置61，
上述第一无机膜26包含氮化物以外的无机物，上述第二无机膜29包含氮化物以外的无机物。
[E10]根据E1～E9任一项中所记载的半导体装置61，
在上述第二无机膜29以及上述有机膜33之间不夹设氮化膜。
[E11]根据E1～E10任一项中所记载的半导体装置61，
在上述第一无机膜26以及上述有机膜33之间不夹设氮化膜。
[E12]根据E1～E11任一项中所记载的半导体装置61，
在上述台面部21以及上述有机膜33之间不夹设氮化膜。
[E13]根据E1～E12任一项中所记载的半导体装置61，
在上述活性面8以及上述台面部21之间的区域之上不形成氮化膜。
[E14]根据E1～E13任一项中所记载的半导体装置61，
在俯视时在上述芯片2的周缘以及上述台面部21之间的区域不形成金属膜。
[E15]根据E1～E14任一项中所记载的半导体装置61，
上述台面部21在俯视时从上述芯片2的周缘以及上述活性面8空出间隔地形成。
[E16]根据E1～E15任一项中所记载的半导体装置61，
上述台面部21具有上述活性面8侧的第一边、以及上述芯片2的周缘侧的第二边，上述有机膜33以在俯视时包覆上述第一边以及上述第二边双方的方式包覆上述台面部21。
[E17]根据E1～E16任一项中所记载的半导体装置61，
上述有机膜33在俯视时包覆上述台面部21的整个区域。
[E18]根据E1～E17任一项中所记载的半导体装置61，
上述台面部21在俯视时形成为沿上述活性面8延伸的带状。
[E19]根据E1～E18任一项中所记载的半导体装置61，
上述台面部21在俯视时包围上述活性面8。
[E20]根据E1～E19任一项中所记载的半导体装置61，
上述台面部21在俯视时形成为无接头状。
[E21]根据E1～E20任一项中所记载的半导体装置61，
上述有机膜33在俯视时包覆上述活性面8的一部分。
[E22]根据E1～E21任一项中所记载的半导体装置61，
还包含在俯视时包覆上述活性面8的主面电极32，上述有机膜33包覆上述主面电极32的一部分。
[E23]根据E22所记载的半导体装置61，
在上述主面电极32以及上述有机膜33之间不夹设氮化膜。
[E24]根据E1～E23任一项中所记载的半导体装置61，
还包含包覆上述台面部21的台面绝缘膜25，上述第一无机膜26包覆上述台面绝缘膜25。
[E25]根据E1～E24任一项中所记载的半导体装置61，
上述第一主面5包含上述活性面8、相对于上述活性面8向上述第二主面6侧凹陷的上述外侧面9、以及将上述活性面8以及上述外侧面9连接的连接面10A～10D，且具有由上述活性面8、上述外侧面9以及上述连接面10A～10D划分出的台地11，上述台面部21在上述外侧面9的面方向上与上述台地11对置。
[E26]根据E25所记载的半导体装置61，
上述顶面22与上述活性面8位于同一平面上。
[E27]根据E1～E26任一项中所记载的半导体装置61，
上述第二无机膜29包含氧化硅膜。
[E28]根据E1～E27任一项中所记载的半导体装置61，
上述功能设备包含形成于上述活性面8的肖特基势垒二极管。
[E29]根据E1～E28任一项中所记载的半导体装置61，
上述功能设备包含形成于上述活性面8的绝缘栅极型的晶体管。
[E30]根据E1～E29任一项中所记载的半导体装置61，
上述芯片2由SiC芯片2构成。
[E31]根据E30所记载的半导体装置61，
上述SiC芯片2包含SiC基板3以及SiC外延层4，上述台面部21由上述SiC外延层4的一部分构成。
[E32]根据E31所记载的半导体装置61，
上述SiC外延层4具有与上述SiC基板3不同的杂质浓度。
[E33]根据E1～E32任一项中所记载的半导体装置61，
由SiC半导体装置61构成。
[F1]一种半导体装置71，包括：
芯片2，其具有一方侧的第一主面5以及另一方侧的第二主面6，且包含设定于上述第一主面5的内方部的活性面8、以及设定于上述第一主面5的周缘部的外侧面9；
功能设备，其形成于上述活性面8侧；
第一无机膜26，其形成于上述外侧面9之上；
第二无机膜29，其包覆上述第一无机膜26的至少一部分，与上述第一无机膜26一起形成突出构造20E；以及
有机膜33，其至少包覆上述第二无机膜29。
[F2]一种半导体装置71，包括：
芯片2，其具有一方侧的第一主面5以及另一方侧的第二主面6，且包含设定于上述第一主面5的内方部的活性面8、以及设定于上述第一主面5的周缘部的外侧面9；
功能设备，其形成于上述活性面8侧；
第一无机膜26，其形成于上述外侧面9之上；
第二无机膜29，其以在与上述第一无机膜26之间形成有间隙37的方式从上述第一无机膜26空出间隔地形成于上述外侧面9之上，与上述第一无机膜26一起形成突出构造20E；以及
有机膜33，其填埋上述间隙37并包覆上述第一无机膜26以及上述第二无机膜29。
[F3]根据F1或F2所记载的半导体装置71，
上述第二无机膜29包含与上述第一无机膜26不同的无机物。
[F4]根据F1～F3任一项中所记载的半导体装置71，
上述第一无机膜26以电浮动状态形成，上述第二无机膜29以电浮动状态形成。
[F5]根据F1～F4任一项中所记载的半导体装置71，
上述第一无机膜26包含氮化物以外的无机物，上述第二无机膜29包含氮化物以外的无机物。
[F6]根据F1～F5任一项中所记载的半导体装置71，
在上述第二无机膜29以及上述有机膜33之间不夹设氮化膜。
[F7]根据F1～F6任一项中所记载的半导体装置71，
在上述第一无机膜26以及上述有机膜33之间不夹设氮化膜。
[F8]根据F1～F7任一项中所记载的半导体装置71，
在上述外侧面9以及上述有机膜33之间不夹设氮化膜。
[F9]根据F1～F8任一项中所记载的半导体装置71，
在俯视时在上述芯片2的周缘以及上述第一无机膜26之间的区域不形成金属膜。
[F10]根据F1～F9任一项中所记载的半导体装置71，
上述第一无机膜26在俯视时从上述芯片2的周缘以及上述活性面8空出间隔地形成。
[F11]根据F1～F10任一项中所记载的半导体装置71，
上述第一无机膜26具有上述活性面8侧的第一边、以及上述芯片2的周缘侧的第二边，上述有机膜33以在俯视时包覆上述第一边以及上述第二边双方的方式包覆上述第一无机膜26。
[F12]根据F1～F11任一项中所记载的半导体装置71，
上述有机膜33在俯视时包覆上述第一无机膜26的整个区域。
[F13]根据F1～F12任一项中所记载的半导体装置71，
上述第一无机膜26在俯视时形成为沿上述活性面8延伸的带状。
[F14]根据F1～F13任一项中所记载的半导体装置71，
上述第一无机膜26在俯视时包围上述活性面8。
[F15]根据F1～F14任一项中所记载的半导体装置71，
上述第一无机膜26在俯视时形成为无接头状。
[F16]根据F1～F15任一项中所记载的半导体装置71，
上述有机膜33在俯视时包覆上述活性面8的一部分。
[F17]根据F1～F16任一项中所记载的半导体装置71，
还包含在俯视时包覆上述活性面8的主面电极32，上述有机膜33包覆上述主面电极32的一部分。
[F18]根据F17所记载的半导体装置71，
在上述主面电极32以及上述有机膜33之间不夹设氮化膜。
[F19]根据F1～F18任一项中所记载的半导体装置71，
还包含包覆上述外侧面9的主面绝缘膜12，上述第一无机膜26形成于上述主面绝缘膜12之上。
[F20]根据F1～F19任一项中所记载的半导体装置71，
上述第一主面5包含上述活性面8、相对于上述活性面8向上述第二主面6侧凹陷的上述外侧面9、以及将上述活性面8以及上述外侧面9连接的连接面10A～10D，且具有由上述活性面8、上述外侧面9以及上述连接面10A～10D划分出的台地11，上述第一无机膜26在上述外侧面9的面方向上与上述台地11对置。
[F21]根据F20所记载的半导体装置71，
上述第一无机膜26具有小于上述台地11的厚度的厚度。
[F22]根据F20或F21所记载的半导体装置71，
在设定了在剖视时从上述活性面8水平地延伸的直线的情况下，上述第二无机膜29从该直线向上述外侧面9侧空出间隔地包覆上述第一无机膜26。
[F23]根据F1～F22任一项中所记载的半导体装置71，
上述第一无机膜26包含多晶硅膜，上述第二无机膜29包含氧化硅膜。
[F24]根据F1～F23任一项中所记载的半导体装置71，
上述功能设备包含形成于上述活性面8的肖特基势垒二极管。
[F25]根据F1～F24任一项中所记载的半导体装置71，
上述功能设备包含形成于上述活性面8的绝缘栅极型的晶体管。
[F26]根据F1～F25任一项中所记载的半导体装置71，
上述芯片2由SiC芯片2构成。
[F27]根据F26所记载的半导体装置71，
上述SiC芯片2包含SiC基板3以及SiC外延层4。
[F28]根据F27所记载的半导体装置71，
上述SiC外延层4具有与上述SiC基板3不同的杂质浓度。
[F29]根据F1～F28任一项中所记载的半导体装置71，
由SiC半导体装置71构成。
对本发明的实施方式进行了详细说明，这只不过是为了明确本发明的技术的内容而使用的具体例，本发明不应解释为限定于上述的具体例，本发明的范围由添附的技术方案限定。
符号说明
1—SiC半导体装置(半导体装置)，2—SiC芯片(芯片)，5—第一主面，6—第二主面，8—活性面，9—外侧面，10A—第一连接面，10B—第二连接面，10C—第三连接面，10D—第四连接面，11—活性台地(台地)，20A—第一突出构造，20B—第二突出构造，20C—第三突出构造，20D—第四突出构造，20E—第五突出构造，32—第一主面电极(主面电极)，33—有机膜，41—SiC半导体装置(半导体装置)，51—SiC半导体装置(半导体装置)，61—SiC半导体装置(半导体装置)，71—SiC半导体装置(半导体装置)。

Claims (20)

1.一种半导体装置，其特征在于，包括：
芯片，其具有一方侧的第一主面以及另一方侧的第二主面，且包含设定于上述第一主面的内方部的活性面、以及设定于上述第一主面的周缘部的外侧面；
功能设备，其形成于上述活性面侧；
突出构造，其包含无机物，且突出设置于上述外侧面侧；以及
有机膜，其包覆上述突出构造。
2.根据权利要求1所述的半导体装置，其特征在于，
上述突出构造以电浮动状态形成。
3.根据权利要求1或2所述的半导体装置，其特征在于，
在上述突出构造以及上述有机膜之间不夹设氮化膜。
4.根据权利要求1～3任一项中所述的半导体装置，其特征在于，
在上述外侧面以及上述有机膜之间不夹设氮化膜。
5.根据权利要求1～4任一项中所述的半导体装置，其特征在于，
上述突出构造不具有氮化膜。
6.根据权利要求1～5任一项中所述的半导体装置，其特征在于，
上述突出构造由无机物构成。
7.根据权利要求1～6任一项中所述的半导体装置，其特征在于，
在俯视时在上述芯片的周缘以及上述突出构造之间的区域不形成金属膜。
8.根据权利要求1～7任一项中所述的半导体装置，其特征在于，
上述突出构造在俯视时从上述芯片的周缘以及上述活性面空出间隔地形成。
9.根据权利要求1～8任一项中所述的半导体装置，其特征在于，
上述突出构造具有上述活性面侧的第一边以及上述芯片的周缘侧的第二边，
上述有机膜以在俯视时包覆上述第一边以及上述第二边双方的方式包覆上述突出构造。
10.根据权利要求1～9任一项中所述的半导体装置，其特征在于，
上述有机膜在俯视时包覆上述突出构造的整个区域。
11.根据权利要求1～10任一项中所述的半导体装置，其特征在于，
上述突出构造形成为在俯视时沿上述活性面延伸的带状。
12.根据权利要求1～11任一项中所述的半导体装置，其特征在于，
上述突出构造在俯视时包围上述活性面。
13.根据权利要求1～12任一项中所述的半导体装置，其特征在于，
上述突出构造在俯视时形成为无接头状。
14.根据权利要求1～13任一项中所述的半导体装置，其特征在于，
上述有机膜在俯视时包覆上述活性面的一部分。
15.根据权利要求1～14任一项中所述的半导体装置，其特征在于，
还包含在俯视时包覆上述活性面的主面电极，
上述有机膜包覆上述主面电极的一部分。
16.根据权利要求15所述的半导体装置，其特征在于，
在上述主面电极以及上述有机膜之间不夹设氮化膜。
17.根据权利要求1～16任一项中所述的半导体装置，其特征在于，
上述第一主面包含上述活性面、相对于上述活性面向上述第二主面侧凹陷的上述外侧面、以及将上述活性面及上述外侧面连接的连接面，且具有由上述活性面、上述外侧面以及上述连接面划分出的台地，
上述突出构造在上述外侧面的面方向上与上述台地对置。
18.根据权利要求1～17任一项中所述的半导体装置，其特征在于，
上述突出构造包含多晶硅以及氧化硅中的至少一方。
19.根据权利要求1～18任一项中所述的半导体装置，其特征在于，
上述功能设备包含形成于上述活性面的肖特基势垒二极管。
20.根据权利要求1～19任一项中所述的半导体装置，其特征在于，
上述功能设备包含形成于上述活性面的绝缘栅极型的晶体管。
CN202180075809.9A 2020-11-27 2021-11-04 半导体装置 Pending CN116438630A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020196698 2020-11-27
JP2020-196698 2020-11-27
PCT/JP2021/040546 WO2022113679A1 (ja) 2020-11-27 2021-11-04 半導体装置

Publications (1)

Publication Number Publication Date
CN116438630A true CN116438630A (zh) 2023-07-14

Family

ID=81754433

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180075809.9A Pending CN116438630A (zh) 2020-11-27 2021-11-04 半导体装置

Country Status (5)

Country Link
US (1) US20230369392A1 (zh)
JP (1) JPWO2022113679A1 (zh)
CN (1) CN116438630A (zh)
DE (1) DE112021003938T9 (zh)
WO (1) WO2022113679A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK179513B1 (en) 2017-10-23 2019-02-04 Suntherm Aps PHASE CHANGE MATERIAL-BASED HEATING SYSTEM
DE112018007915T5 (de) * 2018-08-17 2021-04-29 Mitsubishi Electric Corporation Halbleitereinheit und leistungswandler
JP7085959B2 (ja) * 2018-10-22 2022-06-17 三菱電機株式会社 半導体装置
WO2020105097A1 (ja) * 2018-11-19 2020-05-28 三菱電機株式会社 半導体装置
JP2020196698A (ja) 2019-06-03 2020-12-10 ライオン株式会社 義歯洗浄剤組成物及び泡状義歯洗浄剤製品

Also Published As

Publication number Publication date
DE112021003938T9 (de) 2024-04-11
WO2022113679A1 (ja) 2022-06-02
DE112021003938T5 (de) 2023-06-15
US20230369392A1 (en) 2023-11-16
JPWO2022113679A1 (zh) 2022-06-02

Similar Documents

Publication Publication Date Title
US11121248B2 (en) Semiconductor device
JP7184049B2 (ja) ゲート絶縁型トランジスタ
WO2020031971A1 (ja) ＳｉＣ半導体装置
US20230335633A1 (en) Wide bandgap semiconductor device
US7196376B2 (en) Trench-type power MOSFET with embedded region at the bottom of the gate and increased breakdown voltage
JP7407252B2 (ja) 半導体装置
WO2021065722A1 (ja) 半導体装置
US11245013B2 (en) Silicon carbide semiconductor device having a step film formed between a plating film and a first electrode
CN116438630A (zh) 半导体装置
WO2021261102A1 (ja) 電子部品
US20220344328A1 (en) Semiconductor device
CN113396482B (zh) 半导体装置
WO2021065740A1 (ja) 半導体装置
WO2024101130A1 (ja) 半導体装置
WO2024101131A1 (ja) ＳｉＣ半導体装置
JP2021136241A (ja) 半導体装置および半導体装置の製造方法
WO2024101129A1 (ja) 半導体装置
WO2023176056A1 (ja) 半導体装置
WO2023189054A1 (ja) 半導体装置
WO2023080083A1 (ja) 半導体装置
US11276776B2 (en) Semiconductor device and method of manufacturing semiconductor device
WO2023080082A1 (ja) 半導体装置
WO2023080086A1 (ja) 半導体装置
WO2023080084A1 (ja) 半導体装置
US20230097629A1 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination