JPS61193484A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61193484A JPS61193484A JP3262185A JP3262185A JPS61193484A JP S61193484 A JPS61193484 A JP S61193484A JP 3262185 A JP3262185 A JP 3262185A JP 3262185 A JP3262185 A JP 3262185A JP S61193484 A JPS61193484 A JP S61193484A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76833—Buried channel CCD
- H01L29/76841—Two-Phase CCD
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、電荷移送素子に係り、低雑音出力アンプの構
成に関するものである。
成に関するものである。
電荷移送素子の出力アンプとしては、第13図に示すフ
ローティング・ディフュージョン・アンブリファイア(
F−D−A)と、第14図に示すフローティング・ゲー
ト・アンブリファイア(F・G −A)が知られている
(近代科学社1978発行「電荷転送デバイス」p47
に記載)、まず、第13図に示すFDAでは、半導体基
板1001上に形成されたゲート1002〜1004に
パルスを印加することにより信号電荷が移送され、出力
拡散層1005に出力される。この拡散層の電位変化は
同一の基板上に形成された出力トランジスタであるMO
Sトランジスタ1006および負荷抵抗1007によっ
て増幅され、信号出力が得られる。信号検出後、ただち
にリセット・1−ランジスタ1008によって出力拡散
層1005の電位が電源電圧1.009と等しくなるな
ようにリセットされる。この方式においては、次の二つ
の雑音が主なものである。第1は、リセット動作により
発生するリセット雑音であり、MOSトランジスタ10
08の熱雑音、1/f雑音をサブリングすることにより
発生するものである。その雑音電力は出力拡散層に容量
と出力トランジスタのゲート容量の和に比例する。これ
らの容量は信号電荷をを保持するに十分な大きさが必要
なので、容量を小さくするには制限があることがわかる
。第2の雑音は出力トランジスタとして用いるM’OS
トランジスタの17f雑音である。この1/f雑音を低
減する為には、MOSトランジスタのゲート面積を大き
く、あるいはゲート酸化膜厚を小さく;する破の方法が
有効であるが、ゲート容量の増大をまねき第1の雑音で
あるリセット雑音を増大させてしまう。この様に、投1
3図に示したF・D−A方式では、雑音を大幅に低減す
ることが難しい。
ローティング・ディフュージョン・アンブリファイア(
F−D−A)と、第14図に示すフローティング・ゲー
ト・アンブリファイア(F・G −A)が知られている
(近代科学社1978発行「電荷転送デバイス」p47
に記載)、まず、第13図に示すFDAでは、半導体基
板1001上に形成されたゲート1002〜1004に
パルスを印加することにより信号電荷が移送され、出力
拡散層1005に出力される。この拡散層の電位変化は
同一の基板上に形成された出力トランジスタであるMO
Sトランジスタ1006および負荷抵抗1007によっ
て増幅され、信号出力が得られる。信号検出後、ただち
にリセット・1−ランジスタ1008によって出力拡散
層1005の電位が電源電圧1.009と等しくなるな
ようにリセットされる。この方式においては、次の二つ
の雑音が主なものである。第1は、リセット動作により
発生するリセット雑音であり、MOSトランジスタ10
08の熱雑音、1/f雑音をサブリングすることにより
発生するものである。その雑音電力は出力拡散層に容量
と出力トランジスタのゲート容量の和に比例する。これ
らの容量は信号電荷をを保持するに十分な大きさが必要
なので、容量を小さくするには制限があることがわかる
。第2の雑音は出力トランジスタとして用いるM’OS
トランジスタの17f雑音である。この1/f雑音を低
減する為には、MOSトランジスタのゲート面積を大き
く、あるいはゲート酸化膜厚を小さく;する破の方法が
有効であるが、ゲート容量の増大をまねき第1の雑音で
あるリセット雑音を増大させてしまう。この様に、投1
3図に示したF・D−A方式では、雑音を大幅に低減す
ることが難しい。
第14図は、第13図に示したF−D−A方式における
雑音のうち、リセット雑音を無くすることができるF−
G−A (フローティング・ゲート・アンブリファイア
)の方式を示したものである。 。
雑音のうち、リセット雑音を無くすることができるF−
G−A (フローティング・ゲート・アンブリファイア
)の方式を示したものである。 。
半導体基板上に形成した転送ゲート2002〜2008
にパルスを印加することにより、信号電荷が移送、さ
4れてゆき、電源2010につながる出力拡散層200
9に流れてゆく。この場合、ゲー。ト;004の下部に
フローティング・ゲート2011を設けることにより、
ゲート2004の下方に信号電荷が転送された時にツー
ローティング・ゲート2011が電圧変化を受ける。こ
のフローティング・ゲートの電圧変化は、同一半導体基
板上に設けられた出力トランジスタであるMOSトラン
ジスタ2012、および負荷抵抗2o】3によって増幅
され、信号が検出される。この方式では、リセット動作
がないので、リセット雑音は発、生ぜず、最も高感度の
出力アンプとして位置付けられている。しかし5現実的
には、第14図に示すF−G−A方式を採用することは
次の点で問題があった。
にパルスを印加することにより、信号電荷が移送、さ
4れてゆき、電源2010につながる出力拡散層200
9に流れてゆく。この場合、ゲー。ト;004の下部に
フローティング・ゲート2011を設けることにより、
ゲート2004の下方に信号電荷が転送された時にツー
ローティング・ゲート2011が電圧変化を受ける。こ
のフローティング・ゲートの電圧変化は、同一半導体基
板上に設けられた出力トランジスタであるMOSトラン
ジスタ2012、および負荷抵抗2o】3によって増幅
され、信号が検出される。この方式では、リセット動作
がないので、リセット雑音は発、生ぜず、最も高感度の
出力アンプとして位置付けられている。しかし5現実的
には、第14図に示すF−G−A方式を採用することは
次の点で問題があった。
(1)フローティング・ゲートが言葉通り、全く電気的
にフローティングであるため、その電位を制御すること
が困難である。
にフローティングであるため、その電位を制御すること
が困難である。
(2)素子製造時に、プラズマ・エツチング等のトライ
プロセス実行時に、ゲートが帯電したり、絶縁破壊をま
ねき、信頼性が低い。
プロセス実行時に、ゲートが帯電したり、絶縁破壊をま
ねき、信頼性が低い。
(3)出力トランジスタがMOSトランジスタであるの
で、1/f雑音、の発生は不可避である。し゛ たがっ
て、1/f雑音を抑圧するための外部信号処理(相関二
重サンプリング)が必要である。
で、1/f雑音、の発生は不可避である。し゛ たがっ
て、1/f雑音を抑圧するための外部信号処理(相関二
重サンプリング)が必要である。
本発明は、・ゲート電位を自動的に設定でき、が:つ1
/f雑音の小さいF G A (Floating ’
GateAIllρNfiar )を提供することにあ
る。 ・〔発明の概要〕 本発明は、FGAのゲートを接合型F”ETのゲートに
接続することにより、F G Aのゲート電位を自動的
に接合型FETのソース電位に等しくすることができる
。また、接合型FETは、MOS−FETに比べて1/
f雑音が小さいので、極めて低雑音のFGAを実現する
ことができる。
/f雑音の小さいF G A (Floating ’
GateAIllρNfiar )を提供することにあ
る。 ・〔発明の概要〕 本発明は、FGAのゲートを接合型F”ETのゲートに
接続することにより、F G Aのゲート電位を自動的
に接合型FETのソース電位に等しくすることができる
。また、接合型FETは、MOS−FETに比べて1/
f雑音が小さいので、極めて低雑音のFGAを実現する
ことができる。
〔発明の実施例〕 ・以下、
本発明の実施例を第1図を用いて説明する。
本発明の実施例を第1図を用いて説明する。
同図は、本発明による電荷移送素子の断面図を示したも
のである。図中、1はたとえばn型Si基板、2はp型
ウェル、3はn9拡散層である。
のである。図中、1はたとえばn型Si基板、2はp型
ウェル、3はn9拡散層である。
9〜19は、ゲート電極であり、9〜15のゲートは電
荷転送部、16〜19は出力部のゲートである。クロッ
、り・ノイズの混入を防止する為に設けたシ、−ルド・
ゲート18の下部に位置するフロ1−ティング・ゲート
17は、Si基板1内に形成されたp型不純物拡散層2
0に接続する。p童年鈍物拡散層20は、基板1内に形
成されたn+拡散層をリング状に囲ませ、この内部が接
合型電界効果トランジスタのチャネルとなる。接合型電
界効果トランジスタのソースとして働くn+拡散層21
は、負荷抵抗22を介して、ソース電源23に接続され
る。24は基板電位を与える電源であり、p型拡散層2
0をゲートとする接合型トランジスタのドレイン電源を
兼ねる。第2層目のゲート10,12,14..16.
19の下部の4,5゜6.7.8はしきい値電圧を調節
する為に打ち込むイオン打込層である。25は絶縁膜で
ある。
荷転送部、16〜19は出力部のゲートである。クロッ
、り・ノイズの混入を防止する為に設けたシ、−ルド・
ゲート18の下部に位置するフロ1−ティング・ゲート
17は、Si基板1内に形成されたp型不純物拡散層2
0に接続する。p童年鈍物拡散層20は、基板1内に形
成されたn+拡散層をリング状に囲ませ、この内部が接
合型電界効果トランジスタのチャネルとなる。接合型電
界効果トランジスタのソースとして働くn+拡散層21
は、負荷抵抗22を介して、ソース電源23に接続され
る。24は基板電位を与える電源であり、p型拡散層2
0をゲートとする接合型トランジスタのドレイン電源を
兼ねる。第2層目のゲート10,12,14..16.
19の下部の4,5゜6.7.8はしきい値電圧を調節
する為に打ち込むイオン打込層である。25は絶縁膜で
ある。
第2図、第3図は、第1図の実施例に対するポテンシャ
ル図と駆動パルスタイミング図である。
ル図と駆動パルスタイミング図である。
2相クロックφ0.φ2によって信号電荷Q、、 Q。
・・・が転送されてゆき、ブローティングゲート下部に
信号電荷が転送されてきたとき、静電誘導によりフロー
ティング・ゲートの電位が変化する。このゲートは、接
合型電界効果トランジスタのゲートに接続されているの
で、ソース・フォロワの抵抗22・に電圧変化が発生し
、信号が検出される。
信号電荷が転送されてきたとき、静電誘導によりフロー
ティング・ゲートの電位が変化する。このゲートは、接
合型電界効果トランジスタのゲートに接続されているの
で、ソース・フォロワの抵抗22・に電圧変化が発生し
、信号が検出される。
フローティング・ゲート電位は、平衡状態の時、接合型
電界効果トランジスタのソース電位と等しくなっており
、外部電源23の電圧、■oにより自由に設定できる。
電界効果トランジスタのソース電位と等しくなっており
、外部電源23の電圧、■oにより自由に設定できる。
外部電源電圧V。と基板電源電圧V B LI II
を大小関係は次式を満たす様にすればよい。
を大小関係は次式を満たす様にすればよい。
Vllu++ > Va ・・・
(1)(nチャネル接合型電界効果トランジスタのとき
)なお、Pウェル、2の電位はグランド・レベルで良い
。
(1)(nチャネル接合型電界効果トランジスタのとき
)なお、Pウェル、2の電位はグランド・レベルで良い
。
以上、説明した様に、本実施例によれば、フローティン
グ・ゲートの電位を自由に設定でき、また、接合型電界
効果トランジスタの長所である低1/f雑音の特性を発
揮させることができる。
グ・ゲートの電位を自由に設定でき、また、接合型電界
効果トランジスタの長所である低1/f雑音の特性を発
揮させることができる。
第4図は、本発明の別の実施例を示したものである。図
中、102〜125は、第1図における2〜25に対応
したものである。本実施例では、基板の直列抵抗を下げ
るため、高濃度のn型Si基板126の上に低濃度n−
8i層127を形成させたものである。
中、102〜125は、第1図における2〜25に対応
したものである。本実施例では、基板の直列抵抗を下げ
るため、高濃度のn型Si基板126の上に低濃度n−
8i層127を形成させたものである。
第5図は、第4図の実施例に対するポテンシャル図を示
した。駆動パルスタイミングは第3図と同様である。
した。駆動パルスタイミングは第3図と同様である。
第6図は、本発明の別の実施例を示したものである。図
中、201〜203および209〜225は、第1図に
おける1〜3および9〜25に対応したものである。本
実施例では、電荷転送部に印加するクロック電圧振幅を
下げるために、φ1パルス〜φ4パルスによる4相クロ
ツクを用いる。
中、201〜203および209〜225は、第1図に
おける1〜3および9〜25に対応したものである。本
実施例では、電荷転送部に印加するクロック電圧振幅を
下げるために、φ1パルス〜φ4パルスによる4相クロ
ツクを用いる。
第6図の実施例に対するポテンシャル図を第7図に、ま
た、この時の駆動パルスタイミングを第8図に示す。本
実施例によれば、フローティング・ゲート電位の制御が
容易で、低雑音の出力アンプが実現できることは勿論、
素子の低電圧駆動が可能となる。
た、この時の駆動パルスタイミングを第8図に示す。本
実施例によれば、フローティング・ゲート電位の制御が
容易で、低雑音の出力アンプが実現できることは勿論、
素子の低電圧駆動が可能となる。
第9図は、本発明の別の実施例を示したものである。図
中、302〜303および309〜325は第6図にお
ける202〜203、および209〜225に対応した
ものである。本実施例では、基板電位の変動を抑圧縁る
ために、n+−8i基板326上にn −S i層を3
27を形成したものである。
中、302〜303および309〜325は第6図にお
ける202〜203、および209〜225に対応した
ものである。本実施例では、基板電位の変動を抑圧縁る
ために、n+−8i基板326上にn −S i層を3
27を形成したものである。
第10図は、第9図におけるポテンシャル図に示したも
のであり、駆動パルステイミングは、第8図と同じであ
る。
のであり、駆動パルステイミングは、第8図と同じであ
る。
第11図は、本発明の別の実施例を示したものである。
図中、401はたとえばp型Si基板、402はn型ウ
ェルであり、この中に、n+拡散層404,406とP
+拡散層405を形成する。
ェルであり、この中に、n+拡散層404,406とP
+拡散層405を形成する。
406.405,404はそれぞれ、接合型電界効果ト
ランジスタのソース、ゲート、ドレインとして働く。4
09〜419は、ゲート電極であり。
ランジスタのソース、ゲート、ドレインとして働く。4
09〜419は、ゲート電極であり。
409〜415のゲートは電荷転送部416〜419は
出力部のゲートである。403はn1拡散層である。フ
ローティング・ゲート417は、p型不純物拡散層40
5に接続する。接合型電界効果トランジスタのソースと
して働くn+拡散層406は負荷抵抗422を介して、
ソース電源423に接続される。426は、接合型電界
効果トランジスタのドレイン電圧を与える電源である。
出力部のゲートである。403はn1拡散層である。フ
ローティング・ゲート417は、p型不純物拡散層40
5に接続する。接合型電界効果トランジスタのソースと
して働くn+拡散層406は負荷抵抗422を介して、
ソース電源423に接続される。426は、接合型電界
効果トランジスタのドレイン電圧を与える電源である。
第12図は、第11図に対する素子のポテンシャル図を
示したものであり、その駆動タイミングは第8図と同じ
である。
示したものであり、その駆動タイミングは第8図と同じ
である。
以上の実施例では、nチャネルの電荷移送素子とnチャ
ネルの接合型電界効果トランジスタの組み合わせを例に
とり説明したがnチャネルの電荷移送素子とPチャネル
の接合型電界効果トランジスタの組み合わ゛せでも恐い
事は言うまでもない。
ネルの接合型電界効果トランジスタの組み合わせを例に
とり説明したがnチャネルの電荷移送素子とPチャネル
の接合型電界効果トランジスタの組み合わ゛せでも恐い
事は言うまでもない。
また、本実施例では、フローティング・ゲー1〜・アン
ブリファイア(F −G −A)の出力トランジスタに
1・f雑音の小さい接合型電界効果トランジスタを採用
しているが、フローティング・ディフュージョン・アン
ブリファイア(F−D−A)の出力トランジスタに接合
型電界効果トランジスタを採用しても17f雑音、の抑
圧に効果があるこ □とは言うまでもない。
ブリファイア(F −G −A)の出力トランジスタに
1・f雑音の小さい接合型電界効果トランジスタを採用
しているが、フローティング・ディフュージョン・アン
ブリファイア(F−D−A)の出力トランジスタに接合
型電界効果トランジスタを採用しても17f雑音、の抑
圧に効果があるこ □とは言うまでもない。
以上の実施例による効果を以下に列記する。
(1)リセット雑音が発生しないF G A (Flo
atingGate Amplifier)のフローテ
ィング・ゲートの電位を自由に制御することができる。
atingGate Amplifier)のフローテ
ィング・ゲートの電位を自由に制御することができる。
(2)フローティング・ゲートが接合型電界効果トラン
ジスタのゲートに接続されているので、同ゲートは基板
に対してp−m接合を形成している。
ジスタのゲートに接続されているので、同ゲートは基板
に対してp−m接合を形成している。
したがって、素子製造過程におけるチャード・アップ現
象を防止でき、信頼性が大幅に向上する。
象を防止でき、信頼性が大幅に向上する。
(3)フローティング・ゲートに伝わる信号が接合型電
界効果トランジスタにより電力増巾されるので、従来の
MOS)−ランジスタを使用した場合に比べ、1/f雑
音が雨期に改善される。
界効果トランジスタにより電力増巾されるので、従来の
MOS)−ランジスタを使用した場合に比べ、1/f雑
音が雨期に改善される。
(4) (3)の結果、1/f雑音を抑圧するために
用いられてきた高速サンプリング(相関二重サンプリン
グ)処理が不要となり、外部処理回路が簡単になり、使
い易い素子が実現できる。
用いられてきた高速サンプリング(相関二重サンプリン
グ)処理が不要となり、外部処理回路が簡単になり、使
い易い素子が実現できる。
本発明によれば、フローティング・ゲート・アンブリフ
ァイアのゲート電位の設定及び低雑音化が図れるという
効果がある。
ァイアのゲート電位の設定及び低雑音化が図れるという
効果がある。
第1図は本発明の実施例を示す図、第2図は第1図のポ
テンシャル図、第3図は第1図を駆動するパルスタイミ
ング図、第4図から第1,11/図は本発明の他の実施
例を説明するための図、第17図及び第11図は従来技
術を説明するための図である。 1・・・n型半導体基板、2・・・p型ウェル、]2・
・・転送ゲート、13・・・蓄積ゲート、17・・・フ
ローティング・ゲート、20.21・・・接合型電界効
果トランジスタのゲート、ソース、22・・・信号検出
抵抗、23・・・ソース電源、24・・・基板電源。
テンシャル図、第3図は第1図を駆動するパルスタイミ
ング図、第4図から第1,11/図は本発明の他の実施
例を説明するための図、第17図及び第11図は従来技
術を説明するための図である。 1・・・n型半導体基板、2・・・p型ウェル、]2・
・・転送ゲート、13・・・蓄積ゲート、17・・・フ
ローティング・ゲート、20.21・・・接合型電界効
果トランジスタのゲート、ソース、22・・・信号検出
抵抗、23・・・ソース電源、24・・・基板電源。
Claims (1)
- 半導体基板上に形成した電荷移送素子の複数のゲート
のうち、少なくとも一つのゲートを電気的にフローティ
ング状態にし、該フローティング・ゲートを円一半導体
基板上に設けられた接合型電界効果トランジスタのゲー
トに接続したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3262185A JPS61193484A (ja) | 1985-02-22 | 1985-02-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3262185A JPS61193484A (ja) | 1985-02-22 | 1985-02-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61193484A true JPS61193484A (ja) | 1986-08-27 |
Family
ID=12363921
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3262185A Pending JPS61193484A (ja) | 1985-02-22 | 1985-02-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61193484A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5157471A (en) * | 1988-05-16 | 1992-10-20 | Matsushita Electronics Corporation | Semiconductor non-volatile memory device |
US5198996A (en) * | 1988-05-16 | 1993-03-30 | Matsushita Electronics Corporation | Semiconductor non-volatile memory device |
-
1985
- 1985-02-22 JP JP3262185A patent/JPS61193484A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5157471A (en) * | 1988-05-16 | 1992-10-20 | Matsushita Electronics Corporation | Semiconductor non-volatile memory device |
US5198996A (en) * | 1988-05-16 | 1993-03-30 | Matsushita Electronics Corporation | Semiconductor non-volatile memory device |
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