JPS6213827B2 - - Google Patents
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- JPS6213827B2 JPS6213827B2 JP5222577A JP5222577A JPS6213827B2 JP S6213827 B2 JPS6213827 B2 JP S6213827B2 JP 5222577 A JP5222577 A JP 5222577A JP 5222577 A JP5222577 A JP 5222577A JP S6213827 B2 JPS6213827 B2 JP S6213827B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
本発明は、電荷結合素子（CCD）に関し、特
に半導体基板上に設けた２チヤネルのCCDレジ
スタに、入力部から信号電荷を交互に転送して、
チヤネル部を単相の転送パルスで駆動させうる電
荷結合装置及びその駆動方法に関するものであ
る。
に半導体基板上に設けた２チヤネルのCCDレジ
スタに、入力部から信号電荷を交互に転送して、
チヤネル部を単相の転送パルスで駆動させうる電
荷結合装置及びその駆動方法に関するものであ
る。
電荷結合素子は、半導体基板上に設けた電極下
に沿つて、電気的信号に対応したアナログ又はデ
イジタルな情報としての信号電荷を非熱平衡状態
の半導体表面に形成される空乏層の井戸に応じて
順次一方向に転送する機能を有する。かかる構造
から成るCCDは１チヤネルの転送部だけを有す
るレジスタや２チヤネルのレジスタを構成する。
後者の構成では、電荷の非転送効率（電荷量Ｑか
らなる電荷が１つの転送電極下から隣りの転送電
極下へ転送される際に、電荷の転送時間が不十分
あるいはチヤネルの形成される半導体中に電荷の
トラツプ準位が存在すること等により当該転送電
極下に一部が取り残される。この取り残し量△ｑ
の転送前の全電荷量Ｑに対する割合△ｑ／Ｑを非
転送効率と称する。）による信号振幅の周波数特
性［MTF（上記の非転送効率により、信号の周
波数が高くなる程、低周波における信号振幅より
も減衰する。信号周波数が直流の場合の信号振幅
V0に対して、ある周波数ｆでの信号振幅Ｖfの割
合Ｖf／V0を、Modulation Transfer Function
（MTF）と称している）］の劣化の度合が単一チ
ヤネルの場合に比べて小さくなる。なぜなら、２
チヤネルCCDでは、１チヤネルCCDの半分のク
ロツク周波数で駆動すればよいから、一転送当り
の非転送効率が小さくなるためである。後者の構
成は、このようなMTFの特性が優れた特徴と電
荷を転送させるための駆動パルスの周波数がデー
タレートの1/2になる特徴を生かして、１次元撮
像装置やアナログ信号遅延線等に応用されてい
る。かかる構成の従来のCCDレジスタは、２相
以上の転送パルスにより駆動されていた。即ち、
このような２相以上の駆動用パルスを発生する駆
動回路の構成が複雑であり、その消費パワーも大
きかつた。従つて駆動回路をCCD上にIC化する
場合、駆動回路が複雑であることは周辺部の占有
面積が大きくなり、CCDチツプ全体の面積を増
大させることになる。その結果、製造歩留まりが
下がる。また、消費電力が大きければCCD転送
部に発生する暗電流を増大させ、扱う信号のダイ
ナミツクレンジを狭める。また、暗電流が大きけ
れば、雑音成分が等価的に増えてＳ／Ｎを劣化さ
せる欠点があつた。
に沿つて、電気的信号に対応したアナログ又はデ
イジタルな情報としての信号電荷を非熱平衡状態
の半導体表面に形成される空乏層の井戸に応じて
順次一方向に転送する機能を有する。かかる構造
から成るCCDは１チヤネルの転送部だけを有す
るレジスタや２チヤネルのレジスタを構成する。
後者の構成では、電荷の非転送効率（電荷量Ｑか
らなる電荷が１つの転送電極下から隣りの転送電
極下へ転送される際に、電荷の転送時間が不十分
あるいはチヤネルの形成される半導体中に電荷の
トラツプ準位が存在すること等により当該転送電
極下に一部が取り残される。この取り残し量△ｑ
の転送前の全電荷量Ｑに対する割合△ｑ／Ｑを非
転送効率と称する。）による信号振幅の周波数特
性［MTF（上記の非転送効率により、信号の周
波数が高くなる程、低周波における信号振幅より
も減衰する。信号周波数が直流の場合の信号振幅
V0に対して、ある周波数ｆでの信号振幅Ｖfの割
合Ｖf／V0を、Modulation Transfer Function
（MTF）と称している）］の劣化の度合が単一チ
ヤネルの場合に比べて小さくなる。なぜなら、２
チヤネルCCDでは、１チヤネルCCDの半分のク
ロツク周波数で駆動すればよいから、一転送当り
の非転送効率が小さくなるためである。後者の構
成は、このようなMTFの特性が優れた特徴と電
荷を転送させるための駆動パルスの周波数がデー
タレートの1/2になる特徴を生かして、１次元撮
像装置やアナログ信号遅延線等に応用されてい
る。かかる構成の従来のCCDレジスタは、２相
以上の転送パルスにより駆動されていた。即ち、
このような２相以上の駆動用パルスを発生する駆
動回路の構成が複雑であり、その消費パワーも大
きかつた。従つて駆動回路をCCD上にIC化する
場合、駆動回路が複雑であることは周辺部の占有
面積が大きくなり、CCDチツプ全体の面積を増
大させることになる。その結果、製造歩留まりが
下がる。また、消費電力が大きければCCD転送
部に発生する暗電流を増大させ、扱う信号のダイ
ナミツクレンジを狭める。また、暗電流が大きけ
れば、雑音成分が等価的に増えてＳ／Ｎを劣化さ
せる欠点があつた。
本発明の目的は、２チヤネルCCDレジスタの
入力部に設けたゲート電極下に一時的に蓄積され
た信号電荷を、余分に設けた一対のゲートによ
り、各レジスタへ交互に転送するようにして、前
記欠点を軽減しうる１相駆動の電荷結合装置及び
前記電荷結合装置の駆動方法を提供することにあ
る。
入力部に設けたゲート電極下に一時的に蓄積され
た信号電荷を、余分に設けた一対のゲートによ
り、各レジスタへ交互に転送するようにして、前
記欠点を軽減しうる１相駆動の電荷結合装置及び
前記電荷結合装置の駆動方法を提供することにあ
る。
本発明によれば半導体中に作られる電荷結合素
子において、半導体基板表面近傍に設けた一様な
濃度分布の前記半導体基板と逆導電性の不純物領
域に、絶縁膜を介して周期的に設けた各駆動用制
御電極下の一部に前記基板よりも高濃度でしかも
前記基板と同導電性の不純物層を形成して成る２
系列に分離された埋込みチヤネル領域と、前記逆
導電性の不純物領域とは異なる領域に入力ダイオ
ード形成用として前記基板表面に設けた前記基板
と逆導電性の不純物層と、この逆導電性の前記不
純物層に隣接して絶縁膜を介して設けた電気信号
に応じた電荷を一時蓄えるための２つの入力ゲー
ト電極と、前記入力ゲート電極の一つと前記２系
列の埋込みチヤネル領域との間に、時分割で交互
に前記電荷を前記埋込みチヤネル領域へ転送せし
めるためにそれぞれの系列のチヤネル領域に対応
して設けた１対のゲート電極とを備え、前記２つ
の入力ゲート電極と前記１対のゲート電極下を表
面チヤネルで構成し、前記２系列の埋込みチヤネ
ル領域からの信号電荷を交互に出力部に設けた単
一の出力トランジスタのソース部へ転送するため
の出力ゲート電極を前記２系列の埋込みチヤネル
領域及び前記出力トランジスタのソース部と隣接
させて形成したことを特徴とする電荷結合装置が
得られる。
子において、半導体基板表面近傍に設けた一様な
濃度分布の前記半導体基板と逆導電性の不純物領
域に、絶縁膜を介して周期的に設けた各駆動用制
御電極下の一部に前記基板よりも高濃度でしかも
前記基板と同導電性の不純物層を形成して成る２
系列に分離された埋込みチヤネル領域と、前記逆
導電性の不純物領域とは異なる領域に入力ダイオ
ード形成用として前記基板表面に設けた前記基板
と逆導電性の不純物層と、この逆導電性の前記不
純物層に隣接して絶縁膜を介して設けた電気信号
に応じた電荷を一時蓄えるための２つの入力ゲー
ト電極と、前記入力ゲート電極の一つと前記２系
列の埋込みチヤネル領域との間に、時分割で交互
に前記電荷を前記埋込みチヤネル領域へ転送せし
めるためにそれぞれの系列のチヤネル領域に対応
して設けた１対のゲート電極とを備え、前記２つ
の入力ゲート電極と前記１対のゲート電極下を表
面チヤネルで構成し、前記２系列の埋込みチヤネ
ル領域からの信号電荷を交互に出力部に設けた単
一の出力トランジスタのソース部へ転送するため
の出力ゲート電極を前記２系列の埋込みチヤネル
領域及び前記出力トランジスタのソース部と隣接
させて形成したことを特徴とする電荷結合装置が
得られる。
さらに本発明によれば半導体を用いた電荷結合
素子であつて、一方向の転送を得るために一様な
濃度分布の不純物領域中に周期状に半導体基板と
同導電性の不純物層を設けた２系列の埋込みチヤ
ネル領域と半導体基板表面に信号電荷を一時蓄え
るための制御電極と前記埋込みチヤネル領域への
前記電荷の転送を制御するために前記制御電極と
各前記埋込みチヤネル領域との間に設けた１対の
ゲート電極とを備えた電荷結合装置の駆動におい
て、前記埋込みチヤネル領域上に設けた転送用の
２つの駆動電極のうち、一方の駆動電極に直流バ
イアスを印加し、他方の駆動電極に転送パルスを
印加するようにして、転送パルスが印加された前
記駆動電極の電位が高い場合には前記ゲート電極
の一方の電位を深くすることによつて前記制御電
極下に蓄えられた前記電荷を一方の埋込みチヤネ
ル領域へ転送させ、転送パルスが印加された前記
駆動電極の電位が低い場合には前記ゲート電極の
他方の電位を深くすることにより前記電荷を他方
の埋込みチヤネル領域へ転送せしめるように駆動
させることを特徴とする電荷結合装置の駆動方法
が得られる。
素子であつて、一方向の転送を得るために一様な
濃度分布の不純物領域中に周期状に半導体基板と
同導電性の不純物層を設けた２系列の埋込みチヤ
ネル領域と半導体基板表面に信号電荷を一時蓄え
るための制御電極と前記埋込みチヤネル領域への
前記電荷の転送を制御するために前記制御電極と
各前記埋込みチヤネル領域との間に設けた１対の
ゲート電極とを備えた電荷結合装置の駆動におい
て、前記埋込みチヤネル領域上に設けた転送用の
２つの駆動電極のうち、一方の駆動電極に直流バ
イアスを印加し、他方の駆動電極に転送パルスを
印加するようにして、転送パルスが印加された前
記駆動電極の電位が高い場合には前記ゲート電極
の一方の電位を深くすることによつて前記制御電
極下に蓄えられた前記電荷を一方の埋込みチヤネ
ル領域へ転送させ、転送パルスが印加された前記
駆動電極の電位が低い場合には前記ゲート電極の
他方の電位を深くすることにより前記電荷を他方
の埋込みチヤネル領域へ転送せしめるように駆動
させることを特徴とする電荷結合装置の駆動方法
が得られる。
前記本発明は、アナログ又はデイジタルな電気
信号に比例した信号電荷を一時蓄積するためのゲ
ート電極と２チヤネルの各CCDレジスタとの間
に互いに分離された一対のゲート電極を設け、時
分割して交互に前記２つのゲート電極下の電位が
制御される。このようにして、２チヤネルのレジ
スタの内、一方のレジスタへ信号電荷が転送され
る場合には、他方のレジスタへは転送されない。
即ち、前記一対のゲート電極は時系列に標本化さ
れた信号電荷を２つのレジスタへ交互に転送する
ためのスイツチとしての機能を果たし、信号電荷
は時間的に分離されて各レジスタに転送されるの
で、１相の駆動パルスのみで各CCDレジスタ内
を転送できるようになる。
信号に比例した信号電荷を一時蓄積するためのゲ
ート電極と２チヤネルの各CCDレジスタとの間
に互いに分離された一対のゲート電極を設け、時
分割して交互に前記２つのゲート電極下の電位が
制御される。このようにして、２チヤネルのレジ
スタの内、一方のレジスタへ信号電荷が転送され
る場合には、他方のレジスタへは転送されない。
即ち、前記一対のゲート電極は時系列に標本化さ
れた信号電荷を２つのレジスタへ交互に転送する
ためのスイツチとしての機能を果たし、信号電荷
は時間的に分離されて各レジスタに転送されるの
で、１相の駆動パルスのみで各CCDレジスタ内
を転送できるようになる。
以下、図面を参照して本発明を詳細に説明す
る。第１図に、本発明の一実施例を示す。本明細
書では、Si半導体のＰ形導電性の基板を用いる例
について説明するが、CCDを作りうる物質なら
ばどのような物質を用いても実施でき、またｎ形
導電性の半導体基板を用いても実施可能である。
第１図は、電荷転送の道が２ルートある２チヤネ
ルCCDの平面図を表わしている。第２図ａ，ｂ
には、それぞれ第１図に示したＡ―A′，Ｂ―
B′で切断したときの断面構造図と動作を説明する
ための電位分布とを対応させて示す。第２図にお
いて、同一番号は第１図に示すものと同一構成要
素を表わす。第１図及び第２図において、Ｐ形半
導体基板１１上の表面近傍に拡散したn+層１５
へは電荷注入パルスIDが印加される。n+層１５
に隣接し、宜つ絶縁膜１８を介して形成された導
電性の電極G1には直流電圧Edが印加され、G1の
隣りに設けた電極G2下へ電気的信号に比例した
電荷を蓄えるための電位障壁を形成する。このと
き、G2電極下の表面電位は、入力電気信号ＶSに
応じて半導体基板１１表面の非熱平衡状態におけ
る電位分布を形成する。更に、G2電極の隣りに
は、並列に独立した一対のゲート電極G3，G4が
設けられ、時分割で交互にパルスが印加される。
また、ゲート電極G3及びG4の隣りには、それぞ
れCCDの転送のための電極であるφ，ＶB，φ，
…及びＶB，φ，ＶB…が順に直列に配列され、２
つの転送ルート（チヤネル）Ａ，Ｂを形成する。
転送電極ＶBには、直流電圧Edが常時印加され
る。２チヤネルの転送電極の終段電極ＶB，φに
隣接して、２つのチヤネルから交互に電荷を出力
拡散層n+（16）へ転送するための出力ゲート電
極OGが設けられる。出力拡散層１６をソース、
拡散層１７をドレイン、φR電極をゲートとする
MOSトランジスタが出力ゲート電極OGに隣り合
わせで設けられ、信号電荷が２つのチヤネルから
交互に転送される前に出力拡散層１６をドレイン
DDの電位に固定（リセツト）する。同図におい
て、点状部分１３は電荷の転送部（チヤネル部）
を半導体表面より基板側の深いところに空乏層の
井戸として形成するための不純物領域ｎ層であ
り、イオン注入のプロセスで製造される。また、
P+層１４は電荷転送に方向性をもたせるための
電位障壁を形成する。更に、Ｐ＋層12はチヤネル
部と電荷転送領域外であるフイールド部とを分離
するためのチヤネル阻止領域であり、プロセス上
はn+層１５，１６，１７と同様な拡散工程で製
造される。n+層１５，１６，１７は同一のプロ
セスで製造されるもので、同一不純物濃度を有す
る。また、絶縁膜１８上に形成された各電極
G1，G2，G3，G4，φ，ＶB，OG，φRは導電性物
質で製造され、例えばPoly―SiあるいはAlの二層
重ね合わせ構造のCCDを構成する。かかる構成
で成るCCDの動作は、第３図に示す動作波形に
基づいて行なわれる。以下、第２図ａ，ｂに付加
して示した各動作時刻における半導体内に形成さ
れる電位分布（電位の最も低い所）を参照しなが
ら動作の説明を行う。同図ａ，ｂにはそれぞれチ
ヤネルＡ、チヤネルＢ側の電位分布を示す。時刻
t1になる直前に、電荷注入パルスIDが低い電位レ
ベル０から高い電位レベルV1まで上昇するた
め、n+層１５の電位がG1電極下のそれよりも高
くなり、G1，G2電極下に充満された少数キヤリ
ア（電子）は、G2電極下の電位がG1電極下に形
成される障壁電位に等しくなるまでn+層１５下
へ逆流して一時的に電気的な平衡状態に達する。
G2電極に信号ＶSが印加されていれば、時刻t1に
おいては、第２図ａに示すように信号電荷Q1が
G2電極下に蓄積される。このようにして、信号
電圧に比例した電荷をG2電極下に蓄える方法
は、電位平衡入力方式とよばれる。かかる動作期
間においては、G3，G4電極が共に低レベルの電
位０に維持されているので、同電極下の電位は
G1電極下の電位よりも低く、電荷がチヤネル領
域へ流出することはない。信号電荷Q1はG1とG2
電極の電位差ＶS―Ｅdに対応する。時刻t2になる
と、ゲート電極G3が高レベルの電位に上昇する
ため、G3は電極下の電位がG2電極下よりも高く
なり、G2電極下の電荷Q1はより高い電位分布を
形成しているｎ層１３の埋込みチヤネル領域Ａへ
転送されていく。このときの電位分布は実線３０
に示すようになる。他方、この時刻t2では、もう
一方のゲート電極G4は低レベルの電位０に固定
されているため、この電極下は電位障壁となつ
て、信号電荷Q1が埋込みチヤネル領域Ｂへ転送
されるのを阻止する。時刻ｔ＝t2における電位分
布には、チヤネルＢ側の電位分布を破線３１で示
す。G1，G2，G3，G4の電極下は半導体基板表面
をキヤリアが走る表面チヤネルモードで動作する
ので、埋込みチヤネル領域の電位に対し、非常に
低い電位分布を示す（第２図）。時刻t2でG3ゲー
ト電極下を経て転送された信号電荷Q1は、チヤ
ネル部を駆動して電荷を一方向に転送するための
駆動電極φの下２１に蓄えられる。駆動電極φの
直下の左半分には、P+層１４が形成されている
ので、P+層１４の電位２２はｎ層の電位２１よ
りも低い。そして、φの電圧変化に余り影響され
ず、ほぼ一定の電位差△φを維持してφ電極下の
電位分布を形成する電荷Q1が電位の井戸２１に
蓄えられると、電位は電荷量に応じた電位２３ま
で上昇する。駆動電極φの電位は高い電位レベル
ＶHに維持され、直流電圧Ｅdが印加されている隣
りの転送電極ＶBの電位よりも高い。転送電極ＶB
の直下の左半分にも、P+層１４が設けられてい
るので、φ電極下と同様に電位差△φを維持して
電位分布２４，２５を形成する。この場合、
CCDの転送を効率よくせしめるために、転送電
極ＶBに供給すべき直流電圧Ｅdとしては、φ電極
の振幅ＶHのほぼ半分になるように設定すること
が望ましい。しかも、電位差△φがＥdによつて
誘起される電位差Ｅd′よりもわずかに小さくなる
ように、P+層１４の不純物濃度を制御すること
が好ましい。かかる状態に設定すると、φ電極に
高レベル電圧が印加されたとき、φ電極下の電位
２２はＶB電極下の電位２５よりもわずかに高く
なる。時刻t2直後に、G3電極の電位が低レベル０
に下がつてもかかるG3電極直下の電位をG1電極
下のそれよりも低くするだけで、信号電荷の動作
には何ら影響を与えない。時刻t3の直前には、電
荷注入パルスIDにより前述のようにして新しい
信号電荷Q2が電位平衡入力方式に基づいてG2電
極下に蓄積される。このとき、電荷注入パルス
IDが高電位V1から低電位０に下がるに同期し
て、駆動電型φの電位が高レベルＶHから低レベ
ルの電位０になるため、かかる電極φ下の電位は
定電圧Ｅdに固定されているＶB電極下の電位より
も低くなり、２２′，２１′に示す電位分布に変わ
る。従つて、時刻t2にて電位の井戸２１下に存在
した電荷Q1は、電位２４上を経て電位の井戸２
５に移され、時刻t3においてはその状態を維持し
ている。そのときのチヤネルＡの電位分布は実線
３２に示すように変わつている。他方、チヤネル
Ｂの電位分布も同図ｂに示すように実線３３の分
布に変位する。時刻がt4に推移すると、チヤネル
Ｂのゲート電極であるG4が高レベルの電位にな
るため、G2電極下の信号電荷Q2からみた埋込み
チヤネル領域への電位障壁がなくなる（実線３４
の電位分布）。従つて、信号電荷Q2はG4電極下を
経て転送電極ＶBの直下の電位の井戸２６に転送
され、蓄えられる。電位２６と２７の差もほぼ△
φに等しい。同時刻におけるチヤネルＡ側の電位
分布は破線３５に示す分布を成しており、信号電
荷Q1の蓄積位置は時刻t3における位置と変わらな
い（ＶB電極下）。更に、時刻がt5に移ると、G4ゲ
ート電極が低レベルの電位になると共に、駆動電
極φが高レベルの電位になるので、チヤネルＢ，
Ａの電位分布はそれぞれ実線３６、破線３７に示
すように変位する。同図ｂ〔ｔ＝t5〕には、信号
電圧がG2電極に印加されていない場合を示して
いるので、新たな電荷はG2電極下に生成されな
い。同時刻においては、時刻t4における信号電荷
Q1，Q2がそれぞれ駆動電極φの直下の電位の井
戸２９，２８に移され、蓄えられている。このよ
うに、チヤネル部においては、同一時刻における
信号電荷の位置が同一構成要素の電極φ又はＶB
直下に存在する。従つて、転送電極ＶBと駆動電
極φをチヤネルＡ，Ｂで互いにピツチ180゜ずら
せることにより、出力MOSトランジスタのソー
スとなる出力拡散層１６へヘ各チヤネルから交互
に信号電荷を転送することができる。出力MOS
トランジスタの動作は、ソースとなる出力拡散層
１６を周期的にリセツトして、ソース１６の電位
をドレイン１７の電位とほぼ同じ一定の電位に保
つておくことである。ドレイン１７の電位は電極
φ；VBの電位VH，Edより高くしておくとよ
い。即ち、時刻t2，t4等においてゲート電極φRに
高レベル電圧ＶGを印加することによつて出力
MOSトランジスタのドレイン１７の電圧DDにリ
セツトされた拡散層１６の電位は、電極φ及びＶ
B下の電位よりも高い電位に固定され、ゲート電
極φRが高レベルＶGから低レベルの電位０になつ
ても浮遊状態に置かれ、ほぼリセツト時の電圧
（第２図中の４０）を維持する。時刻t6におい
て、駆動電極φの電位が低くなる（０）と、チヤ
ネルＡの電位の井戸２９に蓄えられていた信号電
荷Q1は転送電極ＶB及び出力ゲート電極OG下を
通過して、出力拡散層１６下へ転送され、その電
位を低くする。この際、拡散層１６の対接地浮遊
容量をＣJ、転送電荷量を△Ｑとすれば、拡散層
１６の電位は△Ｖ＝Ｑ／ＣJだけリセツト電位の
レベルDDから低下（変化）する。その電位変化
は拡散層１６から導電性物質のバスラインを介し
て接続された外付け抵抗Ｒ（高出力インピーダン
スから低出力インピーダンスへの出力インピーダ
ンス変換用に設けられている。の一端OSの電位
変化△Ｖとして検出される。抵抗Ｒの他端は共通
接地端子１０に接続されている。同時刻におい
て、信号電荷Q2は電位の井戸２８から隣りに新
たに形成される転送電極ＶB下の電位の井戸３０
に蓄えられる。時刻t7では、ゲート電極φRが高
レベルＶGに変わつて、拡散層１６の電位を再び
ドレインDDの電位になるようにリセツトする。
更に、時刻t8に推移すれば、駆動電極φが高レベ
ルの電位になり、瞬時にして、電位の井戸３０に
存在した電荷Q2は出力拡散層１６下へ転送され
る。従つて、出力端OSの電位が△Ｖだけ変位さ
れる。以上述べたようにして、G2電極に印加し
た電気信号に比例した電荷が、２つのチヤネル
Ａ，Ｂに交互に転送され、第３図に示すようにデ
ータレート（電荷注入パルスIDによる入力電気
信号の標本化周期Ｔの逆数）の1/2のクロツク周
波数を有するパルスを駆動電極φに印加するのみ
で、各チヤネル内を転送できる。再び、データレ
ートでＡ，Ｂのチヤネルから交互に転送される電
荷を出力端OSの電位変化として検出できる。
尚、第１図に示した実施例において、G2電極に
直流電圧Ｅd，G1電極に電気信号を印加するよう
な駆動法でも本発明の論旨を損わない。更に、パ
ルスID，φRはその２倍のクロツク周波数のパル
スを1/2分周することによつて得られ、またIDを
1/2分周すれば駆動パルスφが得られる。φとφR
のパルス間の論理積をとれば、G3，G4電極に印
加すべきパルスが生ずる。これらの分周又は論理
積を達成するための論理回路は、モノリシツクな
ICで容易に構成できる。本発明の実施例に述べ
た電荷転送装置を駆動するために必要なパルスの
内、ID，φR，G3，G4のパルスの供給側からみた
負荷容量は小さい（高々３〜5pF）。従つて、
CCDチツプ上にこれらのパルスを発生する論理
回路をIC化することは容易に構成可能である。
る。第１図に、本発明の一実施例を示す。本明細
書では、Si半導体のＰ形導電性の基板を用いる例
について説明するが、CCDを作りうる物質なら
ばどのような物質を用いても実施でき、またｎ形
導電性の半導体基板を用いても実施可能である。
第１図は、電荷転送の道が２ルートある２チヤネ
ルCCDの平面図を表わしている。第２図ａ，ｂ
には、それぞれ第１図に示したＡ―A′，Ｂ―
B′で切断したときの断面構造図と動作を説明する
ための電位分布とを対応させて示す。第２図にお
いて、同一番号は第１図に示すものと同一構成要
素を表わす。第１図及び第２図において、Ｐ形半
導体基板１１上の表面近傍に拡散したn+層１５
へは電荷注入パルスIDが印加される。n+層１５
に隣接し、宜つ絶縁膜１８を介して形成された導
電性の電極G1には直流電圧Edが印加され、G1の
隣りに設けた電極G2下へ電気的信号に比例した
電荷を蓄えるための電位障壁を形成する。このと
き、G2電極下の表面電位は、入力電気信号ＶSに
応じて半導体基板１１表面の非熱平衡状態におけ
る電位分布を形成する。更に、G2電極の隣りに
は、並列に独立した一対のゲート電極G3，G4が
設けられ、時分割で交互にパルスが印加される。
また、ゲート電極G3及びG4の隣りには、それぞ
れCCDの転送のための電極であるφ，ＶB，φ，
…及びＶB，φ，ＶB…が順に直列に配列され、２
つの転送ルート（チヤネル）Ａ，Ｂを形成する。
転送電極ＶBには、直流電圧Edが常時印加され
る。２チヤネルの転送電極の終段電極ＶB，φに
隣接して、２つのチヤネルから交互に電荷を出力
拡散層n+（16）へ転送するための出力ゲート電
極OGが設けられる。出力拡散層１６をソース、
拡散層１７をドレイン、φR電極をゲートとする
MOSトランジスタが出力ゲート電極OGに隣り合
わせで設けられ、信号電荷が２つのチヤネルから
交互に転送される前に出力拡散層１６をドレイン
DDの電位に固定（リセツト）する。同図におい
て、点状部分１３は電荷の転送部（チヤネル部）
を半導体表面より基板側の深いところに空乏層の
井戸として形成するための不純物領域ｎ層であ
り、イオン注入のプロセスで製造される。また、
P+層１４は電荷転送に方向性をもたせるための
電位障壁を形成する。更に、Ｐ＋層12はチヤネル
部と電荷転送領域外であるフイールド部とを分離
するためのチヤネル阻止領域であり、プロセス上
はn+層１５，１６，１７と同様な拡散工程で製
造される。n+層１５，１６，１７は同一のプロ
セスで製造されるもので、同一不純物濃度を有す
る。また、絶縁膜１８上に形成された各電極
G1，G2，G3，G4，φ，ＶB，OG，φRは導電性物
質で製造され、例えばPoly―SiあるいはAlの二層
重ね合わせ構造のCCDを構成する。かかる構成
で成るCCDの動作は、第３図に示す動作波形に
基づいて行なわれる。以下、第２図ａ，ｂに付加
して示した各動作時刻における半導体内に形成さ
れる電位分布（電位の最も低い所）を参照しなが
ら動作の説明を行う。同図ａ，ｂにはそれぞれチ
ヤネルＡ、チヤネルＢ側の電位分布を示す。時刻
t1になる直前に、電荷注入パルスIDが低い電位レ
ベル０から高い電位レベルV1まで上昇するた
め、n+層１５の電位がG1電極下のそれよりも高
くなり、G1，G2電極下に充満された少数キヤリ
ア（電子）は、G2電極下の電位がG1電極下に形
成される障壁電位に等しくなるまでn+層１５下
へ逆流して一時的に電気的な平衡状態に達する。
G2電極に信号ＶSが印加されていれば、時刻t1に
おいては、第２図ａに示すように信号電荷Q1が
G2電極下に蓄積される。このようにして、信号
電圧に比例した電荷をG2電極下に蓄える方法
は、電位平衡入力方式とよばれる。かかる動作期
間においては、G3，G4電極が共に低レベルの電
位０に維持されているので、同電極下の電位は
G1電極下の電位よりも低く、電荷がチヤネル領
域へ流出することはない。信号電荷Q1はG1とG2
電極の電位差ＶS―Ｅdに対応する。時刻t2になる
と、ゲート電極G3が高レベルの電位に上昇する
ため、G3は電極下の電位がG2電極下よりも高く
なり、G2電極下の電荷Q1はより高い電位分布を
形成しているｎ層１３の埋込みチヤネル領域Ａへ
転送されていく。このときの電位分布は実線３０
に示すようになる。他方、この時刻t2では、もう
一方のゲート電極G4は低レベルの電位０に固定
されているため、この電極下は電位障壁となつ
て、信号電荷Q1が埋込みチヤネル領域Ｂへ転送
されるのを阻止する。時刻ｔ＝t2における電位分
布には、チヤネルＢ側の電位分布を破線３１で示
す。G1，G2，G3，G4の電極下は半導体基板表面
をキヤリアが走る表面チヤネルモードで動作する
ので、埋込みチヤネル領域の電位に対し、非常に
低い電位分布を示す（第２図）。時刻t2でG3ゲー
ト電極下を経て転送された信号電荷Q1は、チヤ
ネル部を駆動して電荷を一方向に転送するための
駆動電極φの下２１に蓄えられる。駆動電極φの
直下の左半分には、P+層１４が形成されている
ので、P+層１４の電位２２はｎ層の電位２１よ
りも低い。そして、φの電圧変化に余り影響され
ず、ほぼ一定の電位差△φを維持してφ電極下の
電位分布を形成する電荷Q1が電位の井戸２１に
蓄えられると、電位は電荷量に応じた電位２３ま
で上昇する。駆動電極φの電位は高い電位レベル
ＶHに維持され、直流電圧Ｅdが印加されている隣
りの転送電極ＶBの電位よりも高い。転送電極ＶB
の直下の左半分にも、P+層１４が設けられてい
るので、φ電極下と同様に電位差△φを維持して
電位分布２４，２５を形成する。この場合、
CCDの転送を効率よくせしめるために、転送電
極ＶBに供給すべき直流電圧Ｅdとしては、φ電極
の振幅ＶHのほぼ半分になるように設定すること
が望ましい。しかも、電位差△φがＥdによつて
誘起される電位差Ｅd′よりもわずかに小さくなる
ように、P+層１４の不純物濃度を制御すること
が好ましい。かかる状態に設定すると、φ電極に
高レベル電圧が印加されたとき、φ電極下の電位
２２はＶB電極下の電位２５よりもわずかに高く
なる。時刻t2直後に、G3電極の電位が低レベル０
に下がつてもかかるG3電極直下の電位をG1電極
下のそれよりも低くするだけで、信号電荷の動作
には何ら影響を与えない。時刻t3の直前には、電
荷注入パルスIDにより前述のようにして新しい
信号電荷Q2が電位平衡入力方式に基づいてG2電
極下に蓄積される。このとき、電荷注入パルス
IDが高電位V1から低電位０に下がるに同期し
て、駆動電型φの電位が高レベルＶHから低レベ
ルの電位０になるため、かかる電極φ下の電位は
定電圧Ｅdに固定されているＶB電極下の電位より
も低くなり、２２′，２１′に示す電位分布に変わ
る。従つて、時刻t2にて電位の井戸２１下に存在
した電荷Q1は、電位２４上を経て電位の井戸２
５に移され、時刻t3においてはその状態を維持し
ている。そのときのチヤネルＡの電位分布は実線
３２に示すように変わつている。他方、チヤネル
Ｂの電位分布も同図ｂに示すように実線３３の分
布に変位する。時刻がt4に推移すると、チヤネル
Ｂのゲート電極であるG4が高レベルの電位にな
るため、G2電極下の信号電荷Q2からみた埋込み
チヤネル領域への電位障壁がなくなる（実線３４
の電位分布）。従つて、信号電荷Q2はG4電極下を
経て転送電極ＶBの直下の電位の井戸２６に転送
され、蓄えられる。電位２６と２７の差もほぼ△
φに等しい。同時刻におけるチヤネルＡ側の電位
分布は破線３５に示す分布を成しており、信号電
荷Q1の蓄積位置は時刻t3における位置と変わらな
い（ＶB電極下）。更に、時刻がt5に移ると、G4ゲ
ート電極が低レベルの電位になると共に、駆動電
極φが高レベルの電位になるので、チヤネルＢ，
Ａの電位分布はそれぞれ実線３６、破線３７に示
すように変位する。同図ｂ〔ｔ＝t5〕には、信号
電圧がG2電極に印加されていない場合を示して
いるので、新たな電荷はG2電極下に生成されな
い。同時刻においては、時刻t4における信号電荷
Q1，Q2がそれぞれ駆動電極φの直下の電位の井
戸２９，２８に移され、蓄えられている。このよ
うに、チヤネル部においては、同一時刻における
信号電荷の位置が同一構成要素の電極φ又はＶB
直下に存在する。従つて、転送電極ＶBと駆動電
極φをチヤネルＡ，Ｂで互いにピツチ180゜ずら
せることにより、出力MOSトランジスタのソー
スとなる出力拡散層１６へヘ各チヤネルから交互
に信号電荷を転送することができる。出力MOS
トランジスタの動作は、ソースとなる出力拡散層
１６を周期的にリセツトして、ソース１６の電位
をドレイン１７の電位とほぼ同じ一定の電位に保
つておくことである。ドレイン１７の電位は電極
φ；VBの電位VH，Edより高くしておくとよ
い。即ち、時刻t2，t4等においてゲート電極φRに
高レベル電圧ＶGを印加することによつて出力
MOSトランジスタのドレイン１７の電圧DDにリ
セツトされた拡散層１６の電位は、電極φ及びＶ
B下の電位よりも高い電位に固定され、ゲート電
極φRが高レベルＶGから低レベルの電位０になつ
ても浮遊状態に置かれ、ほぼリセツト時の電圧
（第２図中の４０）を維持する。時刻t6におい
て、駆動電極φの電位が低くなる（０）と、チヤ
ネルＡの電位の井戸２９に蓄えられていた信号電
荷Q1は転送電極ＶB及び出力ゲート電極OG下を
通過して、出力拡散層１６下へ転送され、その電
位を低くする。この際、拡散層１６の対接地浮遊
容量をＣJ、転送電荷量を△Ｑとすれば、拡散層
１６の電位は△Ｖ＝Ｑ／ＣJだけリセツト電位の
レベルDDから低下（変化）する。その電位変化
は拡散層１６から導電性物質のバスラインを介し
て接続された外付け抵抗Ｒ（高出力インピーダン
スから低出力インピーダンスへの出力インピーダ
ンス変換用に設けられている。の一端OSの電位
変化△Ｖとして検出される。抵抗Ｒの他端は共通
接地端子１０に接続されている。同時刻におい
て、信号電荷Q2は電位の井戸２８から隣りに新
たに形成される転送電極ＶB下の電位の井戸３０
に蓄えられる。時刻t7では、ゲート電極φRが高
レベルＶGに変わつて、拡散層１６の電位を再び
ドレインDDの電位になるようにリセツトする。
更に、時刻t8に推移すれば、駆動電極φが高レベ
ルの電位になり、瞬時にして、電位の井戸３０に
存在した電荷Q2は出力拡散層１６下へ転送され
る。従つて、出力端OSの電位が△Ｖだけ変位さ
れる。以上述べたようにして、G2電極に印加し
た電気信号に比例した電荷が、２つのチヤネル
Ａ，Ｂに交互に転送され、第３図に示すようにデ
ータレート（電荷注入パルスIDによる入力電気
信号の標本化周期Ｔの逆数）の1/2のクロツク周
波数を有するパルスを駆動電極φに印加するのみ
で、各チヤネル内を転送できる。再び、データレ
ートでＡ，Ｂのチヤネルから交互に転送される電
荷を出力端OSの電位変化として検出できる。
尚、第１図に示した実施例において、G2電極に
直流電圧Ｅd，G1電極に電気信号を印加するよう
な駆動法でも本発明の論旨を損わない。更に、パ
ルスID，φRはその２倍のクロツク周波数のパル
スを1/2分周することによつて得られ、またIDを
1/2分周すれば駆動パルスφが得られる。φとφR
のパルス間の論理積をとれば、G3，G4電極に印
加すべきパルスが生ずる。これらの分周又は論理
積を達成するための論理回路は、モノリシツクな
ICで容易に構成できる。本発明の実施例に述べ
た電荷転送装置を駆動するために必要なパルスの
内、ID，φR，G3，G4のパルスの供給側からみた
負荷容量は小さい（高々３〜5pF）。従つて、
CCDチツプ上にこれらのパルスを発生する論理
回路をIC化することは容易に構成可能である。
以上示した電荷結合素子の動作及び構造の説明
から明らかなように、本発明によればゲート負荷
容量の小さい一対のゲート電極を対応した２つの
埋込みチヤネル領域に隣接して設け、データレー
トの1/2のクロツク周波数で交互にそれぞれのチ
ヤネルに電荷を転送せしむるようにした駆動法を
用いて、１相の駆動パルスのみでチヤネル部を転
送しうる電荷転送装置が得られる。従来の２相以
上の駆動パルスで駆動する場合に比して、転送時
の消費電力が半分以下になる。しかも、１相の駆
動パルスのみを供給すればよいから、モノリシツ
クICによる場合は１個の駆動用ICを用いるだけ
でよく、CCDチツプ上に駆動回路をIC化する場
合でも簡単な回路構成で達成できる。従つて、
CCDの周辺部の占有面積を小さく設計できる
上、消費電力の減少によりチツプ温度の上昇度も
軽減される。即ち、本発明の実施例を遅延線、メ
モリ、フイルタ、撮像装置等に応用した場合に、
暗電流の発生を小さく押えられるので、扱う信号
のダイナミツクレンジを広く使える。また、高い
Ｓ／Ｎの装置が得られる。更に、２チヤネル
CCDをデータレートの1/2のクロツク周波数で転
送させるため、同じ総転送数を有する１チヤネル
CCDの場合よりも非転送効率による信号振幅の
周波数特性の劣化の度合が小さい、即ちMTFの
大きな値が得られる。即ち、電荷結合装置のゲイ
ンとして、１に近い値が得られる。
から明らかなように、本発明によればゲート負荷
容量の小さい一対のゲート電極を対応した２つの
埋込みチヤネル領域に隣接して設け、データレー
トの1/2のクロツク周波数で交互にそれぞれのチ
ヤネルに電荷を転送せしむるようにした駆動法を
用いて、１相の駆動パルスのみでチヤネル部を転
送しうる電荷転送装置が得られる。従来の２相以
上の駆動パルスで駆動する場合に比して、転送時
の消費電力が半分以下になる。しかも、１相の駆
動パルスのみを供給すればよいから、モノリシツ
クICによる場合は１個の駆動用ICを用いるだけ
でよく、CCDチツプ上に駆動回路をIC化する場
合でも簡単な回路構成で達成できる。従つて、
CCDの周辺部の占有面積を小さく設計できる
上、消費電力の減少によりチツプ温度の上昇度も
軽減される。即ち、本発明の実施例を遅延線、メ
モリ、フイルタ、撮像装置等に応用した場合に、
暗電流の発生を小さく押えられるので、扱う信号
のダイナミツクレンジを広く使える。また、高い
Ｓ／Ｎの装置が得られる。更に、２チヤネル
CCDをデータレートの1/2のクロツク周波数で転
送させるため、同じ総転送数を有する１チヤネル
CCDの場合よりも非転送効率による信号振幅の
周波数特性の劣化の度合が小さい、即ちMTFの
大きな値が得られる。即ち、電荷結合装置のゲイ
ンとして、１に近い値が得られる。
第１図は本発明の一実施例を示す図、第２図ａ
及びｂは第１図のＡ―A′，Ｂ―B′における各断
面と動作を説明するための電位分布とを対応させ
て示す図、第３図は本発明の一実施例の動作波形
を示す図である。 １０：共通接地端子、１１：半導体基板、１
２，１３，１４，１５，１６，１７：不純物領
域、１８：絶縁膜、２１，２２，２１′，２２′，
２３，２４，２５，２６，２７，２８，２９，３
０，３１，３２，３３，３４，３５，３６，３
７：電位分布。
及びｂは第１図のＡ―A′，Ｂ―B′における各断
面と動作を説明するための電位分布とを対応させ
て示す図、第３図は本発明の一実施例の動作波形
を示す図である。 １０：共通接地端子、１１：半導体基板、１
２，１３，１４，１５，１６，１７：不純物領
域、１８：絶縁膜、２１，２２，２１′，２２′，
２３，２４，２５，２６，２７，２８，２９，３
０，３１，３２，３３，３４，３５，３６，３
７：電位分布。
Claims (1)
- 【特許請求の範囲】 １ 半導体中に作られる電荷結合素子において、
半導体基板表面近傍に設けた一様な濃度分布の前
記半導体基板と逆導電性の不純物領域に、絶縁膜
を介して周期的に設けた各駆動用制御電極下の一
部に前記基板よりも高濃度でしかも前記基板と同
導電性の不純物層を形成して成る２系列に分離さ
れた埋込みチヤネル領域と、前記逆導電性の不純
物領域とは異なる領域に入力ダイオード形成用と
して前記基板表面に設けた前記基板と逆導電性の
不純物層と、この逆導電性の不純物層に隣接して
絶縁膜を介して設けた電気信号に応じた電荷を一
時蓄えるための２つの入力ゲート電極と、前記入
力ゲート電極の一つと前記２系列の埋込みチヤネ
ル領域との間に、時分割で交互に前記電荷を前記
埋込みチヤネル領域へ転送せしめるためにそれぞ
れの系列のチヤネル領域に対応して設けた１対の
ゲート電極とを備え、前記２つの入力ゲート電極
と前記１対のゲート電極下を表面チヤネルで構成
し、前記２系列の埋込みチヤネル領域からの信号
電荷を交互に出力部に設けた単一の出力トランジ
スタのソース部へ転送するための出力ゲート電極
を前記２系列の埋込みチヤネル領域及び前記出力
トランジスタのソース部と隣接させて形成したこ
とを特徴とする電荷結合装置。 ２ 半導体を用いた電荷結合素子であつて、一方
向の転送を得るために一様な濃度分布の不純物領
域中に周期状に半導体基板と同導電性の不純物層
を設けた２系列の埋込みチヤネル領域と半導体基
板表面に信号電荷を一時蓄えるための制御電極と
前記埋込みチヤネル領域への前記電荷の転送を制
御するために前記制御電極と各前記埋込みチヤネ
ル領域との間に設けた１対のゲート電極とを備え
た電荷結合装置の駆動において、前記埋込みチヤ
ネル領域上に設けた転送用の２つの駆動電極のう
ち、一方の駆動電極に直流バイアスを印加し、他
方の駆動電極に転送パルスを印加するようにし
て、転送パルスが印加された前記駆動電極の電位
が高い場合には前記ゲート電極の一方の電位を深
くすることによつて前記制御電極下に蓄えられた
前記電極を一方の埋込みチヤネル領域へ転送さ
せ、転送パルスが印加された前記駆動電極の電位
が低い場合には前記ゲート電極の他方の電位を深
くすることにより前記電荷を他方の埋込みチヤネ
ル領域へ転送せしめるように駆動させることを特
徴とする電荷結合装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222577A JPS53136976A (en) | 1977-05-06 | 1977-05-06 | Charge coupling device and its driving method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222577A JPS53136976A (en) | 1977-05-06 | 1977-05-06 | Charge coupling device and its driving method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53136976A JPS53136976A (en) | 1978-11-29 |
| JPS6213827B2 true JPS6213827B2 (ja) | 1987-03-28 |
Family
ID=12908792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5222577A Granted JPS53136976A (en) | 1977-05-06 | 1977-05-06 | Charge coupling device and its driving method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53136976A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780773A (en) * | 1980-11-07 | 1982-05-20 | Nec Corp | Charge coupled device and driving method therefor |
| NL9000297A (nl) * | 1990-02-08 | 1991-09-02 | Philips Nv | Ladingsgekoppelde inrichting. |
-
1977
- 1977-05-06 JP JP5222577A patent/JPS53136976A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53136976A (en) | 1978-11-29 |
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