JPH0414545B2 - - Google Patents
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- JPH0414545B2 JPH0414545B2 JP57217760A JP21776082A JPH0414545B2 JP H0414545 B2 JPH0414545 B2 JP H0414545B2 JP 57217760 A JP57217760 A JP 57217760A JP 21776082 A JP21776082 A JP 21776082A JP H0414545 B2 JPH0414545 B2 JP H0414545B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/30—Transforming light or analogous information into electric information
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14679—Junction field effect transistor [JFET] imagers; static induction transistor [SIT] imagers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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Description
【発明の詳細な説明】
本発明は固体撮像装置に関するものである。
従来固体撮像装置としてはCCD等の電荷転送
素子を用いるものや、MOSトランジスタを用い
るものなどが広く用いられている。しかし、これ
らの固体撮像装置は電荷転送時に電荷の洩れがあ
ること、光検出感度が低いこと、集積度が上がら
ないことなどの問題がある。このような問題を一
挙に解決するものとして、静電誘導トランジスタ
（Stahic Induction Transistorの頭文字をとつて
SITと呼ばれている）を用いたものが新たに提案
されている。例えば特開昭55−15229号公報には、
マトリツクス状に配列したSITのソースを行導線
に接続し、ドレインを列導線に接続し、ゲートを
クリア導線に接続した固体撮像装置が示されてい
る。また、このような固体撮像装置をさらに発展
させたものとして、ゲートにコンデンサを接続し
たものが考えられている。第１図ＡおよびＢはこ
のようなSITの構造を示す断面図および平面図で
ある。
素子を用いるものや、MOSトランジスタを用い
るものなどが広く用いられている。しかし、これ
らの固体撮像装置は電荷転送時に電荷の洩れがあ
ること、光検出感度が低いこと、集積度が上がら
ないことなどの問題がある。このような問題を一
挙に解決するものとして、静電誘導トランジスタ
（Stahic Induction Transistorの頭文字をとつて
SITと呼ばれている）を用いたものが新たに提案
されている。例えば特開昭55−15229号公報には、
マトリツクス状に配列したSITのソースを行導線
に接続し、ドレインを列導線に接続し、ゲートを
クリア導線に接続した固体撮像装置が示されてい
る。また、このような固体撮像装置をさらに発展
させたものとして、ゲートにコンデンサを接続し
たものが考えられている。第１図ＡおよびＢはこ
のようなSITの構造を示す断面図および平面図で
ある。
第１図ＡおよびＢに示すように、ｐ型基板１上
にSITのソースを構成するn+型埋込層２を形成す
ると共にn-型エピタキシヤル層３を成長させ、
このエピタキシヤル層３の表面に熱拡散法等によ
りn+ドレイン領域４およびp+ゲート領域５を形
成する。ドレイン領域４の拡散深さは、これとソ
ース領域２との間に形成するチヤンネル領域の開
閉を確実に行なうために、ゲート領域５の拡散深
さよりも浅くする。ドレイン領域４にはドレイン
電極６を接合して設け、ゲート領域５には絶縁層
７を介してゲート電極８を設けることにより、す
なわちMIS構造とすることによりゲートコンデン
サを形成する。また、隣接するSITは、それらの
間にエピタキシヤル層３を分離するように絶縁層
９を設けて相互に電気的に分離する。
にSITのソースを構成するn+型埋込層２を形成す
ると共にn-型エピタキシヤル層３を成長させ、
このエピタキシヤル層３の表面に熱拡散法等によ
りn+ドレイン領域４およびp+ゲート領域５を形
成する。ドレイン領域４の拡散深さは、これとソ
ース領域２との間に形成するチヤンネル領域の開
閉を確実に行なうために、ゲート領域５の拡散深
さよりも浅くする。ドレイン領域４にはドレイン
電極６を接合して設け、ゲート領域５には絶縁層
７を介してゲート電極８を設けることにより、す
なわちMIS構造とすることによりゲートコンデン
サを形成する。また、隣接するSITは、それらの
間にエピタキシヤル層３を分離するように絶縁層
９を設けて相互に電気的に分離する。
このような構成においては、光入力のない定常
状態においてゲート領域５をソース領域２に対し
て逆バイアスに設定すれば、チヤンネル領域は空
乏化されるから、ソースドレイン間が順方向にバ
イアスされてもソースドレイン間には電流が流れ
ない。このような状態で、光入力によつて正孔ー
電子対が発生すると、電子はソース領域２または
ドレイン領域４に向かい蓄積またははき出され、
正孔はゲート領域５に蓄積されてMIS構造による
ゲートコンデンサを充電し、ゲート電位をΔVGだ
け変化させる。ここで、ゲートコンデンサの容量
と、エピタキシヤル層３に対する空乏層容量との
和をCG、光入力によつて発生され、ゲート領域
５に蓄積された電荷量をQLとすると、ΔVG＝
QL／CGとなる。或る蓄積時間が経過した後、ゲ
ート電極８にゲート読出しパルスφGを与えると、
ゲート電位はφGにΔVGが加わつたものとなり、
ゲート領域５とドレイン領域４との間の電位は低
下して空乏層が減少し、ソース−ドレイン間に光
入力に対応したドレイン電流が流れる。このドレ
イン電流はSITの増幅作用のためΔVGが増幅度倍
されたものとなり、大きなものとなる。また、
SITのソースとドレインとを入れ替えても同様の
動作をするものである。
状態においてゲート領域５をソース領域２に対し
て逆バイアスに設定すれば、チヤンネル領域は空
乏化されるから、ソースドレイン間が順方向にバ
イアスされてもソースドレイン間には電流が流れ
ない。このような状態で、光入力によつて正孔ー
電子対が発生すると、電子はソース領域２または
ドレイン領域４に向かい蓄積またははき出され、
正孔はゲート領域５に蓄積されてMIS構造による
ゲートコンデンサを充電し、ゲート電位をΔVGだ
け変化させる。ここで、ゲートコンデンサの容量
と、エピタキシヤル層３に対する空乏層容量との
和をCG、光入力によつて発生され、ゲート領域
５に蓄積された電荷量をQLとすると、ΔVG＝
QL／CGとなる。或る蓄積時間が経過した後、ゲ
ート電極８にゲート読出しパルスφGを与えると、
ゲート電位はφGにΔVGが加わつたものとなり、
ゲート領域５とドレイン領域４との間の電位は低
下して空乏層が減少し、ソース−ドレイン間に光
入力に対応したドレイン電流が流れる。このドレ
イン電流はSITの増幅作用のためΔVGが増幅度倍
されたものとなり、大きなものとなる。また、
SITのソースとドレインとを入れ替えても同様の
動作をするものである。
第２図Ａは上述したSITをマトリツクス状に配
列して構成した固体撮像装置の回路構成を示すも
のであり、第２図Ｂは同じくその動作を説明する
ための信号波形図である。各SIT１０−１，１０
−２……は上述したようにノーマリオフ形のｎチ
ヤンネルSITで、光入力に対する出力ビデオ信号
をXYアドレス方式で読み出すようにしている。
各画素を構成するSITのソースは行毎に共通のソ
ース線１１−１，１１−２……に接続して選択的
にバイアス電圧VSを印加し、Ｘ方向に配列され
た一行のSIT群のゲートは、行ライン１２−１，
１２−２……を介して垂直選択シフトレジスタ１
３に接続する。また、Ｙ方向に配列された一列の
SIT群のドレインは列ライン１４−１，１４−２
……に接続し、これらの列ラインはそれぞれ水平
選択シフトレジスタ１５によつて選択駆動される
水平選択トランジスタ１６−１，１６−２……を
介してビデオライン１７に共通に接続する。この
ビデオライン１７には負荷抵抗１８を経て電圧
VOを印加する。
列して構成した固体撮像装置の回路構成を示すも
のであり、第２図Ｂは同じくその動作を説明する
ための信号波形図である。各SIT１０−１，１０
−２……は上述したようにノーマリオフ形のｎチ
ヤンネルSITで、光入力に対する出力ビデオ信号
をXYアドレス方式で読み出すようにしている。
各画素を構成するSITのソースは行毎に共通のソ
ース線１１−１，１１−２……に接続して選択的
にバイアス電圧VSを印加し、Ｘ方向に配列され
た一行のSIT群のゲートは、行ライン１２−１，
１２−２……を介して垂直選択シフトレジスタ１
３に接続する。また、Ｙ方向に配列された一列の
SIT群のドレインは列ライン１４−１，１４−２
……に接続し、これらの列ラインはそれぞれ水平
選択シフトレジスタ１５によつて選択駆動される
水平選択トランジスタ１６−１，１６−２……を
介してビデオライン１７に共通に接続する。この
ビデオライン１７には負荷抵抗１８を経て電圧
VOを印加する。
今、ソース線１１−１，１１−２……へのバイ
アス電圧VSを適切に、例えば零ボルトに設定し
て、１つのSIT画素の出力が読出される場合につ
いて考えてみる。例えば、垂直選択シフトレジス
タ１３から行ライン１２−１に行選択パルスφG1
を供給している期間に、水平選択シフトレジスタ
１５から水平選択トランジスタ１６−１に読出し
パルスφD1を印加すると、SIT１０−１が選択さ
れ、このSIT１０−１には負荷抵抗１８、ビデオ
ライン１７、水平選択トランジスタ１６−１およ
び列ライン１４−１を経てドレイン電流が流れ、
出力端子１９に出力電圧Vputが発生する。上述し
たようにこのドレイン電流はゲート電圧の関数で
あり、このゲート電圧は光入力の関数となるか
ら、暗時の出力電圧からの増加分ΔVputは光入力
に対応した電圧となる。しかも、この電圧ΔVput
はSITの増幅作用によりΔVGが増憤度倍された大
きなものとなる。次に、水平選択シフトレジスタ
１５から水平選択トランジスタ１６−２に読出し
パルスφD2を与えてSIT１０−２の読出しを行な
い、一行分の読出しが終了したら、垂直選択シフ
トレジスタ１３から次の行に行選択パルスφG2を
与えて、その行のSITを順次に読出す。
アス電圧VSを適切に、例えば零ボルトに設定し
て、１つのSIT画素の出力が読出される場合につ
いて考えてみる。例えば、垂直選択シフトレジス
タ１３から行ライン１２−１に行選択パルスφG1
を供給している期間に、水平選択シフトレジスタ
１５から水平選択トランジスタ１６−１に読出し
パルスφD1を印加すると、SIT１０−１が選択さ
れ、このSIT１０−１には負荷抵抗１８、ビデオ
ライン１７、水平選択トランジスタ１６−１およ
び列ライン１４−１を経てドレイン電流が流れ、
出力端子１９に出力電圧Vputが発生する。上述し
たようにこのドレイン電流はゲート電圧の関数で
あり、このゲート電圧は光入力の関数となるか
ら、暗時の出力電圧からの増加分ΔVputは光入力
に対応した電圧となる。しかも、この電圧ΔVput
はSITの増幅作用によりΔVGが増憤度倍された大
きなものとなる。次に、水平選択シフトレジスタ
１５から水平選択トランジスタ１６−２に読出し
パルスφD2を与えてSIT１０−２の読出しを行な
い、一行分の読出しが終了したら、垂直選択シフ
トレジスタ１３から次の行に行選択パルスφG2を
与えて、その行のSITを順次に読出す。
かかる固体撮像装置において、ゲート電位をリ
セツトする方法としては、SITのゲート−ソー
ス間のＰ−Ｎ接合が順方向にバイアスされるよう
にソース線毎にバイアス電圧VSとして立下りパ
ルスを印加する方法、ゲート電極に印加する行
選択パルスの振幅および幅を適度に大きく設定し
て信号読出し時に同時にゲートリセツトする方法
の２つの方法が考えられる。しかし、上記の方
法は行毎のリセツトであるため、一行のなかでも
各SITの信号積分時間が異なつてしまう不具合が
ある。また、上記の方法は動作上不安定なリセ
ツト方式のため実用上問題があると共に、この場
合にもの場合と同様の不具合がある。
セツトする方法としては、SITのゲート−ソー
ス間のＰ−Ｎ接合が順方向にバイアスされるよう
にソース線毎にバイアス電圧VSとして立下りパ
ルスを印加する方法、ゲート電極に印加する行
選択パルスの振幅および幅を適度に大きく設定し
て信号読出し時に同時にゲートリセツトする方法
の２つの方法が考えられる。しかし、上記の方
法は行毎のリセツトであるため、一行のなかでも
各SITの信号積分時間が異なつてしまう不具合が
ある。また、上記の方法は動作上不安定なリセ
ツト方式のため実用上問題があると共に、この場
合にもの場合と同様の不具合がある。
本発明の目的は上述した不具合を解決し、全て
の画素セルの信号積分時間が同一となるように画
素単位でリセツトし得るよう適切に構成した固体
撮像装置を提供しようとするものである。
の画素セルの信号積分時間が同一となるように画
素単位でリセツトし得るよう適切に構成した固体
撮像装置を提供しようとするものである。
本発明の固体撮像装置は、マトリツクス状に配
列され、光電変換領域として機能するゲート領域
およびこのゲート領域上に設けられ、該ゲート領
域とともに画素選択用コンデンサを構成するゲー
ト電極を有し、前記ゲート領域に蓄積された光電
荷に応じた画素情報を前記ゲート電極への印加電
圧を制御することにより選択的に読み出す第１の
静電誘導トランジスタと、この第１の静電誘導ト
ランジスタの前記ゲート領域に接続されたソース
領域を、前記ゲート領域に蓄積された光電荷を選
択的に所定の状態にリセツトする第２の静電誘導
トランジスタとから成る画素セルと、 行方向の各画素セルについて光電荷の積分時間
が一定となるように前記第２の静電誘導トランジ
スタを制御する制御手段とを具えることを特徴と
するものである。
列され、光電変換領域として機能するゲート領域
およびこのゲート領域上に設けられ、該ゲート領
域とともに画素選択用コンデンサを構成するゲー
ト電極を有し、前記ゲート領域に蓄積された光電
荷に応じた画素情報を前記ゲート電極への印加電
圧を制御することにより選択的に読み出す第１の
静電誘導トランジスタと、この第１の静電誘導ト
ランジスタの前記ゲート領域に接続されたソース
領域を、前記ゲート領域に蓄積された光電荷を選
択的に所定の状態にリセツトする第２の静電誘導
トランジスタとから成る画素セルと、 行方向の各画素セルについて光電荷の積分時間
が一定となるように前記第２の静電誘導トランジ
スタを制御する制御手段とを具えることを特徴と
するものである。
以下図面を参照して本発明を詳細に説明する。
第３図は本発明の固体撮像装置の画素セルの一
例の構成を示す断面図である。本例では画素セル
２０を構成する感光用および読出し用の第１のト
ランジスタ２１とリセツト用の第２のトランジス
タ２２とをそれぞれSIT構造として同一基板に形
成する。すなわち、ｐ型基板２３上に感光用−読
出し用SIT２１のソース領域およびリセツト用
SIT２２の第１のゲート領域をそれぞれ構成する
n+埋込層２４および２５を分離して形成すると
共に、これら基板２３および埋込層２４，２５上
にSIT２１のチヤンネル領域を形成するn-エピタ
キシヤル層２６、SIT２２のチヤンネル領域を形
成するp-またはＰウエル２７をそれぞれ形成す
る。n-エピタキシヤル層２６の表面にはn+ドレ
イン領域２８を形成すると共に、このドレイン領
域２８を囲むように、かつＰウエル２７の表面に
亘つてp+拡散層を設け、これによりSIT２１のゲ
ート領域２９およびSIT２２のソース領域３０を
電気的に接続して形成する。また、Ｐウエル２７
の表面にはSIT２２の第２のゲート領域を構成す
るn+ゲート領域３１を形成すると共に、p+ドレ
イン領域３２を形成する。SIT２１のドレイン領
域２８にはドレイン電極３３を接合して設けると
共に、SIT２２のドレイン領域３２にはドレイン
電極３４を接合して設ける。なお、SIT２２のド
レイン電極３４はSIT２１の感光領域を除くすべ
ての領域への入射光を遮光する例えばAlより成
る光遮蔽用金属膜をもつて構成することができ
る。SIT２１のゲート領域２９には絶縁膜３５を
介してゲート電極３６を設けると共に、このゲー
ト電極３６をSIT２２の第２のゲート領域３１に
接合する。すなわち、SIT２１においてはゲート
部をMIS構造とすることによりゲートコンデンサ
を形成し、またSIT２２においては第１，第２の
ゲート領域２５，３１によりそのオン・オフを制
御するようにする。なお、その他のn-エピタキ
シヤル層２６およびＰウエル２７の表面は絶縁膜
３５で被覆する。
例の構成を示す断面図である。本例では画素セル
２０を構成する感光用および読出し用の第１のト
ランジスタ２１とリセツト用の第２のトランジス
タ２２とをそれぞれSIT構造として同一基板に形
成する。すなわち、ｐ型基板２３上に感光用−読
出し用SIT２１のソース領域およびリセツト用
SIT２２の第１のゲート領域をそれぞれ構成する
n+埋込層２４および２５を分離して形成すると
共に、これら基板２３および埋込層２４，２５上
にSIT２１のチヤンネル領域を形成するn-エピタ
キシヤル層２６、SIT２２のチヤンネル領域を形
成するp-またはＰウエル２７をそれぞれ形成す
る。n-エピタキシヤル層２６の表面にはn+ドレ
イン領域２８を形成すると共に、このドレイン領
域２８を囲むように、かつＰウエル２７の表面に
亘つてp+拡散層を設け、これによりSIT２１のゲ
ート領域２９およびSIT２２のソース領域３０を
電気的に接続して形成する。また、Ｐウエル２７
の表面にはSIT２２の第２のゲート領域を構成す
るn+ゲート領域３１を形成すると共に、p+ドレ
イン領域３２を形成する。SIT２１のドレイン領
域２８にはドレイン電極３３を接合して設けると
共に、SIT２２のドレイン領域３２にはドレイン
電極３４を接合して設ける。なお、SIT２２のド
レイン電極３４はSIT２１の感光領域を除くすべ
ての領域への入射光を遮光する例えばAlより成
る光遮蔽用金属膜をもつて構成することができ
る。SIT２１のゲート領域２９には絶縁膜３５を
介してゲート電極３６を設けると共に、このゲー
ト電極３６をSIT２２の第２のゲート領域３１に
接合する。すなわち、SIT２１においてはゲート
部をMIS構造とすることによりゲートコンデンサ
を形成し、またSIT２２においては第１，第２の
ゲート領域２５，３１によりそのオン・オフを制
御するようにする。なお、その他のn-エピタキ
シヤル層２６およびＰウエル２７の表面は絶縁膜
３５で被覆する。
本発明の一実施例においては第３図に示す画素
セルを同一基板に多数個、例えばマトリツクス状
に形成したものを用いる。この場合、隣接する画
素セルはこれら間に絶縁層を形成して分離した
り、あるいは分離ゲート領域を形成し、これに適
当なバイアスを印加することにより空乏層を形成
して分離することもできる。
セルを同一基板に多数個、例えばマトリツクス状
に形成したものを用いる。この場合、隣接する画
素セルはこれら間に絶縁層を形成して分離した
り、あるいは分離ゲート領域を形成し、これに適
当なバイアスを印加することにより空乏層を形成
して分離することもできる。
第４図は本発明の固体撮像装置の一例の要部の
構成を示す回路図である。本例では、第３図に示
した画素セルを同一基板に多数個マトリツクス状
に形成したものを用いる。各画素セル２０−１，
２０−２，…の感光用、読出し用SIT２１−１，
２１−２，…のソースはソース線４１に接続して
ソース電圧VSを印加し、Ｘ方向に配列された一
行のセル群のSIT２１−１，２１−２，…のゲー
トおよびリセツト用SIT２２−１，２２−２，…
の第２のゲートは垂直選択線４２−１，４２−
２，…を介して垂直選択シフトジスタ４３に接続
する。また、Ｙ方向に配列された１列のセル群の
SIT２１−１，２１−２，…のドレインは水平選
択線４４−１，４４−２，…に接続し、これらの
水平選択線はそれぞれ水平選択シフトレジスタ４
５によつて選択駆動される水平選択スイツチ４６
−１，４６−２，…を経てビデオ線４７に共通に
接続する。このビデオ線４７には負荷抵抗４８を
経てソース電圧VSよりも高い電圧VOを印加し、
垂直選択シフトレジスタ４３、水平選択シフトレ
ジスタ４５を第２図において説明したと同様に制
御することにより出力端子４９から時系列的に画
素情報を得るようにする。
構成を示す回路図である。本例では、第３図に示
した画素セルを同一基板に多数個マトリツクス状
に形成したものを用いる。各画素セル２０−１，
２０−２，…の感光用、読出し用SIT２１−１，
２１−２，…のソースはソース線４１に接続して
ソース電圧VSを印加し、Ｘ方向に配列された一
行のセル群のSIT２１−１，２１−２，…のゲー
トおよびリセツト用SIT２２−１，２２−２，…
の第２のゲートは垂直選択線４２−１，４２−
２，…を介して垂直選択シフトジスタ４３に接続
する。また、Ｙ方向に配列された１列のセル群の
SIT２１−１，２１−２，…のドレインは水平選
択線４４−１，４４−２，…に接続し、これらの
水平選択線はそれぞれ水平選択シフトレジスタ４
５によつて選択駆動される水平選択スイツチ４６
−１，４６−２，…を経てビデオ線４７に共通に
接続する。このビデオ線４７には負荷抵抗４８を
経てソース電圧VSよりも高い電圧VOを印加し、
垂直選択シフトレジスタ４３、水平選択シフトレ
ジスタ４５を第２図において説明したと同様に制
御することにより出力端子４９から時系列的に画
素情報を得るようにする。
一方、Ｙ方向に配列された一列のセル群のSIT
２２−１，２２−２，…の第１のゲートは水平リ
セツト選択線５０−１，５０−２，…を介して水
平リセツトレジスタ５１に接続し、この水平リセ
ツトシフトレジスタ５１と垂直選択シフトレジス
タ４３とによりSIT２２−１，２２−２，…を順
次選択するようにする。また、これらSIT２２−
１，２２−２，…のドレインには、例えばドレイ
ン電極として作用するSIT２１−１，２１−２，
…の感光領域を除くすべての領域への入射光を遮
光する光遮蔽用金属膜を介してソース電圧VSに
対して適当な逆バイアスのリセツト電圧VR1を印
加する。
２２−１，２２−２，…の第１のゲートは水平リ
セツト選択線５０−１，５０−２，…を介して水
平リセツトレジスタ５１に接続し、この水平リセ
ツトシフトレジスタ５１と垂直選択シフトレジス
タ４３とによりSIT２２−１，２２−２，…を順
次選択するようにする。また、これらSIT２２−
１，２２−２，…のドレインには、例えばドレイ
ン電極として作用するSIT２１−１，２１−２，
…の感光領域を除くすべての領域への入射光を遮
光する光遮蔽用金属膜を介してソース電圧VSに
対して適当な逆バイアスのリセツト電圧VR1を印
加する。
以下第４図の動作を第５図に示す信号波形図を
参照して説明する。
参照して説明する。
本例においては、各画素セルの感光用・読出し
用SITおよびリセツト用SITが共に非選択状態に
あるとき、感光用・読出し用SITに蓄積された信
号電荷の一部がリセツト用SITのチヤンネル領域
を通つてリセツト電圧VR1に流れ込むように、リ
セツト用SITの２つのゲートの電位、すなわち非
選択時における垂直選択線４２−１，４２−２，
…の電位VD（OFF）および水平リセツト選択線５
０−１，５０−２，…の電位VR2を適切に設定す
る。すなわち、非選択時におけるリセツト用SIT
のゲート電位を、感光用・読出し用SITがオン状
態になるゲート電位よりも低く設定する。なお、
非選択時における垂直選択線４２−１，４２−
２，…の電位VD（OFF）はソース電圧VSに対して
逆バイアスとする。このようにすれば、感光用・
読出し用SITおよびリセツト用SITが共に非選択
状態にある画素セルが、強い入射光のためにQL
が非常に大きくなつてΔVGが高くなり、始めに設
定した逆バイアス値VD（OFF）に対し、VD
（OFF）＋ΔVG（ΔVG＞０）が設定ソース電圧VSに
対するピンチオフ電圧を上まわるようになつて
も、このピンチオフ電圧を越える電荷は非選択下
のリセツト用SITを通してリセツト電圧VR1に流
出するから、この画素セルが不所望に導通するこ
とはない。したがつて画素間の信号干渉を有効に
防止することができる。
用SITおよびリセツト用SITが共に非選択状態に
あるとき、感光用・読出し用SITに蓄積された信
号電荷の一部がリセツト用SITのチヤンネル領域
を通つてリセツト電圧VR1に流れ込むように、リ
セツト用SITの２つのゲートの電位、すなわち非
選択時における垂直選択線４２−１，４２−２，
…の電位VD（OFF）および水平リセツト選択線５
０−１，５０−２，…の電位VR2を適切に設定す
る。すなわち、非選択時におけるリセツト用SIT
のゲート電位を、感光用・読出し用SITがオン状
態になるゲート電位よりも低く設定する。なお、
非選択時における垂直選択線４２−１，４２−
２，…の電位VD（OFF）はソース電圧VSに対して
逆バイアスとする。このようにすれば、感光用・
読出し用SITおよびリセツト用SITが共に非選択
状態にある画素セルが、強い入射光のためにQL
が非常に大きくなつてΔVGが高くなり、始めに設
定した逆バイアス値VD（OFF）に対し、VD
（OFF）＋ΔVG（ΔVG＞０）が設定ソース電圧VSに
対するピンチオフ電圧を上まわるようになつて
も、このピンチオフ電圧を越える電荷は非選択下
のリセツト用SITを通してリセツト電圧VR1に流
出するから、この画素セルが不所望に導通するこ
とはない。したがつて画素間の信号干渉を有効に
防止することができる。
画素情報の読出しは、上述したように各電位を
設定して例えば垂直選択シフトレジスタ４３から
垂直選択線４２−１に第５図のV1に示すように
読出しのOFFレベルVD（OFF）から読出しのON
レベルVD（ON）への立上りの選択パルスを供給
している期間に、水平選択シフトレジタ４５から
水平選択スイツチ４６−１に第５図のH1に示す
ように立上りの読出しパルスを与えて画素セル２
０−１のSIT２１−１を選択し、これにより、負
荷抵抗４８、ビデオ線４７、水平選択スイツチ４
６−１および水平選択線４４−１を経てSIT２１
−１に流れるドレイン電流に応じた出力電圧Vput
を画素セル２０−１の画素情報として出力端子４
９から得る。上述したように、このドレイン電流
はゲート電圧の関数であり、このゲート電圧は光
入力の関数となるから、暗時の出力電圧からの増
加分ΔVputは光入力に対応した電圧となる。しか
もこの電圧ΔVputはSIT２１−１の増幅作用によ
りΔVGが増幅度倍された大きなものとなる。次
に、水平選択シフトレジスタ４５から水平選択ス
イツチ４６−２に第５図のH2に示すように同様
の立上りの読出しパルスを与えてSIT２１−２の
読出しを行ない、一行分の読出しが終了したら、
垂直選択シフトレジスタ４３から次の垂直選択線
４２−２に第５図のV2に示すように同様の選択
パルスを与えてその行の感光用・読出し用SITを
順次に読出す。
設定して例えば垂直選択シフトレジスタ４３から
垂直選択線４２−１に第５図のV1に示すように
読出しのOFFレベルVD（OFF）から読出しのON
レベルVD（ON）への立上りの選択パルスを供給
している期間に、水平選択シフトレジタ４５から
水平選択スイツチ４６−１に第５図のH1に示す
ように立上りの読出しパルスを与えて画素セル２
０−１のSIT２１−１を選択し、これにより、負
荷抵抗４８、ビデオ線４７、水平選択スイツチ４
６−１および水平選択線４４−１を経てSIT２１
−１に流れるドレイン電流に応じた出力電圧Vput
を画素セル２０−１の画素情報として出力端子４
９から得る。上述したように、このドレイン電流
はゲート電圧の関数であり、このゲート電圧は光
入力の関数となるから、暗時の出力電圧からの増
加分ΔVputは光入力に対応した電圧となる。しか
もこの電圧ΔVputはSIT２１−１の増幅作用によ
りΔVGが増幅度倍された大きなものとなる。次
に、水平選択シフトレジスタ４５から水平選択ス
イツチ４６−２に第５図のH2に示すように同様
の立上りの読出しパルスを与えてSIT２１−２の
読出しを行ない、一行分の読出しが終了したら、
垂直選択シフトレジスタ４３から次の垂直選択線
４２−２に第５図のV2に示すように同様の選択
パルスを与えてその行の感光用・読出し用SITを
順次に読出す。
画素セルのリセツトは、垂直選択シフトレジス
タ４３から信号読出しの終了した例えば垂直選択
線４２−１に、信号読出し時のVD（OFF）から
VD（ON）への立上りパルスとは逆のVD（OFF）
からVR3（ON）への立下りパルスを印加する。な
お、各画素セルのリセツト用SITは、このVR3
（ON）のパルスのみではオンにならないように
そのピンチオフ電圧を設定しておく。この立下り
パルスVR3（ON）の印加期間に、水平リセツトシ
フトレジスタ５１から水平リセツト選択線５０−
１に第５図のR1に示すようにVR2からの立下りパ
ルスを与えて画素セル２０−１のリセツト用SIT
２２−１を選択し、これによりSIT２２−１のチ
ヤンネル電位をピンチオフ電圧以上にしてこれを
オンにしてSIT２１−１のゲート領域２９に蓄積
された電荷をSIT２２−１のドレイン領域３２を
経て流出させ、ゲート領域２９の電位を所定の初
期電圧、すなわちSIT２１−１のソース電圧VSに
対して逆バイアスとなる電圧にしてSIT２１−１
をリセツトする。次に、水平リセツトシフトレジ
スタ５１から水平リセツト選択線５０−２に第５
図のR2に示すように同様の立下りパルスを与え
てSIT２２−２を選択してSIT２１−２をリセツ
トし、一行分のリセツトが終了したら、垂直選択
シフトレジスタ４３から次の垂直選択線４２−２
にV2に示すように同様の立下りパルスVR3（ON）
を与えてその行の感光用・読出し用SITを順次リ
セツトする。
タ４３から信号読出しの終了した例えば垂直選択
線４２−１に、信号読出し時のVD（OFF）から
VD（ON）への立上りパルスとは逆のVD（OFF）
からVR3（ON）への立下りパルスを印加する。な
お、各画素セルのリセツト用SITは、このVR3
（ON）のパルスのみではオンにならないように
そのピンチオフ電圧を設定しておく。この立下り
パルスVR3（ON）の印加期間に、水平リセツトシ
フトレジスタ５１から水平リセツト選択線５０−
１に第５図のR1に示すようにVR2からの立下りパ
ルスを与えて画素セル２０−１のリセツト用SIT
２２−１を選択し、これによりSIT２２−１のチ
ヤンネル電位をピンチオフ電圧以上にしてこれを
オンにしてSIT２１−１のゲート領域２９に蓄積
された電荷をSIT２２−１のドレイン領域３２を
経て流出させ、ゲート領域２９の電位を所定の初
期電圧、すなわちSIT２１−１のソース電圧VSに
対して逆バイアスとなる電圧にしてSIT２１−１
をリセツトする。次に、水平リセツトシフトレジ
スタ５１から水平リセツト選択線５０−２に第５
図のR2に示すように同様の立下りパルスを与え
てSIT２２−２を選択してSIT２１−２をリセツ
トし、一行分のリセツトが終了したら、垂直選択
シフトレジスタ４３から次の垂直選択線４２−２
にV2に示すように同様の立下りパルスVR3（ON）
を与えてその行の感光用・読出し用SITを順次リ
セツトする。
なお、リセツト期間は信号読出し期間の直後に
限らず、任意に設定することができ、これにより
電子的なシヤツタ効果をもたせることができる。
限らず、任意に設定することができ、これにより
電子的なシヤツタ効果をもたせることができる。
第６図は本発明の固体撮像装置の他の例の要部
の構成を示す回路図である。本例においては、各
画素セルの感光用・読出し用SITのゲート電極
と、リセツト用SITの第３のゲート電極とを分離
し、感光用・読出し用SITのゲート電極は行毎に
読出し用垂直選択線５２−１，５２−２，…を経
て読出し用垂直選択シフトレジスタ５３に接続し
てVD（OFF）からVD（ON）に立上る読出し選択
パルスを選択的に印加し、リセツト用SITの第２
のゲート電極は行毎にリセツト用垂直選択線５４
−１，５４−２，…を経てリセツト用垂直選択シ
フトレジスタ５５に接続してVD（OFF）からVR3
（ON）に立下るリセツト選択パルスを選択的に
印加する。すなわち、第４図においては共通の垂
直選択シフトレジスタ４３および垂直選択線４２
−１，４２−２，…により、読出し時およびリセ
ツト時において異なるレベルの選択パルスを印加
するようにしたが、本例においては垂直選択線を
読出し用とリセツト用とに分離し、これらをそれ
ぞれ独立のシフトレジスタによつて選択する。こ
のようにすれば、各シフトレジスタからはオン・
オフの２つのレベルを印加すればよいから、第４
図のように共通のシフトレジスタで読出し時とリ
セツト時とで異なるレベルの選択パルスを印加す
る場合に比べて回路構成を簡単にできる。
の構成を示す回路図である。本例においては、各
画素セルの感光用・読出し用SITのゲート電極
と、リセツト用SITの第３のゲート電極とを分離
し、感光用・読出し用SITのゲート電極は行毎に
読出し用垂直選択線５２−１，５２−２，…を経
て読出し用垂直選択シフトレジスタ５３に接続し
てVD（OFF）からVD（ON）に立上る読出し選択
パルスを選択的に印加し、リセツト用SITの第２
のゲート電極は行毎にリセツト用垂直選択線５４
−１，５４−２，…を経てリセツト用垂直選択シ
フトレジスタ５５に接続してVD（OFF）からVR3
（ON）に立下るリセツト選択パルスを選択的に
印加する。すなわち、第４図においては共通の垂
直選択シフトレジスタ４３および垂直選択線４２
−１，４２−２，…により、読出し時およびリセ
ツト時において異なるレベルの選択パルスを印加
するようにしたが、本例においては垂直選択線を
読出し用とリセツト用とに分離し、これらをそれ
ぞれ独立のシフトレジスタによつて選択する。こ
のようにすれば、各シフトレジスタからはオン・
オフの２つのレベルを印加すればよいから、第４
図のように共通のシフトレジスタで読出し時とリ
セツト時とで異なるレベルの選択パルスを印加す
る場合に比べて回路構成を簡単にできる。
なお、本例ではリセツト用垂直選択線５４−
１，５４−２，…を選択するためにリセツト用垂
直選択シフトレジスタ５５を用いているが、読出
し用垂直選択シフトレジスタ５３を共用し、スイ
ツチの切替えで読出し用垂直選択線５２−１，５
２−２，…およびリセツト用垂直選択線５４−
１，５４−２，…を選択して異なるレベルの選択
パルスを印加するよう回路構成することも可能で
ある。
１，５４−２，…を選択するためにリセツト用垂
直選択シフトレジスタ５５を用いているが、読出
し用垂直選択シフトレジスタ５３を共用し、スイ
ツチの切替えで読出し用垂直選択線５２−１，５
２−２，…およびリセツト用垂直選択線５４−
１，５４−２，…を選択して異なるレベルの選択
パルスを印加するよう回路構成することも可能で
ある。
第７図は本発明の固体撮像装置の更に他の例の
要部の構成を示す回路図である。本例では第４図
に示した水平リセツト選択線を読出し用の水平選
択線４４−１，４４−２，…で共用し、読出しの
終了した水平選択線を次の水平選択線の読出しの
タイミングでリセツト用に選んでリセツト電圧
VR4を印加する。このため、各水平選択線には水
平選択スイツチ４６−１，４６−２，…の他に水
平選択シフトレジスタ４５からの次の平水選択パ
ルスによつて導通する水平リセツト選択スイツチ
５６−１−５６−２，…を接続し、この水平リセ
ツト選択スイツチを経てリセツト電圧VR4を印加
する。なお、読出し用の水平選択スイツチ４６−
１，４６−２，…が導通する電圧と、水平リセツ
ト選択スイツチ５６−１，５６−２，…が導通す
る電圧とが異なる場合には、水平選択シフトレジ
スタ４５の出力によつてそれぞれ対応する電圧を
発生させて印加するようにすればよい。また、垂
直選択線４２−１，４２−２，…も同様に読出し
の終了した垂直選択線を、次の垂直選択線の読出
しのタイミングでリセツト用に選んでVR3（ON）
のリセツト選択電圧を印加し、これにより既に読
出しの終了した垂直選択線に接続された全ての画
素セルを水平選択方向に順次リセツトする。この
ため、例えば各垂直選択線４２−１，４２−２，
…には読出し用垂直選択スイツチ５７−１，５７
−２，…およびリセツト用垂直選択スイツチ５８
−１，５８−２，…の２個の選択スイツチを設
け、これらスイツチを垂直選択シフトレジスタ５
９の出力により導通させて前の垂直選択線にVR3
（ON）のリセツト選択電圧を印加すると同時に、
次の垂直選択線にVD（ON）の読出し選択電圧を
印加する。なお、この垂直選択線については、第
６図と同様に読出し用垂直選択線とリセツト用垂
直選択線とに分離してそれぞれ独立の垂直選択シ
フトレジスタで選択するようにしてもよい。
要部の構成を示す回路図である。本例では第４図
に示した水平リセツト選択線を読出し用の水平選
択線４４−１，４４−２，…で共用し、読出しの
終了した水平選択線を次の水平選択線の読出しの
タイミングでリセツト用に選んでリセツト電圧
VR4を印加する。このため、各水平選択線には水
平選択スイツチ４６−１，４６−２，…の他に水
平選択シフトレジスタ４５からの次の平水選択パ
ルスによつて導通する水平リセツト選択スイツチ
５６−１−５６−２，…を接続し、この水平リセ
ツト選択スイツチを経てリセツト電圧VR4を印加
する。なお、読出し用の水平選択スイツチ４６−
１，４６−２，…が導通する電圧と、水平リセツ
ト選択スイツチ５６−１，５６−２，…が導通す
る電圧とが異なる場合には、水平選択シフトレジ
スタ４５の出力によつてそれぞれ対応する電圧を
発生させて印加するようにすればよい。また、垂
直選択線４２−１，４２−２，…も同様に読出し
の終了した垂直選択線を、次の垂直選択線の読出
しのタイミングでリセツト用に選んでVR3（ON）
のリセツト選択電圧を印加し、これにより既に読
出しの終了した垂直選択線に接続された全ての画
素セルを水平選択方向に順次リセツトする。この
ため、例えば各垂直選択線４２−１，４２−２，
…には読出し用垂直選択スイツチ５７−１，５７
−２，…およびリセツト用垂直選択スイツチ５８
−１，５８−２，…の２個の選択スイツチを設
け、これらスイツチを垂直選択シフトレジスタ５
９の出力により導通させて前の垂直選択線にVR3
（ON）のリセツト選択電圧を印加すると同時に、
次の垂直選択線にVD（ON）の読出し選択電圧を
印加する。なお、この垂直選択線については、第
６図と同様に読出し用垂直選択線とリセツト用垂
直選択線とに分離してそれぞれ独立の垂直選択シ
フトレジスタで選択するようにしてもよい。
なお、本発明は上述した例にのみ限定されるも
のではなく、幾多の変形または変更が可能であ
る。例えば感光用・読出し用トランジスタおよび
リセツト用トランジスタはSITに限らず、電界効
果トランジスタ（FET）をもつて構成すること
もできる。
のではなく、幾多の変形または変更が可能であ
る。例えば感光用・読出し用トランジスタおよび
リセツト用トランジスタはSITに限らず、電界効
果トランジスタ（FET）をもつて構成すること
もできる。
以上述べたように、本発明においては、画素セ
ルを光電変換領域として機能するゲート領域およ
びこのゲート領域上に設けられ、該ゲート領域と
ともに画素選択用コンデンサを構成するゲート電
極を有し、ゲート領域に蓄積された光電荷に応じ
た画素情報をゲート電極への印加電圧を制御する
ことにより選択的に読み出す感光用・読出し用静
電誘導トランジスタと、このトランジスタのゲー
ト領域に電気的に接続された領域を有し、該ゲー
ト領域に蓄積された光電荷を選択的に所定の状態
にリセツトするリセツト用静電誘導トランジスタ
とをもつて構成して、行方向の各画素セルについ
て光電荷の積分時間が一定となるように制御手段
によりリセツト用静電誘導トランジスタを制御す
るようにしたから、画素単位のリセツトができ、
したがつて全ての画素セルの信号積分時間を常に
同一とすることができる。また、画素セルを第３
図に示したように構成して、そのリセツト用SIT
の非選択時における２つのゲートの電位を適切に
設定することにより、感光用・読出し用SITの不
所望なオン動作を有効に防止でき、これにより画
素間の信号干渉を有効に防止することができる。
更にまた、画素単位でリセツトするものであるか
ら、そのリセツトの時期を任意に設定することが
でき、これにより電子的なシヤツタ機能を持たせ
ることができる。
ルを光電変換領域として機能するゲート領域およ
びこのゲート領域上に設けられ、該ゲート領域と
ともに画素選択用コンデンサを構成するゲート電
極を有し、ゲート領域に蓄積された光電荷に応じ
た画素情報をゲート電極への印加電圧を制御する
ことにより選択的に読み出す感光用・読出し用静
電誘導トランジスタと、このトランジスタのゲー
ト領域に電気的に接続された領域を有し、該ゲー
ト領域に蓄積された光電荷を選択的に所定の状態
にリセツトするリセツト用静電誘導トランジスタ
とをもつて構成して、行方向の各画素セルについ
て光電荷の積分時間が一定となるように制御手段
によりリセツト用静電誘導トランジスタを制御す
るようにしたから、画素単位のリセツトができ、
したがつて全ての画素セルの信号積分時間を常に
同一とすることができる。また、画素セルを第３
図に示したように構成して、そのリセツト用SIT
の非選択時における２つのゲートの電位を適切に
設定することにより、感光用・読出し用SITの不
所望なオン動作を有効に防止でき、これにより画
素間の信号干渉を有効に防止することができる。
更にまた、画素単位でリセツトするものであるか
ら、そのリセツトの時期を任意に設定することが
でき、これにより電子的なシヤツタ機能を持たせ
ることができる。
第１図ＡおよびＢはSITの構成を示す断面図お
よび平面図、第２図ＡおよびＢはSITを用いる固
体撮像装置の構成およびその動作を説明するため
の回路図および信号波形図、第３図は本発明の固
体撮像装置の画素セルの一例の構成を示す断面
図、第４図は本発明の固体撮像装置の一例の要部
の構成を示す回路図、第５図はその動作を説明す
るための信号波形図、第６図は本発明の固体撮像
装置の他の例の要部の構成を示す回路図、第７図
は同じく更に他の例の要部の構成を示す回路図で
ある。 ２０，２０−１，２０−２…画素セル、２１，
２１−１，２１−２…感光用・読出し用SIT、２
２，２２−１，２２−２…リセツト用SIT、２３
…ｐ型基板、２４，２５…n+埋込層、２６…n-
エピタキシヤル層、２７…ｐウエル、２８…n+
ドレイン領域、２９…p+ゲート領域、３０…p+
ソース領域、３１…n+ゲート領域、３２…p+ド
レイン領域、３３，３４…ドレイン電極、３５…
絶縁膜、３６…ゲート電極、４１…ソース線、４
２−１，４２−２…垂直選択線、４３…垂直選択
シフトレジスタ、４４−１，４４−２…水平選択
線、４５…水平選択シフトレジスタ、４６−１，
４６−２…水平選択スイツチ、４７…ビデオ線、
４８…負荷抵抗、４９…出力端子、５０−１，５
０−２…水平リセツト選択線、５１…水平リセツ
トシフトレジスタ、５２−１，５２−２…読出し
用垂直選択線、５３…読出し用垂直選択シフトレ
ジスタ、５４−１，５４−２…リセツト用垂直選
択線、５５…リセツト用垂直選択シフトレジス
タ、５６−１，５６−２…水平リセツト選択スイ
ツチ、５７−１，５７−２…読出し用垂直選択ス
イツチ、５８−１，５８−２…リセツト用垂直選
択スイツチ５９…垂直選択シフトレジスタ。
よび平面図、第２図ＡおよびＢはSITを用いる固
体撮像装置の構成およびその動作を説明するため
の回路図および信号波形図、第３図は本発明の固
体撮像装置の画素セルの一例の構成を示す断面
図、第４図は本発明の固体撮像装置の一例の要部
の構成を示す回路図、第５図はその動作を説明す
るための信号波形図、第６図は本発明の固体撮像
装置の他の例の要部の構成を示す回路図、第７図
は同じく更に他の例の要部の構成を示す回路図で
ある。 ２０，２０−１，２０−２…画素セル、２１，
２１−１，２１−２…感光用・読出し用SIT、２
２，２２−１，２２−２…リセツト用SIT、２３
…ｐ型基板、２４，２５…n+埋込層、２６…n-
エピタキシヤル層、２７…ｐウエル、２８…n+
ドレイン領域、２９…p+ゲート領域、３０…p+
ソース領域、３１…n+ゲート領域、３２…p+ド
レイン領域、３３，３４…ドレイン電極、３５…
絶縁膜、３６…ゲート電極、４１…ソース線、４
２−１，４２−２…垂直選択線、４３…垂直選択
シフトレジスタ、４４−１，４４−２…水平選択
線、４５…水平選択シフトレジスタ、４６−１，
４６−２…水平選択スイツチ、４７…ビデオ線、
４８…負荷抵抗、４９…出力端子、５０−１，５
０−２…水平リセツト選択線、５１…水平リセツ
トシフトレジスタ、５２−１，５２−２…読出し
用垂直選択線、５３…読出し用垂直選択シフトレ
ジスタ、５４−１，５４−２…リセツト用垂直選
択線、５５…リセツト用垂直選択シフトレジス
タ、５６−１，５６−２…水平リセツト選択スイ
ツチ、５７−１，５７−２…読出し用垂直選択ス
イツチ、５８−１，５８−２…リセツト用垂直選
択スイツチ５９…垂直選択シフトレジスタ。
Claims (1)
- 【特許請求の範囲】 １ マトリツクス状に配列され、光電変換領域と
して機能するゲート領域およびこのゲート領域上
に設けられ、該ゲート領域とともに画素選択用コ
ンデンサを構成するゲート電極を有し、前記ゲー
ト領域に蓄積された光電荷に応じた画素情報を前
記ゲート電極への印加電圧を制御することにより
選択的に読み出す第１の静電誘導トランジスタ
と、この第１の静電誘導トランジスタの前記ゲー
ト領域に接続されたソース領域を有し、前記ゲー
ト領域に蓄積された光電荷を選択的に所定の状態
にリセツトする第２の静電誘導トランジスタとか
ら成る画素セルと、 行方向の各画素セルについて光電荷の積分時間
が一定となるように前記第２の静電誘導トランジ
スタを制御する制御手段とを具えることを特徴と
する固体撮像装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57217760A JPS59108464A (ja) | 1982-12-14 | 1982-12-14 | 固体撮像装置 |
| US06/555,986 US4587562A (en) | 1982-12-14 | 1983-11-29 | Solid state image pick-up device |
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| US5352920A (en) * | 1988-06-06 | 1994-10-04 | Canon Kabushiki Kaisha | Photoelectric converter with light shielding sections |
| US5338946A (en) * | 1993-01-08 | 1994-08-16 | Eastman Kodak Company | Solid state image sensor with fast reset |
| DE4331392A1 (de) * | 1993-09-15 | 1995-03-16 | Josef Dr Kemmer | Unipolartransistor mit integrierter Rücksetzstruktur |
| JP4109858B2 (ja) * | 2001-11-13 | 2008-07-02 | 株式会社東芝 | 固体撮像装置 |
| JP5101972B2 (ja) * | 2007-10-02 | 2012-12-19 | オリンパス株式会社 | 固体撮像装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5132223A (ja) * | 1974-09-13 | 1976-03-18 | Hitachi Ltd | |
| JPS55120182A (en) * | 1979-03-08 | 1980-09-16 | Nippon Hoso Kyokai <Nhk> | Photoelectric converter |
| JPS55124259A (en) * | 1979-03-19 | 1980-09-25 | Semiconductor Res Found | Semiconductor device |
Family Cites Families (5)
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|---|---|---|---|---|
| US3721839A (en) * | 1971-03-24 | 1973-03-20 | Philips Corp | Solid state imaging device with fet sensor |
| JPS5515229A (en) | 1978-07-18 | 1980-02-02 | Semiconductor Res Found | Semiconductor photograph device |
| JPS58105672A (ja) * | 1981-12-17 | 1983-06-23 | Fuji Photo Film Co Ltd | 半導体撮像装置 |
| JPS59148473A (ja) * | 1983-02-14 | 1984-08-25 | Junichi Nishizawa | ２次元固体撮像装置の読出し方法 |
| JPS59153381A (ja) * | 1983-02-22 | 1984-09-01 | Junichi Nishizawa | ２次元固体撮像装置 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5132223A (ja) * | 1974-09-13 | 1976-03-18 | Hitachi Ltd | |
| JPS55120182A (en) * | 1979-03-08 | 1980-09-16 | Nippon Hoso Kyokai <Nhk> | Photoelectric converter |
| JPS55124259A (en) * | 1979-03-19 | 1980-09-25 | Semiconductor Res Found | Semiconductor device |
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