JPH0543191B2

JPH0543191B2 -

Info

Publication number: JPH0543191B2
Application number: JP59169255A
Authority: JP
Inventors: Masaharu Imai
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1984-08-15
Filing date: 1984-08-15
Publication date: 1993-06-30
Also published as: DE3529025A1; US4586084A; JPS6147662A; DE3529025C2

Description

【発明の詳細な説明】（技術分野）本発明は、光電変換作用、増幅作用およびスイ
ツチング作用を併せ持つ静電誘導トランジスタを
撮像素子として用いる固体撮像装置に関するもの
である。

（従来技術）静電誘導トランジスタ（Static induction
Transistor；以下SITと略称する）を撮像素子と
して用いる固体撮像装置は、従来種々提案されて
おり、例えばSITとして零ゲートバイアス下でオ
フ状態にあるノーマリオフ形のものを用いるもの
がある。このノーマリオフ形のSITを用いる固体
撮像装置においては、電荷注入域で信号を読出す
ため、振幅の大きなスパイク状信号が得られると
いう特長を有するが、他方では読出し時のSITゲ
ート電位の実行的使用範囲が、SITがオン状態に
なり始める正のピンチオフ電圧から、ゲートから
ソースへの電荷注入が起こるゲート電圧までと狭
いため、扱える入射光量範囲が狭く、したがつて
飽和露光量が小さいという問題がある。

このような問題を解決するものとして、SITと
して零ゲートバイアス下でオン状態にあるノーマ
リオン形のものを用いる固体撮像装置が開発され
ている。第２図Ａは本願人が既に開発したノーマ
リオン形のSITを用いる一例の固体撮像装置の一
画素を構成するSITの断面構造を示し、第２図Ｂ
は全体の回路構成を示すものである。

第２図Ａに示すSIT１はドレインとなるn⁺また
はｎ形基板２上にチヤネルを形成するn^-エピタ
キシヤル層３を成長させ、このエピタキシヤル層
３の表面に熱拡散法等によりn⁺ソース領域４、
p⁺ゲート領域５を形成すると共に、ソース領域
４にはソース電極６を接合して設け、ゲート領域
５にはSiO₂等の絶縁膜７を介してゲート電極８
を被着してゲート領域５上にゲートキヤパシタ９
を形成したものである。このSIT１を、埋込絶縁
物等より成る分離領域10により隣接する画素と分
離して同一基板上にマトリツクス状に形成する。

第２図Ｂにおいて、マトリツクス状に形成され
た各画素を構成するSIT１−１１〜１−mnのド
レイン（基板）にはビデオ電圧V_Dを印加し、Ｘ
方向に配列された各行のSIT郡１−１１〜１−１
ｎ；…；１−ｍ１〜１−mnのゲート電極には各
行ライン１１−１，…１１−ｍを接続して垂直操
作回路１２により行選択信号φ_G1，…，φ_Gnを印加
する。また、Ｙ方向に配列された各列のSIT郡１
−１１〜１−ｍ１；…；１−１ｎ〜１mnのソー
ス電極には各列ライン１３−１，…，１３−ｎを
接続し、これらの列ラインの一端を各列選択トラ
ンジスタ１４−１，…，１４−ｎ、共通のビデオ
ライン１５および負荷抵抗１６を経て接地して、
各列選択トランジスタ１４−１，…，１４−ｎの
ゲートに水平走査回路１７から列選択信号φ_s1，
…，φ_soを印加し、各列ライン１３−１，…，１
３−ｎの他端を各リセツトトランジスタ１８−
１，…，１８−ｎを経て接地して、これら各リセ
ツトトランジスタ１８−１〜１８−ｎのゲートに
リセツト信号φ_Rを印加する。

第２図Ｃは行ライン１１−１〜１１−ｍ、列選
択トランジスタ１４−１〜１４−ｎおよびリセツ
トトランジスタ１８−１〜１８−ｎに印加する各
信号の波形を示すものである。第２図Ｃから明ら
かなように、この固体撮像装置においては、行ラ
イン１１−１〜１１−ｍを順次選択すると共に、
各行ラインの選択下において列ライン１３−１〜
１３−ｎを順次選択して画素信号を読出し、各行
ラインにおいて信号読出し期間t_Hが完了してから
次の行ラインの選択に移る水平ブランキング期間
t_BLにその行ラインの全ての画素を同時にリセツ
トするものであるが、各画素がノーマリオン形の
SITで構成されているため、そのゲートに印加す
る行選択信号φ_G1〜φ_Gnは３値レベルとして負のピ
ンチオフ電圧での読出しを行なうようにしてい
る。

第２図Ｃにおいて、水平ブランキング期間t_BL
には、リセツトトランジスタ１８−１〜１８−ｎ
に印加するリセツト信号φ_Rによつて、全ての画
素のソースに接続された列ライン１３−１〜１３
−ｎの電位が強制的に零電位に設定されると同時
に、ある行ライン例えば行ライン１１−１に印加
される行選択信号φ_G1が最大の増幅値V〓_Rとなる
ために、行ライン１１−１に接続された全ての画
素１−１１〜１−１ｎのフローテイングゲート、
すなわちゲート領域とゲートキヤパシタとの間
は、零電位となつた列ライン１３−１〜１３−ｎ
に接続されたソースに対して順方向にバイアスさ
れ、これによりそれまで光入射によつてゲート領
域に蓄積されていた光電荷（正孔）はソース領域
にはき出され、最終的にソースに対するフローテ
イングゲートの電位はゲート−ソース間のビルト
イン電圧V_biに落着く。これが、１ライン画素の
ゲート電位のリセツトすなわち光蓄積電荷のリセ
ツト動作である。

各行ラインにおいて、電圧V〓_Rの印加が切れる
と、同時にそのラインの画素のゲート電位は、容
量結合によつてビルトイン電圧V_biに対しほぼ−
V〓_Rだけ、より詳しくはゲートキヤパシタ９の容
量をC_G、フローテイングゲートのソースおよび
チヤネル部に対する寄生接合容量をC_Jとすると、 −C_G／C_J＋C_G・V〓_R だけ逆バイアスされるから、 V_bi−C_G／C_J＋C_G・V〓_R となる。

信号読出し時には、選択された行ラインに電圧
V〓_Gが印加されるから、これによりそのラインの
画素のフローテイングゲートの電位は、やはり同
じ容量結合によつてほぼV〓_Gだけ上昇するが、そ
のゲート領域にはこのラインの前のゲートリセツ
ト時以来入射光によつてエピタキシヤル層内に発
生した電子−正孔対のうちの正孔が著積されつづ
けるから、その電荷の読出し時までの積分値を
Q_pとすれば、その光蓄積電荷によりゲート電位
の上昇分は、Q_p／C_G（≡ΔV_Gp）となる。したが
つて、読出し時のゲート電位は、ほぼ（V_bi−
V〓_R）＋V〓_G＋Q_p／C_Gとなる。ここで各画素のピン
チオフ電圧V_GOを（V_bi−V〓_R＋V〓_G）となるよう
に設定すれば、信号読出し時においてゲート電位
V_Gのピンチオフ電圧V_GOを越える分は光電荷流入
によるゲート電位上昇分のみとなり、相対入射光
量ｐに対する相対出力V_putおよびゲート電位V_Gに
対する信号電流I_Dはそれぞれ第３図ＡおよびＢに
示すようになる。

しかし、上述した固体撮像装置においては、ゲ
ート電位リセツト後画素信号読出し時までの光電
荷の蓄積期間内において、強い入射孔によりその
光電荷蓄積によるゲート電位上昇分ΔV_Gpが、
ΔV_Gp＞V〓_Gとなると、そのフローテイングゲート
の電位V_Gが、 V_G＝V_bi−V〓_R＋ΔV_Gp＞V_GO となり、その画素が非選択時であるにも拘らずゲ
ート電位V_Gがピンチオフ電圧V_GOを越えてSITが
オン状態となる。このため、この画素の列ライン
が選択されたときに、その非選択画素の電流が実
際に選択された画素の信号電流に重畳され、これ
が負荷抵抗１６を経て画素信号として読出される
ために、正常な撮像ができなくなる不都合があ
る。

このような不都合を解決する対策として、ピン
チオフ電圧V_GOを一定のまま行選択信号の電圧
V〓_RおよびV〓_Gを大きくすることにより、上記の
不都合が発生する光電荷の積分値（ΔV_Gp）を大
きくすることが考えられるが、これは飽和露光量
を変えることを意味するため、撮像装置設計上の
自由度を狭めることになると共に、またこのよう
にしてもより強い入射光があると同様な不都合が
生じるため根本的な解決策とはならない。

以上のように、ノーマリオン形のSITを用いる
固体撮像装置においては、ノーマリオフ形のもの
に比べ読出し時のSITゲート電位の実効的使用範
囲を広くでき、したがつて扱える入射光量範囲を
広く、すなわち飽和露光量を大きくできるが、他
方ではピンチオフ電圧V_GOが負であるために、入
射光が強い場合においてゲート電位V_Gがピンチ
オフ電圧V_GOを越えて上昇することにより、ゲー
ト非選択時にも拘らず信号電流が流れるいわゆる
半選択信号現象が起る。

（発明の目的）本発明の目的は、特に上述したノーマリオン形
のSITを用いる場合の半選択信号現象の発生を有
効に防止でき、しかも容易に高密度化し得るよう
適切に構成した固体撮像装置を提供しようとする
ものである。

（発明の概要）本発明の固体撮像装置は、複数の行ラインおよ
び複数の列ライン間にマトリツクス状に配列され
る各画素を、撮像素子としてのSITと、このSIT
のゲートに接続したソース−ドレイン通路を有
し、画素間分離用溝領域に沿つて形成した縦形の
制御トランジスタとをもつて構成し、この制御ト
ランジスタを選択的に導通させることにより、非
選択画素のSITのピンチオフ電圧を越える分の光
蓄積電荷をその制御トランジスタのソース−ドレ
イン通路を経て放出させるよう構成したことを特
徴とするものである。

ここで、制御トランジスタは横形に構成しても
半選択信号現象の発生を有効に防止することがで
きるが、横形に構成すると画素面積に対する撮像
領域の比率（いわゆる開孔率）が悪くなつて、高
密度化を計る上で大きなマイナス要因となつてし
まう。

（実施例）第１図Ａ〜Ｇは本発明の第１実施例を示すもの
で、第１図Ａは全体の回路構成を表わす。画素２
１−１１〜２１−mnは同一基板にマトリツクス
状に形成し、その各々の画素は撮像素子としての
ｎチヤネル・ノーマリオン形のSIT２２と、その
フローテイングゲート２３に設けたゲートキヤパ
シタ２４と、フローテイングゲート２３に接続し
たソース−ドレイン通路を有するｐチヤネル・エ
ンハンスメント形の制御トラジスタ２５とをもつ
て構成する。各画素を構成するSITのドレイン
（基板）にはビデオ電圧V_Dを印加し、Ｘ方向に配
列された各行の画素群２１−１１〜２１−１ｎ；
…；２１−ｍ１〜２１−mnのSITのゲートキヤ
パシタには各行ライン２６−１，…，２６−ｍを
接続して垂直走査回路２７より行選択信号φ_G1，
…，φ_Gnを印加する。また、Ｙ方向に配列された
各列の画素群２１−１１〜２１−ｍ１；…；２１
−１ｎ〜２１−mnのSITのソースには各列ライ
ン２８−１，…，２８−ｎを接続し、これらの列
ラインを各列選択トランジスタ２９−１，…，２
９−ｎ、共通のビデオライン３０および負荷抵抗
３１を経て接地して、各列選択トランジスタ２９
−１，…，２９−ｎのゲートに水平走査回路３２
から列選択信号φ_s1，…，φ_soを印加する。さら
に、各画素を構成する制御トランジスタ２５のゲ
ートおよびドレインには、それぞれ制御ゲートラ
イン３３およびオーバーフロードレインライン３
４を接続して制御ゲート信号φ_cおよび制御ドレイ
ン電圧V_cを印加する。

第１図Ｂは一画素の構成を示す図であり、第１
図Ｃはその−′線断面図である。基板４０は
SITのドレインを構成するもので、ｎまたはn⁺形
半導体を用い、この基板４０上にn^-またはｎ形
エピタキシヤル層４１を成長させた後、反応性イ
オンエツチング法（RIE法）等によつて画素を四
方から取り囲むようにエピタキシヤル層４１を堀
り込んで画素の分離領域となるＵ字状またはＶ字
状の溝４２を形成する。この溝４２の深さは、第
１図Ｃのように底が基板４０に達しない程度で
も、また底が基板４０に若干食い込む程度でもど
ちらでもよい。次に溝４２以外の領域にマスク層
（レジストまたは酸化膜等のイオン注入に対して
マスク効果を有するもの）を残したまま、基板４
０に垂直方向からp⁺形イオン（代表的にはボロ
ンイオン）を注入し、これによつて溝４２の底部
に制御トランジスタのドレインとして作用させる
ためのp⁺拡散層４３を形成する。その後、参加
によつて溝４２の内壁を酸化膜４４で覆い、次い
で減圧CVD法等により不純物をドーブした多結
晶シリコン４５で溝４２の内部を埋め尽して制御
トランジスタの制御ゲート電極を形成する。以
後、通常の製造工程に従つて各画素領域にSITを
形成する。

第１図ＢおよびＣにおいて、SITのゲートおよ
びソースはそれぞれエピタキシヤル層４１の表面
に形成したp⁺拡散層４６およびn⁺拡散層４７を
もつて構成し、n⁺拡散層４７は例えば多結晶シ
リコンより成る配線層４８を経て対応する列ライ
ン２８−ｉに接続し、p⁺拡散層４６上にはゲー
ト酸化膜を介して行ラインを形成する例えば多結
晶シリコンより成る行ライン電極４９−ｉを被着
して、行ライン電極がp⁺拡散層４６と対向する
部分にゲートキヤパシタを形成する。なお、p⁺
拡散層４６は溝４２の近傍まで延在して形成して
制御トランジスタのソースとしても作用させ、こ
れにより画素の分離領域に沿つてp⁺拡散層４６
をソース、p⁺拡散層４３をドレインとするMOS
ゲート構造の縦形の制御トランジスタを形成す
る。

溝４２内に設けた制御トランジスタの制御ゲー
ト電極４５の取出し端子は、例えば溝４２を画素
アレイ部の外側まで延在して形成し、この外側の
部分において第１図Ｄに示すように、同様にp⁺
拡散層４３、酸化膜４４および制御ゲート電極４
５を形成した後、溝上の酸化膜５０にコンタクト
用の穴５１を形成し、この穴５１を通して制御ゲ
ート電極４５に接触させて取出し端子としての例
えばアルミニウムより成るゲート端子５２を設け
て制御ゲート信号φ_cを印加するようにする。

また、溝４２の底部に形成したp⁺拡散層４３、
すなわち制御トランジスタのオーバーフロードレ
インライン３４は、例えば第１図Ｅに平面図を、
第１図Ｆにその−′線断面図を示すように、
画素アレイ部の外側までそれぞれ延在させた溝４
２の終端部を連結するように、その終端部に沿つ
てその幅W₁よりも３〜５倍の幅W₂の溝５３を形
成して、この溝５３の部分に設ける。この取出し
端子の形成にあたつては、先ず溝５３の部分に上
述した溝４２における製造工程によつてp⁺拡散
層４３、酸化膜４４および制御ゲート電極４５を
形成する。ここで、制御ゲート電極４５を形成す
るために多結晶シリコンを減圧CVD法等により
堆積する際、堆積する電極層の厚みは幅W₁の溝
４２が埋め尽される程度（W₁／２以上）であるから、溝４２よりも幅の広い溝５８の部分において
は、溝５３が多結晶シリコンで埋め尽されずその
両側の段差部に断面三角形状に堆積する。次に、
熱酸化を行なつて溝５３の部分において堆積した
多結晶シリコンの周囲を酸化膜５４で覆つた後、
底部中央の酸化膜５４にコンタクト用の穴５５を
溝５３に沿つて形成する。その後、残つたＶ字形
の溝の部分に減圧CVD法等により再び多結晶シ
リコンを堆積してこれをコンタクト用の穴５５を
通してp⁺拡散層４３に接触させてドレイン電極
５６を形成すると共に、デバイス表面の平坦化を
行なう。次に、このドレイン電極５６上に金属配
線より成るオーバーフロードレインライン３４を
電気的に接続することにより、最終的にp⁺拡散
層４３の取出し端子を形成して制御ドレイン電圧
V_cを印加するようにする。

以下、本実施例の動作を第１図Ｇに示す信号波
形図を参照しながら説明する。本実施例において
も、上述したと同様、行ライン２６−１〜２６−
ｍを順次選択すると共に、各行ラインの選択下に
おいて列ライン２８−１〜２８−ｎを順次選択す
るXYアドレス方式により画素信号を順次読出
し、各行ラインにおいて信号読出し期間t_Hが完了
してから次の行ラインの選択に移る水平ブランキ
ング期間t_BLにその行ラインの全ての画素を同時
にリセツトするものであるが、特に画素２１−２
２に注目し、そのフローテインゲートの電位V_G
（２、２）の変化を第１図Ｇに示してその動作を
説明する。なお、第１図Ｇに示す画素２１−２２
のフローテイングゲートの電位V_G（２、２）にお
いて、破線は撮像中光入射が無い場合の電位を表
わす。

タイミングt₁において、行ライン２６−２に印
加される行選択信号φ_G2が電圧V〓_Gになると、こ
の行ラインに接続された各SITのフローテイング
ゲートの電位はほぼV〓_G、より詳しくはゲートキ
ヤパシタ２４の容量をC_G、p⁺拡散層４６の寄生
拡散容量をC_Jとすると、 C_G／C_J＋C_G・V〓_G だけ上昇する。

タイミングt₂において、列選択信号φ_s2が高レ
ベルとなつて列ライン２８−２すなわち画素２１
−２２が選択されると、そのときの画素２１−２
２のゲート電位V_G（２、２）に依存した信号電流
が列ライン２８−２、列選択トランジスタ２９−
２およびビデオライン３０を経て負荷抵抗３１に
流れ、その負荷抵抗３１の電圧降下から出力信号
電圧V_putとして読出される。この信号読出しにお
いては、通常フローテイングゲートに蓄積されて
いる光電荷がそのまま保持されるから、非破壊読
出しとなる。

次に、最終列ライン２８−ｎの選択が終了し、
行ライン２６−２に接続された全ての画素２１−
２１〜２１−２ｎの信号読出しが完了したタイミ
ングt₃、すなわち水平ブランキング期間t_BLの開始
において、制御ゲートライン８３に印加する制御
ゲート信号φ_cを制御トランジスタ２５が導通（オ
ン）する電圧−V〓_cとする。このとき、制御ゲー
ト電極４５の部分での表面電位φ_sはφ_s（０）→φ_s
（−V〓_c）と変化し、ゲート電位V_G（２、２）は電
位φ_s（−V〓_c）に強制的にクランプされ、これに
よりゲート電位がリセツトされて読出し以後の光
入射によつてゲートに蓄積された光電荷Q_pがは
き出される。ここで、制御ゲート信号φ_cの電圧−
V〓_cは、これが印加されたときに制御ゲート電極
４５の膨分での表面電位φ_s（−V〓_c）がSITのピン
チオフ電圧V_GOにほぼ等しく、かつ制御ドレイン
電圧V_cに対してφ_s（−V〓_c）＞V_cとなるように設定
する。

タイミングt₄、すなわち水平プランキング期間
t_BLの終了時点において、行選択信号φ_G2を低レベ
ルにすると共に、制御ゲート信号φ_cを零ボルトと
する。このようにすると、ゲート電位V_G（２、
２）はV_G（２、２）＝φ_s（−V〓_c）−V〓_Gに下がり、
以後は次回の読出しまでの撮像期間中に入射光量
に応じた光電荷の積分が行なわれて例えばQ_p／
c_G（≡ΔV_Gp）だけ上昇する。

本実施例において、制御ゲート信号φ_cは選択さ
れた行ラインに接続された画素の制御ゲート電極
のみに印加されるのではなく、他の非選択状態に
ある全ての画素の制御ゲートにも印加される。し
たがつて、制御ゲート信号φ_cが電圧−V〓_cとなる
と、非選択画素の制御ゲート電極での表面電位
も、選択画素と同様にφ_s（−V〓_c）、すなわち、
SITのピンチオフ電圧V_G0とほぼ等しくなるから、
一部の非選択画素において光電荷の蓄積が著し
く、それによるゲート電位の上昇分ΔV_Gpが、φ_s
（−V〓_G）−V〓_G＋ΔV_Gp＞φ_s（−V〓_c）、すなわち
ΔV_Gp＞V〓_Gとなつても、電位φ_s（−V〓_c）すなわち
SITのピンチオフ電圧V_G0を越えるゲート電位分
に相当する光電荷は制御ゲート電極４５に沿つた
縦方向のチヤネルを通してオーバーフロードレイ
ンライン３４へとはき出される。しかも、この過
剰電荷のオーバーフロー動作は、行ラインが切替
わる毎に全ての非選択面画素に対して行なわれる
から、強い入射光があつてもそれによつてフロー
テイングゲートの電位がピンチオフ電圧V_G0を越
えることはなく、したがつて半選択信号現象の発
生を有効に防止することができる。また、このこ
とは等価的にブルーミング制御を行なつていると
見ることもできる。さらに、各画素のリセツト
を、制御ゲート信号φ_cによりSITのフローテイン
グゲートの電位をφ_s（−V〓_c）にクランプするこ
とによつて行なうようにしたから、リセツト時の
残留光電荷を完全に無くすことができる。したが
つて、SITのゲート−ソース間のpn接合を順方向
にバイアスしてリセツトする場合に数％見られる
残像現象も、本実施例によれば完全に抑制するこ
とができる。

上述した第１実施例においては、各行ラインに
印加する行選択信号を２値信号として、水平ブラ
ンキング期間t_BLにおいても読出し期間における
電圧V〓_Gを印加するようにしたが、本発明の第２
実施例においては、第４図Ａに示すように、行選
択信号を３値信号として、水平ブランキング期間
t_BLにおいては読出し期間t_Hにおける電圧V〓_Gより
も低い電圧V〓_GRを印加する。以下、この第２実施
例の動作を、第１図Ａに示す画素２１−２２の
SITのフローテイングゲートの電位V_G（２、２）
の変化に従つて説明する。

タイミングt₈おいて、制御トランジスタがオン
となり、ゲート電位V_G（２、２）は制御ゲート信
号φ_cによつてφ_s（−V〓_c）にクランプされ、これ
によりゲート電位がリセツトされる。次にタイミ
ングt₄において、行選択信号φ_G2が低レベルとな
つて、その振幅がV〓_GR低下するのに伴ない、ゲー
ト電位V_G（２、２）もV〓_GR低下してφ_s（−V〓_c）−
V〓_GRとなる。その後、撮像期間が終了し、次に行
ライン２６−２が選択されたタイミングt₁におい
て、行選択信号φ_G2が読出し電圧V〓_Gになるのに
伴つて、ゲート電位V_G（２、２）もV〓_Gだけ上昇
し、φ_s（−V〓_c）−V〓_GR＋V〓_Gとなる。ここで、φ_s
（−V〓_c）は第１実施例と同様にSITのピンチオフ
電圧V_G0とほぼ等しくとり、 φ_s（−V〓_c）＋（V〓_G−V〓_GR）＝V_G0＋（V〓_G−V〓_GR） ≡V_G1＞V_G0 とする。次に、タイミングt₂において、列選択信
号φ_s2が高レベルとなることにより、そのときの
ゲート電位V_G（２、２）に依存した出力信号電圧
V_putが得られる。この場合撮像期間内に入射光が
全く無くても読出し時のゲート電位が第４図Ｃに
示すようにピンチオフ電圧V_G0を越えてV_G1とな
るため信号出力電流I_D（V_G1）が流れる。そこで、
本実施例では、このオフセツト電圧を入射光の無
いダミー画素の出力電圧を用いる等して信号出力
電圧から差し引いて、実際の画素信号を得る。

このようにすれば、第３図Ａにおけるような低
入射光量域における非線形な光電変換特性を、第
４図Ｂに示すように線形に大幅に改善することが
でき、入射光量に正確に対応した画像信号を得る
ことができる。

第５図ＡおよびＢは本発明の第３実施例を示す
もので、第５図Ａは全体の回路構成を、第５図Ｂ
はその動作を説明するための信号波形を表わし、
第１実施例において説明したものと同一のものに
は同一の符号を付してその説明を省略する。本実
施例では、各列の画素群２１−１１〜２１−ｍ
１；…；２１−１ｎ〜２１−mnの制御トランジ
スタ２５の制御ゲート電極を、各第２の列ライン
６１−１，…，６１−ｎに接続して、これらの第
２の列ラインにリセツト用水平走査回路６２から
制御ゲート信号φ_c1，…，φ_coを印加する。これら
制御ゲート信号φ_c1〜φ_coによる第２の列ラインの
選択は、水平走査回路３２による対応する列ライ
ンの選択に対して、任意の列ライン周期分、本実
施例では１周期分遅らせる。

以下、本実施例の動作を、上述したと同様に、
画素２１−２２のSITのフローテイングゲートの
電位V_G（２、２）の変化に従つて説明する。本実
施例においては、制御ゲート信号φ_c1〜φ_coのパル
スのタイミングが列毎に異なる点を除けば、基本
動作は第１実施例と同じである。すなわち、画素
２１−２２のゲート電位V_G（２、２）は、タイミ
ングt₁でV〓_Gに上昇し、タイミングt₂で画素２１
−２２の信号読見出しが行なわれる。次に、タイ
ミングt₃で画素２１−２２の制御トランジスタの
制御ゲート電極に振幅−V〓_cの制御ゲート信号φ_c2
が印加されることによつて、制御トランジスタが
導通して制御ゲート電極における表面電位がφ_s
（−V〓_c）となり、それに伴いSITのフローテイン
グゲートの電位V_G（２、２）がφ_s（−V〓_c）クラン
プされ、これによりゲート電位がリセツトされ
る。制御ゲート信号φ_c2が零ボルトになると、入
射光による光電荷の蓄積が行なわれるが、タイミ
ングt₄において、行選択信号φ_G2が低レベルとな
つてその振幅がV〓_G低下するのに伴ない、ゲート
電位V_G（２、２）もV〓_G低下し、以後次の読出し
期間まで光電荷の蓄積が行なわれる。

本実施例によれば、第１実施例と同様の効果が
得られる他、読出しタイミングの異なる各列ライ
ンの画素に対して、リセツトタイミングを各列毎
に読出しタイミングと平行移動して遅らせるよう
にしたから、第１実施例でみられた行ラインに沿
つた列の異なる画素間においてリセツトタイミン
グは同時でありながら、読出しタイミングがそれ
ぞれ異なることに基く入射光の光電荷積分時間の
違いを完全に是正することができ、入射光に応じ
たより正確な画像信号を得ることができる。

第６図は本発明の第４実施例を説明するための
信号波形図である。本実施例では、第１図Ａに示
した回路構成において、撮像時間を通常の全画素
読出し周期よりも短縮させて、いわゆる電子的シ
ヤツタ機能を持たせたものである。以下、本実施
例の動作を第１図Ａを参照しながら説明する。

本実施例では、最終列ラインの選択終了後、水
平ブランキング期間t_BLが開始するタイミングt₁に
おいて、行選択信号φ_G1として行ライン２６−１
に、パルス幅がt_BLに等しく、振幅がV〓_Gのリセツ
トパルスを印加すると共に、同じt_BL期間に全て
の画素の制御トランジスタの制御ゲート電極にこ
れがオンとなる電圧−V〓_Cの制御ゲート信号φ_Cを
印加して、行ライン２６−１に接続された画素の
リセツトを行なう。したがつて、期間T₁が行ラ
イン２６−１のリセツト周期となり、同様に期間
T₂が行ライン２６−２のリセツト周期となる。
この行ライン２６−１に接続された画素のリセツ
ト期間t_BLには、それ以外の行ライン接続された
全ての画素に対して、そのフローテイングゲート
の電位がφ_S（−V〓_C）を越える分の光電荷のオー
バーフロー動作が行なわれ、同様に行ライン２６
−２におけるリセツト期間t_BLにも他の行ライン
についての光電荷のオーバーフロー動作が行なわ
れて、半選択信号現象の発生が防止される。

行ライン２６−１に接続された画素は、タイミ
ングt₂でリセツト動作が解除され、その後タイミ
ングt₃において行選択信号φ_G1がV〓_Gとなる信号読
出し期間T₃の開始までの期間T₁₁において入射光
による光電荷の積分動作が行なわれ、同様に行ラ
イン２６−２に接続された画素は、タイミングt₄
でリセツト動作が解除され、その後タイミングt₅
において行選択信号φ_G2がV〓_Gとなる信号読見出
し期間T₄の開始までの期間T₂₂において入射光に
より光電荷の積分動作が行なわれる。このよう
に、各行ラインにおいて、積分時間すなわち撮像
時間がそれぞれ等しく（T₁₁＝T₂₂）、かつそれが
行ライン選択周期の任意の整数倍となるように、
垂直走査回路２７を制御して、各行ラインの信号
読出し期間T₃，T₄内において、順次の画素の読
出しを行なう。なお、本実施例においてはある行
ラインの信号読見出し期間、例えば期間T₃内に
おける水平ブランキング期間t_BLに、他の行ライ
ンにおいて期間T₁におけると同様の画素のリセ
ツト動作が行なわれることになる。

本実施例によれば、行ラインの選択周期単位
で、撮像時間を任意に設定でき電子的シヤツタ機
能を有するから、第１実施例の効果に加え、特に
動きの速い被写体の場合にも画面ぶれのない良好
な画像信号を得ることができる。なお、本実施例
において、厳密には１ラインの先端の画素、と最
後の画素、例えば画素２１−１１と画素２１−１
ｎとでは撮像時間に差が生じることになるが、例
えばシヤツタ速度（T₁₁＝T₂₂）を約1/1000sec＝
1000msecとすると、標準テレビ信号の水平走査
時間が約52μsecであるから、その撮像時間の差
は、52×10^-6／10^-3≒５％となり、それ程問題に
ならないし、また必要に応じて処理回路で補正す
ることもできる。

また、リセツト周期T₁，T₂における各行選択
信号のパルス幅t_BLのリセツトパルスの振幅を、
第６図のφ_G2に破線で示すようにV〓_GRとして、第
４図Ａ〜Ｃにおいて説明したように、V〓_G−V〓_GR
＝V_G1−V_G0とすると共に、読出し時のゲート電
位をV_G0からV_G1とするのに基くオフセツト電圧
を差し引くことにより、第４図Ａ〜Ｃにおいて説
明した第２実施例と同様の効果を得ることができ
る。

第７図ＡおよびＢは本発明の第５実施例を示す
もので、第７図Ａは全体の回路構成を、第７図Ｂ
はその動作を説明するための信号波形図を表わ
し、第１実施例において説明したものと同一作用
を成すものには同一の符号を付してその説明を省
略する。本実施例では、各行の画素群２１−１１
〜２１−１ｎ；…；２１−ｍ１〜２１−mnの制
御トランジスタ２５の制御ゲート電極を、各第２
の行ライン７１−１，…，７１−ｍに接続して、
これらの第２の行ラインのリセツト用垂直走査回
路７２から制御ゲート信号φ_C1，…，φ_Cnを印加す
る。各制御ゲート信号φ_C1〜φ_Cnは、−V〓_C1，V〓_C2
（通常、V〓_C2＞０）および−V〓_C3の電圧の３値信
号とし、垂直走査回路２７によるある行ラインの
選択に先立つて対応する第２の行ラインへの制御
ゲート信号を電圧V〓_C2に、その後選択された行ラ
インの最終列の画素の読出しが終了した時点か
ら、次の行ラインが選択される直前までの期間は
電圧−V〓_C3に、その他の期間は電圧−V〓_C1とす
る。

以下、本実施例の動作を、上述したと同様に、
画素２１−２２のSITのフローテイングゲートの
電位V_G（２、２）の変化に従つて説明する。タイ
ミングt₁において、制御ゲート信号φ_C2は電圧−
V〓_C1からV〓_C2となり、その直後のタイミングt₂に
おいて行選択信号φ_G2が電圧V〓_Gとなることによ
り、ゲート電位V_G（２、２）は撮像期間中の入射
光によるゲート電位上昇分ΔV_Gpに行選択信号φ_C2
の電圧V〓_Gが上にのせられ、次にタイミングt₃に
おいて列選択信号φ_S2が高レベルとなることによ
り画素２１−２２の信号読出しが行なわれる。こ
こで、制御ゲート信号φ_C2を電圧V〓_C2とするタイ
ミングt₁を、行選択信号φ_G2が電圧V〓_Gとなるタイ
ミングt₂よりも速くしているのは、タイミングt₂
で行ライン２６−２に接続されている画素２１−
２１〜２１−２ｎのSITのゲート電位が上昇した
際、それまでゲート領域に蓄積されてきた光電荷
が制御トランジスタの縦方向のチヤンネル部を通
して制御ドレイン電圧V_Cへと流れ去るのを防止
するためである。

次に、行ライン２６−２の最終画素２１−２ｎ
の読出しが終了したタイミングt₄おいて、制御ゲ
ート信号φ_C2が電圧−V〓_C3となる。ここで、電圧
−V〓_C3は、制御トランジスタがオンする電圧で、
かつこの電圧の印加による制御トランジスタの制
御ゲート電極における表面電位φ_S（−V〓_C3）が、
φ_S（−V〓_C3）＜V_Cとなるように設定する。したが
つて、タイミングt₄において、行ライン２６−２
に接続されている画素２１−２１〜２１−２ｎの
SITのゲート電位はφ_S（−V〓_C3）ではなく制御ド
レイン電圧V_Cにクランプされ、これによりゲー
ト電位がリセツトされる。

その後、タイミングt₅において、行選択信号
φ_G2が低レベルになるのに伴い、SITのゲート電
位はV〓_Gだけ低下して（V_C−V〓_G）になると共に、
その直後のタイミングt₆から次に行ライン２６−
２が選択される直前まで制御ゲート信号φ_C2は電
圧−V〓_C1に保持される。ここで、電圧−V〓_C1はそ
の印加による制御トランジスタの制御ゲート電極
における表面電位φ_S（−V〓_C1）がSITのピンチオ
フ電圧V_G0となるように設定する。

本実施例によれば、第１実施例と同様に半選択
信号の発生を有効に阻止することができる他、画
素のリセツトをSITのゲート電位を制御ドレイン
電圧V_Cにクランプすることにより行なうように
したから、上述した実施例におけるように、制御
トランジスタの制御ゲート電極における表面電位
でリセツトする場合に比べ、制御ゲート電極部に
おける酸化膜厚や界面準位密度等に依存するリセ
ツト電位のばらつきを無くすことができる。ま
た、本実施例においては、制御ドレイン電圧V_C
を、第４図Ａ〜Ｃにおいて、説明した電圧V_G1と
する等の方法により、低入射光量域での非線形な
光電変換特性を容易に線形に改善することができ
ると共に、制御ゲート信号φ_C1，φ_C2を第７図Ｂに
φ′_C1，φ′_C2で示すようにすることにより、リセツ
ト用垂直走査回路７２の回路構成を簡単にでき
る。ただし、制御ゲート信号をφ′_C1，φ′_C2とする
場合には、有効撮像時間が行選択周期分だけ短く
なる。

なお、本発明は上述した実施例にのみ限定され
るものではなく、幾多の変形または変更が可能で
ある。例えば、第一実施例において、制御トラン
ジスタのドレイン電極配線とゲート電極配線は、
それぞれ垂直方向および水平方向に配置している
が、それを取り換えてそれぞれ水平方向および垂
直方向に配置することができる。同じく、第２、
第３の実施例において、垂直方向に配置している
ドレイン電極配線を水平方向配置に変えることも
できる。また、上述した各実施例においては、各
画素をｎチヤネルのSITと、Ｐチヤネルの制御ト
ランジスタとをもつて構成したが、Ｐチヤネルの
SITと、ｎチヤネルの制御トランジスタとをもつ
て構成することもできる。また、画素信号はSIT
のドレインに正電圧を印加し、ソースを負荷抵抗
を経て接地するソースフオロワ読出し方式に限ら
ず、ドレインを接地し、ソースに負荷抵抗を経て
正電圧を印加するドレイン接地読出し方式を採用
することもできる。更に、各画素を構成するSIT
および制御トランジスタは、SITのゲートに制御
トランジスタのソース−ドレイン通路を電気的に
接続すればよいから、これらを異なる基板に、あ
るいは同一基板に分離して形成することもでき
る。

（発明の効果）以上述べたように、本発明によれば、各画素を
撮像素子としてのSITと、そのSITのゲートに接
続したソース−ドレイン通路を有する縦形の制御
トランジスタとをもつて構成したから、強い光入
射時に非選択画素からの電流が選択画素の信号電
流に重畳される、いわゆる半選択信号現象の発生
を有効に防止できると共に容易に高密度化するこ
とができる

【図面の簡単な説明】

第１図Ａ〜Ｇは本発明の第１実施例を示す図、
第２図Ａ〜Ｃは本願人が開発したノーマリオン形
のSITを用いる固体撮像装置を説明するための
図、第３図ＡおよびＢはノーマリオン形のSITの
特性を示す図、第４図Ａ〜Ｃは同じく第２実施例
を示す図、第５図ＡおよびＢは同じく第３実施例
を示す図、第６図は同じく第４実施例を示す図、
第７図ＡおよびＢは同じく第５実施例を示す図で
ある。２１−１１〜２１−mn……画素、２２……
SIT、２３……フローテイングゲート、２４……
ゲートキヤパシタ、２５……制御トランジスタ、
２６−１〜２６−ｍ…行ライン、２７……垂直走
査回路、２８−１〜２８−ｎ……列ライン、２９
−１〜２９−ｎ……列選択トランジスタ、３０…
…ビデオライン、３１……負荷抵抗、３２……水
平走査回路、３３……制御ゲートライン、３４…
…オーバーフロードレインライン、４０……基
板、４１……エピタキシヤル層、４２……溝、４
３……p⁺拡散層、４４……酸化膜、４５……制
御ゲート電極、４６……P⁺拡散層、４７……n⁺
拡散層、４８……配線層、４９……行ライン電
極、５０……酸化膜、５１……コンタクト用穴、
５２……ゲート端子、５３……溝、５４……酸化
膜、５５……コンタクト用穴、５６……ドレイン
電極、６１−１〜６１−ｎ……第２の列ライン、
６２……リセツト用水平走査回路、７１−１〜７
１−ｍ……第２の行ライン、７２……リセツト用
垂直走査回路。

Claims

【特許請求の範囲】１複数の行ラインおよび複数の列ライン間にマ
トリツクス状に配列される各画素を、撮像素子と
しての静電誘導トランジスタと、この静電誘導ト
ランジスタのゲートに接続したソース−ドレイン
通路を有し、画素間分離用溝領域に沿つて形成し
た縦形の制御トランジスタとをもつて構成し、こ
の制御トランジスタを選択的に導通させることに
より、非選択画素の静電誘導トランジスタのピン
チオフ電圧を越える分の光蓄積電荷をその制御ト
ランジスタのソース−ドレイン通路を経て放出さ
せるよう構成したことを特徴とする固体撮像装
置。２前記各画素の制御トランジスタの制御ゲート
電極を共通に接続して、これらの制御トランジス
タを画素信号読出しの水平ブランキング期間に導
通させるよう構成したことを特徴とする特許請求
の範囲第１項記載の固体撮像装置。３前記各画素の制御トランジスタの制御ゲート
電極を列毎に接続して、これらの列毎の制御トラ
ンジスタを前記列ラインの選択に同期して導通さ
せるよう構成したことを特徴とする特許請求の範
囲第１項記載の固体撮像装置。４前記各画素の制御トランジスタの制御ゲート
電極を行毎に接続して、これらの行毎の制御トラ
ンジスタを画素信号読出しの水平ブランキング期
間に同期して導通させるよう構成したことを特徴
とする特許請求の範囲第１項記載の固体撮像装
置。