JPS60219876A - 固体撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、静電誘導トランジスタを用いた固体撮像装置
に関するものである。

（従来技術） 従来の固体撮像装置としては、画素にＭＯＳトランジス
タを用いたＭＯ８Ｏ８形ｌ１ｉｉｔＱ装置が一般的であ
る。このＭＯ８形固体撮像装置の一画素の断面構造を第
１図へに、全体の回路構成を第１図Ｂに示ず。

第１図へに示すＭＯＳ　トランジスタ１は、ｐ形Ｓ１基
板２の表面に熱拡散法等によりｎソース領域３およびｎ
＋ドレイン領域４をそれぞれ形成して、これら領域にそ
れぞれソース電極５およびドレイン電極６を接合して設
けると共に、ソース領域３とドレイン領域４との間の基
板２の表面に酸化膜７を介してゲート電極８を設けて構
成され、基板２とソース領域３との間にフォトダイオー
ドＰＤおよびその奇生容量Ｃ８が形成されるようになっ
ている。

このＭＯＳトランジスタを用いた固体撮像装置において
は、各画素を構成するＭＯＳ　Ｉ〜ランジスタが同一基
板上にマトリックス状に形成され、第１図Ｂに示すよう
に、各行のＭＯＳトランジスタ群１−１１〜１−１ｎ：
　・；　１−　ｎ＋１〜１−　ｉｎのゲート電極が各行
選択線１１−　１．・・・、１１−ｌを介して垂直走査
回路１２に接続され、各行のＭＯＳトランジスタ群１−
１１〜１−　ｍｌ　；　・；　１−１ｎ　〜１−　ｌＲ
ｎのドレイン電極が各列選択線１３−　１．・・・、１
３−ｎ、水平走査回路１４によって順次駆動される各列
選択トランジスタ１５−　１．・・・、１５−ｎ、共通
のビデオライン１６および負荷抵抗１７を経て電源１８
に接続される。なお、全ての画素のＭＯＳ　ｔ−ランジ
スタ　１−１１〜１−ｉｎを形成する基板は接地される
。

かかるＭＯ３形固体躍像装置においては、垂直走査回路
１２により行選択線１１−１〜１ｌ−１ｌｌに高電圧を
印加し、また水平走査回路１４により列選択トランジス
タ１５−１〜１５−ｎを導通させることにより、各画素
において基板−ソース間のフオトダイオードＰ、が電源
１８により逆バイアスされてリセットされ、その後入射
光最に応じてフォトダイオードＰ、の寄生容量Ｃ８に光
電荷が蓄積される。

この蓄積された光電荷は、読み出し周期後、各画素を行
選択線１１−１〜１１−ｍおよび列選択トランジスタ１
５−１〜１５−ｎにより順次選択することによりビデオ
ライン１６および負荷抵抗１７を介して出力端子１９か
ら順次読出される。

しかし、このようなＭＯ８形固体撮像装置においては、
以下に説明するような欠点がある。すなわら、列選択線
１３−　１〜１３−ｎあるいはビデオライン１６は一般
に寄生容ｆｆ１ｃＢを持つため、フォトダイオードＰ、
の奇生容量Ｃ８に光電荷Ｑが蓄積されたときのフォトダ
イオードＰＤでの電位変化■ｓが、 ｖ３　＝Ｑ／Ｃ３・（１） であるのに対し、その光電荷Ｑが読み出されたときの負
荷抵抗１７での電位変化ｖＢは、ＶＢ　＝Ｑ／　（ＣＢ
　＋Ｃｓ　）　−（２）となり、結果的に上記（１）、
（２）式からとなる。ここで、フォトダイオードＰ　の
寄生容ｆｆ１ｃ３は通常ｏ、ｉｐ　Ｆ以下であるのに対
し、接続線等の寄生容量ＣＢは２０〜３０ｐ　ｌ”と大
きく、このため上記〈３）式より読み出し時の電位変化
ｖＢは蓄積時のフォトダイオードＰＤの電位変化ＶＢの
１／　１００以下となる。すなわち、ＭＯ８形固体ｆｉ
ｌｌ（ｇｌＢ置では、読み出される信号が蓄積された信
号よりも極めて小さくなってしまい、これがためＳ／Ｎ
比が小さくなり、結果どして光感度が低くなってしまう
。

上述したＭＯ８形固体撮像装置における欠点を除去する
ものとして、各画素に静電誘導トランジスタ（３ｔａｔ
ｉｃ　Ｉ　ｎｄｕｃｔｉｏｎ　Ｔ　ｒａｎｓｉｓｔｏｒ
　：以下その頭文字をとってＳＩＴと略記する。）を用
いた固体撮像装置が、例えば特開昭５８−１０５６７２
号公報において提案された。第２図ＡにかかるＳＩＴ形
固体品像装置の画素を構成するＳＩＴの断面構造を示し
、第２図ＢにそのＳＩＴを用いたＳＩＴ形固体撮像装置
の全体の回路構成を示す。

第２図Ａに示ず５Ｉ７２１はドレインを構成する１１＋
シリコン基板２２上にチャネルを構成する不純物濃度の
低いｎ−シリコンエピタキシャル層２３を成長させ、こ
のエピタキシャルＷＪ２３の表面に熱拡散法等によりｎ
ソース領域２４．ｐ＋ゲート領［２５を形成すると共に
、ソース領［２４にはソース電極２６を接合して設け、
ゲート領域２５には８１０ｚ＠の絶縁膜２７を介してゲ
ート電極２８を被着してゲート領域２５上にゲートキャ
パシタＣＧを形成したものである。

このＳＩＴを用いた固体画像ｉｉにおいては、画素を構
成するＳＩＴが埋込絶縁物等より成る分離領域により隣
接する画素と分離されて同一基板上にマトリックス状に
形成され、第２図Ｂに示すように、各行のＳ　Ｉ　Ｔｆ
ｌＹ２１−１１〜２１−１ｎニー＋　２１−ｍ１〜２ｌ
−ｉｎのソース電極は各行選択線３１−１゜・・・、３
１−ｍ、各行選択トランジスタ３２−　１．・・・。

３２−Ｉｌｌ、共通のビデオライン３３、負荷抵抗３４
および電源３５を介して接地され、各列の５ＩＴ３Ｙ２
１−１１〜２１−　ｍｌ　；−；　２１−　ｉｎ　〜２
１−　ｍｎのゲート電極は各列選択線３Ｇ−１，・・・
、３６−ｎに接続され、また各画素を構成するＳＩＴの
ドレインリ−なわら基板は接地される。

Ｓ　Ｉ　Ｔ形固体限像装置においては、各画素に光が入
射すると、ゲート−ドレイン間にフＡトダイＡ−ドＰ、
が形成されているから、入射光量に応じた光電荷がゲー
トキャパシタＣ６に蓄積される。

今、？ｊ選択１〜ランジスタ３２−１のゲートおよび列
選択線３Ｇ−１に第２図Ｃに示ず行選択パルスφｖ１お
よび列選択パルスφＨ１をそれぞれ印加してＳ　Ｉ　１
’２Ｌ　１１を選択すると、この５ＩＴ２１−１１を通
してそのゲートキャパシタＣ６に％槓されている光電荷
ωに応じた電流がビデオライン３３に流れ、負荷抵抗３
４を介して出力端子３７から画素信号として読み出すこ
とができる。したがって第２図Ｃに示ずように順次の列
選択パルスφｖ１゜φＶ２．・・・の各々の期間に列選
択パルスφＨ１゜φｌ−１２、・・・を列選択線３６−
１〜３６−ｎに順次印加りることにより、画素信号を順
次読み出すことができる。

しかしながら、上記の固体撮像装置においては、以下に
説明するような不具合がある。すなわら、ある画素を選
択するために、対応する列選択線に列選択パルスを印加
すると、この列選択線に接続されている画素群のゲート
−ドレイン間のｐ０接合が順方向となって、選択されて
いない他の行の画素のグートキ１ＴバシタＣＧに蓄積さ
れていた光電荷が失われ、実際にこの他の画素を選択し
たときの出ツノが低下してしまう。したがって、かかる
固体撮像装置においては、各画素での光蓄積時間が、（
読み出し周期）／（垂直画素数）となり、画素数が大き
いと光蓄積時間が短く、したがって低出力となり、結果
として感度が低くなってしまう。

（発明の目的） 本発明の目的は、上述した種々の不具合を解決し、高感
度でかつ高出力の画像信号が得られるよう適切に構成し
た固体撮像装置を提供しようとするものである。

（発明の概要） 本発明は、複数の行ラインおよび複数の列ライン間にマ
トリックス状に配列され、各々が第１の主電極および第
２の主電極と、前記行ラインまたは列ラインに接続され
るゲート電極とを有する静電誘導トランジスタを用いた
固体撮像装置において、 前記各々の静電誘導トランジスタのｇｒ５１の主電極に
接続された列ラインまたは行ラインに選択的に接続され
るビデオラインを負荷抵抗を経て接地し、第２の主電極
を共通に電源に接続したことを特徴とするものである。

〈実施例） 第３図Ａ−Ｃは本発明の固体撮像装置の第１の実施例を
示すもので、第３図Ａは一画素を構成するＳＩＴの断面
図を、第３図Ｂは全体の回路構成図を、ｇＦ１３図Ｃは
動作を説明するための信号波形図を表わす。

第３図Ａに示す５ＩＴ４１は、ドレインを構成ターるｎ
＋シリコン基板４２上に不純物１１ｇ、の低いｎ−シリ
コンエピタキシャル層４３を成長させ、このエピタキシ
ャル層４３の表面に熱拡散法等によりｎ＋ソース領域４
４Ｊ５よびｐ＋ゲート領［４！＋を形成すると共に、ソ
ース領域４４にはソース電極４Ｇを接合して設【）、ゲ
ート領域４５には３ｉ　０２等の絶縁膜４７を介してゲ
ート電極４８を被着してゲート領域４５上にグーｉ・キ
１１パシタを形成したものである。この５ＩＴ４１にお
いて、エピタキシャル層４３はチャネルを形成するもの
で、この領域の電位をゲート領域４５の電位による静電
誘導効果に応じて変化させることによりドレイン−ソー
ス間の電流を制御するものである。

本実施例に、１３いては、第３図Ａに示″Ｌｊ断面構迄
の５ＩＴ４１を、埋込絶縁物等より成る分離領１１４９
により隣接する画素（ＳＩＴ）と分離して同一基板上に
第３図Ｂに示ずようにマトリックス状に多数形成し、各
画素をＸＹアドレス方式により選択して画素信号を順次
読み出す。

７１３図ＢにＪ５いて、各画素を構成する５ＩＴ４１−
１１〜４ｌ−ＩｌＩｎのドレイン（基板）は電源５１に
接続し、Ｘ方向に配列された各行の３１７群４１−１１
〜４１−１ｎ　：　＝−：　４１−　ｍ１〜４１−　ｍ
ｎのゲート１ｆ極【よ各行ライン５２−　１．・・・、
５２−ｍに接続づる。また、Ｙ方向に配列された各列の
Ｓ１°１一群４１−１１〜４ｌ−Ｒ１１；・・・：４ｌ
−１ｎ〜４１−ｍｎのソース電極は各列ライン５３−１
．・・・、５３−ｎに接続し、これらの列ラインの一端
をそれぞれ列選択トランジスタ５４−　１．・・・。

５４−ｎを経てビデオライン５５に共通に接続してこの
ビデオライン５５を負荷抵抗５６を経て接地１゛る。

一方、行うイン５２−１〜５２−ｍは垂直走査回路５７
に接続してそれぞれ第３図Ｃに示す行選択信号φＶ１．
φＶ２．φＶ３．・・・を印加するようにし、また列選
択トランジスタ５４−１〜５４−ｎのゲート端子は水平
走査回路５８に接続してそれぞれ第３図Ｃに示ず列選択
信号φト１１．φＨ２，φＨ３，・・・を印加する。更
に、列ライン５３−１〜５３−ｎの他端は、それぞれリ
セットトランジスタ５９−１〜５９−ｎを介して接地し
、これらリセットトランジスタのゲート端子にリセット
制御回路６０から第３図Ｃに示すりＵット信号φＲを印
加するようにづる。

次に、第３図Ｃに示す各信号波形について説明する。

行ライン５２−１〜５２−Ｉｌｌに印加する行選択信号
φＶ１．φＶ２．φＶ３．・・・は、それぞれ対応する
行ラインの走査開始から次の行ラインの走査に移るまで
の期間は電圧■φ。の高レベルに、その他の期間は零ボ
ルトになるように設定り゛る。また、列選択１〜ランジ
スタ５４−１〜５４−０のグー１〜端子に印加する列選
択信号φＨ１，φＨ２，φＨ３゜・・・は列ライン５３
−１〜５３−ｎを走査するための信号で、低レベルは列
選択トランジスタ５４−１〜５４−ｎを非導通（オフ）
、高レベルは導通（オン）する電圧値となるように設定
する。更に、リセット１〜ランジスタ５９−１〜５９−
０のゲート端子に印加するリセット信号φＲは、各行ラ
イン５２−１〜５２−ｍの水平走査が終了してから次の
行ラインに移るまでのブランキング期間内にのみ高レベ
ルとなってリセットトランジスタ５９−１〜５９−ｎを
オンし、その他の期間は低レベルでそれらをオフにする
電圧値となるように設定する。

先ず、全体の動作の説明に先立って、第４図に示す一画
素に対する回路図を参照（）てその動作を説明する。

第４図において、一画素の５ＩＴ４１はそのドレインＤ
が電源５１に接続され、ソースＳが列選択トランジスタ
５４および負荷抵抗５６を経て接地されていると共にリ
セットトランジスタ５９を経て接地され、ドレインＤ−
ソースＳ間を流れる電流すなわち画素信号が負荷抵抗５
６での電圧降下としてビデオライン５５を介して取り出
されるソースフォロワ形の回路構成となっている。この
一画素の回路構成において、ゲートＧとソースＳとの間
には破線で示ずようにｐＯ接合ダイオードＤＣが形成さ
れでおり、またビデオライン５５には一般に寄生容２Ｃ
Ｂが存在する。

第４図に示１回路構成において、５ＩＴ４１のゲートＧ
に印加する行選択信号φＶを電圧■φＧに、リセットト
ランジスタ５９に印加するリセット信号φＲを高レベル
にすると、ダイオードＤＧは順方向にバイアスされ、ゲ
ートキャパシタＣＧは（ＶφＧ−ＶφＢ）まで充電され
る。ここで、ＶφＢはｐＨ接合の順方向電圧で、はぼ０
．０ボルトである。

続いて、行選択信号φＶを零ボルト、リセット信号ψＲ
を低レベルにづると、５ＩＴ４１のゲー１−　Ｇは電圧
（ＶφＧ−ＶφＢ）に逆バイアスされ、その後光入射が
無１ノればゲート電位はそのバイアス電位に保たれるが
、光入射があるとゲートＧとドレインＤとの間のフォト
ダイオードに光電流が生じ、これによりゲート電位が１
譬ずなわちゲートキャパシタＣＧに光電萄が蓄積される
。この光入射によるゲート電位変化ΔＶＧは入射光（６
）にほぼ比例する。

次に、再び行選択信号φＶを電圧ＶφＧの高レベルにす
ると共に、列選択トランジスタ５４のゲート端子に印加
する列選択信号φＨを高レベルにすると、５ＩＴ４１の
ドレインＤ−ソースＳ間に電流が流れ、ビデオライン５
５に出力電圧Ｖ。ｕｔ　が生じる。

ここで、５ＩＴ４１はソースフォロワ回路となっている
から、出力電圧ＶＯｕｔ　はゲート電位とほぼ等しいも
のとなる。したがって、ゲートキャパシタＣＧに光入射
により△ＶＧ　だけの電圧変化が生じたとすると、ビデ
オライン５５での電圧変化は寄生容ｆｆｉ　ＣＢ　があ
ってもほぼ△ＶＧ　となり、入射光ｍに比例した出力を
得ることができる。

続いて、列選択信号φＨを低レベルに、リセット信号φ
Ｒを高レベルにすると、再びダイオードＤＣに電流が流
れてゲートキャパシタＣＧ　の電圧は（ＶφＧ−ＶφＢ
）となり、これにより光Ｍ積電向がリセットされる。以
後同様の動作により光電荷蓄積−信号読み出し一すセッ
１−が繰り返されることになる。

次に、上述した一画素の動作原理に基いて本実施例の動
作を説明づる。

第３図Ｂにおいて、垂直走査回路５７により行うイン５
２−１に印加する行選択信号φＶ１が電圧ｖ、、Ｇの高
レベルになると、この行ライン５２−１に接続された８
１７群４１−１１〜４１−　Ｉｎノケ−トｌｆｉｍレベ
ルになる。この時点ではドレインには７ｆＳ源５１がら
正電圧が印加されているから、ゲート−ドレイン間は逆
バイアス状態に保たれ、したがって光電荷が失われるこ
とはない。続いて、水平走査回路５８により列選択トラ
ンジスタ５４−１のゲート端子に印加する列選択信号φ
ト１１が高レベルになると、その列選択トランジスタ５
４−１を通して５ＩＴ４１−１１にソース−ドレイン電
流が流れ、その画素信号がビデオライン５５に読み出さ
れる。次いで、列選択信号φト１２．φＨ３，・・・が
順次高レベルになることにより、Ｓ　Ｉ　Ｔ４１−１２
．−、　Ｓ　Ｉ　Ｔ４１−　ｉｎの画素信号が順次読み
出される。引き続ぎ、リセット信号φＲが高レベルにな
ったとぎに、既に読み出しが完了した１ラインの８１７
群４１−１１〜４ｌ−Ｉｎがすべて同時にリセットされ
る。次に、行選択信号φＶ２が高レベルになると、行う
イン５２−２に接続されたＳ　Ｉ　Ｔ　ｊ７４１−２１
〜４１−２ｎが選択され、この行選択信号φｖ２が高レ
ベルの期間に列選択信号φト１１．φ１」２．・・・を
順次高レベルにすることにより、このラインの８１−「
群４１−２１〜４ｌ−２ｎの画素信号が順次読み出され
、その後リセット信号φＲが高レベルになることにより
同時にリセットされる。以後同様にして、行ライン５２
−　３゜・・・、５２−ｍに接続された８１７群が順次
選択されて画素信号が読み出される。このようにして、
一画面分の走査が終了すると、同様にして次の画面の走
査が繰り返される。

本実施例にＪ、れば、ビデオラインを３む読み出しライ
ンに寄生容（６）ｃＢ　があっても、その出力が上述し
たＭＯＳ形のようにＣ８／ＣＢ　となることはなく、画
素での電圧とほぼ同じ電圧を読み出すことができる。ま
た、列選択パルスが高レベルの期間は信号出力が有効に
保たれるから、上述した従来のＭＯＳ形やＳＩＴ形固体
躍像装置においてはその出力が第５図Ａに示すようなス
パイク状のものであるのに対し、本実施例においては第
５図Ｂに示すようなホールド波形の信号を得ることがで
き、したがって極めて高いＳ／Ｎ比を得ることができる
。更に、リセットトランジスタを用いて１ラインの画素
信号の読み出し後に、そのラインの画素の光蓄積電荷を
同時に放出するようにしたから、リセットを確実に行な
うことができ、したがって残像の殆んどない画像信号を
得ることができる。

第６図ＡおよびＢは本発明の固体撮像装置の第２の実施
例を示ずもので、第６図Ａは全体の回路構成図を、第６
図Ｂは動作を説明するための信号波形図を表わし、第１
実施例において説明したものと同一のものには同一の符
号を付してその説明を省略する。本実施例では、列ライ
ン５３−１〜５３−１１の他端を、更にそれぞれセット
トランジスタ６１−１〜６１−ｎを介してセット電源６
２に接続し、これらセットトランジスタ６１−１〜６１
−ｎのゲート端子にリセット制御回路６０からセット信
号φＳを印加する。このセット信号φＳは、リセッｌ−
（Ｃ号φＲが低レベルになった優、全ての行選択信号φ
Ｖｌ、φＶ２．・・・が低レベルにある期間にセットト
ランジスタ６１−１〜６１−ｎをオンタるｎレベルの電
圧にし、その他の期間はそれらをＡフにする低レベルの
電圧に設定する。このため順次の行選択信号φＶ１．φ
Ｖ２．・・・において、あるラインの走査終了後、次の
ラインの走査開始の間に低レベルとなる期間を設置ノ、
この期間内にセラ１へ信号φＳを高レベルに覆るように
する。

かかる構成において、１ライン毎に、例えば行ライン５
２−１に接続された８１７群４１−１１〜４１−１０の
走査が終了し、リセット信号φ１（を高レベルにしてＳ
　Ｉ　Ｔ　１ｉｆ４１−１１〜４ｌ−Ｉｎを同時にリセ
ットした後、セラ１−信号φＳを高レベルにすると、列
ライン５３−１〜５３−０の奇生容量ｃＰ　−ｉ〜Ｃｐ
−ｎがセット電源６２の電圧に充電される。このとき、
行選択信号φｖ１は低いレベルにあり、各画素のゲート
−ソース間は逆バイアスされるから、ゲート電位は伺ら
の影響も受けず、そのゲートキトパシタＣａに蓄積され
た光電向が放出されることはない。以下同様にして順次
のラインの画素を走査して画素信号を読み出す。

本実施例によれば、１ラインの画素のリセット後、各列
ライン５３−１〜５３−ｎは奇生容量［有］　−１〜Ｃ
ｐ−ＩＩがセット電源６２により充電されることにより
その電源６２の電位になっているから、その後選択され
た行ラインに接続された８１７群のゲートがｎレベルに
なっても、これにより蓄積された光電荷が列ラインの奇
生容色に放出されることはない。したがって、第１実施
例に６けるよりｂ、より確実に不所望な光蓄ＭＡ電荷の
放出を防止りることができるから、入射光が弱い場合で
も正確な信号読み出しが可能となる。

第７図ＡおよびＢは本発明の固体搬像装置の第３の実施
例を示すもので、第７図Ａは全体の回路構成図を、第７
図Ｂは動作を説明するための信号波形図を表わし、第１
実施例において説明したものと同一のものには同一の符
号を付してその説明を省略する。本実施例では、垂直走
査回路５７に接続した行ライン５２−１〜５２−１の他
端を第２の垂直走査回路６５に接続し、この第２の垂直
走査回路６５によりリセット信号φＲに同期して、すな
わちリセット信号φＲが高レベルのときに高レベルとな
る蓄積信号φＣ１，φＧ２．・・・を、対応する各行ラ
インにおいて行選択信号φＶ１．φＶ２．・・・が高レ
ベルとなる時刻よりも任意の時間Ｔｓ　だけ速い時刻に
ｎレベルとなるように、各行ライン５２−１〜５２−Ｉ
Ｒに印加する。ここで、時間ＴＳ　は垂Ｗｌ　走査ＩＩ
　］ｆＪ　ヲＴＨトスルト、”ｒ８＝　ｋ’　Ｘ　ＴＨ
（ｋは正の整数）で設定されるもので、このように各行
ラインにおいて蓄積信号φＣ１，φＧ２．・・・を、行
選択信号φＶ１．φＶ２．・・・が高レベルとなる時刻
よりも任意の時間Ｔｓ　だ【プ速くｎレベルとすること
により、光蓄積時間を正規の読み出し周期よりも短縮さ
けて、いわゆるシャッタ機能を持たせたものである。

かかる構成において、今、行ライン５２−１に印加され
る蓄積信号φＣ１が高レベルになると、この行ライン５
２−１に接続された８１７群４１−１１〜４ｌ−１ｎの
ゲートが＾電圧になると共に、同時にリセット信号φＲ
も高レベルになるから、８１７群４１−１１〜４ｌ−１
ｎのゲート−ソース間のダイオードが順り向にバイアス
されて同時にリセットされる。

その後、時間Ｔ８　を経過してから行選択信号φＶ１が
８レベルになり、その状態で列選択トランジスタ５４−
１〜５４−ｎが順次オンすることにより、Ｓ　Ｉ　Ｔ群
４１−１１〜４ｌ−１ｎの画素信号が順次読み出される
。以後同様にして他の行ラインに接続された８１７群の
画素信号が順次読み出される。

本実施例によれば、全ての画素における蓄積時間ずなわ
ら入射光の積分時間が、１周期ＴＶ　よりも短いほぼ時
間ＴＳ　になる。したがって、特に動きの速い被写体の
場合にも画面ぶれのない良好な画像信号を得ることがで
きる。なお、本実施例において、厳密には１ラインの先
頭の画素と最後の画素、例えばＳ　Ｉ　Ｔ４１−１１と
Ｓ　Ｉ　Ｔ４１−　Ｉｎとテハ晶積時間に差が生じるこ
とになるが、例えばシャッタ速度（ＴＳ）を約１／１０
００ＳｅＣ−１０００１１ＳｅＯとすると、標準テレビ
信号の水平走査時間が約５２μｓｅｃであるから、蓄積
時間の差は、５２ｘ　１０−６／　１０−３÷５％とな
り、それ程問題にならないし、また必似に応じて処理回
路で補正することもできる。

なＪ３、本発明は上述した例にのみ限定されるものでは
なく、幾多の変形または変更が可能である。

例えば、画素を構成するＳＩＴのゲートおよび一方の主
電極に接続される行ラインおよび列ラインは相対的なも
のであるから、行ラインを一力の主？！！極に、列ライ
ンをゲートに接続してもよい。また、上述した実施例で
は、ＳＩＴを絶縁ゲート構造としてそのゲートキャパシ
タに光電拘を蓄積づるようにしたが、接合ゲート構造に
して別個に光電荷蓄積用のコンデンサを接続してもよい
し、絶縁ゲートｆｉ造のものに更に別個に光電荷蓄積用
のコンデンサを並列に接続してもよい。また、この画素
を構成するＳＩＴは、ゲート電位が零ボルトのときに、
チャネル領域がピンチオフされてソース−ドレイン電流
が流れないような、いわゆるノーマリ−オフ形のものを
用いてもよいし、グーミル電位が零ボルトのときにソー
ス−ドレイン電流が流れ、ゲートを逆バイアスすること
によりチャネル領域がピンチオフされるようないわゆる
ノーマリ−オン形のものを用いてもよい。なお、ＳＩＴ
がノーマリ−オフ形の場合、信号読み出し時にゲート−
ソース間が順方向にバイアスされるが、本発明において
はソースフォロワの回路構成をとっているから、ゲート
−ソース間の電圧はｐｎ接合の順方向電圧ＶφＢよりも
極く僅か高い電圧に保たれる。しＩＣがって、大きな順
方向電流が流れることがないから、支障なく信号を読み
出すことができる。更に、上述した各実施例にＪ３いて
は、ソースを接地して、すなわちリセット電圧を接地電
位にしてリセットを行なうようにしたが、第３図Ｂ。

第６図Ａおよび第７図Ａにそれぞれ破線で示すように、
各列ライン５３−１〜５３−ｎを各リセツｌ−１−ラン
ジスタ５９−１〜５９−ｎを経て正または負のりヒツト
電源ｖＲに接続して、リセット時のゲート電圧を（■φ
Ｇ−ｖφＢ＋ｖＲ）とすることもできる。

このようにすることにより、ノーマリ−オン形やノーマ
リ−オフ形のＳＩＴの特性に応じて、リセット電圧を最
適に設定することができる。また、画素のリセットは、
上述した１ライン毎に限らず、−画素毎にあるいは全画
素同時に行なうよう昂１成することもできる。

（発明の効果） 以上述べたように、本発明によれば各画素の光蓄積電荷
を信号読み出し時まで非破壊のまま有効に保持りること
ができるから、感度が高く、また高出力の信号を得るこ
とかできる。また、各画素の信号をソースフォロワ形の
回路構成によって読み出りようにしたから、入射光ｍに
正確に対応し、かつホールド波形の出力を得ることがで
き、したがって高いＳ／Ｎ比を得ることができる。更に
、簡単な周辺回路構成によって信号の読み出しおよびリ
セットを確実に行なうことができ、したがって信頼性に
優れた固体撮像装置を得ることができると共に、低残像
の画像信号を得ることができる。

また、必要に応じて光電荷の蓄積時間を適宜短縮するシ
１１ツタ機能を簡単な周辺回路構成によって１」加りる
ことができる。

【図面の簡単な説明】

第１図ＡおよびＢは従来のＭＯ８形固体藏像装置を説明
りるための図、 第２図△、ＢおよびＣは従来のＳＩＴ形固体昭像装首を
説明するための図、 第３図Ａ、ＢおよびＣは本発明の第１実施例を説明する
だめの図、 第４図は本発明の固体撮像駅間の一画素の動作を説明す
るだめの回路図、 第５図Ａ　Ｊ３よびＢは従来の固体撮像装置と本発明の
固体銀像Ｖ装置との出力波形を比較して示り図、第６図
ＡおよびＢは本発明の第２実施例を説明するための図、 第７図Ａ　ｄ３よσＢは同じく第３実施例を説明するた
めの図である。 ４１、４１−１１〜４ｌ−ｉｎ・・・５ＩＴ４２・・・
基板　４３・・・エピタキシャル層４４・・・ソース領
［４５・・・ゲート領域４６・・・ソースＴｉ４ｆＡ４
７・・・絶縁膜４８・・・ゲート電極　４９・・・分離
領域５１・・・霜ｉ　５２−１〜５２−Ｉｔ・・・行ラ
イン５３−１〜５３−ｎ・・・列ライン ５４、５４−　１〜５４−ｎ・・・列選択トランジスタ
５５・・・ビデオライン　５６・・・負荷抵抗５７、６
５・・・垂直走査回路 ５８・・・水平走査回路 ５９、５９−　１〜５９−ｎ・・・リセットトランジス
タ６０・・・リセット制御回路 ６１−１〜６１−ｎ・・・セットトランジスタ６２・・
・セット電源。 第１図 第２図 φＨｆ　φＨ２φＨｆｌ 第２図 （ｌＪＨ２−一」ｌ−一札□ 第３図 第３図 φ／？　□ａ−−−几一一」− 第７図 Ａ ３日

Claims (1)

1. 【特許請求の範囲】 １、複数の行ラインおよび複数の列ライン間にマトリッ
   クス状に配列され、各々が第１の主電極および第２の主
   電極と、前記行ラインまたは列ラインに接続されるゲー
   ト電極とを有する静電誘導トランジスタを用いた固体Ｉ
   ｉ像装置において、 前記各々の静電誘導トランジスタのＭｌの主電極に接続
   された列ラインまたは行ラインに選択的に接続されるビ
   デオラインを負荷抵抗を経て接地し、第２の主電極を共
   通に電源に接続したことを特徴とする固体撮像装置。 ２、前記各々の静電誘導トランジスタの第１の主電極に
   接続した列ラインまたは行ラインに、選択的にリセット
   電圧を印加する手段を具えることを特徴とする特許請求
   の範囲第１項記載の固体撮像装置。 ３、前記列ラインまたは行ラインに、リセット電圧印加
   後、選択的にセット電圧を印加する手段を具えることを
   特徴とする特許請求の範囲第２項記載の固体撮像装置。