JPH01135274A

JPH01135274A - 固体撮像装置

Info

Publication number: JPH01135274A
Application number: JP62293284A
Authority: JP
Inventors: Toyokazu Mizoguchi; 豊和溝口
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1987-11-20
Filing date: 1987-11-20
Publication date: 1989-05-26
Anticipated expiration: 2012-02-05
Also published as: US4937674A; JP2578622B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、入射光量が飽和もしくは飽和に近い場合に
おいても、偽信号を発生しないようにした固体撮像装置
に関する。

〔従来の技術〕

従来、固体撮像装置としてはＭＯＳ）ランジスタを使用
したもの、あるいはＣＣＤ、ＢＢＤ等の電荷結合デバイ
スを使用したものが一般的である。

しかしＭＯＳ）ランジスタを使用したものは、出力信号
が微弱であり、ＳＮ比が悪く、光感度も低いという欠点
があり、またＣＯＤ、ＢＢＤ等を用いたものは電荷転送
時に電荷の損失があり、製造も困難である等の欠点があ
るものである。

これらの欠点を解決するものとして、各画素に静電誘導
トランジスタ（Ｓｔａｔｉｃ　Ｉｎｄｕｃｔｉｏｎ　Ｔ
ｒａｎｓｉｓｔｏｒ。

以下ＳＩＴと略称する）を用いた固体撮像装置が提案さ
れている。この中の一つとして、特願昭６１−２７７３
４６号には第８図に示すような構成のものが提案されて
いる。すなわち、図において、１０−１１．　１０−１
２．・・・・・１０−１４．　１０−２１．　１０−２
２．・・・・・・１０−２４．・・・・・１０−４４は
、画素を構成するＳＩＴであり、この構成例ではこれら
のＳＩＴを説明の便宜上４行４列にマトリックス状に縦
横に配列した例を示している。縦に配列されたＳＩＴの
各ソースは垂直信号線１１−１．１１−２．・・・・・
１１−４に共通に接続され、また横に配列されたＳＩＴ
のゲートはキャパシタを介して行ライン１２−１．１２
−２．・・・・・１２−４にそれぞれ接続されている。

そして垂直信号線１１−１゜１１−２．・・・・・１１
−４はサンプル用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ２Ｏ−１゜２０
−２．・・・・・２０−４のドレイン−ソース通路を経
て、ドライブ用Ｍ　ＯＳ　Ｆ　Ｅ　ＴｌＢ−１，１８−
２，・・・・・１８−４のゲートにそれぞれ接続され、
またサンプル用ＭＯ３Ｆ　Ｅ　Ｔ２Ｏ−１，２０−２，
・・・・・２０−４の各ゲートには共通にサンプルホー
ルドパルスφ、Ｈを印加するように構成されている。ま
たドライブ用ＭＯ３ＦＥＴ１Ｂ−］、　１８−２．・、
・・・１８−４のドレインは基板電源■。

に共通に接続され、それらのソースは水平選択スイッチ
を構成するスイッチ用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ１３−１゜
１３−２．・・・・・１３−４を介してビデオライン１
４に接続されている。スイッチ用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
１３−Ｌ　１３−２゜・・・・１３−４の各ゲートは水
平走査回路１５に接続され、水平走査パルスφ３１．φ
Ｓ２＋・・・・・φｓ４が印加されるようになっている
。またビデオライン１４には負荷抵抗Ｒｔ及びリセット
用ＭＯ３ＦＥＴ１９が並列に接続されており、リセット
用ＭＯ３ＦＢＴ１９のゲートにはビデオラインリセット
パルスφＲ１１が印加されるようになっている。

一方、行うイン１２−Ｌ　１２−２．・・・・・１２−
４は垂直走査回路１６に接続され、垂直走査パルスφＧ
ｌ＋　　φＧ２＋・・・・φＧ４が印加されるようにな
っている。更に垂直信号線１１−Ｌ　１１−２．・・・
・・１１−４の前記サンプル用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ２
０−Ｌ　２０−２．・・・・・２０−４に接続する側と
は反対側の端部は、それぞれ垂直信号線リセット用Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ２１−Ｌ　２１−２；・・・・・２１
−４を介して接地され、これらの垂直信号線リセット用
ＭＯ３ＦＥＴの各ゲートには、共通に画素ＳＩＴの垂直
信号線リセットパルスφ、が印加されるようになってい
る。なお画素を構成する各ＳＩＴのドレインはドレイン
電源■。に共通に接続されてい名。

次にこの構成例の動作を説明すると、まず垂直信号線リ
セットパルスφ８により垂直信号線リセット用Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ２１−Ｌ　２１−２．・・・・・２１−４
がターンオンし、垂直走査パルスψＧｉ　（ｉ＝１．２
．・・・・・・・）がリセットレベルｖａｔｓとなると
、その行ライン１２−１につながる画素ＳＩＴのゲート
−ソースで構成されるダイオードは順バイアスとなり、
ゲート電位はそのダイオードの順方向闇値電圧φ８とな
り、ソース電位はＧＮＤレベルとなる。また、φＧｉ＋
　　φＲがターンオフすると、画素ＳＩＴのゲートは逆
バイアス状態となり、光積分を開始する。

所定の積分時間経過後φＧ　ｉ　”　Ｖ　Ｒ１＋とする
と、ｉ番目の行ラインの画素Ｓ　−Ｉ　Ｔのゲートは読
み出し状態にバイアスされる。

この状態で、サンプル用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ２Ｏ−１
，２０−２，・・・・・２０−４のゲートに印加するサ
ンプルホールドパルスφ３Ｈを旧ｇｈレベルにすると、
ｉ番目の行ラインの画素ＳＩＴのソース電位は一斉にサ
ンプル用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ２０−Ｌ　２０−２．・
・・・・２０−４を介してドライブ用Ｍ　ＯＳ　Ｆ　Ｅ
　Ｔ１８−１．１８−２．・・・・・１８−４のゲート
に伝達され、サンプルホールドパルスφ、ＨをＬｏ−レ
ベルとした後もドライブ用ＭＯ３ＦＥＴ１８−１．１８
−２．・・・・・１８−４のゲート容量番こ保持される
。

その後、垂直走査パルスφ６．をＬｏｗレヘレベする。

なお、φＧｉ−ＶＲＤとするタイミングは、サンプルホ
ールドパルスφ３Ｈを旧ｇｈレベルにしたあとでもよい
。また垂直信号線リセットパルスφＲはサンプルホール
ドパルスφ、Ｈがターンオフした後ターンオンし、次の
ラインの垂直走査パルスφ。、＋１がＶＲＤとなる直前
にターンオフするようにし、φ、。

（ｉ＝Ｌ　　２．・・・・・４）はφ７と同じタイミン
グもしくはφ３が旧ｇｈレベルの期間中にリセットレベ
ルＶＲ３とする。

そしてドライブ用ＭＯＳ　Ｆ　Ｅ　ＴｌＢ−ｉのゲート
容量にホールドされた電圧信号は、サンプルホールドパ
ルスφ、ＨがＬｏ−レベルの期間に、水平走査パルスφ
５Ｊ（ｊ＝１．２．・・・・・４）でスイッチ用ＭＯ３
Ｆ　Ｂ　Ｔ１３−ｊをオンすることにより順次読み出さ
れ、出力電圧■ｓｌＧが得られるようになっている。

〔発明が解決しようとする問題点〕

ところで先に提案した固体撮像装置には、次のような欠
点があることが判明した。すなわち今、第８図で示した
４行４列の画素群をもつＳＩＴイメージセンサにおいて
、３行３列目の画素に強い光が入射し、第１行目の画素
群の読み出しが終わった後、飽和光量に達したときを考
えてみる。

第９図は、垂直走査パルスφ、１及び垂直信号線リセッ
トパルスφ、と、垂直信号線１１−３の電位及びそれに
つながる画素群のゲート電位を示す図であり、第１０図
は、垂直信号線１１−３に着目したときの寄生容量を含
めた回路構成図の一部である。なお図中ＣＬは垂直信号
線寄生容量を示し、ＣＬ＞Ｃ，（ＳＩＴの接合容量）の
関係があるものとする。

次に第９図及び第１０図を参照しながら、ゲートパルス
φ６１が順次行ラインに印加されたときの垂直信号線の
電位■、について説明する。リセットパルスφ８がＬｏ
−レベルとなり、垂直信号線リセット用ＭＯＳ　Ｆ　Ｅ
ＴがＯＦＦすると、垂直信号線はフローティング状態と
なる。この状態で行ライン１２−１が選択され、垂直走
査パルスφＧ＋がリードレベル■。となると、画素Ｓ　
Ｉ　Ｔｌ０−１３のゲートには、 °■ＲＤＣ６＋Ｃ，・ＣＬ／（ＣＪ＋ＣＬ）Ｇ α□・■。　（但しＣＬ＞ＣＪ）ＣＧ＋ＣＪ・・・・・・■ なる電位が印加され、そのゲート電位ＶＧ１−３は、ＧＶＧＩ−３−φＢ　＋　−（ｖ。−■□、）ＣＧ＋ＣＪＣ，＋ＣＪとなる。

このとき、この画素ＳＩＴはＯＮＬ、ＶＧ３＝ＶＦとな
って、そのソース・ドレイン電流Ｉ。Ｓがピンチオフす
るまでソースライン寄生容量ＣＬを充電する。したがっ
て、そのときのソース電位Ｖ　３１−３は、ＶＳＩ−４”ｖ、、−３ｖ。

一φＢ　　＋（ＶＲＤ　　ＶＭＳ）Ｃ，＋Ｃ。

Ｃ，＋Ｃ。

となる。

φ、ＩがＬｏｗレベルに戻り、垂直信号線リセットパル
スφ８がＯＮすると、ソース電位■３はＧＮＤレベルに
戻る。この直後画素ｓ　Ｉ　Ｔｌ０−３３　ノ入射光量
が飽和光量に達したとする。このとき、画素Ｓ　Ｉ　Ｔ
ｌ０−３３のゲート電位はゲート・ソースダイオードの
順方向闇値電圧φ８でクランプされている。通常φ８〉
■、なる関係があることから、この画素ＳＩＴはＯＮＬ
、、ＩＤ３は垂直信号線リセット用ＭＯ３ＦＥＴを介し
てＧＮＤに流れ出す。この状態で垂直信号線リセットパ
ルスφＲが再びＬｏｗレベルにとなり、リセット用ＭＯ
Ｓ　Ｆ　ＥＴがＯＦＦすると、上述したように、垂直信
号線の電位はゲート・ソース間の電圧ＶＢがＶＧＳ＝φ
ｍ　　ｖｓ＝■、となるべく、すぐにＶ、−φお−ＶＰ
（＞Ｏ）まで上昇し、その後引き続いて画素Ｓ　Ｉ　Ｔ
ｌ０−３３に光が入射すると、φ、２がリードレベル■
。になるときには、Ｖ、＝Ｖ、Ｒ＞φ８−■、なる電位
になる。

このとき画素Ｓ　Ｉ　Ｔｌ０−２３のゲートに印加され
るパルスの大きさは、Ｇ（ＶＲＩＩ　　Ｖ’ＰＲ）　　　　　・・・・・・■Ｃ
６＋　Ｃ、＋となる。垂直信号線の電位はＶＦＲとなっているから、
このときのゲート電位は、Ｃ０ＶＯ２−１＝　φｍ　＋　　　　　　　（ＶＲＤ　　Ｖ
ＰＲＶＭＳ）Ｃ，＋Ｃ。

Ｃ，、＋　Ｃ。

Ｇ＝φｍ　＋　　　　　　　（ＶＩＩＤ　　Ｖ’ｓ）Ｃ，
＋Ｃ。

Ｃｃ十ＣＪ　　　　Ｃｃ＋ＣＪ・・・・・・■ となる。画素Ｓ　Ｉ　Ｔｌ０−３３の垂直走査パルスφ
６゜がリードレベルとなるときも同様である。しかし、
続いて画素Ｓ　Ｉ　Ｔｌ０−４４のφＧ４が■。となる
ときは、画素Ｓ　Ｉ　Ｔｌ０−３３はりセントされた直
後であり、また同じ垂直信号線につながる他の画素もＶ
ＧＳが■、を越えているものがないので、そのゲート電
位は０式と同様になる。

０式及び０式かられかるように、垂直信号線を共通にす
る非選択の画素群の中に、強い光量が入射し、ＶＧＳ＞
ＶＰとなってＯＮＩ、ている画素が存在すると、それが
存在しないときに比べ、同じリードレベルを印加したと
きでも、ゲート電位は高（なる。

前述のように、ソース電位はゲート電位に忠実に反映さ
れ、またこの撮像装置では、読み出しレベルが各画素に
印加されたときのソース電位を水平読み出し回路で読み
出すという方式であるから、前述したゲート電位の違い
は全画素の出力信号を再生したとき、入射光量が飽和も
しくは飽和に近い光量の被写体があると、再生画像上で
その幅（強い光量の当たっている水平画素数の幅）にわ
たって縦に明るくなるという現象となる。

本発明は、先に提案された固体撮像装置におけ１する上記問題点を解消するためになされたもので、入射光
量が飽和もしくは飽和に近い場合においても、上記のよ
うな偽信号が発生しない固体撮像装置を提供することを
目的とする。

〔問題点を解決するための手段及び作用〕上記問題点を
解決するため、本発明は、光電変換素子としてトランジ
スタを用い、その第１主電極を電源と接続し、制御電極
にキャパシタを介して選択パルスを印加し、第２主電極
から前記制御電極の電位に対応した電流あるいは電圧を
読み出す方式の固体撮像装置において、前記トランジス
タの制御電極に選択パルスを印加する前に第２主電極に
つながる容量を垂直偽信号が発生しないある一定レベル
に充電する手段を備えるものである。

このように構成することにより、制御電極に選択パルス
を印加したときの制御電極の電位は常に入射光量に応じ
た所定値となり、したがって非選択光電変換素子に強い
光が入射し、その光電変換素子がＯＮ状態となったとき
でも、それと同じ信号選択線に接続されている他の光電
変換素子の信号が大きく読み出されることは防止され、
偽信号の発生を阻止することが可能となる。

〔実施例〕

以下実施例について説明する。まず第１図に基づいて本
発明の基本構成について説明する。なお、第１図におい
て、第８図に示した先に提案した固体撮像装置と同一部
材には、同一符号を付して示している。本発明は、第１
図に示すように、各垂直信号線１１−１．１１−２．・
・・・・に、それぞれスイッチ素子２３−１．２３−２
．・・・・・を介して、電圧Ｖｐｌなる電圧源２４を接
続して構成している。そしてこのスイッチ素子２３−Ｌ
　２３−２．・・・・・は、各画素のゲートにリードレ
ベルのゲートパルスφ６−＜印加される前に、垂直信号
線１１−ｊを前記電圧源２４に接続することによって、
垂直信号線寄生容量ＣＬをＶ□に充電しく状態１）、リ
ードレベルのゲートパルスφ。

が印加される間は、どのレベルにも接続せず、垂直信号
線１１−ｊをフローティング状態としく状態２）、リセ
ットレベルのゲートパルスφ０．が印加されるときには
、垂直信号線１１−ｊをＧＮＤレベルに接続する（状態
３）ように構成するものである。

このように構成することにより、行ライン１２−１に読
み出しレベルのゲートパルスを印加したときのゲート電
位は、常に次式で表される。

Ｃ０Ｖ、＝φｍ　＋　　　　　　　（Ｖ、ｌａ　　Ｖ’りＣ
Ｇ＋ＣＪＣＧ＋ＣＪ　　　ＣＧ＋ＣＪ・・・・・・■ したがって非選択画素に強い光が入射し、その画素ＳＩ
ＴのＶＣＳがＶ、を越えてＯＮＬ、たときでも、それと
同じ垂直信号線の他の画素信号が大きく読み出されるこ
とがない。

第２図は、本発明の具体的な実施例を示す回路構成図で
ある。図において、１０−１１．１０−１２．・・・・
・１０−１４．１０−２１．１０−２２．・・・・・・
１０−２４．・・・・・１０−４４は、画素を構成する
ＳＩＴであり、この構成例ではこれらのＳＩＴを説明の
便宜上４行４列にマトリックス状に縦横に配列した例を
示している。縦に配列されたＳＩＴの各ソースは垂直信
号線１１−１．１１＝２．・・・・・１１−４に共通に
接続され、また横に配列されたＳＩＴのゲートはキャパ
シタを介して行ライン１２−１．１２−２．・・・・・
１２−４にそれぞれ接続されている。そして垂直信号線
１１−１．１１−２．・・・・・１１−４はサンプル用
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ２Ｏ−１，２０−２，・・・・・
２０−４のドレイン−ソース通路を経て、ドライブ用Ｍ
Ｏ３ＦＥＴ１８４．１８−２．・・・・・１８−４のゲ
ートにそれぞれ接続され、またサンプル用Ｍ　ＯＳ　Ｆ
　ＥＴ２０−Ｌ　２０−２゜・・・・２０−４の各ゲー
トには共通にサンプルホールドパルスφ、Ｈを印加する
ように構成されている。またドライブ用Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔ１８−１．１８−２．・・・・・１８−４のドレ
インは基板電源ＶＤＤに共通に接続され、それらのソー
スは水平選択スイッチを構成するスイッチ用Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　１３−１．１３−２．・・・・・１３−４
を介してビデオライン１４に接続されている。スイッチ
用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ１３−Ｌ　１３−２．・・・・
１３−４の各ゲートは水平走査回路１５に接続され、水
平走査パルスφＳＩ＋φ、２．・・・・・φ８．が印加
されるようになっている。

またビデオライン１４には負荷抵抗ＲＬ及びリセット用
ＭＯ３ＦＥＴ１９が並列に接続されており、すセント用
ＭＯ３ＦＥＴ１９のゲートにはビデオラインリセットパ
ルスφ□が印加されるようになっている。

一方、行ライン１２−１．１２−２．・・・・・１２−
４は垂直走査回路１６に接続され、垂直走査パルスφＧ
＋、　　φＧ２＋・・・・φＧ４が印加されるようにな
っている。更に垂直信号線１１−１．１１−２．・・・
・・１１−４の前記サンプル用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ２
Ｏ−１，２０−２，・・・・・２０−４に接続する側と
は反対側の端部は、それぞれ垂直信号線リセット用Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ２１−１．２１−２．・・・・・２１
−４を介して接地され、これらの垂直信号線リセット用
ＭＯ３ＦＥＴの各ゲートには、共通に画素ＳＩＴの垂直
信号線リセットパルスφ１が印加されるようになってい
る。またこの端部は垂直信号線プリチャージ用Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ２５−１．２５−２．・・・・・２５−４
を介して電源Ｖ（（に接続され、これらの垂直信号線プ
リチャージ用ＭＯ３ＦＥＴの各ゲートには、垂直信号線
プリチャージパルスφＰ８が印加されるようになってい
る。なお、このφ□の旧ｇｈレベルＶＰＩ＋は、ＶｐＨ
−Ｖ７　＜　ＶＣ（となるように設定する。ここで■、
は垂直信号線プリチャージ用ＭＯＳ　Ｆ　ＥＴの闇値電
圧である。なお画素を構成する各ＳＩＴのドレインはド
レイン電源■、に共通に接続されている。

次にこの実施例の動作を、第３図及び第４図に示す駆動
パルス、出力信号Ｖｓ、、波形、ゲート電位及びソース
電位のタイミングチャートを参照しながら説明する。な
おゲート電位及びソース電位としては、垂直信号線１１
−３につながるＳＩＴのゲート電位及びソース電位を例
示している。

まず垂直信号線リセットパルスφ８により垂直信号線リ
セット用Ｍ　ＯＳ　Ｆ　Ｂ　７２１−１．２１−２．・
・・・・２１−４がターンオンし、垂直走査パルスφａ
ｔ（ｉ＝１．２．・・・・・・・）がリセットレベルＶ
ｌ１３となると、その行ライン１２−ｉにつながる画素
ＳＩＴのゲート−ソースで構成されるダイオードは順バ
イアスとなり、ゲート電位はそのダイオードの順方向闇
値電圧φ諺となり、ソース電位はＧＮＤレベルとなる。

垂直走査パルスφＧｉがリセットレベル■□３からＧＮ
Ｄレベルに戻ると、画素ＳＩＴのゲート電位は、φ８＋
□・ＶＢとなり光電荷のＣ，＋Ｃ。

蓄積を開始する。

所定の時間積分後、リセットパルスφ８がＬｏｗレベル
となり、垂直信号線リセット用ＭＯ３ＦＥＴ２１−ｊが
ＯＦＦした後、垂直信号線プリチャージパルスφ□が旧
ｇｈレベルＶＦＲになると、垂直信号線プリチャージ用
ＭＯＳ　Ｆ　ＥＴ２５−ｊは飽和領域で動作しているの
で、垂直信号線の電位はほぼ（Ｖ　ｐ＊Ｖｔ）となる。

このとき、垂直信号線プリチャージ用Ｍ　ＯＳ　Ｆ　Ｅ
　Ｔ２５−Ｌ　２５−２．・・・・・２５−４の垂直信
号線につながる端子からみた、電源ＶＣＣにつながる端
子のインピーダンスは非常に高い。

この状態で垂直走査パルスφＧ、が読み出しレベルＶｌ
１１になると、画素ＳＩＴのゲート電位ｖ６．１は０式
と同様に、ＧＶＧｉｊ＝φｍ　”　　　　　　　（ＶＩＤ　　ＶＩＳ
）Ｃ，＋Ｃ。

ＣＧ＋ＣＪ　　　　ＣＧ＋ＣＪ・・・・・・■ となる。ここでΔＱ、Ｊは積分時間に各々の画素ＳＩＴ
のゲートに蓄積された光電荷である。同時にゲートに読
み出しレベルが印加された画素ＳＩＴはＶ　ｃ　ｓ　＝
　Ｖ　Ｐとなるまで垂直信号線の寄生容量を充電する。

ピンチオフ電圧ｖＰは、ｖＰ〈φ８の関係にあるから、
ＳＩＴのゲート・ソース間ダイオードはφ。

を越えることがない。したがってＳＩＴのソースにはゲ
ート電位Ｖ（，１−３に対応した電位ＶＳＩ−３が忠実
に現れる。

Ｖｓ＝Ｊ＝Ｖｃ１Ｊ　ＶＰｃ −φｍ　＋（Ｖｉａ　　Ｖｉｓ）ＣＧ＋ＣＪＣｃ　＋　ＣＪ　　　　Ｃｓ　＋　Ｃ、＋・（ＶＰＲＶ
ｒ）　　ＶＰ　　　　　・・・・・・■この状態で、サ
ンプル用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ２Ｏ−１，２０−２，・
・・・・２０−４のゲートに印加するサンプルホールド
パルスφ、Ｈを旧ｇｈレベルにすると、ｉ番目の行ライ
ンの画素ＳＩＴのソース電位は一斉にサンプル用Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ２０−Ｌ　２０−２．・・・・・２０〜
４を介してドライブ用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ１８−１．
１８−２．・・・・・１８−４のゲートに伝達され、サ
ンプルホールドパルスφＳｌｌをＬｏ１１レベルとした
後もドライブ用ＭＯ３ＦＥＴ１８−Ｌ　１８−２．・・
・・・１８−４のゲート容量に保持される。

その後、垂直走査パルスφｌ及び垂直信号線プリチャー
ジパルスφＰＲをＬｏｗレベルとする。なお、φ、Ｒが
Ｌｏｗレヘレベなるタイミングは次のラインの垂直走査
パルスφ６８．１が■。となる前ならいつでもよい。な
お、本実施例では、垂直信号線プリチャージＭＯＳ　Ｆ
　ＥＴと飽和領域で動作させることによって、垂直信号
線プリチャージレベルを決めているが、前記ＭＯＳ　Ｆ
　ＥＴを飽和領域で動作させてもよい。すなわち、ＶＰ
ＩＩＶＴ＞Ｖ。、なる関係になるようにＶＦＲ及びＶＣ
Ｃの電圧値を選び、垂直信号線プリチャージパルスφＰ
Ｒは垂直走査パルスφ６１が■。となる前に立ち下がる
ようにする。

この場合０式及び０式は、（ＶＰＩＩ　　Ｖア）をＶＣ
Ｃに置き換えた式になる。

また、φＧｉ”ＶＲＤとするタイミングは、サンプルホ
ールドパルスφ、Ｈを旧ｇｈレベルにしたあとでもよい
。また垂直信号線リセットパルスφ糞はサンプルホール
ドパルスφＳＭがターンオフした後ターンオンし、次の
ラインの垂直走査パルスφＧ１１ｌがＶＩＩＤとなる直
前にターンオフするようにし、φＧ１（ｉ＝１．２．・
・・・・４）はφＲと同じタイミングもしくはφ３が旧
ｇｈレベルの期間中にリセットレベル■。とする。

そしてドライブ用Ｍ　ＯＳ　Ｆ　Ｅ　７１８−ｉのゲー
ト容量にホールドされた電圧信号ＶＪ３゜ｔＪ（＝　Ｖ
、。ｉｊ）は、サンプルホールドパルスφ３□がＬｏｗ
レベルの期間に、水平走査パルスφ８ｊ（ｊ＝１．　２
．・・・・・４）でスイッチ用ＭＯ３ＦＥＴ１３−ｊを
オンすることにより順次読み出す。ここで出力Ｖ３１Ｇ
Ｏ！ｊは、ドライブ用ＭＯ３ＦＥＴ１Ｂ−ｊ、　スイッ
チ用ＭＯ３Ｆ　Ｅ　Ｔ１３−ｊ及び負荷抵抗ＲＬで構成
されるソースフォロワの電圧利得をａとすると、Ｖ　Ｓ！ｊ　””　ａ・ＶｓａＪ＝ａ（φｍ　　＋　　　　　　　　　（Ｖｗ＋ｎ　　Ｖ
＋＋５）ＣＧ＋ＣＪｃ、＋ｃ、　　　　　　ＣＧ＋ＣＪ・（ＶＰＲＶＴ）　　Ｖｒ）　　　　　　・・・・・・
■となる。

垂直走査回路１６によって以上の動作を、順次各行ライ
ン１２−１．１２−２．・・・・・１２−４について行
い、１フレ一ム分の出力信号を得る。このように、垂直
走査パルスφＧｉが読み出しレベルＶＩＩＤとなる前に
、垂直信号線が高インピーダンスの電圧源（ＶＦＲ＝Ｖ
丁）に接続されたと等価の状態にしておけば、強い入射
光量のため非選択画素ＳＩＴがＯＮすることがあっても
、それが垂直信号線に発生する電位（第４図においてＶ
３＋に示す破線の電位）が、（ＶＰＩＩ　　ＶＴ）を越
えない限り、行ライン読み出しレベルが印加されたとき
の垂直信号線の電位は常に０式に従い、常に入射光量に
忠実な画素信号を得ることができる。

なお、Ｖ、、、Ｖ□を調整し、光量０のときソースミ位
がＶＦＲ以上になるようにすれば、低照度の場合も出力
信号がＶＦＲに埋もれることはない。またこのような設
定にすれば、飽和光量以上の強い光量が非選択画素に入
射しても、その画素が発生するソース電位はＶＦＲを越
えるまで水平読み出し回路には検知されないことから耐
ブルーミング性も向上する。

第５図は本発明の第２の実施例を示す回路構成図である
。第１の実施例では、垂直信号線をプリチャージするた
めにＭＯＳＦＥＴを用いたものを示したが、本実施例は
ＭＯＳ　Ｆ　ＥＴの代わりにＳＩ　Ｔ２６−Ｌ　２６−
２．・・・・・２６−４を用いているものである。この
実施例における動作は、φＦＲが旧ｇｈレベルとなった
とき、垂直信号線に現れる電位が（Ｖ　ＦＲ−ｖｒ）と
なる他は、第１の実施例の場合と全く同じである。

第６図は、本発明の第３の実施例を示す回路構成図であ
る。この実施例は、垂直信号線リセット用Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ２１−Ｌ　２１−２．−・・・・２Ｌ４に、プ
リチャージ機能も持たせたものである。垂直信号線プリ
チャージパルスφＰＲ及び垂直信号線リセットパルスφ
にのタイミングは、第１の実施例と同じである。但し、
φ、Ｒの旧ｇｈレベルが第１の実施例のＶｃｃに、φ、
のＬｏｗレベルがＶＦＲに対応する。

φ□が旧ｇｈレベルとなり、垂直信号線リセット用Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ２１−１．２１−２．・・・・・２１
−４が垂直信号線のリセット動作を行うとき、φ、Ｒは
ＧＮＤレベルとなり、従来通りの画素ＳＩＴ及び垂直信
号線のリセット動作が行われ、φ１がＬＯ−レベルＶＰ
Ｒ（＞ＧＮＤレベル）となると、φ４．は■ｃｃレベル
となって、第１の実施例と同様に、垂直信号線リセット
用ＭＯＳ　Ｆ　ＥＴは飽和領域で動作し、垂直信号線を
（Ｖ　ＰＲＶ　Ｔ）に充電する。その後の動作は第１の
実施例と同じである。このようにこの実施例の場合は、
プリチャージ用素子の必要がない利点を有する。

第７図は、本発明の第４の実施例を示す回路構成図であ
る。この実施例は、画素読み出し時、垂直信号線１１−
１．１１−２．・・・・・１１−４に読み出された信号
電圧をサンプル用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ２Ｏ−１，２０
−２，・・・・・２０−４を介して、サンプル用Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ２Ｏ−１゜２０−２．・・・・・２０−
４のドレイン端子とＧＮＤ端子間に設けたホールド用キ
ャパシタ２７−１．２７−２．・・・・・２７−４（容
量値−Ｃ１ｌ）に保持する。そしてその後の信号読め出
しは、ホールド用キャパシタ２７−１．２７−２゜・・
・・２７−４に信号電圧■８の形で蓄えられた信号電荷
＜ｃＨｘｖｓ＞を、水平選択スイッチ１３−１．１３−
２゜・・・・１３−４のスイッチオンのタイミングでビ
デオライン１４上に排出し、出力端子にＶ　ＳＩＧ　と
して現れる。

第２図に示した第１実施例との違いは、垂直信号線の信
号電圧を保持するキャパシタがゲート端子寄生容量では
なく、新たに設けたホールドキャパシタである点にあり
、信号電圧をキャパシタに保持するまでの動作上の違い
はない。したがってこの実施例の場合も第２図に示した
第１実施例におけると同様に、垂直信号線に現れる偽信
号を、プリセット用ＭＯＳ　Ｆ　ＥＴからの強制的電荷
注入による垂直信号線のプリセット電圧の中に埋もれさ
せるという本発明における作用効果を有している。但し
、偽信号抑制のためのプリセット電荷分は、ホールドキ
ャパシタに保持された信号電荷上に重畳されるため、信
号電荷のビデオラインへの読み出しの際に、信号には依
存しないオフセット信号電荷として出力端で検出される
ため、その後の回路処理により信号より差し引く操作を
必要とする。

〔発明の効果〕

以上実施例に基づいて詳細に説明したように、本発明に
よれば、光電変換素子の制御電極に選択パルスを印加し
たときの制御電極の電位は常に入射光量に応じた所定値
となり、非選択画素に強い光が入射し、その画素がＯＮ
状態となったときでも、それと同じ信号選択線に接続さ
れている画素の信号が大きく読み出されることはなく、
したがって従来出力信号再生画像に現れていた高輝度被
写体の上下が明るくなるという現象を防止することがで
きる。

【図面の簡単な説明】

第１図は、本発明の基本構成を示す回路構成図、第２図
は、本発明の第１実施例を示す回路構成図、第３図及び
第４図は、動作を説明するための信号波形図、第５図は
、第２実施例を示す回路構成図、第６図は、第３実施例
を示す回路構成図、第７図は、第４実施例を示す回路構
成図、第８図は、先に提案した固体撮像装置を示す回路
構成図、第９図は、その動作を説明するための信号波形
図、第１０図は、同じくその動作を説明するための部分
説明図である。図において、１０−１１．・・・・・・は画素ＳＩＴ、
１１−１゜、・・・・・は垂直信号線、１２−１．・・
・・・は行ライン、１３−１．・・・・・はスイッチ用
ＭＯＳ　Ｆ　ＥＴ、　１Ｂ−１，・・・・・はドライブ
用ＭＯＳ　Ｆ　ＥＴ、　２０−１．・・・・・はサンプ
ル用ＭＯＳ　Ｆ　ＥＴ、　２１−１．・・・・・は垂直
信号線リセット用ＭＯ３ＦＥＴ、２５−１．・・・・・
は垂直信号線プリチャージ用ＭＯ３ＦＥＴ、２６．・・
・・・は垂直信号線プリチャージ用ＳＩＴを示す。特許出願人　オリンパス光学工業株式会社第１０図手続補正書昭和６３年　１月１１日特許庁長官　　小　川　邦　夫　　殿１、事件の表示昭和６２年　特　許　願　第２９３２８４号２、発明の
名称　　固　体　撮　像　装　置３、補正をする者４、代理人住　所　　東京都中央区新川１丁目２２番１２号ニフテ
ィマンション１１０３号電話（０３）５５１３２６４６、補正により増加する発明の数　　な　し（１）．［
止（Ｄ向合（１１明細書第２頁１１行にｒＳＮ比」とあるのを、ｒ
ｓ／Ｎ比」と補正する。（２）　　同第２３頁５行に１ソ一ス電位はＶＰＩＪと
あるのを、「ソース電位は、例えば第４図の信号波形図
におけるＶＳ３に示す波線の電位ＶＰＲＪと補正する。（３）　　同第２５頁１８行及び１９行に「プリセット
」とあるのを、「プリチャージ」と補正する。（４）　　同第２６頁１行に「プリセット」とあるのを
、「プリチャージ」と補正する。（５）図面中、第７図及び第９図を別紙のとおり補正す
る。以上

Claims

【特許請求の範囲】

（１）光電変換素子としてトランジスタを用い、その第
１主電極を電源と接続し、制御電極にキャパシタを介し
て選択パルスを印加し、第２主電極から前記制御電極の
電位に対応した電流あるいは電圧を読み出す方式の固体
撮像装置において、前記トランジスタの制御電極に選択
パルスを印加する前に第２主電極につながる容量を垂直
偽信号が発生しないある一定レベルに充電する手段を備
えていることを特徴とする固体撮像装置。
（２）上記充電手段は、ＭＯＳＦＥＴで構成されている
ことを特徴とする特許請求の範囲第１項記載の固体撮像
装置。
（３）上記充電手段は、静電誘導トランジスタで構成さ
れていることを特徴とする特許請求の範囲第１項記載の
固体撮像装置。