JPH07143401A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH07143401A JPH07143401A JP5287855A JP28785593A JPH07143401A JP H07143401 A JPH07143401 A JP H07143401A JP 5287855 A JP5287855 A JP 5287855A JP 28785593 A JP28785593 A JP 28785593A JP H07143401 A JPH07143401 A JP H07143401A
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Abstract
(57)【要約】
【目的】 受光セルの各行の蓄積開始タイミングのずれ
を小さく抑える。メモリセルから同じ信号を複数回読み
出せるようにする。 【構成】 ＳＩＴのゲートに光エネルギーを受けること
によって生成されたキャリアを蓄積し、ソースから蓄積
されたキャリアに基づく信号を出力する受光セルと、前
記ＳＩＴと同一形式のＳＩＴを備え、該ＳＩＴのベース
に前記受光セルから転送された信号を蓄積するメモリセ
ルと、前記受光セルのソースと前記メモリセルのソース
とを電気的に接続する信号線と、を具備する。
を小さく抑える。メモリセルから同じ信号を複数回読み
出せるようにする。 【構成】 ＳＩＴのゲートに光エネルギーを受けること
によって生成されたキャリアを蓄積し、ソースから蓄積
されたキャリアに基づく信号を出力する受光セルと、前
記ＳＩＴと同一形式のＳＩＴを備え、該ＳＩＴのベース
に前記受光セルから転送された信号を蓄積するメモリセ
ルと、前記受光セルのソースと前記メモリセルのソース
とを電気的に接続する信号線と、を具備する。
Description
【０００１】
【産業上の利用分野】本発明は固体撮像装置に係り、特
に第１導電型の半導体基体に形成された、該第１導電型
とは異なる第２導電型の半導体からなる制御電極領域と
該第１導電型の半導体からなる主電極領域とを有し、該
制御電極領域と該主電極領域との間に形成される空乏層
体積を該制御電極領域の電位によって制御することで、
該主電極領域を流れる電流を制御するトランジスタを備
えた受光セルを有する固体撮像装置に関する。
に第１導電型の半導体基体に形成された、該第１導電型
とは異なる第２導電型の半導体からなる制御電極領域と
該第１導電型の半導体からなる主電極領域とを有し、該
制御電極領域と該主電極領域との間に形成される空乏層
体積を該制御電極領域の電位によって制御することで、
該主電極領域を流れる電流を制御するトランジスタを備
えた受光セルを有する固体撮像装置に関する。
【０００２】
【従来の技術】図４〜図７は従来の固体撮像装置の一構
成例を示すもので、図４は全体の回路構成を表わす図で
ある。画素２１−１１〜２１−ｍｎは同一基板にマトリ
ックス状に形成し、その各々の画素は撮像素子としての
ｎチャネル・ノーマリーオン形（デプレッション形）の
ＳＩＴ（静電誘導トランジスタ）２２と、そのフローテ
ィングゲート２３に設けたゲートキャパシタ２４と、フ
ローティングゲート２３に接続したソース−ドレイン通
路を有するｐチャネルエンハンスメント形の制御トラン
ジスタ２５とをもって構成する（図中、各画素を破線で
図示する。）。各画素を構成するＳＩＴのドレイン（基
板）にはビデオ電圧ＶD を印加し、Ｘ方向に配列された
各行の画素群２１−１１〜２１−１ｎ；・・・;２１−ｍ１
〜２１−ｍｎのＳＩＴのゲートキャパシタには各行ライ
ン２６−１，・・・ ，２６−ｍを接続して垂直走査回路
（垂直シフトレジスタ）２７により行選択信号φG1，・・
・ ，φ Gmを印加する。またＹ方向に配列された各列の画
素群２１−１１〜２１−ｍ１；・・・;２１−１ｎ〜２１−
ｍｎのＳＩＴのソースには各列ライン２８−１，・・・ ，
２８−ｎを接続し、これらの列ラインを各列選択トラン
ジスタ２９−１，・・・ ，２９−ｎ、共通のビデオライン
３０および負荷抵抗３１を経て接地して、各列選択トラ
ンジスタ２９−１，・・・ ，２９−ｎのゲートに水平走査
回路（水平シフトレジスタ）３２から列選択信号φS1，
・・・ ，φSnを印加する。さらに、各画素を構成する制御
トランジスタ２５のゲートおよびドレインには、それぞ
れ制御ゲートライン３３及びオーバーフロードレインラ
イン３４を接続して制御ゲート信号φC および制御ドレ
イン電圧ＶC を印加する。
成例を示すもので、図４は全体の回路構成を表わす図で
ある。画素２１−１１〜２１−ｍｎは同一基板にマトリ
ックス状に形成し、その各々の画素は撮像素子としての
ｎチャネル・ノーマリーオン形（デプレッション形）の
ＳＩＴ（静電誘導トランジスタ）２２と、そのフローテ
ィングゲート２３に設けたゲートキャパシタ２４と、フ
ローティングゲート２３に接続したソース−ドレイン通
路を有するｐチャネルエンハンスメント形の制御トラン
ジスタ２５とをもって構成する（図中、各画素を破線で
図示する。）。各画素を構成するＳＩＴのドレイン（基
板）にはビデオ電圧ＶD を印加し、Ｘ方向に配列された
各行の画素群２１−１１〜２１−１ｎ；・・・;２１−ｍ１
〜２１−ｍｎのＳＩＴのゲートキャパシタには各行ライ
ン２６−１，・・・ ，２６−ｍを接続して垂直走査回路
（垂直シフトレジスタ）２７により行選択信号φG1，・・
・ ，φ Gmを印加する。またＹ方向に配列された各列の画
素群２１−１１〜２１−ｍ１；・・・;２１−１ｎ〜２１−
ｍｎのＳＩＴのソースには各列ライン２８−１，・・・ ，
２８−ｎを接続し、これらの列ラインを各列選択トラン
ジスタ２９−１，・・・ ，２９−ｎ、共通のビデオライン
３０および負荷抵抗３１を経て接地して、各列選択トラ
ンジスタ２９−１，・・・ ，２９−ｎのゲートに水平走査
回路（水平シフトレジスタ）３２から列選択信号φS1，
・・・ ，φSnを印加する。さらに、各画素を構成する制御
トランジスタ２５のゲートおよびドレインには、それぞ
れ制御ゲートライン３３及びオーバーフロードレインラ
イン３４を接続して制御ゲート信号φC および制御ドレ
イン電圧ＶC を印加する。
【０００３】図５は互いに隣接する４画素の構成を示す
平面図であり、図６はそのＡ−Ａ′線断面図である。本
構成例では基板４０に形成する画素の面積効率を上げる
ため、互いに隣接する４画素を図において上下および左
右対称に形成する。基板４０はＳＩＴのドレインを構成
するもので、ｎ+ またはｎ形半導体を用い、この基板４
０上にｎ- エピタキャル層４１を成長させると共に、こ
のエピタキシャル層４１に埋込絶縁物等よりなる分離領
域４２を形成して隣接する画素間を電気的および光学的
に分離する。各画素において、ＳＩＴのゲートおよびソ
ースはそれぞれエピタキシャル層４１の表面に形成した
ｐ+ 拡散層４３およびｎ+ 拡散層４４をもって構成し、
ｎ+ 拡散層４４は例えばポリシリコンより成る配線層４
５を経て対応する列ライン２８−ｉ，２８−（ｉ＋１）
に接続し、ｐ+ 拡散層４３上にはゲート酸化膜を介して
行ライン２６−ｉ，２６−（ｉ＋１）を形成する例えば
ポリシリコンより成る行ライン電極４６−ｉ，４６−
（ｉ＋１）を被着して、行ライン電極がｐ+ 拡散層４３
と対向する部分にゲートキャパシタを形成する。
平面図であり、図６はそのＡ−Ａ′線断面図である。本
構成例では基板４０に形成する画素の面積効率を上げる
ため、互いに隣接する４画素を図において上下および左
右対称に形成する。基板４０はＳＩＴのドレインを構成
するもので、ｎ+ またはｎ形半導体を用い、この基板４
０上にｎ- エピタキャル層４１を成長させると共に、こ
のエピタキシャル層４１に埋込絶縁物等よりなる分離領
域４２を形成して隣接する画素間を電気的および光学的
に分離する。各画素において、ＳＩＴのゲートおよびソ
ースはそれぞれエピタキシャル層４１の表面に形成した
ｐ+ 拡散層４３およびｎ+ 拡散層４４をもって構成し、
ｎ+ 拡散層４４は例えばポリシリコンより成る配線層４
５を経て対応する列ライン２８−ｉ，２８−（ｉ＋１）
に接続し、ｐ+ 拡散層４３上にはゲート酸化膜を介して
行ライン２６−ｉ，２６−（ｉ＋１）を形成する例えば
ポリシリコンより成る行ライン電極４６−ｉ，４６−
（ｉ＋１）を被着して、行ライン電極がｐ+ 拡散層４３
と対向する部分にゲートキャパシタを形成する。
【０００４】各画素のｐ+ 拡散層４３は、互いに隣接す
る４画素の中央部まで延在して形成して、その部分を各
画素の制御トランジスタ２５のソースとして作用させる
と共に、その４画素の中央部のエピタキシャル層４１の
表面には、各画素のＳＩＴのゲートおよび制御トランジ
スタのソースを構成するｐ+ 拡散層４３と分離して、４
画素の制御トランジスタのドレインを構成するｐ+ 拡散
層４７を共通に形成し、このｐ+ 拡散層４７に配線用電
極４８を経てオーバーフロードレインライン３４を接続
する。また、ｐ+ 拡散層４７とｐ+ 拡散層４３との間の
エピタキシャル層４１の表面には、ゲート酸化膜を介し
て制御ゲートライン３３を形成する４画素の制御トラン
ジスタの制御ゲート電極４９を共通に設ける。
る４画素の中央部まで延在して形成して、その部分を各
画素の制御トランジスタ２５のソースとして作用させる
と共に、その４画素の中央部のエピタキシャル層４１の
表面には、各画素のＳＩＴのゲートおよび制御トランジ
スタのソースを構成するｐ+ 拡散層４３と分離して、４
画素の制御トランジスタのドレインを構成するｐ+ 拡散
層４７を共通に形成し、このｐ+ 拡散層４７に配線用電
極４８を経てオーバーフロードレインライン３４を接続
する。また、ｐ+ 拡散層４７とｐ+ 拡散層４３との間の
エピタキシャル層４１の表面には、ゲート酸化膜を介し
て制御ゲートライン３３を形成する４画素の制御トラン
ジスタの制御ゲート電極４９を共通に設ける。
【０００５】以下、本構成例の動作を図７に示す信号波
形図を参照しながら説明する。本構成例においても、上
述したと同様、行ライン２６−１〜２６−ｍを順次選択
すると共に、各行ラインの選択下において列ライン２８
−１〜２８−ｎを順次選択するＸＹアドレス方式により
画素信号を順次読出し、各行ラインにおいて信号読出し
期間ｔH が完了してから次の行ラインの選択に移る水平
ブランキング期間ｔBLにその行ラインの全ての画素を同
時にリセットするものであるが、特に画素２１−２２に
注目し、そのフローティングゲートの電位ＶG （２，
２）の変化を図７に示してその動作を説明する。なお、
図７に示す画素２１−２２のフローティングゲートの電
位ＶG （２，２）において、破線は撮像中光入射が無い
場合の電位を表わす。
形図を参照しながら説明する。本構成例においても、上
述したと同様、行ライン２６−１〜２６−ｍを順次選択
すると共に、各行ラインの選択下において列ライン２８
−１〜２８−ｎを順次選択するＸＹアドレス方式により
画素信号を順次読出し、各行ラインにおいて信号読出し
期間ｔH が完了してから次の行ラインの選択に移る水平
ブランキング期間ｔBLにその行ラインの全ての画素を同
時にリセットするものであるが、特に画素２１−２２に
注目し、そのフローティングゲートの電位ＶG （２，
２）の変化を図７に示してその動作を説明する。なお、
図７に示す画素２１−２２のフローティングゲートの電
位ＶG （２，２）において、破線は撮像中光入射が無い
場合の電位を表わす。
【０００６】タイミングｔ1 において、行ライン２６−
２に印加される行選択信号φG2が電圧ＶφG になると、
この行のラインに接続された各ＳＩＴのフローティング
ゲートの電位はほぼＶφG 、より詳しくはゲートキャパ
シタ２４の容量をＣG 、ｐ+拡散層４３の寄生拡散容量
をＣJ とすると、 だけ上昇する。
２に印加される行選択信号φG2が電圧ＶφG になると、
この行のラインに接続された各ＳＩＴのフローティング
ゲートの電位はほぼＶφG 、より詳しくはゲートキャパ
シタ２４の容量をＣG 、ｐ+拡散層４３の寄生拡散容量
をＣJ とすると、 だけ上昇する。
【０００７】タイミングｔ2 において、列選択信号φS2
が高レベルとなって列ライン２８−２すなわち画素２１
−２２が選択されると、そのときの画素２１−２２のゲ
ート電位ＶG （２，２）に依存した信号電流が列ライン
２８−２、列選択トランジスタ２９−２およびビデオラ
イン３０を経て負荷抵抗３１に流れ、その負荷抵抗３１
の電圧降下から出力信号Ｖout として読出される。この
信号読出しにおいては、通常フローティングゲートに蓄
積されている光電荷がそのまま保持されるから、非破壊
読出しとなる。
が高レベルとなって列ライン２８−２すなわち画素２１
−２２が選択されると、そのときの画素２１−２２のゲ
ート電位ＶG （２，２）に依存した信号電流が列ライン
２８−２、列選択トランジスタ２９−２およびビデオラ
イン３０を経て負荷抵抗３１に流れ、その負荷抵抗３１
の電圧降下から出力信号Ｖout として読出される。この
信号読出しにおいては、通常フローティングゲートに蓄
積されている光電荷がそのまま保持されるから、非破壊
読出しとなる。
【０００８】次に、最終ライン２８−ｎの選択が終了
し、行ライン２６−２に接続された全ての画素２１−２
１〜２１−２ｎの信号読出しが完了したタイミングｔ
3 、すなわち水平ブランキング期間ｔBLの開始におい
て、制御ゲートライン３３に印加する制御ゲート信号φ
C を制御トランジスタ２５が導通（オン）する電圧−Ｖ
φCとする。このとき、制御ゲート電極４９下の表面電
位φS はφS(0)→φS(-VφC)と変化し、ゲート電位ＶG
（２，２）は電位φS(-VφC)に強制的にクランプされ、
これによりゲート電位がリセットされて読出し以後の光
照射によってゲートに蓄積された光電荷Ｑp がはき出さ
れる。ここで、制御ゲート信号φC の電圧−ＶφC は、
これが印加されたときの制御ゲート電極４９下の表面電
位φS(-VφC)がＳＩＴのピンチオフ電圧ＶG0にほぼ等し
く、かつ制御ドレイン電圧ＶC に対してφS(-VφC)＞Ｖ
C となるように設定する。
し、行ライン２６−２に接続された全ての画素２１−２
１〜２１−２ｎの信号読出しが完了したタイミングｔ
3 、すなわち水平ブランキング期間ｔBLの開始におい
て、制御ゲートライン３３に印加する制御ゲート信号φ
C を制御トランジスタ２５が導通（オン）する電圧−Ｖ
φCとする。このとき、制御ゲート電極４９下の表面電
位φS はφS(0)→φS(-VφC)と変化し、ゲート電位ＶG
（２，２）は電位φS(-VφC)に強制的にクランプされ、
これによりゲート電位がリセットされて読出し以後の光
照射によってゲートに蓄積された光電荷Ｑp がはき出さ
れる。ここで、制御ゲート信号φC の電圧−ＶφC は、
これが印加されたときの制御ゲート電極４９下の表面電
位φS(-VφC)がＳＩＴのピンチオフ電圧ＶG0にほぼ等し
く、かつ制御ドレイン電圧ＶC に対してφS(-VφC)＞Ｖ
C となるように設定する。
【０００９】タイミングｔ4 、すなわち水平ブランキン
グ期間ｔBLの終了時点において、行選択信号φG2を低レ
ベルにすると共に、制御ゲート信号φC を零ボルトとす
る。このようにすると、ゲート電位ＶG （２，２）はＶ
G （２，２）＝φS(-VφC)−ＶφG に下がり、以後は次
回の読出しまでの撮像期間中に入射光量に応じた光電荷
の積分が行なわれて例えばＱp ／ＣG （＝ΔＶGP）だけ
上昇する。
グ期間ｔBLの終了時点において、行選択信号φG2を低レ
ベルにすると共に、制御ゲート信号φC を零ボルトとす
る。このようにすると、ゲート電位ＶG （２，２）はＶ
G （２，２）＝φS(-VφC)−ＶφG に下がり、以後は次
回の読出しまでの撮像期間中に入射光量に応じた光電荷
の積分が行なわれて例えばＱp ／ＣG （＝ΔＶGP）だけ
上昇する。
【００１０】本構成例において、制御ゲート信号φC は
選択された行ラインに接続された画素の制御ゲート電極
のみに印加されるのではなく、他の非選択状態にある全
ての画素の制御ゲート電極にも印加される。したがっ
て、制御ゲート信号φC が電圧−ＶφC となると、非選
択画素の制御ゲート電極下の表面電位も、選択画素と同
様にφS(-VφC)、すなわちＳＩＴのピンチオフ電圧ＶG0
とほぼ等しくなるから、一部の非選択画素において光電
荷の蓄積が等しく、それによるゲート電位の上昇分ΔＶ
GPが、φS(-VφC)− VφG ＋ΔＶGP＞φS(-VφC)、すな
わちΔＶGP＞ Vφ G となっても、電位φS(-VφC)すなわ
ちＳＩＴのピンチオフ電圧ＶG0を越えるゲート電位分に
相当する光電荷は制御ゲート電極下のチャネルを通して
オーバーフロードレインライン３４へと掃き出される。
しかも、この過剰電荷のオーバーフロー動作は、行ライ
ンが切替わる毎に全ての非選択画素に対して行われるか
ら、強い入射光があってもそれによってフローティング
ゲートの電位がピンチオフ電圧ＶG0を越えることはな
く、したがって半選択信号現象の発生を有効に防止する
ことができる。また、このことは等価的にブルーミング
制御を行っていると見ることもできる。さらに各画素の
リセットを、制御ゲート信号φC によりＳＩＴのフロー
ティングゲートの電位をφS(-VφC)にクランプすること
によって行なうようにしたから、リセット時の残留光電
荷を完全になくすことができる。したがって、ＳＩＴの
ゲート−ソース間にｐｎ接合を順方向にバイアスしてリ
セットする場合に数々見られる残像現象も、本構成例に
よれば完全に抑制することができる。
選択された行ラインに接続された画素の制御ゲート電極
のみに印加されるのではなく、他の非選択状態にある全
ての画素の制御ゲート電極にも印加される。したがっ
て、制御ゲート信号φC が電圧−ＶφC となると、非選
択画素の制御ゲート電極下の表面電位も、選択画素と同
様にφS(-VφC)、すなわちＳＩＴのピンチオフ電圧ＶG0
とほぼ等しくなるから、一部の非選択画素において光電
荷の蓄積が等しく、それによるゲート電位の上昇分ΔＶ
GPが、φS(-VφC)− VφG ＋ΔＶGP＞φS(-VφC)、すな
わちΔＶGP＞ Vφ G となっても、電位φS(-VφC)すなわ
ちＳＩＴのピンチオフ電圧ＶG0を越えるゲート電位分に
相当する光電荷は制御ゲート電極下のチャネルを通して
オーバーフロードレインライン３４へと掃き出される。
しかも、この過剰電荷のオーバーフロー動作は、行ライ
ンが切替わる毎に全ての非選択画素に対して行われるか
ら、強い入射光があってもそれによってフローティング
ゲートの電位がピンチオフ電圧ＶG0を越えることはな
く、したがって半選択信号現象の発生を有効に防止する
ことができる。また、このことは等価的にブルーミング
制御を行っていると見ることもできる。さらに各画素の
リセットを、制御ゲート信号φC によりＳＩＴのフロー
ティングゲートの電位をφS(-VφC)にクランプすること
によって行なうようにしたから、リセット時の残留光電
荷を完全になくすことができる。したがって、ＳＩＴの
ゲート−ソース間にｐｎ接合を順方向にバイアスしてリ
セットする場合に数々見られる残像現象も、本構成例に
よれば完全に抑制することができる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来例では読み出し、リセットの動作を各行毎に順次行う
ため、各行毎に蓄積タイミングがずれ、例えば、ある限
られた期間内の映像信号だけを取り出したい時に、各行
における蓄積時間がまちまちになってしまうという動作
上に制約がある。さらにＳＩＴ型の撮像素子自体は非破
壊読み出しができるものの、受光面で光が当たったまま
になっていると、１回目の読み出し後リセットを行わず
に、２回目の読み出しを行うと、１回目と２回目の読み
出しの間に入射する光によって信号量が変化してしまう
課題があった。
来例では読み出し、リセットの動作を各行毎に順次行う
ため、各行毎に蓄積タイミングがずれ、例えば、ある限
られた期間内の映像信号だけを取り出したい時に、各行
における蓄積時間がまちまちになってしまうという動作
上に制約がある。さらにＳＩＴ型の撮像素子自体は非破
壊読み出しができるものの、受光面で光が当たったまま
になっていると、１回目の読み出し後リセットを行わず
に、２回目の読み出しを行うと、１回目と２回目の読み
出しの間に入射する光によって信号量が変化してしまう
課題があった。
【００１２】
【課題を解決するための手段】本発明の固体撮像装置
は、第１導電型の半導体基体に形成された、該第１導電
型とは異なる第２導電型の半導体からなる制御電極領域
と該第１導電型の半導体からなる主電極領域とを有し、
該制御電極領域と該主電極領域との間に形成される空乏
層体積を該制御電極領域の電位によって制御すること
で、該主電極領域を流れる電流を制御するトランジスタ
を備え、該制御電極領域に光エネルギーを受けることに
よって生成されたキャリアを蓄積し、該主電極領域から
蓄積されたキャリアに基づく信号を出力する受光セル
と、前記トランジスタと同一形式のトランジスタを備
え、該同一形式のトランジスタの制御電極領域に前記受
光セルから転送された信号を蓄積するメモリセルと、前
記受光セルの主電極領域と前記メモリセルの主電極領域
とを電気的に接続する信号線と、を具備したものであ
る。
は、第１導電型の半導体基体に形成された、該第１導電
型とは異なる第２導電型の半導体からなる制御電極領域
と該第１導電型の半導体からなる主電極領域とを有し、
該制御電極領域と該主電極領域との間に形成される空乏
層体積を該制御電極領域の電位によって制御すること
で、該主電極領域を流れる電流を制御するトランジスタ
を備え、該制御電極領域に光エネルギーを受けることに
よって生成されたキャリアを蓄積し、該主電極領域から
蓄積されたキャリアに基づく信号を出力する受光セル
と、前記トランジスタと同一形式のトランジスタを備
え、該同一形式のトランジスタの制御電極領域に前記受
光セルから転送された信号を蓄積するメモリセルと、前
記受光セルの主電極領域と前記メモリセルの主電極領域
とを電気的に接続する信号線と、を具備したものであ
る。
【００１３】なお、上記同一形式のトランジスタとは、
制御電極領域と主電極領域との間に形成される空乏層体
積を該制御電極領域の電位によって制御することで、該
主電極領域を流れる電流を制御するトランジスタであれ
ば足り、同一のトランジスタのみを意味するものではな
い。例えば、受光セルとメモリセルとに同じＳＩＴを用
いてもよいが、受光セルにＳＩＴ，メモリセルにＦＥＴ
（又は受光セルにＦＥＴ，メモリセルにＳＩＴ）を用い
てもよい。
制御電極領域と主電極領域との間に形成される空乏層体
積を該制御電極領域の電位によって制御することで、該
主電極領域を流れる電流を制御するトランジスタであれ
ば足り、同一のトランジスタのみを意味するものではな
い。例えば、受光セルとメモリセルとに同じＳＩＴを用
いてもよいが、受光セルにＳＩＴ，メモリセルにＦＥＴ
（又は受光セルにＦＥＴ，メモリセルにＳＩＴ）を用い
てもよい。
【００１４】
【作用】本発明は、受光セルを構成するトランジスタと
同一形式のトランジスタを備え、該同一形式のトランジ
スタの制御電極領域に前記受光セルから転送された信号
を蓄積するメモリセルを設け、このメモリセルに受光セ
ルから行毎に一括して信号を転送して書き込むことで、
受光セルの各行の蓄積開始タイミングのずれを小さく抑
えるものである。また遮光されたメモリセルに信号を非
破壊で読出すことができるトランジスタを用いて、メモ
リセルから同じ信号を複数回読出すことができる。
同一形式のトランジスタを備え、該同一形式のトランジ
スタの制御電極領域に前記受光セルから転送された信号
を蓄積するメモリセルを設け、このメモリセルに受光セ
ルから行毎に一括して信号を転送して書き込むことで、
受光セルの各行の蓄積開始タイミングのずれを小さく抑
えるものである。また遮光されたメモリセルに信号を非
破壊で読出すことができるトランジスタを用いて、メモ
リセルから同じ信号を複数回読出すことができる。
【００１５】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００１６】図１は本発明の固体撮像装置の第１の実施
例を示す回路構成図である。なお、センサセル（受光セ
ル）の構成は図４に示したセンサセルの構成と同じなの
で、同一符号を付して説明を省略する。ここでは簡易化
のため、センサセル及びメモリセルについて２×２の画
素の場合を示している。図１において、５３−１１，５
３−１２，５３−２１，５３−２２はそれぞれセンサセ
ル２１−１１，２１−１２，２１−２１，２１−２２か
らの出力信号が転送されるメモリセルで、構造はセンサ
セルと同じである。５０−１，５０−２は垂直シフトレ
ジスタ５２から駆動信号が出力される行駆動ライン、５
１はメモリセル５３−１１〜５３−２２のベースをリセ
ットするＭＯＳトランジスタのゲートライン、φC1はメ
モリセル５３−１１〜５３−２２のリセットパルス、５
４は垂直出力線（列ライン）２８−１，２８−２に接続
されるＭＯＳトランジスタ、５５は各列に接続される負
荷抵抗である。
例を示す回路構成図である。なお、センサセル（受光セ
ル）の構成は図４に示したセンサセルの構成と同じなの
で、同一符号を付して説明を省略する。ここでは簡易化
のため、センサセル及びメモリセルについて２×２の画
素の場合を示している。図１において、５３−１１，５
３−１２，５３−２１，５３−２２はそれぞれセンサセ
ル２１−１１，２１−１２，２１−２１，２１−２２か
らの出力信号が転送されるメモリセルで、構造はセンサ
セルと同じである。５０−１，５０−２は垂直シフトレ
ジスタ５２から駆動信号が出力される行駆動ライン、５
１はメモリセル５３−１１〜５３−２２のベースをリセ
ットするＭＯＳトランジスタのゲートライン、φC1はメ
モリセル５３−１１〜５３−２２のリセットパルス、５
４は垂直出力線（列ライン）２８−１，２８−２に接続
されるＭＯＳトランジスタ、５５は各列に接続される負
荷抵抗である。
【００１７】図２は図１のセンサ部からメモリ部への信
号転送と、メモリ部からの読み出し動作を示すパルスタ
イミングチャートである。
号転送と、メモリ部からの読み出し動作を示すパルスタ
イミングチャートである。
【００１８】図２において、パルスφVCをハイレベルと
してＭＯＳトランジスタ５４をＯＮし、負荷抵抗５５と
垂直出力線２８−１，２８−２とを接続した状態にす
る。パルスφC1によりメモリセルのゲート電極電位を高
く設定する。ここで、パルスφ G1を中間レベルとして、
センサセルからソース・ゲート間が逆バイアスのまま読
み出しを行う。同時に行駆動ライン５０−１をハイレベ
ルとし、メモリセルのゲート・ソース間を順バイアスと
すると、メモリ部のゲートはセンサセルと負荷抵抗５５
で決まるソースフォロア電位より一定レベルだけ高い電
位となり、メモリセルのゲートにセンサ信号が転送され
たことになる。次に、第２行目も同様に信号転送を行っ
た後、行駆動ライン５０−１，５０−２を順次中間レベ
ルとして、ソース−ゲート間が逆バイアスのまま、水平
シフトレジスタ３２によって制御される列選択トランジ
スタ２９−１，２９−２を順次オンし、負荷抵抗３１に
よって読出しを行う。
してＭＯＳトランジスタ５４をＯＮし、負荷抵抗５５と
垂直出力線２８−１，２８−２とを接続した状態にす
る。パルスφC1によりメモリセルのゲート電極電位を高
く設定する。ここで、パルスφ G1を中間レベルとして、
センサセルからソース・ゲート間が逆バイアスのまま読
み出しを行う。同時に行駆動ライン５０−１をハイレベ
ルとし、メモリセルのゲート・ソース間を順バイアスと
すると、メモリ部のゲートはセンサセルと負荷抵抗５５
で決まるソースフォロア電位より一定レベルだけ高い電
位となり、メモリセルのゲートにセンサ信号が転送され
たことになる。次に、第２行目も同様に信号転送を行っ
た後、行駆動ライン５０−１，５０−２を順次中間レベ
ルとして、ソース−ゲート間が逆バイアスのまま、水平
シフトレジスタ３２によって制御される列選択トランジ
スタ２９−１，２９−２を順次オンし、負荷抵抗３１に
よって読出しを行う。
【００１９】以上の動作において、信号転送は行毎に一
括して行うので、選択された行毎に列を順次走査して信
号の読出しを行う図４〜図７に示した従来例に比べて短
時間で行われ、センサ部における各行の蓄積タイミング
のずれは小さく、またメモリが遮光されていれば、メモ
リ部からの１ビット毎の転送が遅くても信号が変化する
ことはない。
括して行うので、選択された行毎に列を順次走査して信
号の読出しを行う図４〜図７に示した従来例に比べて短
時間で行われ、センサ部における各行の蓄積タイミング
のずれは小さく、またメモリが遮光されていれば、メモ
リ部からの１ビット毎の転送が遅くても信号が変化する
ことはない。
【００２０】図３は本発明の固体撮像装置の第２の実施
例を示し、同図において、センサセル、メモリセルを構
成するトランジスタは接合型ＦＥＴが用いられている。
なお、動作は第１の実施例と同じであり、図３において
図１と同一構成部材については同一の符号を付してい
る。
例を示し、同図において、センサセル、メモリセルを構
成するトランジスタは接合型ＦＥＴが用いられている。
なお、動作は第１の実施例と同じであり、図３において
図１と同一構成部材については同一の符号を付してい
る。
【００２１】図３において、受光セルの読出し動作は第
１の実施例と同様に、ＦＥＴのゲートは逆バイアスのま
まで行うが、セルのＦＥＴと抵抗５５とでソースフォロ
アが形成される。メモリ部の書き込みはゲート・ソース
が順バイアスとなるようにゲート電位をふりこんで行
う。
１の実施例と同様に、ＦＥＴのゲートは逆バイアスのま
まで行うが、セルのＦＥＴと抵抗５５とでソースフォロ
アが形成される。メモリ部の書き込みはゲート・ソース
が順バイアスとなるようにゲート電位をふりこんで行
う。
【００２２】ＳＩＴと異なり、ＦＥＴでは飽和電流特性
を持つので、信号電荷量に対するソースフォロワ出力の
線形性は１．０に近くなり、光センサとしての光電変換
特性がよくなる。さらに、ＳＩＴが微細なチャネル長を
用いて構成されるトランジスタなのに対し、ＦＥＴは長
いチャネル長でも構成できるので、セルの構造ばらつき
に帰因する出力ばらつきを小さくすることができる。
を持つので、信号電荷量に対するソースフォロワ出力の
線形性は１．０に近くなり、光センサとしての光電変換
特性がよくなる。さらに、ＳＩＴが微細なチャネル長を
用いて構成されるトランジスタなのに対し、ＦＥＴは長
いチャネル長でも構成できるので、セルの構造ばらつき
に帰因する出力ばらつきを小さくすることができる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
受光セルを構成するトランジスタと同一形式のトランジ
スタを備え、該同一形式のトランジスタの制御電極領域
に前記受光セルから転送された信号を蓄積するメモリセ
ルを設け、このメモリセルに受光セルから行毎に一括し
て信号を転送して書き込むことで、センサ部の各行の蓄
積開始タイミングのずれを小さく抑えることができる。
受光セルを構成するトランジスタと同一形式のトランジ
スタを備え、該同一形式のトランジスタの制御電極領域
に前記受光セルから転送された信号を蓄積するメモリセ
ルを設け、このメモリセルに受光セルから行毎に一括し
て信号を転送して書き込むことで、センサ部の各行の蓄
積開始タイミングのずれを小さく抑えることができる。
【００２４】また遮光されたメモリセルに信号を非破壊
で読出すことができるトランジスタを用いて、メモリか
ら同じ信号を複数回読出すことができる。さらに、メモ
リセルの制御電極領域の容量を、受光セルの容量よりも
大きくすることによって、転送された信号電荷は増幅さ
れることになり、メモリ部でのってくる暗電流などのノ
イズ成分によるＳ／Ｎ比劣化を小さく抑えることができ
る。
で読出すことができるトランジスタを用いて、メモリか
ら同じ信号を複数回読出すことができる。さらに、メモ
リセルの制御電極領域の容量を、受光セルの容量よりも
大きくすることによって、転送された信号電荷は増幅さ
れることになり、メモリ部でのってくる暗電流などのノ
イズ成分によるＳ／Ｎ比劣化を小さく抑えることができ
る。
【図１】本発明の固体撮像装置の第１の実施例を示す回
路構成図である。
路構成図である。
【図２】図１の固体撮像装置の動作を示すパルスタイミ
ングチャートである。
ングチャートである。
【図３】本発明の固体撮像装置の第２の実施例を示す回
路構成図である。
路構成図である。
【図４】従来の固体撮像装置の構成を示す回路構成図で
ある。
ある。
【図５】従来の固体撮像装置の構成を示す平面図であ
る。
る。
【図６】従来の固体撮像装置の構成を示す断面図であ
る。
る。
【図７】従来の固体撮像装置の動作を示すパルスタイミ
ングチャートである。
ングチャートである。
２１−１１，２１−１２，２１−２１，２１−２２ セ
ンサセル ２２ ソース ２３ ゲート ２４ 容量 ２５ 制御トランジスタ ２６−１，２６−２ 水平駆動線（行ライン） ２７ 垂直シフトレジスタ ２８−１，２８−２ 垂直出力線 ２９−１，２９−２ 列選択トランジスタ ３０ 水平出力線 ３１ 抵抗 ３２ 水平シフトレジスタ ３３ 制御ゲートライン ３４ オーバーフロードレインライン ５０−１，５０−２ 水平駆動線（行駆動ライン） ５１ ゲートライン ５２ 垂直シフトレジスタ ５３−１１〜５３−２２ メモリセル ５４ ＭＯＳトランジスタ ５５ 負荷抵抗
ンサセル ２２ ソース ２３ ゲート ２４ 容量 ２５ 制御トランジスタ ２６−１，２６−２ 水平駆動線（行ライン） ２７ 垂直シフトレジスタ ２８−１，２８−２ 垂直出力線 ２９−１，２９−２ 列選択トランジスタ ３０ 水平出力線 ３１ 抵抗 ３２ 水平シフトレジスタ ３３ 制御ゲートライン ３４ オーバーフロードレインライン ５０−１，５０−２ 水平駆動線（行駆動ライン） ５１ ゲートライン ５２ 垂直シフトレジスタ ５３−１１〜５３−２２ メモリセル ５４ ＭＯＳトランジスタ ５５ 負荷抵抗
Claims (2)
- 【請求項１】 第１導電型の半導体基体に形成された、
該第１導電型とは異なる第２導電型の半導体からなる制
御電極領域と該第１導電型の半導体からなる主電極領域
とを有し、該制御電極領域と該主電極領域との間に形成
される空乏層体積を該制御電極領域の電位によって制御
することで、該主電極領域を流れる電流を制御するトラ
ンジスタを備え、該制御電極領域に光エネルギーを受け
ることによって生成されたキャリアを蓄積し、該主電極
領域から蓄積されたキャリアに基づく信号を出力する受
光セルと、 前記トランジスタと同一形式のトランジスタを備え、該
同一形式のトランジスタの制御電極領域に前記受光セル
から転送された信号を蓄積するメモリセルと、 前記受光セルの主電極領域と前記メモリセルの主電極領
域とを電気的に接続する信号線と、 を具備した固体撮像装置。 - 【請求項２】 前記受光セル及び前記信号画素のトラン
ジスタは静電誘導トランジスタである請求項１記載の固
体撮像装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287855A JPH07143401A (ja) | 1993-11-17 | 1993-11-17 | 固体撮像装置 |
| EP94308462A EP0653881B1 (en) | 1993-11-17 | 1994-11-16 | Solid-state image pickup device |
| DE69427952T DE69427952T2 (de) | 1993-11-17 | 1994-11-16 | Festkörperbildaufnahmevorrichtung |
| KR1019940030144A KR0155017B1 (ko) | 1993-11-17 | 1994-11-17 | 고체촬상장치 |
| US08/342,042 US5587738A (en) | 1993-11-17 | 1994-11-17 | Solid-state image pickup device having plural switches for subtracting a stored signal from a pixel output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287855A JPH07143401A (ja) | 1993-11-17 | 1993-11-17 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07143401A true JPH07143401A (ja) | 1995-06-02 |
Family
ID=17722648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5287855A Pending JPH07143401A (ja) | 1993-11-17 | 1993-11-17 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07143401A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328213A (ja) * | 2004-05-13 | 2005-11-24 | Sony Corp | 固体撮像装置および固体撮像装置の駆動方法 |
| JP2010264250A (ja) * | 2010-06-09 | 2010-11-25 | Canon Inc | Ｘ線撮影装置 |
-
1993
- 1993-11-17 JP JP5287855A patent/JPH07143401A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328213A (ja) * | 2004-05-13 | 2005-11-24 | Sony Corp | 固体撮像装置および固体撮像装置の駆動方法 |
| JP2010264250A (ja) * | 2010-06-09 | 2010-11-25 | Canon Inc | Ｘ線撮影装置 |
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